JP6040442B2

JP6040442B2 - 増幅器

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Publication number: JP6040442B2
Application number: JP2012061009A
Authority: JP
Inventors: 岡田　徹; 徹岡田
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2012-03-16
Filing date: 2012-03-16
Publication date: 2016-12-07
Anticipated expiration: 2032-03-16
Also published as: JP2013197726A

Description

本発明は、増幅器に関し、例えば、前段ＦＥＴと後段ＦＥＴとが直列に接続された増幅器が関する。

高周波高出力用途の増幅器には、複数のＦＥＴを多段に設ける増幅器がある（例えば特許文献１）。このような増幅器においては、各段のＦＥＴにより信号を増幅することにより、マイクロ波、準ミリ波またはミリ波等の高周波信号を高電力に増幅できる。複数のＦＥＴを１つの半導体チップに形成することにより、増幅器をＭＭＩＣ（Microwave Monolithic Integrated circuit）として形成することができる。

特開平６−２３２６６１号公報

複数のＦＥＴにおけるドレインアイドル電流を大きくすることで、線形性を向上できる。しかしながら、消費電力が増大してしまう。本発明は、線形性を向上し、かつ消費電力を抑制することを目的とする。

本発明は、前段ＦＥＴと、前記前段ＦＥＴのドレインに後段ＦＥＴのゲートが接続されるように前記前段ＦＥＴに直列に接続された前記後段ＦＥＴと、前記前段ＦＥＴのゲートおよびドレインにそれぞれ接続された第１整合回路と、前記後段ＦＥＴのゲートおよびドレインにそれぞれ接続された第２整合回路と、を具備し、前記第２整合回路によって整合される帯域特性は、前記第１整合回路によって整合される帯域特性に比べて狭帯域であり、前記後段ＦＥＴのゲートバイアス電圧は、前記後段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が、前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流に比べて小さくなる値で印加されることを特徴とする増幅器である。本発明によれば、線形性を向上し、かつ消費電力を抑制することができる。

上記構成において、前記後段ＦＥＴのＰ１ｄＢは前記前段ＦＥＴよりも大きい構成とすることができる。

上記構成において、前記前段ＦＥＴは複数の多段接続されたＦＥＴで構成されてなり、これら多段接続されたＦＥＴのうち、初段のＦＥＴの単位ゲート幅あたりのドレインアイドル電流は、それ以外の前記多段接続されたＦＥＴよりも大きい構成とすることができる。

上記構成において、前記後段ＦＥＴは、複数のＦＥＴが並列に接続された構成からなり、前記後段ＦＥＴのゲートに接続されるゲートバイアス回路が複数設けられ、前記ゲートバイアス回路が前記最終段ＦＥＴにゲートバイアス電圧を供給するバイアス配線は、前記信号が伝搬する信号配線を跨がない構成とすることができる。

上記構成において、前記ゲートバイアス回路は、前記前段ＦＥＴおよび後段ＦＥＴが設けられる半導体チップと同一チップ内に設けられてなる構成とすることができる。

本発明によれば、線形性を向上し、かつ消費電力を抑制することができる。

図１は、実施例１に係る増幅器の回路模式図である。図２（ａ）および図２（ｂ）は、比較例のバイアス回路の回路模式図である。図３（ａ）は、比較例に係る増幅器の入力電力に対する出力電力を示す図、図３（ｂ）は、周波数に対するＰ１ｄＢを示す図である。図４は、比較例に係る増幅器の出力電力に対するＩＭ３を示す図である。図５（ａ）および図５（ｂ）は、実施例１のバイアス回路の回路模式図である。図６（ａ）は、比較例および実施例１に係る増幅器の周波数に対するＰ１ｄＢを示す図、図６（ｂ）は、出力電圧に対するＩＭ３を示す図である。図７は、実施例２に係る増幅器の回路模式図である。

以下、図面を参照し、本発明の実施例について説明する。

図１は、実施例１に係る増幅器の回路模式図である。図１に示すように、増幅器１００においては、同一の半導体チップ１０に、ＦＥＴ２２、２４、２６ａおよび２６ｂ並びに２８ａから２８ｄが形成されている。ＦＥＴ２２、２４、２６ａおよび２６ｂ、並びに２８ａから２８ｄは、それぞれ初段ＦＥＴ、二段目ＦＥＴ、三段目ＦＥＴおよび最終段ＦＥＴである。初段ＦＥＴ２２および二段目ＦＥＴ２４は、各々１ユニットのＦＥＴである。三段目ＦＥＴ２６ａおよび２６ｂは２ユニットのＦＥＴである。最終段ＦＥＴ２８ａから２８ｄは４ユニットである。ユニットは、整合回路が設けられている単位である。各段のユニット数は、１または複数であればよい。初段ＦＥＴ、二段目ＦＥＴ、三段目ＦＥＴおよび最終段ＦＥＴは、直列に接続されている。また、初段ＦＥＴ、二段目ＦＥＴ、三段目ＦＥＴおよび最終段ＦＥＴそれぞれのゲート幅は、初段ＦＥＴ、二段目ＦＥＴ、三段目ＦＥＴおよび最終段ＦＥＴの順に大きくなるように形成されている。

ＦＥＴ２２のソースは接地されている。入力端子５０とＦＥＴ２２のゲートとの間には整合回路３０が設けられている。整合回路３０は、入力端子５０とＦＥＴ２２の入力インピーダンスとを整合させる。ＦＥＴ２２のゲートは抵抗ＲおよびキャパシタＣを介し接地されている。抵抗ＲとキャパシタＣはＦＥＴ２２のゲートに入力する信号がバイアス回路４０ａに漏れることを抑制する。バイアス回路４０ａから抵抗ＲとキャパシタＣとの間のノードにゲートバイアス電圧が供給される。ＦＥＴ２２のドレインとＦＥＴ２４のゲートと間に整合回路３２が設けられている。整合回路３２は、ＦＥＴ２２の出力インピーダンスとＦＥＴ２４の入力インピーダンスとを整合させる。ドレイン端子５４から整合回路３２を介しＦＥＴ２２のドレインにドレインバイアス電圧が供給される。

ＦＥＴ２４のゲートは、ＦＥＴ２２と同様にバイアス回路４０ａに接続される。これにより、バイアス回路４０ａからＦＥＴ２４のゲートにゲートバイアス電圧が供給される。ＦＥＴ２４のドレインとＦＥＴ２６ａおよびＦＥＴ２６ｂのゲートとの間に整合回路３４が設けられている。整合回路３４は、ＦＥＴ２４の出力インピーダンスとＦＥＴ２６ａおよび２６ｂの入力インピーダンスとを整合させる。整合回路３４は、３本の信号配線４４と接続され、各配線に対応した整合回路が存在するが、模式的に整合回路３４にひとつにまとめて表記している。ドレイン端子５６から整合回路３４を介しＦＥＴ２４のドレインにドレインバイアス電圧が供給される。

ＦＥＴ２６ａおよび２６ｂのゲートは、ＦＥＴ２２と同様にそれぞれバイアス回路４０ａおよび４０ｂに接続される。これにより、バイアス回路４０ａおよび４０ｂからそれぞれＦＥＴ２６ａおよび２６ｂのゲートにゲートバイアス電圧が供給される。ＦＥＴ２６ａのドレインとＦＥＴ２８ａおよびＦＥＴ２８ｂのゲートとの間に整合回路３６ａが設けられている。ＦＥＴ２６ｂのドレインとＦＥＴ２８ｃおよびＦＥＴ２８ｄのゲートとの間に整合回路３６ｂが設けられている。整合回路３６ａは、ＦＥＴ２６ａの出力インピーダンスとＦＥＴ２８ａおよび２８ｂの入力インピーダンスとを整合させる。整合回路３６ａは、３本の信号配線４４と接続され、各配線に対応した整合回路が存在するが、模式的に整合回路３６ａにひとつにまとめて表記している。整合回路３６ｂは、ＦＥＴ２６ｂの出力インピーダンスとＦＥＴ２８ｃおよび２８ｄの入力インピーダンスとを整合させる。整合回路３６ｂは、３本の信号配線４４と接続され、各配線に対応した整合回路が存在するが、模式的に整合回路３６ｂにひとつにまとめて表記している。ドレイン端子５８ａおよび５８ｂからそれぞれ整合回路３６ａおよび３６ｂを介しＦＥＴ２６ａおよび２６ｂのドレインにドレインバイアス電圧が供給される。

ＦＥＴ２８ａおよび２８ｄのゲートは、ＦＥＴ２２と同様にそれぞれバイアス回路４０ａおよび４０ｂに接続される。これにより、バイアス回路４０ａおよび４０ｂからそれぞれＦＥＴ２８ａおよび２８ｂのゲートにゲートバイアス電圧が供給される。ＦＥＴ２８ａおよび２８ｂのドレインと出力端子６２との間に整合回路３８ａが設けられている。ＦＥＴ２８ｃおよび２８ｄのドレインと出力端子６２との間に整合回路３８ｂが設けられている。整合回路３８ａは、ＦＥＴ２８ａおよび２８ｂの出力インピーダンスと出力端子６２とを整合させる。整合回路３８ａは、３本の信号配線４４と接続され、各配線に対応した整合回路が存在するが、模式的に整合回路３８ａにひとつにまとめて表記している。整合回路３８ｂは、ＦＥＴ２８ｃおよび２８ｄの出力インピーダンスと出力端子６２とを整合させる。整合回路３６ｂは、３本の信号配線４４と接続され、各配線に対応した整合回路が存在するが、模式的に整合回路３８ｂにひとつにまとめて表記している。ドレイン端子６０ａから整合回路３８ａを介しＦＥＴ２８ａおよび２８ｂのドレインにドレインバイアス電圧が供給される。ドレイン端子６０ｂから整合回路３８ｂを介しＦＥＴ２８ｃおよび２８ｄのドレインにドレインバイアス電圧が供給される。整合回路３６ａ内では、ＦＥＴ２８ａとＦＥＴ２８ｂのゲート端子は短絡している。そのため、信号配線４４を介し、ＦＥＴ２８ｂにゲートバイアスが供給される。ＦＥＴ２８ｃにおいても同様に行われる。

バイアス回路４０ａおよび４０ｂにそれぞれゲート端子５２ａおよび５６ｂが電気的に接続されている。バイアス回路４０ａは、ゲート端子５２ａに供給された直流電圧から各ＦＥＴ２２、２４、２６ａ、２８ａおよび２８ｂのゲートに印加するゲートバイアス電圧を生成する。バイアス回路４０ａは、バイアス配線４２を介し、生成したゲートバイアス電圧を各ＦＥＴ２２、２４、２６ａ、２８ａおよび２８ｂのゲートに供給する。バイアス回路４０ｂは、ゲート端子５２ｂに供給された直流電圧から各ＦＥＴ２６ｂ、２８ｃおよび２８ｄのゲートに印加するゲートバイアス電圧を生成する。バイアス回路４０ｂは、バイアス配線４２を介し、生成したゲートバイアス電圧を各ＦＥＴ２６ｂ、２８ｃおよび２８ｄのゲートに供給する。

入力端子５０に入力した信号は、信号配線４４を介し、各ＦＥＴ２２から２８ｄに伝搬され、各ＦＥＴ２２から２８ｄにおいて増幅され、出力端子６２から出力される。具体的には、初段ＦＥＴ２２は、入力端子５０から入力した信号を増幅する。二段目ＦＥＴ２４は、初段ＦＥＴ２２が増幅した信号を増幅する。三段目ＦＥＴ２６ａおよび２６ｂは、二段目ＦＥＴ２４が増幅した信号を増幅する。最終段ＦＥＴ２８ａから２８ｄは、三段目ＦＥＴ２６ａおよび２６ｂが増幅した信号を増幅する。このため、ＦＥＴのゲート幅は、初段ＦＥＴ２２から最終段ＦＥＴ２８ａから２８ｄにいくに従い大きくなる。このように、実施例１においては、複数のＦＥＴ２２から２８ｄが多段に設けられている。各ＦＥＴ２２から２８ｄは、ゲートに入力する信号を増幅しドレインより出力する。

まず、比較例に係る増幅器について説明する。比較例に係る増幅器は、図１と同じ構成である。各ＦＥＴは、ＧａＡｓ系半導体を用いたＦＥＴである。比較例においては、各ＦＥＴのゲートに同じゲートバイアス電圧が印加される。また、ドレインに同じドレインバイアス電圧が印加される。よって、各ＦＥＴのゲート幅当りのドレインアイドル電流は同じである。

図２（ａ）および図２（ｂ）は、比較例のバイアス回路の回路模式図である。図２（ａ）に示すように、ゲート端子５２ａに印加された直流電圧がＦＥＴ２２、２４、２６ａおよび２８ａにゲートバイアス電圧として印加される。ゲート端子５２ａとグランドとの間のキャパシタＣ０はノイズカット用である。図２（ｂ）に示すように、ゲート端子５２ａに印加された直流電圧がＦＥＴ２６ｂおよび２８ｄにゲートバイアス電圧として印加される。ゲート端子５２ａおよび５２ｂには同じ電圧が印加される。以上により、各ＦＥＴ２２から２８ｄには同じゲートバイアス電圧が供給される。

比較例において、以下の測定を行なった。図３（ａ）は、比較例に係る増幅器の入力電力に対する出力電力を示す図、図３（ｂ）は、周波数に対するＰ１ｄＢを示す図である。図３（ａ）および図３（ｂ）における実線、破線、点線および一点鎖線は、ドレインバイアス電圧を一定とし、ゲートバイアス電圧を変化させ、単位ゲート幅当りの総ドレインアイドル電流を８９ｍＡ／ｍｍ、７８ｍＡ／ｍｍ、６７ｍＡ／ｍｍおよび５６ｍＡ／ｍｍとした場合を示している。単位ゲート幅当りの総ドレインアイドル電流は、全てのＦＥＴ２２から２８ｄを流れるドレインアイドル電流の和を、全てのＦＥＴ２２から２８ｄのゲート幅で割った値であり、簡単に総ドレインアイドル電流とも称する。なお、ドレインアイドル電流は、所定のバイアスが印加された状態におけるＲＦ（Radio Frequency）信号未入力時のドレイン電流を指す。ここで所定のバイアスとは、実際に増幅動作を行う際に印加されるバイアスを指す。Ｐ１ｄＢは、線形利得を１ｄＢ圧縮した利得になるときの出力電力である。図３（ａ）に示すように、総ドレインアイドル電流が増加すると、入力電力に対する出力電力が線形性を有する領域が広くなる。なお、入力信号の周波数は、１７．７ＧＨｚである。図３（ｂ）に示すように、総ドレインアイドル電流が増加すると、Ｐ１ｄＢは、１７ＧＨｚから１９．７ＧＨｚの範囲において大きくなる。これは、図３（ａ）において、線形性を有する周波数領域が広くなったためである。

図４は、比較例に係る増幅器の出力電力に対するＩＭ３（３次相互変調歪）を示す図である。図４に示すように、総ドレインアイドル電流が増加すると、ＩＭ３が改善する。以上のように、ドレインバイアス電圧を一定とし、ゲートバイアス電圧を変化させることにより、総ドレインアイドル電流を増加させると、出力電力および歪形性が改善する。しかしながら、総ドレインアイドル電流が増加するため、消費電力が増加する。

線形性を改善するためには、ＦＥＴ２２から２６ｂのドレインアイドル電流を大きくし、Ａ級動作に近づければよい。同様に、最終段ＦＥＴ２８ａから２８ｄのドレインアイドル電流を大きくし、Ａ級動作に近づければよい。しかしながら、全てのＦＥＴ２２から２８ｄのドレインアイドル電流を大きくすると、前述のように、消費電力が大きくなってしまう。最終段ＦＥＴ２８ａから２８ｄは、前述のように線形性が向上するように設計されている。よって、最終段ＦＥＴ２８ａから２８ｄのドレインアイドル電流を大きくしても線形性の改善は限られる。また、最終段ＦＥＴ２８ａから２８ｄはゲート幅が最も大きいため、ドレインアイドル電流が大きくなると総ドレインアイドル電流が大きくなってしまう。

全てのＦＥＴ２２から２８ｄは、同一の半導体チップ１０に形成されているため、電気的特性は等価である。例えば、全てのＦＥＴ２２から２８ｄは、閾値電圧、同じゲート電圧でのドレインアイドル電流は同じである。したがって、同一のゲート電圧を全てのＦＥＴに印加すると、全てのドレイン電流が増加してしまう。よって、増幅器の消費電力が大きくなってしまう。

実施例１においては、最終段ＦＥＴ２８ａから２８ｄ（後段ＦＥＴ）は、Ｐ１ｄＢが大きくなるように整合回路３６ａから３８ｂ（後段ＦＥＴに接続された第２整合回路）を設計する。最終段ＦＥＴ（ＦＥＴ２８ａから２８ｄ）のＰ１ｄＢを大きくするためには、最終段ＦＥＴの帯域特性を犠牲（狭帯域化）にした設計がなされる。一方、最終段ＦＥＴ以外のＦＥＴ（ＦＥＴ２２から２６ｂ：後段ＦＥＴと直列に接続された前段ＦＥＴ）においては、帯域特性が広いことが求められる。このため、利得の絶対値および利得の周波数に対する平坦性を確保しつつ、出力電力を大きくするように整合回路３０から３６ｂ（前段ＦＥＴと接続された第１整合回路）を設計する。すなわち、整合回路３６ａから３８ｂによって整合される帯域特性は、整合回路３０から３６ｂによって整合される帯域特性に比べて狭帯域である。このため、最終段ＦＥＴ以外のＦＥＴにおいては、ＦＥＴの線形性が犠牲になる。

このような設計において、実施例１においては、最終段ＦＥＴ以外のＦＥＴのドレインアイドル電流を最終段ＦＥＴに比べて大きくする。これにより、最終段ＦＥＴ以外のＦＥＴは、Ａ級動作に近づくため、線形性が確保される。

ドレインアイドル電流の制御は、ゲートバイアスの制御によって実施することができる。このため、実施例１においては、最終段ＦＥＴのゲートバイアス電圧と、最終段ＦＥＴ以外のＦＥＴのゲートバイアス電圧とは異なっている。なお、実施例１におけるドレインアイドル電流とは、単位ゲート長あたりのドレインアイドル電流を指す。

図５（ａ）および図５（ｂ）は、実施例１のバイアス回路（抵抗分割回路）の回路模式図である。図５（ａ）に示すように、ゲート端子５２ａは、キャパシタＣ０を介し接地される。ゲート端子５２ａは、抵抗Ｒ１およびＲ２を直列に介し接地される。ゲート端子５２ａからＦＥＴ２８ａおよび２８ｂのゲートバイアス電圧が直接供給される。抵抗Ｒ１とＲ２とで分割された電圧が、ＦＥＴ２２、２４、および２６ａに供給される。図２（ｂ）に示すようにゲート端子５２ａは、抵抗Ｒ１およびＲ２を直列に介し接地される。ゲート端子５２ｂからＦＥＴ２８ｃおよび２８ｄのゲートバイアス電圧が直接供給される。ゲート端子５２ｂの電圧を抵抗Ｒ１とＲ２とで分割した電圧が、ＦＥＴ２２、２４、および２６ｂに供給される。ゲート端子５２ａおよび５２ｂには同じ電圧が印加される。抵抗Ｒ１は同じ抵抗値を有し、例えば８０Ωである。抵抗Ｒ２は同じ抵抗値を有し、例えば５０Ωである。以上により、ＦＥＴ２２、２４、２６ａおよび２６ｂのゲートには同じゲートバイアス電圧が供給され、ＦＥＴ２８ａ、２８ｂ、２８ｃおよび２８ｄのゲートには同じゲートバイアス電圧が供給される。

以下の測定においては、ゲート端子５２ａおよび５２ｂに−０．１３Ｖを印加した。ＦＥＴ２２、２４、２６ａおよび２６ｂのゲートには−０．０５Ｖが印加され、ＦＥＴ２８ａおよび２８ｄのゲートには−０．１３Ｖが印加される。

図６（ａ）は、比較例および実施例１に係る増幅器の周波数に対するＰ１ｄＢを示す図、図６（ｂ）は、出力電圧に対するＩＭ３を示す図である。実線は、実施例１において総ドレインアイドル電流が８６ｍＡ／ｍｍの場合を示す。最終段ＦＥＴ２８ａから２８ｄの単位ゲート幅あたりのドレインアイドル電流は、７８ｍＡ／ｍｍであり、初段ＦＥＴ２２、二段目ＦＥＴ２４および三段目ＦＥＴ２６ａおよび２６ｂの単位ゲート幅あたりのドレインアイドル電流は、９６ｍＡ／ｍｍである。破線および点線は、比較例において総ドレインアイドル電流がそれぞれ９６ｍＡ／ｍｍおよび７８ｍＡ／ｍｍの場合を示す。図６（ａ）に示すように、実施例１においては、比較例の総ドレインアイドル電流が９６ｍＡ／ｍｍの場合とほぼ同じＰ１ｄＢを総ドレインアイドル電流を小さくして実現している。図６（ｂ）に示すように、実施例１においては、比較例よりＩＭ３が改善している。

以上のように、実施例１によれば、複数のＦＥＴ２２から２８ｄのうち最終段ＦＥＴ２８ａから２８ｄの単位ゲート幅あたりのドレインアイドル電流を最も小さくする。すなわち、後段ＦＥＴ（ＦＥＴ２８ａから２８ｄ）のゲートバイアス電圧は、後段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が、前段ＦＥＴ（２２から２６ｂ）の単位ゲート幅あたりのドレインアイドル電流に比べて小さくなる値で印加される。これにより、最終段ＦＥＴ以外のＦＥＴ２２から２６ｂの動作をＡ級動作に近づけることができ、ＦＥＴ２２から２６ｂの線形性を向上できる。また、後段ＦＥＴ（ＦＥＴ２８ａから２８ｄ）のＰ１ｄＢは、前段ＦＥＴ（２２から２６ｂ）よりも大きい。すなわち、最もゲート幅の大きい最終段ＦＥＴはのドレインアイドル電流を小さくできるため、消費電力を抑制できる。

さらに、複数のＦＥＴのうち初段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流を他の最終段ＦＥＴ以外のＦＥＴに比べて最も大きくしてもよい。すなわち、前段ＦＥＴは複数の多段接続されたＦＥＴで構成されている。これら多段接続されたＦＥＴのうち、初段のＦＥＴ２２の単位ゲート幅あたりのドレインアイドル電流は、それ以外の多段接続されたＦＥＴ２４から２６ｂよりも大きくしてもよい。線形性を向上するためには、最終段ＦＥＴ以外のＦＥＴのドレインアイドル電流を全て大きくすれば良い。しかし、消費電力を考慮すると、二段目ＦＥＴ、３段目ＦＥＴのドレインアイドル電流を初段ＦＥＴのドレインアイドル電流に比べて小さくしてもよい。これにより、消費電力をさらに改善することができる。

さらに、最終段ＦＥＴの単位ゲート幅当りのドレインアイドル電流を最も小さくし、初段ＦＥＴの単位ゲート幅当りのドレインアイドル電流を最も大きくし、二段目ＦＥＴおよび第三段ＦＥＴの単位ゲート幅当りのドレインアイドル電流は、これらの間の値とすることもできる。

さらに、バイアス回路４０ａが複数のＦＥＴに異なるゲートバイアス電圧を供給する。例えば、最終段ＦＥＴ２８ａから２８ｄのゲートバイアス電圧を最も低くする。例えば、初段ＦＥＴ２２のゲートバイアス電圧を最も高くする。これにより、各段ＦＥＴのドレインアイドル電流を異ならせることができる。よって、各段ＦＥＴの動作級を異ならせることができる。

図１に示すように、入力端子５０から出力端子６２に至る信号配線４４の両側にバイアス回路４０ａおよび４０ｂを設ける。バイアス回路４０ａおよび４０ｂは信号配線４４の両側から各ＦＥＴにゲートバイアス電圧を供給する。このように、最終段ＦＥＴ２８ａから２８ｄは複数のＦＥＴが並列に接続された構成である。最終段ＦＥＴ２８ａから２８ｄのゲートに接続されるバイアス回路４０ａおよび４０ｂ（ゲートバイアス回路）は複数設けられている。バイアス回路４０ａおよび４０ｂが最終段ＦＥＴ２８ａから２８ｄにゲートバイアス電圧を供給するバイアス配線４２は、信号が伝搬する信号配線４４を跨がない。これにより、信号配線４４に付加される寄生容量が抑制され、信号の損失を抑制できる。

実施例１のように、ＦＥＴ２２から２８ｄとバイアス回路４０ａおよび４０ｂとを、同一の半導体チップ１０内に設ける。これにより、増幅器の小型化が可能となる。なお、バイアス回路４０ａおよび４０ｂは、ＦＥＴ２２から２８ｄが形成された半導体チップ１０に形成されていなくともよい。

図７は、実施例２に係る増幅器の回路模式図である。実施例１の図１と比べ、半導体チップ１０にゲート端子５２およびバイアス回路４０が１つ設けられている。各ＦＥＴ２２から２８ｄにはバイアス回路４０からゲートバイアス電圧が供給される。その他の構成は、実施例１の図１と同じであり説明を省略する。実施例２のように、バイアス回路４０は１つでもよい。この場合、バイアス配線４２は信号配線４４の上または下を絶縁膜または空間を介し交差するか、入力端子５０を迂回しなければならない。

実施例１および２においては、ＦＥＴが４段の増幅器を例に説明したが、ＦＥＴの段数は複数であればよい。例えば、ＦＥＴ２２から２８ｄとして、ＧａＡｓ系半導体を用いたＦＥＴを例に説明したが、ＦＥＴ２２から２８ｄは、窒化物半導体を用いたＦＥＴでもよい。ＦＥＴ２２から２８ｄは、ＧａＡｓ系半導体層として、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓおよびＡｌＩｎＧａＡｓの少なくとも１つの層を含んでもよい。また、ＦＥＴ２２から２８ｄは、窒化物半導体層として、例えばＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮおよびＡｌＩｎＧａＮの少なくとも１つの層を含んでもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０半導体チップ
２２初段ＦＥＴ
２４二段目ＦＥＴ
２６ａ、２６ｂ三段目ＦＥＴ
２８ａ〜２８ｄ最終段ＦＥＴ
４０ａ、４０ｂバイアス回路
４２バイアス配線
４４信号配線

Claims

前段ＦＥＴと、
前記前段ＦＥＴのドレインに後段ＦＥＴのゲートが接続されるように前記前段ＦＥＴに直列に接続された前記後段ＦＥＴと、
前記前段ＦＥＴのゲートおよびドレインにそれぞれ接続された第１整合回路と、
前記後段ＦＥＴのゲートおよびドレインにそれぞれ接続された第２整合回路と、
を具備し、
前記第２整合回路によって整合される帯域特性は、前記第１整合回路によって整合される帯域特性に比べて狭帯域であり、
前記後段ＦＥＴのゲートバイアス電圧は、前記前段ＦＥＴのゲートバイアス電圧と異なり、かつ前記後段ＦＥＴのゲートバイアス電圧が前記前段ＦＥＴのゲートバイアス電圧と異なることにより前記後段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が、前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流に比べて小さくなる値で印加され、
前記第１整合回路および前記第２整合回路は、前記後段ＦＥＴおよび前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が同じとき、前記後段ＦＥＴのＰ１ｄＢが前記前段ＦＥＴより大きくなり、前記後段のＦＥＴの線形性が前記前段ＦＥＴより向上するように、整合されていることを特徴とする増幅器。
前記前段ＦＥＴは複数の多段接続されたＦＥＴで構成されてなり、これら多段接続されたＦＥＴのうち、初段のＦＥＴの単位ゲート幅あたりのドレインアイドル電流は、それ以外の前記多段接続されたＦＥＴよりも大きいことを特徴とする請求項１記載の増幅器。
前記後段ＦＥＴは、複数のＦＥＴが並列に接続された構成からなり、前記後段ＦＥＴのゲートに接続されるゲートバイアス回路が複数設けられ、前記ゲートバイアス回路が最終段ＦＥＴにゲートバイアス電圧を供給するバイアス配線は、信号が伝搬する信号配線を跨がないことを特徴とする請求項１記載の増幅器。
前記ゲートバイアス回路は、前記前段ＦＥＴおよび後段ＦＥＴが設けられる半導体チップと同一チップ内に設けられてなることを特徴とする請求項３記載の増幅器。
前記前段ＦＥＴおよび前記後段ＦＥＴは同一の半導体チップに形成されており、電気的特性は等価であることを特徴とする請求項１から４のいずれか一項記載の増幅器。