JP6018692B2 - インセルタッチ液晶ディスプレイ装置及びその製造方法 - Google Patents

Description

本発明は、画素電極トップ構造を有するインセルタッチ液晶ディスプレイ装置及びその製造方法に関するものである。

平板ディスプレイ装置の入力装置として、従来適用されていたマウスやキーボード又は携帯用電子機器の入力装置として適用されたキーパッドの代わりに、ユーザーが指やペンを用いてスクリーンに直接情報を入力できるタッチスクリーンが適用されている。このようなタッチスクリーンは、誰でも容易に操作できるという利点によって適用が拡大されている。

このようなタッチスクリーンは、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、産業用端末、ノートパソコン、金融自動化機器、ゲーム機などのようなモニター；携帯電話機、ＭＰ３、ＰＤＡ、ＰＭＰ、ＰＳＰ、携帯用ゲーム機、ＤＭＢ受信機、タブレットＰＣなどのような携帯用端末；及び冷蔵庫、電子レンジ、洗濯機などのような家電製品；などに適用されている。

タッチスクリーンが液晶パネルと結合される構造によって、液晶パネルのセル（ｃｅｌｌ）内にタッチスクリーンが集積されるインセルタッチ方式（Ｉｎ ｃｅｌｌ ｔｏｕｃｈ ｔｙｐｅ）、液晶パネルのセル上部にタッチスクリーンが形成されるオンセルタッチ方式（Ｏｎ ｃｅｌｌ ｔｏｕｃｈ ｔｙｐｅ）及びディスプレイパネルの外部にタッチスクリーンが結合されるアドオン方式（Ａｄｄ ｏｎ ｔｙｐｅ）に分けられる。以下、タッチスクリーン（タッチパネル）と液晶パネルが結合されたものを‘タッチディスプレイ装置’と称する。

図１は、タッチスクリーンが適用された従来技術によるタッチディスプレイ装置を示す図面である。図１（Ａ）は、アドオン方式（Ａｄｄ ｏｎ ｔｙｐｅ）のタッチディスプレイ装置を示しており、図１（Ｂ）は、モディファイドアドオン方式（Ｍｏｄｉｆｉｅｄ ａｄｄ ｏｎ ｔｙｐｅ）のタッチディスプレイ装置を示しており、図１（Ｃ）は、ハイブリッド方式（ｈｙｂｒｉｄ ｔｙｐｅ）のタッチディスプレイ装置を示している。

図１（Ａ）のアドオン方式及び図１（Ｂ）のモディファイドアドオン方式のタッチディスプレイ装置は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アレイ基板１とカラーフィルターアレイ基板２を含む液晶パネル上部にタッチスクリーンが配置されている。タッチスクリーンには、タッチ駆動電極ＴＸとタッチ受信電極ＲＸが配列されている。この時、タッチ駆動電極ＴＸとタッチ受信電極ＲＸが互いに異なる層（ｌａｙｅｒ）に配置されることもできる。

図１（Ｃ）のハイブリッド方式のタッチディスプレイ装置は、ＴＦＴアレイ基板１上にタッチ駆動電極ＴＸが配置され、カラーフィルターアレイ基板２上にタッチ受信電極ＲＸが配置されている。

このような従来技術によるタッチディスプレイ装置は、液晶パネルとタッチスクリーンを別途に製造しなければならないので、製造工程が複雑でコストが上昇する問題がある。

最近になって、タッチディスプレイ装置の厚さを減少させ、製造コストを低減させるためにタッチ電極（タッチセンサ）を液晶パネルのセル内部に内蔵させるインセルタッチ（Ｉｎ ｃｅｌｌ ｔｏｕｃｈ）液晶ディスプレイ装置が開発された。インセルタッチ液晶ディスプレイ装置は、液晶パネルのＴＦＴアレイ基板に配置された共通電極をタッチセンサとして利用する。

図２は、相互静電容量方式（ｍｕｔｕａｌ ｃａｐａｃｉｔｉｖｅ ｔｙｐｅ）のインセルタッチ液晶ディスプレイ装置を示す図面である。

図２を参照すると、相互静電容量方式のインセルタッチ液晶ディスプレイ装置は、液晶パネル１０のＴＦＴアレイ基板に配列された共通電極をタッチ駆動電極ＴＸとタッチ受信電極ＲＸとして駆動させる。このような相互静電容量方式は、タッチ駆動ライン１４とタッチ受信ライン１２を液晶パネル１０の左側及び右側ベゼル（ｂｅｚｅｌ）領域に配置することによってベゼル幅が増加する問題がある。

図３は、共通電極トップ（Ｖｃｏｍ ｔｏｐ）画素方式のインセルタッチディスプレイ装置の製造工程を概略的に示すものであり、製造工程に必要とされるマスクの数を示している。

図３を参照すると、従来技術によるインセルタッチ液晶ディスプレイ装置は、画素の構造において共通電極が最上層に位置し、共通電極の下に画素電極が配置された共通電極トップ（Ｖｃｏｍ ｔｏｐ）画素構造を適用している。

ＴＦＴのアクティブ層の材料として低温多結晶シリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）が利用され、共通電極トップ（Ｖｃｏｍ ｔｏｐ）画素構造が適用された従来技術によるインセルタッチ液晶ディスプレイ装置は製造工程に１１個のマスクが必要とされ、これによる多数の細部工程を行うようになる。これにより、製造工程が複雑で製造コストが上昇する問題がある。

また、共通電極トップ（Ｖｃｏｍ ｔｏｐ）画素構造を適用すると、画素の境界部分での光透過率が高いためレッド、グリーン及びブルー画素間の混色が発生する問題がある。

本発明は、上述した問題を解決するためのものであって、画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）構造のインセルタッチ液晶ディスプレイ装置及びその製造方法を提供することを技術的課題とする。

本発明は、上述した問題を解決するためのものであって、画素間の混色を防止できるインセルタッチ液晶ディスプレイ装置及びその製造方法を提供することを技術的課題とする。

本発明は、上述した問題を解決するためのものであって、インセルタッチ液晶ディスプレイ装置の製造に必要とされるマスクの数及び製造工程を減らすことを技術的課題とする。

本発明は、上述した問題解決するためのものであって、タッチディスプレイ装置の製造に必要とされるコストを低減させることを技術的課題とする。

上述した本発明の技術的課題以外にも、本発明の他の特徴及び利点が、以下において記述され、そのような記述及び説明から本発明の属する技術分野における通常の知識を有する者に明確に理解されることができるものである。

本発明の実施例に係るインセルタッチ液晶ディスプレイ装置は、複数の画素領域にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が配置されている。前記ＴＦＴのソース電極と接続されたソースコンタクト部及びドレイン電極と接続されたドレインコンタクト部が配置されている。前記ソースコンタクト部及びドレインコンタクト部上に第１保護層及び第２保護層が配置されている。前記第２保護層上に共通電極が配置されており、前記共通電極上に第３保護層が配置されている。前記共通電極と重畳されるように前記第３保護層上に伝導性ラインが配置されている。第１コンタクトホールにおいて前記ドレインコンタクト部と接続された画素電極が前記第３保護層上に配置されている。第１側が前記伝導性ラインと直接接続し、第２側が前記第３保護層を貫通して前記共通電極と接続されたブリッジコンタクト部が配置されている。

本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、複数の画素領域にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を形成する。前記ＴＦＴのソース電極と接続されるソースコンタクト部及びドレイン電極と接続されるドレインコンタクト部を形成する。前記ソースコンタクト部及びドレインコンタクト部上に第１保護層及び第２保護層を形成する。前記第２保護層上に共通電極を形成し、前記共通電極上に第３保護層を形成する。前記第３保護層上部のうち前記共通電極と重畳された領域に伝導性ラインを形成する。前記ドレインコンタクト部を露出させる第１コンタクトホールを形成し、前記コンタクトホール内部及び前記第３保護層上に画素電極を形成する。第１側が前記伝導性ラインと直接接続し、第２側が前記第３保護層を貫通して前記共通電極と接続されるブリッジコンタクト部を形成する。

本発明は、画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）構造のインセルタッチ液晶ディスプレイ装置及びその製造方法を提供することができる。

本発明の実施例に係るインセルタッチ液晶ディスプレイ装置は、画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）構造で形成されて画素間の混色を防止することができる。

本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、インセルタッチ液晶ディスプレイ装置の製造に必要とされるマスクの数及び製造工程を減らすことができる。

本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、インセルタッチ液晶ディスプレイ装置の製造に必要とされるコストを低減させることができる。

上述した本発明の特徴及び効果以外にも、本発明の実施例を通じて本発明の他の特徴及び効果が新たに把握されることも可能である。

タッチスクリーンが適用された従来技術によるタッチディスプレイ装置を示す図面である。 相互静電容量方式（ｍｕｔｕａｌ ｃａｐａｃｉｔｉｖｅ ｔｙｐｅ）のインセルタッチ液晶ディスプレイ装置を示す図面である。 共通電極トップ（Ｖｃｏｍ ｔｏｐ）方式のインセルタッチディスプレイ装置の製造工程を概略的に示すものであり、製造工程に必要とされるマスクの数を示している。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置を示すものであり、ＴＦＴアレイ基板に配置された画素の断面構造を示している。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を概略的に示すものであり、製造工程に必要とされるマスクの数を示している。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。 タッチ電極とドライブＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を連結させる伝導性ラインの配列構造の一例を示す図面である。 タッチ電極とドライブＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を連結させる伝導性ラインの配列構造の他の例を示す図面である。

明細書全体にわたって同一の参照番号は、ほぼ同一の構成要素を意味する。以下の説明において、本発明の核心構成と関連が無い場合及び本発明の技術分野において公知の構成と機能に関する詳細な説明は省略することができる。

本発明の利点及び特徴、そしてそれらを達成する方法は、添付した図面とともに詳細に後述されている実施例を参照すると明確になる。しかし本発明は、以下に開示される実施例に限らず、互いに異なる多様な形態に具現され、単に本実施例は、本発明の開示が完全であるようにし、本発明の属する技術分野における通常の知識を有する者に発明の範囲を完全に知らせるために提供されるものであって、本発明は請求項の範囲によってのみ限定されるものである。

本明細書における各図面の構成要素に参照番号を付加するにおいて、同一の構成要素に限っては、たとえ異なる図面上に表示されてもできるだけ同一の番号を有するようにしていることに留意すべきである。

本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、数などは例示的なものなので、本発明が図示した事項に限定されてはならない。明細書全体にわたって同一の参照番号は、同一の構成要素を意味する。また、本発明を説明するにおいて、関連した公示技術に関する具体的な説明が本発明の要旨を不要に分かりにくくしかねないと判断される場合、その詳細な説明は省略する。本明細書において記述される「含む」、「有する」、「行われる」などが使用される場合、「〜だけ」が使用されない以上、他の部分が追加されることができる。構成要素を単数に表現した場合、特別に明示的な記載事項が無い限り、複数を含む場合を含む。

構成要素を解釈するにおいて、別途の明示的記載が無くても誤差範囲を含むものと解釈する。

位置関係に関する説明である場合、例えば、「〜上に」、「〜上部に」、「〜下部に」、「〜側に」などで二つの部分の位置関係が説明される場合、「直ぐに」又は「直接」が使用されない以上、二つの部分の間に一つ以上の他の部分が位置することもできる。

時間関係に関する説明である場合、例えば、「〜後に」、「〜に次いで」、「〜次に」、「〜前に」などで時間的前後関係が説明される場合、「直ぐに」又は「直接」が使用されない以上、連続的でない場合も含むことができる。

「少なくとも一つ」という用語は、一つ以上の関連項目から提示可能な全ての組み合わせを含むものと理解しなければならない。例えば、「第１項目、第２項目、及び第３項目のうちの少なくとも一つ」の意味は、第１項目、第２項目、または第３項目それぞれだけでなく、第１項目、第２項目、及び第３項目のうちの二つ以上から提示できる全ての項目の組み合わせを意味する。

第１、第２などが多様な構成要素を叙述するために使用されるが、これら構成要素は、これら用語により制限されない。これら用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であることもできる。

本発明の様々な実施例の各特徴が、部分的に、又は全体的に互いに結合又は組み合わせが可能で、技術的に多様な連動及び駆動が可能であり、各実施例が互いに独立的に実施可能であることができ、連関関係で共に実施することもできる。

液晶ディスプレイ装置は、液晶層の配列を調節する方式に応じて、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなど、多様に開発されている。

そのうち、ＩＰＳモードとＦＦＳモードは、下部基板上に画素電極と共通電極を配置し、画素電極と共通電極との間の電界によって液晶層の配列を調節する方式である。

特に、ＩＰＳモードは、画素電極と共通電極を平行に交互に配列することによって、両電極間で水平電界を起こして液晶層の配列を調節する方式である。このようなＩＰＳモードは、画素電極と共通電極の上側部分において液晶層の配列が調節されないため、その領域で光の透過度が低下するという欠点がある。

このようなＩＰＳモードの欠点を解決するために考案されたものがＦＦＳモードである。ＦＦＳモードは、前記画素電極と前記共通電極とを絶縁層を介在して離隔するように形成させる。

一つの電極は板（ｐｌａｔｅ）状またはパターン状で構成し、他の一つの電極はフィンガー（ｆｉｎｇｅｒ）状に構成して、両電極間で発生するフリンジフィールド（Ｆｒｉｎｇｅ Ｆｉｅｌｄ）を通じて液晶層の配列を調節する方式である。

本発明の実施例に係るインセルタッチ液晶ディスプレイ装置とその製造方法は、ＦＦＳモードのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アレイ基板（下部基板）及びその製造のためのものであって、ユーザーのタッチを検出するタッチセンサをＴＦＴアレイ基板（下部基板）に内蔵した。

ＴＦＴアレイ基板には複数の画素が形成され、前記複数の画素各々は、互いに交差するデータライン（図示せず）とゲートライン（図示せず）によって画定される。前記データラインと前記ゲートラインが交差する領域ごとに画素が画定され、各画素にはＴＦＴが配置されている。

以下では、添付した図面を参照して、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置とその製造方法に関して説明する。

図４は、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置を示すものであり、ＴＦＴアレイ基板に配置された画素の断面構造を示している。図４は、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈ）モードのＴＦＴアレイ基板（下部基板）構造を示しており、複数の画素のうち一つの画素構造を図示している。図４においては、インセルタッチタイプでタッチセンサがＴＦＴアレイ基板に内在化されたものを図示している。図４においては、画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）画素構造を図示している。

図４においては、カラーフィルターアレイ基板（上部基板）、液晶層、バックライトユニット及び駆動回路部の図示は省略されている。駆動回路部は、タイミングコントローラー（Ｔ−ｃｏｎ）、データドライバー（Ｄ−ＩＣ）、ゲートドライバー（Ｇ−ＩＣ）、センシングドライバー、バックライト駆動部、駆動回路に駆動電源を供給する電源供給部を含む。ここで、駆動回路部の全体又は一部はＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）又はＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ、Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で液晶パネル上に形成されることができる。

以下、図４を参照して、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置に関して説明する。図４において、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置のＴＦＴアレイ基板の画素構造を図示している。

ＴＦＴアレイ基板は、グラス基板１０５、遮光層１１０（ｌｉｇｈｔ ｓｈｉｅｌｄ ｌａｙｅｒ）、バッファー層１１５（ｂｕｆｆｅｒ ｌａｙｅｒ）、ゲート絶縁層１２０（ｇａｔｅ ｉｎｓｕｌａｔｏｒ）、層間絶縁層１２５（ＩＬＤ：Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）、ソースコンタクト部１３０、ドレインコンタクト部１３５、第１保護層１４０（ＰＡＳ０）、第２保護層１４５（ＰＡＳ１）、共通電極１５０（Ｃｏｍｍｏｎ ｅｌｅｃｔｒｏｄｅ）、第３保護層１５５（ＰＡＳ２）、伝導性ライン１６０、画素電極１７０（Ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ）、ブリッジコンタクト部１７５及びゲート電極Ｇ、アクティブ層ＡＣＴ、ソース電極Ｓ、ドレインＤで構成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。

グラス基板１０５上部において、ＴＦＴのアクティブ層ＡＣＴと対応される部分に遮光層１１０が配置されている。遮光層１１０は、不透明メタルで形成されていてアクティブ層ＡＣＴに光が照射されることを防止する。このような遮光層１１０は、モリブデン（Ｍｏ）又はアルミニウム（Ａｌ）で形成され、５００〜１，０００オングストロームの厚さを有することができる。

遮光層１１０上には、バッファー層１１５が形成されている。バッファー層１１５は、ＳｉＯ_２、又はＳｉＮｘ物質で形成され、２，０００〜３，０００オングストロームの厚さを有することができる。

バッファー層１１５上部中において、遮光層１１０と重畳される領域にＴＦＴのアクティブ層ＡＣＴ、ソース電極Ｓ、ドレインＤが配置されている。

アクティブ層ＡＣＴ、ソース電極Ｓ、ドレインＤを覆うようにゲート絶縁層１２０が配置されている。ゲート絶縁層１２０は、ＳｉＯ_２物質で形成されることができ、１，０００〜１，５００オングストロームの厚さを有することができる。

一方、ゲート絶縁層１２０は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）又はＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で蒸着して形成されることもできる。

ゲート絶縁層１２０の上部において、アクティブ層ＡＣＴと重畳される領域にゲート電極Ｇが配置されている。この時、ゲート電極Ｇは、アルミニウム（Ａｌ）又はモリブデン（Ｍｏ）で形成され、２，０００〜３，０００オングストロームの厚さを有することができる。このようにゲート絶縁層１２０下に配置されたアクティブ層ＡＣＴ、ソース電極Ｓ、ドレイン電極Ｄとゲート絶縁層１２０上に配置されたゲート電極ＧでＴＦＴが構成される。ここでＴＦＴは、コプラナートップゲート（ｃｏｐｌａｎａｒ ｔｏｐ ｇａｔｅ）構造で形成されている。

ゲート絶縁層１２０及びＴＦＴを覆うように層間絶縁層１２５が配置されている。層間絶縁層１２５は、ＳｉＯ_２又はＳｉＮｘ物質で形成されることができ、３，０００〜６，０００オングストロームの厚さを有することができる。他の例として、層間絶縁層１２５は、ＳｉＯ_２（３，０００オングストローム）／ＳｉＮｘ（３，０００オングストローム）が積層された構造にも形成されることもできる。

ゲート絶縁層１２０と層間絶縁層１２５を貫通してＴＦＴのソース電極Ｓと接続されたソースコンタクト部１３０が配置されている。そして、ゲート絶縁層１２０と層間絶縁層１２５を貫通してＴＦＴのドレイン電極Ｄと接続されたドレインコンタクト部１３５が配置されている。

ソースコンタクト部１３０及びドレインコンタクト部１３５は、モリブデン（Ｍｏ）／アルミニウム（Ａｌ）／モリブデン（Ｍｏ）が積層された多層（ｍｕｌｔｉ ｌａｙｅｒ）構造で形成されることができる。ソースコンタクト部１３０はデータラインと接続され、ドレインコンタクト部１３５は画素電極１７０と接続される。

層間絶縁層１２５、ソースコンタクト部１３０及びドレインコンタクト部１３５を覆うように第１保護層１４０（ＰＡＳ０）が配置されている。第１保護層１４０（ＰＡＳ０）は、ＳｉＯ_２又はＳｉＮｘ物質で形成され、１，０００〜２，０００オングストロームの厚さを有する。

第１保護層１４０（ＰＡＳ０）を覆うように第２保護層１４５（ＰＡＳ１）が配置されている。第２保護層１４５（ＰＡＳ１）は、フォトアクリル（ｐｈｏｔｏ ａｃｒｙｌ）で形成され、２．０〜３．０ｕｍの厚さを有する。

第２保護層１４５（ＰＡＳ１）の上部に共通電極１５０（Ｃｏｍｍｏｎ ｅｌｅｃｔｒｏｄｅ）が配置されている。共通電極１５０は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）又はＩＴＺＯ（ｉｎｄｉｕｍ ｔｉｎ ｚｉｎｃ ｏｘｉｄｅ）のような透明伝導性物質で形成され、５００〜１，５００オングストロームの厚さを有する。

共通電極１５０を覆うように第３保護層１５５（ＰＡＳ２）が配置されている。第３保護層１５５（ＰＡＳ２）は、ＳｉＯ_２、又はＳｉＮｘ物質で形成され、２，０００〜３，０００オングストロームの厚さを有することができる。

第３保護層１５５（ＰＡＳ２）上部において、共通電極１５０と対応される部分に伝導性ライン１６０が配置されている。伝導性ライン１６０は、モリブデン（Ｍｏ）又はアルミニウム（Ａｌ）で形成されることができ、１，５００〜２，０００オングストロームの厚さを有することができる。一方、伝導性ライン１６０は、モリブデン（Ｍｏ）／アルミニウム（Ａｌ）／モリブデン（Ｍｏ）が積層された多層（ｍｕｌｔｉ ｌａｙｅｒ）構造でも形成されることができる。

ここで伝導性ライン１６０は、データラインと重畳されるように配置されるが、レッド、グリーン及びブルー画素のデータライン全てと重畳されるものではない。レッド画素のデータライン上にカラムスペーサが配置される場合、伝導性ラインは、グリーン画素のデータライン及びブルー画素のデータラインと重畳されるように配置されることができる。しかし、必ずしもこれに限定されるものではなく、伝導性ライン１６０はレッド、グリーン及びブルー画素のデータラインの中からいずれとも重畳されるように配置されることができる。

ドレインコンタクト部１３５と重畳された部分の第１保護層１４０（ＰＡＳ０）、第２保護層１４５（ＰＡＳ１）及び第３保護層１５５（ＰＡＳ２）が除去されて第１コンタクトホールＣＨ１が形成されている。

第３保護層１５５（ＰＡＳ２）上部と第１コンタクトホールＣＨ１内部に画素電極１７０が配置される。画素電極１７０は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）又はＩＴＺＯ（ｉｎｄｉｕｍ ｔｉｎ ｚｉｎｃ ｏｘｉｄｅ）のような透明伝導性物質で形成され、５００〜１，５００オングストロームの厚さを有する。画素電極１７０は、フィンガー（ｆｉｎｇｅｒ）状に形成され、共通電極１５０と画素電極１７０の間にフリンジフィールドが形成されるようになる。

共通電極１５０上部の第３保護層１５５（ＰＡＳ２）の一部が除去されて第２コンタクトホールＣＨ２が形成されている。第２コンタクトホールＣＨ２は、共通電極１５０と重畳された領域に形成される。第２コンタクトホールＣＨ２は、データライン及び伝導性ライン１６０と重畳されない。

共通電極１５０と伝導性ライン１６０と対応される領域にブリッジコンタクト部１７５が配置されている。ブリッジコンタクト部１７５は、伝導性ライン１６０と第３保護層１５５の一部を覆うように配置されている。

ここで、ブリッジコンタクト部１７５の第１側は、伝導性ライン１６０と直接接続（ｄｉｒｅｃｔ ｃｏｎｔａｃｔ）されている。そして、ブリッジコンタクト部１７５の第２側は、第２コンタクトホールＣＨ２内部に配置されて共通電極１５０と接続されている。したがって、ブリッジコンタクト部１７５は、共通電極１５０と伝導性ライン１６０を電気的に接続させる。

ここで、ブリッジコンタクト部１７５は、画素電極１７０を形成する時、画素電極１７０と同一工程によって一緒に形成される。このようなブリッジコンタクト部１７５を通じて共通電極１５０と伝導性ライン１６０が電気的に接続される。ブリッジコンタクト部１７５は、アイランドパターンで配置されたものであり、画素電極１７０とブリッジコンタクト部１７５は互いに接続されない。

伝導性ライン１６０は、複数の画素に配置された共通電極１５０と電気的に接続され、液晶パネル内においてデータラインの上部に配置される。伝導性ライン１６０は、液晶パネルでの上部において下部にバー（ｂａｒ）形態に配置される。図１５及び図１６を参照すると、共通電極１５０と接続された伝導性ライン１６０各々は、リンクラインを通じてドライブＩＣ１９０のチャンネルと接続される。

このような伝導性ライン１６０により、共通電極１５０がタッチ期間（非表示期間）にタッチ電極として機能する。表示期間には、伝導性ライン１６０に共通電圧が供給される。そして、タッチ期間（非表示期間）には、伝導性ライン１６０を通じて共通電極にタッチ駆動信号を供給した後、伝導性ライン１６０を通じて共通電極に形成された静電容量をセンシングしてタッチの有無及び位置を検出するようになる。

図４に図示していないが、ＴＦＴアレイ基板上には、複数のゲートライン及び複数のデータラインが相互交差するように形成されている。前記複数のゲートライン及び複数のデータラインが交差される領域にＴＦＴが形成される。そして、各画素には、ストレージキャパシタが形成されている。

従来技術においては、画素が共通電極トップ（Ｖｃｏｍ ｔｏｐ）構造で形成されていたが、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置は、画素が画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）構造で形成されている。これによって、本発明は、画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）構造で画素が構成されたインセルタッチ液晶ディスプレイ装置を提供することができる。

画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）画素構造は、画素領域の中央部分の光透過率が高く、データラインの周辺では光透過率が低い特性を有する。したがって、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置は、データラインの周辺で光透過率が低く形成されて画素間の混色を防止することができる。

図５は、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を概略的に示したものであり、製造工程に必要とされるマスクの数を示している。本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、共通電極トップ方式対比画素電極トップ画素構造においてマスクの数を減らすことができる。

図５に図示するように、１０個のマスクを利用した製造工程を通じて、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置を製造することができる。以下、図５と共に図６〜図１４を結びつけて、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を説明する。

図６〜図１４は、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図面である。

図６を参照すると、グラス基板１０５上に、モリブデン（Ｍｏ）のように光を遮断する金属物質を塗布して金属層を形成する。

以後、第１マスクを利用したフォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）及び湿式エッチング（ｅｔｃｈｉｎｇ）工程を通じて前記金属層をパターニングしてＴＦＴ領域に遮光層１１０（ｌｉｇｈｔ ｓｈｉｅｌｄ）を形成する。この時、遮光層１１０（ｌｉｇｈｔ ｓｈｉｅｌｄ）は、５００〜１，０００オングストロームの厚さで形成され、後続工程で形成されるＴＦＴのアクティブ層ＡＣＴと並ぶように形成される。

図６では、ＴＦＴアレイ基板のベースとしてグラス基板１０５が適用されたことを一例として示しているが、プラスチック基板がグラス基板１０５を代替することもできる。

続いて、図７を参照すると、グラス基板１０５上部に無機物、一例として、ＳｉＯ_２又はＳｉＮｘ物質で遮光層１１０（ｌｉｇｈｔ ｓｈｉｅｌｄ）を覆うようにバッファー層１１５を形成する。この時、バッファー層１１５は、２，０００〜３，０００オングストロームの厚さを有することができる。

以後、バッファー層１１５上部中において、低温多結晶シリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）を蒸着して半導体層を形成する。

以後、第２マスクを利用したフォトリソグラフィ及び乾式エッチング工程を通じて前記半導体層をパターニングして、遮光層１１０（ｌｉｇｈｔ ｓｈｉｅｌｄ）と重畳される領域にＴＦＴのアクティブ層ＡＣＴを形成する。この時、前記アクティブ層ＡＣＴは、５００〜１，５００オングストロームの厚さで形成される。

続いて、図８を参照すると、アクティブ層ＡＣＴを覆うようにバッファー層１１５の上部にゲート絶縁層１２０を形成する。ゲート絶縁層１２０は、ＳｉＯ_２物質で形成され、１，０００〜１，５００オングストロームの厚さを有することができる。

一方、ゲート絶縁層１２０は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）又はＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で蒸着して形成されることもできる。

以後、ゲート絶縁層１２０の上部に金属物質を蒸着させた後、第３マスクを利用したフォトリソグラフィ及びエッチング工程を通じて前記金属物質をパターニングして、ＴＦＴのゲート電極Ｇを形成する。

この時、ゲート電極Ｇは、アルミニウム（Ａｌ）又はモリブデン（Ｍｏ）で２，０００〜３，０００オングストロームの厚さを有するように形成されることができ、ゲート絶縁層１２０の上部においてアクティブ層ＡＣＴと重畳される領域に形成される。このようなゲート電極Ｇは、ゲートラインと共に形成される。この時、ゲートラインは、液晶パネルにおいて第１方向（例として、横方向）に配列されることができる。

ゲート電極Ｇをマスクで利用してアクティブ層ＡＣＴの外郭にＰ型またはＮ型の高濃度不純物をドーピングして、ＴＦＴのソース電極Ｓとドレイン電極Ｄを形成する。

ここで、ゲート電極Ｇを形成する時、湿式エッチング工程及び乾式エッチング工程を行うようになるが、湿式エッチング工程と乾式エッチング工程の間に、前記アクティブ層ＡＣＴにＰ型またはＮ型の不純物をドーピングすることもできる。

このように、ゲート絶縁層１２０下に配置されたアクティブ層ＡＣＴ、ソース電極Ｓ、ドレイン電極Ｄと、ゲート絶縁層１２０上に配置されたゲート電極ＧでＴＦＴが構成される。ここでＴＦＴは、コプラナートップゲート（ｃｏｐｌａｎａｒ ｔｏｐ ｇａｔｅ）構造で形成されている。

続いて、図９を参照すると、ＴＦＴとゲート絶縁層１２０を覆うように絶縁物質を蒸着して層間絶縁層１２５（ＩＬＤ：Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）を形成する。この時、層間絶縁層１２５は、ＳｉＯ_２又はＳｉＮｘ物質で形成され、３，０００〜６，０００オングストロームの厚さを有することができる。他の例として、層間絶縁層１２５は、ＳｉＯ_２（３，０００オングストローム）／ＳｉＮｘ（３，０００オングストローム）の構造にも形成されることもできる。

以後、第４マスクを利用したエッチング工程を行い、ＴＦＴのソース電極Ｓと重畳された部分のゲート絶縁層１２０及び層間絶縁層１２５を除去する。これを通じて、ＴＦＴのソース電極Ｓを露出させるソースコンタクトホールＳＣＨを形成する。これと共に、ＴＦＴのドレイン電極Ｄと重畳された部分のゲート絶縁層１２０及び層間絶縁層１２５を除去する。これを通じて、ＴＦＴのドレイン電極Ｄを露出させるドレインコンタクトホールＤＣＨを形成する。

続いて、図１０を参照すると、層間絶縁層１２５上に金属物質を塗布して金属層を形成する。

以後、第５マスクを利用したフォトリソグラフィ及びエッチング工程を通じて前記金属層をパターニングして、複数の画素にデータ電圧を供給する複数のデータラインＤＬを形成する。これと共に、前記ソースコンタクトホールＳＣＨ及びドレインコンタクトホールＤＣＨに金属物質を埋設してソースコンタクト部１３０及びドレインコンタクト部１３５を形成する。即ち、データラインとソースコンタクト部１３０及びドレインコンタクト部１３５は、同一マスク工程で形成される。この時、データラインＤＬは、液晶パネルにおいて第２方向（例として、縦方向）に配列されることができる。

データラインＤＬ、ソースコンタクト部１３０及びドレインコンタクト部１３５は、アルミニウム（Ａｌ）又はモリブデン（Ｍｏ）で形成され、２，０００〜３，０００オングストロームの厚さを有する。

続いて、図１１を参照すると、層間絶縁層１２５上に第１保護層１４０（ＰＡＳ０）を形成する。第１保護層１４０は、層間絶縁層１２５、ソースコンタクト部１３０及びドレインコンタクト部１３５を覆うように配置される。第１保護層１４０（ＰＡＳ０）は、ＳｉＯ_２又はＳｉＮｘ物質で形成され、１，０００〜２，０００オングストロームの厚さを有する。

以後、第６マスクを利用した工程を行い、第１保護層１４０（ＰＡＳ０）を覆うように第２保護層１４５（ＰＡＳ１）を形成する。第２保護層１４５（ＰＡＳ１）は、フォトアクリル（ｐｈｏｔｏ ａｃｒｙｌ）で形成され、２．０〜３．０ｕｍの厚さを有する。

ドレインコンタクト部１３５と重畳される部分には、第２保護層１４５（ＰＡＳ１）が形成されない。後続工程において、第２保護層１４５（ＰＡＳ１）が形成されていない部分にドレインコンタクト部１３５と画素電極がコンタクトする第１コンタクトホールＣＨ１が形成されるようになる。この時、第１保護層１４０（ＰＡＳ０）は、除去せずにそのまま残す。

続いて、図１２を参照すると、第２保護層１４５（ＰＡＳ１）の上に透明伝導性物質を塗布する。以後、第７マスクを利用したフォトリソグラフィ及びエッチング工程を行い、第２保護層１４５（ＰＡＳ１）の上部に共通電極１５０（Ｃｏｍｍｏｎ ｅｌｅｃｔｒｏｄｅ）を形成する。

ここで、共通電極１５０は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）又はＩＴＺＯ（ｉｎｄｉｕｍ ｔｉｎ ｚｉｎｃ ｏｘｉｄｅ）のような透明伝導性物質で形成され、５００〜１，５００オングストロームの厚さを有する。

続いて、図１３を参照すると、共通電極１５０を覆うように第３保護層１５５を形成する。第３保護層１５５（ＰＡＳ２）は、ＳｉＯ_２又はＳｉＮｘ物質で形成され、２，０００〜３，０００オングストロームの厚さを有することができる。

以後、第３保護層１５５上部に金属物質を塗布する。以後、第８マスクを利用したエッチング工程を行い、伝導性ライン１６０を形成する。第３保護層１５５（ＰＡＳ２）上部において、共通電極１５０と対応される部分に伝導性ライン１６０を形成する。

伝導性ライン１６０は、モリブデン（Ｍｏ）又はアルミニウム（Ａｌ）で形成されることができ、１，５００〜２，０００オングストロームの厚さを有することができる。一方、伝導性ライン１６０は、モリブデン（Ｍｏ）／アルミニウム（Ａｌ）／モリブデン（Ｍｏ）が積層された多層（ｍｕｌｔｉ ｌａｙｅｒ）構造で形成されることもできる。

ここで伝導性ライン１６０は、データラインＤＬと重畳されるように形成され、液晶パネル内で縦方向に隣接した画素の共通電極１５０を連結させる。伝導性ライン１６０が、レッド、グリーン及びブルー画素のデータラインの全てと重畳されるものではない。レッド画素のデータライン上にカラムスペーサが配置される場合、伝導性ラインは、グリーン画素のデータライン及びブルー画素のデータラインと重畳されるように配置されることができる。しかし、必ずしもこれに限定されるものではなく、伝導性ライン１６０はレッド、グリーン及びブルー画素のデータラインの中からいずれとも重畳されるように配置されることができる。

続いて、第９マスクを利用したフォトリソグラフィ及びエッチング工程を行い、ドレインコンタクト部１３５と重畳された部分の第１保護層１４０（ＰＡＳ０）及び第３保護層１５５（ＰＡＳ２）を除去する。これを通じて、ドレインコンタクト部１３５を露出させる第１コンタクトホールＣＨ１を形成する。

これと共に、前記第９マスクを利用したフォトリソグラフィ及びエッチング工程を通じて、共通電極１５０と重畳された部分の第３保護層１５５（ＰＡＳ２）を除去する。これを通じて、共通電極１５０の一部を露出させる第２コンタクトホールＣＨ２を形成する。

ここで、第２コンタクトホールＣＨ２は、共通電極１５０と重畳された領域に形成される。第２コンタクトホールＣＨ２は、データライン及び伝導性ライン１６０と重畳されない。

このように、第９マスクを利用したフォトリソグラフィ及びエッチング工程を通じて、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を一度で形成する。

ここで、第１コンタクトホールＣＨ１は、ＴＦＴのドレイン電極Ｄと画素電極を電気的に接続させるためのものである。そして、第２コンタクトホールＣＨ２は、共通電極１５０と伝導性ライン１６０を電気的に接続させるためのものである。

続いて、図１４を参照すると、第３保護層１５５（ＰＡＳ２）上部と伝導性ライン１６０上に透明伝導性物質を塗布する。以後、第１０マスクを利用したフォトリソグラフィ及びエッチング工程を行い、第３保護層１５５（ＰＡＳ２）上部と第１コンタクトホールＣＨ１内部に画素電極１７０（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ）を形成する。画素電極１７０は、第１コンタクトホールＣＨ１内部でドレインコンタクト部１３５と接続され、ＴＦＴのドレイン電極Ｄと画素電極１７０が電気的に接続される。

ここで、画素電極１７０は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）又はＩＴＺＯ（ｉｎｄｉｕｍ ｔｉｎ ｚｉｎｃ ｏｘｉｄｅ）のような透明伝導性物質で形成され、５００〜１，５００オングストロームの厚さを有する。画素電極１７０は、フィンガー（ｆｉｎｇｅｒ）状に形成され、共通電極１５０と画素電極１７０の間にフリンジフィールドが形成されるようになる。

これと共に、画素電極１７０を形成する時、共通電極１５０と伝導性ライン１６０と対応される領域にブリッジコンタクト部１７５を形成する。ブリッジコンタクト部１７５は、伝導性ライン１６０と第３保護層１５５の一部を覆うように形成される。

ここで、ブリッジコンタクト部１７５の第１側は、伝導性ライン１６０と直接接続（ｄｉｒｅｃｔ ｃｏｎｔａｃｔ）される。そして、ブリッジコンタクト部１７５の第２側は、第２コンタクトホールＣＨ２内部に形成され、共通電極１５０と接続される。したがって、ブリッジコンタクト部１７５は、共通電極１５０と伝導性ライン１６０を電気的に接続させる。ブリッジコンタクト部１７５は、アイランドパターンで形成されたものであり、画素電極１７０とブリッジコンタクト部１７５は、互いに接続されない。

共通電極１５０と伝導性ライン１６０の間には、第３保護層１５５（ＰＡＳ２）が形成されていて直接接続されないが、ブリッジコンタクト部１７５が第２コンタクトホールＣＨ２に形成されると共に、伝導性ライン１６０上に接続されており、共通電極１５０と伝導性ライン１６０を電気的に接続させる。

本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、画素を画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）構造に形成することができる。画素電極トップ（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ ｔｏｐ）画素構造は、画素領域の中央部分の光透過率が高く、データラインの周辺では光透過率が低い特性を有する。したがって、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置は、画素間の混色を防止することができる。

また、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、インセルタッチ液晶ディスプレイ装置の製造に必要とされるマスクの数及び製造工程を減らすことができる。

従来技術のインセルタッチ液晶ディスプレイ装置の製造方法は、ＴＦＴアレイ基板の製造に１１個のマスクが必要であった。一方、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、１０個のマスクでＴＦＴアレイ基板を製造することができ、従来技術に比べてマスクの数を減らすことができる。また、細部工程を減らすことができ、製造時間及び製造コストを低減させることができる。

図１５は、タッチ電極とドライブＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を連結させる伝導性ラインの配列構造の一例を示す図面であり、図１６は、タッチ電極とドライブＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を連結させる伝導性ラインの配列構造の他の例を示す図面である。

図１５及び図１６においては、本発明のインセルタッチ液晶ディスプレイ装置のタッチ電極及び伝導性ラインがセルフ静電容量インセルタッチ（ｓｅｌｆ ｃａｐａｃｉｔｉｖｅ ｉｎ ｃｅｌｌ ｔｏｕｃｈ）方式で配列されたものを図示している。

図１５及び図１６を参照すると、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置は、液晶パネルのアクティブ領域内部に複数の伝導性ライン１６０を形成し、伝導性ライン１６０がデータラインと重畳され垂直に配列される。したがって、伝導性ライン１６０のルーティングによりベゼル（ｂｅｚｅｌ）面積が増加する問題が発生しない。

一例として、図１５に図示するように、伝導性ライン１６０が共通電極１５０と接続された部分から始まり、アクティブ領域の下段まで配置されることができる。他の例として、図１６に図示するように、伝導性ライン１６０がアクティブ領域の上段から下段まで配置されることができる。伝導性ライン１６０をアクティブ領域の上段から下段まで形成すると、伝導性ライン１６０のルーティングによる静電容量（ｃａｐａｃｉｔａｎｃｅ）値が均一になりタッチセンシングの正確度を高めることができる。

本発明の属する技術分野の当業者は上述した本発明がその技術的思想や必須的特徴を変更せず、他の具体的な形態で実施可能であるということを理解することができる。したがって、以上で記述した実施例は全ての面で例示されたものであり、限定的でないものと理解すべきである。

本発明の範囲は、上記の詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導かれる全ての変更又は変形された形態が本発明の範囲に属するものと解釈しなければならない。

１００ インセルタッチ液晶ディスプレイ装置
１０５ グラス基板
１１０ 遮光層
１１５ バッファー層
１２０ ゲート絶縁層
１２５ 層間絶縁層
１３０ ソースコンタクト部
１３５ ドレインコンタクト部
１４０ 第１保護層
１４５ 第２保護層
１５０ 共通電極
１５５ 第３保護層
１６０ 伝導性ライン
１７０ 画素電極
１７５ ブリッジコンタクト部
１９０ ドライブＩＣ
ＴＦＴ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
Ｇ ゲート電極
ＡＣＴ アクティブ層
Ｓ ソース電極
Ｄ ドレイン電極

Claims (7)

1. 複数の画素領域のそれぞれに配置されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と、
   前記ＴＦＴのソース電極と接続されたソースコンタクト部及びドレイン電極と接続されたドレインコンタクト部と、
   前記ソースコンタクト部及びドレインコンタクト部上に配置された第１保護層及び第２保護層と、
   前記第２保護層上に配置された共通電極と、
   前記共通電極上に配置された第３保護層と、
   前記共通電極と重畳されるように前記第３保護層上に配置された伝導性ラインと、
   第１コンタクトホールにおいて前記ドレインコンタクト部と接続され前記第３保護層上に配置された画素電極及び、
   第１側が前記伝導性ラインと直接接続し、第２側が前記第３保護層を貫通して前記共通電極と接続されたブリッジコンタクト部と、を含むインセルタッチ液晶ディスプレイ装置。
2. 前記共通電極を露出させる第２コンタクトホールに前記ブリッジコンタクト部が配置され、前記ブリッジコンタクト部と前記共通電極が接続された請求項１に記載のインセルタッチ液晶ディスプレイ装置。
3. データラインと重畳された領域に、前記伝導性ラインと前記ブリッジコンタクト部の第１側が配置された請求項１に記載のインセルタッチ液晶ディスプレイ装置。
4. 複数の画素領域のそれぞれにＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を形成する段階と、
   前記ＴＦＴのソース電極と接続されるソースコンタクト部及びドレイン電極と接続されるドレインコンタクト部を形成する段階と、
   前記ソースコンタクト部及びドレインコンタクト部上に第１保護層及び第２保護層を形成する段階と、
   前記第２保護層上に共通電極を形成する段階と、
   前記共通電極上に第３保護層を形成する段階と、
   前記第３保護層上の前記共通電極と重畳された領域に伝導性ラインを形成する段階と、
   前記ドレインコンタクト部を露出させる第１コンタクトホールを形成し、前記第１コンタクトホール内部及び前記第３保護層上に画素電極を形成する段階及び、
   第１側が前記伝導性ラインと直接接続し、第２側が前記第３保護層を貫通して前記共通電極と接続されるブリッジコンタクト部を形成する段階と、を含むインセルタッチ液晶ディスプレイ装置の製造方法。
5. 前記ドレインコンタクト部と重畳された領域の前記第１保護層乃至前記第３保護層を除去して前記第１コンタクトホールを形成し、
   前記共通電極と重畳された領域の前記第３保護層を除去して第２コンタクトホールを形成する請求項４に記載のインセルタッチ液晶ディスプレイ装置の製造方法。
6. 前記第２コンタクトホールに前記ブリッジコンタクト部の第２側が配置され、前記ブリッジコンタクト部と前記共通電極が接続される請求項５に記載のインセルタッチ液晶ディスプレイ装置の製造方法。
7. 同一物質及び同一マスクを利用した製造工程で、前記画素電極と前記ブリッジコンタクト部を形成し、
   前記ブリッジコンタクト部がアイランドパターンで形成されて前記画素電極と接続されない請求項４に記載のインセルタッチ液晶ディスプレイ装置の製造方法。

Images