JP6013817B2 - Junction Barrier Schottky Diode Manufacturing Method - Google Patents

Junction Barrier Schottky Diode Manufacturing Method Download PDF

Info

Publication number
JP6013817B2
JP6013817B2 JP2012157435A JP2012157435A JP6013817B2 JP 6013817 B2 JP6013817 B2 JP 6013817B2 JP 2012157435 A JP2012157435 A JP 2012157435A JP 2012157435 A JP2012157435 A JP 2012157435A JP 6013817 B2 JP6013817 B2 JP 6013817B2
Authority
JP
Japan
Prior art keywords
region
type
insulating film
junction
heavy metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012157435A
Other languages
Japanese (ja)
Other versions
JP2014022438A (en
Inventor
真也 梅木
真也 梅木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2012157435A priority Critical patent/JP6013817B2/en
Publication of JP2014022438A publication Critical patent/JP2014022438A/en
Application granted granted Critical
Publication of JP6013817B2 publication Critical patent/JP6013817B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Description

この発明は、ジャンクションバリアショットキーダイオード（Junction Barrier Controlled Schottky Diode。以下、「ＪＢＳダイオード」という。）の製造方法に関する。 The present invention relates to a method for manufacturing a junction barrier Schottky diode (hereinafter referred to as “JBS diode” ) .

ｐｎ接合を有する半導体素子において、素子のスイッチングスピードを向上させるために、半導体基板内にＡｕ（金）やＰｔ（白金）等の重金属を少数キャリアのライフタイムキラーとして拡散することが知られている。半導体基板内に拡散された重金属は、少数キャリアに対する捕獲トラップを構成する。少数キャリアはこのトラップを介して再結合するようになり、少数キャリアのライフタイムが短縮され、スイッチングスピードが向上する。   In a semiconductor element having a pn junction, in order to improve the switching speed of the element, it is known that heavy metals such as Au (gold) and Pt (platinum) are diffused in the semiconductor substrate as a minority carrier lifetime killer. . Heavy metal diffused in the semiconductor substrate constitutes a trap for minority carriers. Minority carriers are recombined through this trap, the minority carrier lifetime is shortened, and the switching speed is improved.

また、ショットキーダイオードの一種として、ショットキー接合とｐｎ接合とが並存したＪＢＳダイオードが知られている。ＪＢＳダイオードは、ｐｎ接合を形成するためのｐ型領域とショットキー接合を形成するためのショットキー接合形成用領域とを表層部に有すｎ型半導体素材と、ｎ型半導体素材の表面に形成されたショットキーバリアメタルとを含んでいる。ｐ型領域とｎ型半導体素材とによってｐｎ接合が形成され、ショットキー接合形成用領域とショットキーバリアメタルとによってショットキー接合が形成されている。   As a kind of Schottky diode, a JBS diode in which a Schottky junction and a pn junction coexist is known. A JBS diode is formed on the surface of an n-type semiconductor material having a p-type region for forming a pn junction and a Schottky junction forming region for forming a Schottky junction in a surface layer portion, and the surface of the n-type semiconductor material. And Schottky barrier metal. A pn junction is formed by the p-type region and the n-type semiconductor material, and a Schottky junction is formed by the Schottky junction formation region and the Schottky barrier metal.

特開２００６−１９６７７５号公報JP 2006-196775 A 特開２００２−２６３３９号公報JP 2002-26339 A 特開平７−２３５６８３号公報JP 7-235683 A

前述のＪＢＳダイオードにおいて、スイッチングスピードを上げるために、ライフタイムキラーとしての重金属をｎ型半導体素材に拡散することが考えられる。しかしながら、重金属の拡散によってショットキー接合形成用領域の重金属濃度が高くなると、ショットキー接合形成用領域に重金属による中間準位が発生し、適切なショットキー接合が形成されなくなるおそれがある。   In the above-described JBS diode, in order to increase the switching speed, it is conceivable to diffuse heavy metal as a lifetime killer into an n-type semiconductor material. However, if the heavy metal concentration in the Schottky junction formation region becomes high due to diffusion of heavy metal, an intermediate level due to heavy metal is generated in the Schottky junction formation region, and there is a possibility that an appropriate Schottky junction cannot be formed.

そこで、この発明は、高速スイッチング特性およびソフトリカバリー特性を備えたＪＢＳダイオードの製造方法を提供することである。 Accordingly, the present invention is to provide a JBS diode manufacturing method of having a fast switching characteristics and soft recovery characteristics.

この発明によるＪＢＳダイオードの製造方法は、ｐｎ接合を形成するためのｐ型領域とショットキー接合を形成するためのショットキー接合形成用領域とが表層部に形成されているｎ型半導体ウエハを準備する工程と、前記ｎ型半導体ウエハの表面に、前記ｐ型領域および前記ショットキー接合形成用領域の表面を覆う絶縁膜を形成する工程と、前記絶縁膜のうち、前記ｐ型領域に対応する位置に、前記ｐ型領域の表面の一部を露出させる開口を形成する工程と、前記半導体ウエハの前記絶縁膜が形成されている表面とは反対側の表面に、重金属を付着させる工程と、前記ショットキー接合形成用領域の表面が前記絶縁膜によって覆われ、前記絶縁膜の開口によって前記ｐ型領域の表面の一部が露出している状態で、前記半導体ウエハに熱処理を施して前記重金属を前記半導体ウエハ内に拡散させる工程とを含むことを特徴とする。 A method of manufacturing a JBS diode according to the present invention provides an n-type semiconductor wafer in which a p-type region for forming a pn junction and a Schottky junction forming region for forming a Schottky junction are formed in a surface layer portion. A step of forming an insulating film covering the surface of the p-type region and the Schottky junction forming region on the surface of the n-type semiconductor wafer, and corresponding to the p-type region of the insulating film. Forming an opening exposing a part of the surface of the p-type region at a position; attaching a heavy metal to a surface of the semiconductor wafer opposite to the surface on which the insulating film is formed; The surface of the Schottky junction formation region is covered with the insulating film, and a part of the surface of the p-type region is exposed by the opening of the insulating film. The subjected characterized in that it comprises a step of diffusing the heavy metal into the semiconductor wafer.

半導体ウエハに熱処理を施して重金属を半導体ウエハ内に拡散させる工程においては、重金属は置換拡散によって半導体ウエハ内を移動していくため、半導体ウエハの表層部のうち、その表面が絶縁膜によって覆われている部分に比べて、絶縁膜の開口からその表面が露出している部分に重金属が集中しやすくなる。したがって、表面が絶縁膜によって覆われているショットキー接合形成用領域に比べて、絶縁膜の開口によって表面の一部が露出しているｐ型領域に重金属が集中しやすくなる。この結果、ショットキー接合形成用領域に含まれる重金属濃度に比べて、ｐ型領域に含まれる重金属の濃度が大きくなる。これにより、高速スイッチング特性およびソフトリカバリー特性を備えたＪＢＳダイオードを製造することができる。In the process of heat treating the semiconductor wafer to diffuse the heavy metal into the semiconductor wafer, the heavy metal moves through the semiconductor wafer by substitution diffusion, so that the surface of the surface layer portion of the semiconductor wafer is covered with an insulating film. Compared to the portion where the surface is exposed, the heavy metal tends to concentrate on the portion where the surface is exposed from the opening of the insulating film. Therefore, compared to the Schottky junction forming region whose surface is covered with the insulating film, heavy metals are more likely to be concentrated in the p-type region where a part of the surface is exposed by the opening of the insulating film. As a result, the concentration of heavy metal contained in the p-type region is higher than the concentration of heavy metal contained in the Schottky junction formation region. As a result, a JBS diode having high-speed switching characteristics and soft recovery characteristics can be manufactured.

この発明の一実施形態では、前記ｐ型領域に含まれる前記重金属の濃度が、前記ショットキー接合形成用領域に含まれる前記重金属の濃度より大きい。
この発明の一実施形態では、前記ｐ型領域の表面直下における前記重金属の濃度が１×１０１８［atoms／ｃｍ３］以上であり、前記ショットキー接合形成用領域の表面直下における前記重金属の濃度が１×１０１８［atoms／ｃｍ３］未満である。
この発明の一実施形態では、前記重金属はＰｔ（白金）である。
この発明の一実施形態では、前記熱処理は、８５０℃〜１０００℃の温度雰囲気内で、１０分〜１８０分間行われる。 In one embodiment of the present invention, the concentration of the heavy metal contained in the p-type region is greater than the concentration of the heavy metal contained in the Schottky junction formation region.
In one embodiment of the present invention, the concentration of the heavy metal immediately below the surface of the p-type region is 1 × 10 18 [atoms / cm 3 ] or more, and the concentration of the heavy metal immediately below the surface of the Schottky junction forming region. Is less than 1 × 10 18 [atoms / cm 3 ].
In one embodiment of the present invention, the heavy metal is Pt (platinum).
In one embodiment of the present invention, the heat treatment is performed in a temperature atmosphere of 850 ° C. to 1000 ° C. for 10 minutes to 180 minutes.

この発明の一実施形態では、前記重金属はＰｔ（白金）である。   In one embodiment of the present invention, the heavy metal is Pt (platinum).

図１は、この発明の一実施形態に係るＪＢＳダイオードを示す断面図である。FIG. 1 is a cross-sectional view showing a JBS diode according to an embodiment of the present invention. 図２Ａは前記ＪＢＳダイオードの製造工程を示す断面図である。FIG. 2A is a cross-sectional view showing a manufacturing process of the JBS diode. 図２Ｂは図２Ａに続く工程を示す断面図である。2B is a cross-sectional view showing a step that follows FIG. 2A. 図２Ｃは図２Ｂに続く工程を示す断面図である。2C is a cross-sectional view showing a step that follows FIG. 2B. 図２Ｄは図２Ｃに続く工程を示す断面図である。FIG. 2D is a cross-sectional view showing a step that follows FIG. 2C. 図２Ｅは図２Ｄに続く工程を示す断面図である。FIG. 2E is a cross-sectional view showing a step that follows FIG. 2D. 図２Ｆは図２Ｅに続く工程を示す断面図である。FIG. 2F is a cross-sectional view showing a step that follows FIG. 2E. 図２Ｇは図２Ｆに続く工程を示す断面図である。FIG. 2G is a cross-sectional view showing a step that follows FIG. 2F. 図３Ａは、前記ＪＢＳダイオードについて、ｐ＋型領域の表面からの深さに対するｐ＋型領域内のＰｔ濃度を測定した結果を示すグラフである。FIG. 3A is a graph showing the results of measuring the Pt concentration in the p + type region with respect to the depth from the surface of the p + type region for the JBS diode. 図３Ｂは、この実施形態によるＪＢＳについて、ショットキー接合形成用領域の表面からの深さに対するショットキー接合形成用領域内のＰｔ濃度を測定した結果を示すグラフである。FIG. 3B is a graph showing the results of measuring the Pt concentration in the Schottky junction formation region with respect to the depth from the surface of the Schottky junction formation region for the JBS according to this embodiment.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るＪＢＳダイオードを示す断面図である。
ＪＢＳダイオード１は、第１の表面１０ａおよびそれと反対側の第２の表面１０ｂを有するｎ型半導体素材１０と、ｎ型半導体素材１０の第１の表面１０ａに形成されたショットキーバリアメタル９と、ショットキーバリアメタル９の表面に形成されたアノード電極１１と、ｎ型半導体素材１０の第２の表面１０ｂに形成されたカソード電極１２とを含んでいる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view showing a JBS diode according to an embodiment of the present invention.
The JBS diode 1 includes an n-type semiconductor material 10 having a first surface 10a and a second surface 10b opposite to the first surface 10a, and a Schottky barrier metal 9 formed on the first surface 10a of the n-type semiconductor material 10. The anode electrode 11 formed on the surface of the Schottky barrier metal 9 and the cathode electrode 12 formed on the second surface 10b of the n-type semiconductor material 10 are included.

ｎ型半導体素材１０は、ｎ＋型半導体基板２（たとえばシリコン基板）と、ｎ＋型半導体基板２の一方の主面に形成されたｎ−型エピタキシャル層３とから構成されている。ｎ−型エピタキシャル層３の表面がｎ型半導体素材１０の第１の表面１０ａとなる。また、ｎ＋型半導体基板２におけるｎ−型エピタキシャル層３が形成されている主面とは反対側の主面がｎ型半導体素材１０の第２の表面１０ｂとなる。 The n-type semiconductor material 10 includes an n + type semiconductor substrate 2 (for example, a silicon substrate) and an n − type epitaxial layer 3 formed on one main surface of the n + type semiconductor substrate 2. The surface of the n − type epitaxial layer 3 becomes the first surface 10 a of the n type semiconductor material 10. The main surface of the n + type semiconductor substrate 2 opposite to the main surface on which the n − type epitaxial layer 3 is formed is the second surface 10 b of the n type semiconductor material 10.

ｎ−型エピタキシャル層３の表層領域に、複数のｐ＋型領域（ｐ型領域）４が選択的に形成されている。複数のｐ＋型領域４は、ｎ−型エピタキシャル層３の表面の周縁部より内側の領域に形成されている。この実施形態では、複数のｐ＋型領域４は、平面視においてストライプ状に配置されている。各ｐ＋型領域４は、たとえばｎ−型エピタキシャル層３にｐ型不純物としてのボロンを拡散することによって形成されている。各ｐ＋型領域４とｎ−型エピタキシャル層３と間に、それぞれｐｎ接合５が形成されている。 A plurality of p + type regions (p type regions) 4 are selectively formed in the surface layer region of the n − type epitaxial layer 3. The plurality of p + -type regions 4 are formed in a region inside the peripheral edge portion of the surface of the n − -type epitaxial layer 3. In this embodiment, the plurality of p + -type regions 4 are arranged in a stripe shape in plan view. Each p + type region 4 is formed, for example, by diffusing boron as a p type impurity in n − type epitaxial layer 3. A pn junction 5 is formed between each p + type region 4 and the n − type epitaxial layer 3.

ｎ−型エピタキシャル層３の表層領域のうち隣り合うｐ＋型領域４の間の領域は、ショットキーバリアメタル９との間にショットキー接合７を形成するための領域である。この領域を、ショットキー接合形成用領域６ということにする。
ｎ−型エピタキシャル層３の表面の周縁部には、平面視で環状の絶縁膜８が形成されている。この環状の絶縁膜８に囲まれた領域内において、ｐ＋型領域４の表面およびショットキー接合形成用領域６の表面に、ショットキーバリアメタル９が形成されている。ショットキーバリアメタル９は、たとえばＡｕ，Ｐｔ，Ｐｄ，Ｍｏ，Ｔｉ，Ｔａ等からなる。
Of the surface layer region of the n − type epitaxial layer 3, a region between adjacent p + type regions 4 is a region for forming a Schottky junction 7 with the Schottky barrier metal 9. This region is referred to as a Schottky junction formation region 6.
An annular insulating film 8 is formed on the periphery of the surface of the n − type epitaxial layer 3 in plan view. In the region surrounded by the annular insulating film 8, a Schottky barrier metal 9 is formed on the surface of the p + type region 4 and the surface of the Schottky junction forming region 6. The Schottky barrier metal 9 is made of, for example, Au, Pt, Pd, Mo, Ti, Ta or the like.

アノード電極１１は、ショットキーバリアメタル９の露出面および絶縁膜８の表面の内周縁部を覆うように形成されている。アノード電極１１は、たとえば、Ａｌ，ＡｌＳｉ（アルミニウムのシリコン化合物），ＡｌＳｉＣｕ（アルミニウム−銅合金のシリコン化合物）等からなる。カソード電極１２は、ｎ＋型半導体基板２におけるｎ−型エピタキシャル層３が形成されている主面とは反対側の主面に形成されている。カソード電極１２は、たとえば、基板２側から順にＴｉ膜、Ｎｉ膜およびＡｇ膜を積層したＴｉ／Ｎｉ／Ａｇ積層膜、基板２側から順にＴｉ膜、Ｎｉ膜およびＡｕ膜を積層したＴｉ／Ｎｉ／Ａｕ積層膜等からなる。 The anode 11 is formed so as to cover the exposed surface of the Schottky barrier metal 9 and the inner peripheral edge of the surface of the insulating film 8. The anode 11 is made of, for example, Al, AlSi (aluminum silicon compound), AlSiCu (aluminum-copper alloy silicon compound), or the like. The cathode electrode 12 is formed on the main surface of the n + type semiconductor substrate 2 opposite to the main surface on which the n − type epitaxial layer 3 is formed. The cathode electrode 12 includes, for example, a Ti / Ni / Ag laminated film in which a Ti film, a Ni film and an Ag film are laminated in order from the substrate 2 side, and a Ti / Ni in which a Ti film, a Ni film and an Au film are laminated in order from the substrate 2 side. / Au laminated film or the like.

ｎ型半導体素材１０内には、ライフタイムキラーとしての重金属（たとえばＰｔ（白金））が拡散されている。この実施形態では、ｐ＋型領域４内のＰｔ濃度は、ショットキー接合形成用領域６内のＰｔ濃度より大きい。
この実施形態によれば、ｐ＋型領域４内のＰｔ濃度が大きいので、少数キャリアのライフタイムを短縮でき、スイッチングスピードを向上させることができる。一方、ショットキー接合形成用領域６内のＰｔ濃度が小さいので、ショットキー接合形成用領域６とショットキーバリアメタル９との間に適切なショットキー接合７を形成することができる。これにより、高速スイッチング特性およびソフトリカバリー特性を備えたＪＢＳダイオードを実現できる。 Heavy metal (for example, Pt (platinum)) as a lifetime killer is diffused in the n-type semiconductor material 10. In this embodiment, the Pt concentration in the p + type region 4 is higher than the Pt concentration in the Schottky junction formation region 6.
According to this embodiment, since the Pt concentration in the p + type region 4 is large, the lifetime of minority carriers can be shortened and the switching speed can be improved. On the other hand, since the Pt concentration in the Schottky junction formation region 6 is small, an appropriate Schottky junction 7 can be formed between the Schottky junction formation region 6 and the Schottky barrier metal 9. As a result, a JBS diode having high-speed switching characteristics and soft recovery characteristics can be realized.

図２Ａ〜図２Ｇは、図１のＪＢＳダイオードの製造工程の一例を説明するための断面図である。
まず、図２Ａに示すように、ｎ＋型半導体基板（たとえばシリコン基板）２の一方の主面上に、ｎ−型エピタキシャル層３が形成されたｎ型半導体素材１０を準備する。ｎ型半導体素材１０は、第１の表面１０ａおよび第２の表面２０ａを有している。ｎ−型エピタキシャル層３の表面（ｎ型半導体素材１０をの第１の表面１０ａ）に、熱酸化膜やＣＶＤ酸化膜等の絶縁膜（図示略）を形成し、その上にレジストマスク（図示略）を形成する。このレジストマスクを用いたエッチングによって、ｐ＋型領域４を形成すべき領域に対応する開口を絶縁膜に形成する。さらに、レジストマスクを剥離した後に、絶縁膜に形成された開口から露出するｎ−型エピタキシャル層３の表層部にｐ型不純物を導入する。ｐ型不純物の導入は、ｐ型不純物イオン（たとえばボロンイオン）の注入によって行なわれる。ｐ型不純物導入後、不純物イオンを活性化するための熱処理を行なう。これにより、ｎ−型エピタキシャル層３の表層部に、複数のｐ＋型領域４が形成される。ｎ−型エピタキシャル層３の表層部のうち、隣り合うｐ＋型領域４の間の領域がショットキー接合形成用領域６となる。この後、絶縁膜を除去する。これより、ｐ＋型領域４とショットキー接合形成用領域６が表層部に形成されたｎ型半導体素材１０が得られる。 2A to 2G are cross-sectional views for explaining an example of a manufacturing process of the JBS diode of FIG.
First, as shown in FIG. 2A, an n-type semiconductor material 10 in which an n − -type epitaxial layer 3 is formed on one main surface of an n + -type semiconductor substrate (for example, a silicon substrate) 2 is prepared. The n-type semiconductor material 10 has a first surface 10a and a second surface 20a. An insulating film (not shown) such as a thermal oxide film or a CVD oxide film is formed on the surface of the n − type epitaxial layer 3 (the first surface 10a of the n-type semiconductor material 10), and a resist mask (not shown) is formed thereon. Abbreviation). By etching using this resist mask, an opening corresponding to the region where the p + type region 4 is to be formed is formed in the insulating film. Further, after removing the resist mask, p-type impurities are introduced into the surface layer portion of the n − -type epitaxial layer 3 exposed from the opening formed in the insulating film. The introduction of the p-type impurity is performed by implanting p-type impurity ions (for example, boron ions). After introducing the p-type impurity, a heat treatment for activating the impurity ions is performed. As a result, a plurality of p + -type regions 4 are formed in the surface layer portion of the n − -type epitaxial layer 3. Of the surface layer portion of the n − type epitaxial layer 3, a region between adjacent p + type regions 4 is a Schottky junction forming region 6. Thereafter, the insulating film is removed. As a result, the n-type semiconductor material 10 in which the p + -type region 4 and the Schottky junction forming region 6 are formed in the surface layer portion is obtained.

次に、図２Ｂに示すように、ｎ−型エピタキシャル層３の表面（ｎ型半導体素材１０の第１の表面１０ａ）に、熱酸化膜やＣＶＤ酸化膜等の絶縁膜８を形成し、その上にレジストマスク（図示略）を形成する。
次に、このレジストマスクを用いたエッチングによって、図２Ｃに示すように、各ｐ＋型領域４に対応する開口８ａを絶縁膜８に形成する。平面視おいて、各開口８ａは、対応するｐ＋型領域４よりも若干小さく形成されている。したがって、ショットキー接合形成用領域６の表面は、絶縁膜８によって覆われている。 Next, as shown in FIG. 2B, an insulating film 8 such as a thermal oxide film or a CVD oxide film is formed on the surface of the n − type epitaxial layer 3 (the first surface 10a of the n type semiconductor material 10). A resist mask (not shown) is formed thereon.
Next, an opening 8a corresponding to each p + type region 4 is formed in the insulating film 8 by etching using this resist mask, as shown in FIG. 2C. In plan view, each opening 8 a is formed slightly smaller than the corresponding p + -type region 4. Therefore, the surface of the Schottky junction forming region 6 is covered with the insulating film 8.

次に、図２Ｄに示すように、ｎ＋型半導体基板２におけるｎ−型エピタキシャル層３が形成されている主面とは反対側の主面（ｎ型半導体素材１０の第２の表面１０ｂ）に、重金属としてＰｔ（白金）１３を付着させる。Ｐｔ１３の第２の表面１０ｂへの付着は、たとえばスパッタ技術を用いて実現することができる。また、Ｐｔ１３の第２の表面１０ｂへの付着は、真空蒸着法を用いて行なうことができる。 Next, as shown in FIG. 2D, the main surface of the n + type semiconductor substrate 2 opposite to the main surface on which the n − type epitaxial layer 3 is formed (the second surface 10b of the n type semiconductor material 10). Further, Pt (platinum) 13 is attached as a heavy metal. The adhesion of Pt13 to the second surface 10b can be realized by using, for example, a sputtering technique. Moreover, the adhesion of Pt13 to the second surface 10b can be performed using a vacuum deposition method.

次に、図２Ｅに示すように、Ｐｔ１３が付着されたｎ型半導体素材１０を熱処理する。この熱処理は、たとえば８５０℃〜１０００℃の温度雰囲気内で、たとえば１０分〜１８０分間行われる。この熱処理によって、ｎ型半導体素材１０の第２の表面１０ｂに付着されたＰｔ１３が、図２Ｅに矢印で示されるように、ｎ型半導体素材１０内に拡散される。この際、Ｐｔ１３は置換拡散によってｎ型半導体素材１０内を移動していくため、ｎ型半導体素材１０の第１の表面１０ａ側の表層部のうち、その表面が絶縁膜８によって覆われている部分に比べて、絶縁膜８の開口８ａからその表面が露出している部分にＰｔが集中しやすくなる。したがって、表面が絶縁膜８によって覆われているショットキー接合形成用領域６に比べて、絶縁膜８の開口８ａによって表面の大部分が露出しているｐ＋型領域４にＰｔが集中しやすくなる。この結果、ショットキー接合形成用領域６に含まれるＰｔの濃度に比べて、ｐ＋型領域４に含まれるＰｔの濃度が大きくなる。 Next, as shown in FIG. 2E, the n-type semiconductor material 10 to which Pt13 is attached is heat-treated. This heat treatment is performed, for example, for 10 minutes to 180 minutes in a temperature atmosphere of 850 ° C. to 1000 ° C., for example. By this heat treatment, Pt13 attached to the second surface 10b of the n-type semiconductor material 10 is diffused into the n-type semiconductor material 10 as indicated by an arrow in FIG. 2E. At this time, since Pt13 moves in the n-type semiconductor material 10 by substitution diffusion, the surface of the surface layer portion on the first surface 10a side of the n-type semiconductor material 10 is covered with the insulating film 8. Compared with the portion, Pt tends to concentrate on the portion where the surface is exposed from the opening 8 a of the insulating film 8. Therefore, compared to the Schottky junction forming region 6 whose surface is covered with the insulating film 8, Pt is more likely to be concentrated in the p + type region 4 where most of the surface is exposed by the opening 8a of the insulating film 8. Become. As a result, the concentration of Pt contained in the p + -type region 4 becomes higher than the concentration of Pt contained in the Schottky junction formation region 6.

次に、図２Ｆに示すように、絶縁膜８のうちｎ型半導体素材１０の第１の表面１０ａの周縁部上に存在する部分を残し、それ以外の部分を除去する。これにより、ｎ型半導体素材１０の第１の表面１０ａに環状の絶縁膜８が形成されることになる。
次に、図２Ｇに示すように、ｎ型半導体素材１０の第１の表面１０ａにおける絶縁膜８に囲まれた領域に、ショットキーバリアメタル９を形成する。ショットキーバリアメタル９の形成は、たとえば、たとえばスパッタ技術を用いて実現することができる。そして、ショットキーバリアメタル９の表面および絶縁膜８の表面にアノード電極１１を形成する。最後に、ｎ＋型半導体基板２におけるｎ−型エピタキシャル層３が形成されている主面とは反対側の主面にカソード電極１２を形成する。これにより、図１に示されるＪＢＳダイオード１が得られる。 Next, as shown in FIG. 2F, a portion of the insulating film 8 existing on the peripheral portion of the first surface 10a of the n-type semiconductor material 10 is left and the other portions are removed. As a result, the annular insulating film 8 is formed on the first surface 10 a of the n-type semiconductor material 10.
Next, as shown in FIG. 2G, a Schottky barrier metal 9 is formed in a region surrounded by the insulating film 8 on the first surface 10 a of the n-type semiconductor material 10. The formation of the Schottky barrier metal 9 can be realized by using, for example, a sputtering technique. Then, the anode electrode 11 is formed on the surface of the Schottky barrier metal 9 and the surface of the insulating film 8. Finally, the cathode electrode 12 is formed on the main surface of the n + type semiconductor substrate 2 opposite to the main surface on which the n − type epitaxial layer 3 is formed. Thereby, the JBS diode 1 shown in FIG. 1 is obtained.

図３Ａは、この実施形態によるＪＢＳダイオードについて、ｐ＋型領域の表面からの深さに対するｐ＋型領域内のＰｔ濃度を測定した結果を示すグラフである。図３Ｂは、この実施形態によるＪＢＳについて、ショットキー接合形成用領域の表面からの深さに対するショットキー接合形成用領域内のＰｔ濃度を測定した結果を示すグラフである。
ｐ＋型領域４内のＰｔ濃度は、その表面直下が最も大きく、表面からの深さが大きくなるにしたがって小さくなる。そして、表面からの深さが約１．５［μｍ］より大きい領域では、ｐ＋型領域４内のＰｔ濃度は、ほぼ一定範囲内の大きさとなる。ｐ＋型領域４の表面直下のＰｔの濃度は、１×１０１９［atoms／ｃｍ３］と１×１０２０［atoms／ｃｍ３］との中間値となっている。つまり、ｐ＋型領域４の表面直下のＰｔの濃度は、１×１０１９［atoms／ｃｍ３］以上（１×１０１８［atoms／ｃｍ３］以上）となっている。このように、ｐ＋型領域４内のＰｔ濃度が高いので、少数キャリアのライフタイムを短縮でき、スイッチングスピードを向上させることができる。 FIG. 3A is a graph showing the results of measuring the Pt concentration in the p + type region with respect to the depth from the surface of the p + type region for the JBS diode according to this embodiment. FIG. 3B is a graph showing the results of measuring the Pt concentration in the Schottky junction formation region with respect to the depth from the surface of the Schottky junction formation region for the JBS according to this embodiment.
The Pt concentration in the p + -type region 4 is greatest immediately below the surface and decreases as the depth from the surface increases. In a region where the depth from the surface is greater than about 1.5 [μm], the Pt concentration in the p + -type region 4 is approximately within a certain range. The concentration of Pt immediately below the surface of the p + type region 4 is an intermediate value between 1 × 10 19 [atoms / cm 3 ] and 1 × 10 20 [atoms / cm 3 ]. That is, the concentration of Pt immediately below the surface of the p + -type region 4 is 1 × 10 19 [atoms / cm 3 ] or more (1 × 10 18 [atoms / cm 3 ] or more). Thus, since the Pt concentration in the p + -type region 4 is high, the lifetime of minority carriers can be shortened and the switching speed can be improved.

ショットキー接合形成用領域６のＰｔ濃度は、その表面直下が最も大きく、表面からの深さが大きくなるにしたがって小さくなる。そして、表面からの深さが約０．８［μｍ］より大きい領域では、ショットキー接合形成用領域６内のＰｔ濃度は、ほぼ一定範囲内の大きさとなる。ショットキー接合形成用領域６の表面直下のＰｔの濃度は、１×１０１６［atoms／ｃｍ３］と１×１０１７［atoms／ｃｍ３］との中間値となっている。つまり、ｐ＋型領域４の表面直下のＰｔの濃度は、１×１０１８［atoms／ｃｍ３］未満となっている。 The Pt concentration in the Schottky junction formation region 6 is highest immediately below the surface and decreases as the depth from the surface increases. In a region where the depth from the surface is greater than about 0.8 [μm], the Pt concentration in the Schottky junction forming region 6 is substantially in a certain range. The concentration of Pt immediately below the surface of the Schottky junction formation region 6 is an intermediate value between 1 × 10 16 [atoms / cm 3 ] and 1 × 10 17 [atoms / cm 3 ]. That is, the concentration of Pt immediately below the surface of the p + type region 4 is less than 1 × 10 18 [atoms / cm 3 ].

適切なショットキー接合を形成するためには、ショットキー接合形成用領域６の重金属濃度を１×１０１８［atoms／ｃｍ３］以下に抑えることが好ましい。この実施形態によるＪＢＳダイオード１によれば、ショットキー接合形成用領域６のＰｔの濃度を１×１０１８［atoms／ｃｍ３］以下に抑えることができるので、ショットキー接合形成用領域６とショットキーバリアメタル９との間に適切なショットキー接合を形成することができる。 In order to form an appropriate Schottky junction, it is preferable to suppress the heavy metal concentration in the Schottky junction formation region 6 to 1 × 10 18 [atoms / cm 3 ] or less. According to the JBS diode 1 according to this embodiment, the Pt concentration in the Schottky junction formation region 6 can be suppressed to 1 × 10 18 [atoms / cm 3 ] or less. An appropriate Schottky junction can be formed with the key barrier metal 9.

以上、この発明の実施形態について説明したが、この発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、複数のｐ＋型領域４はストライプ状に配置されているが、複数のｐ＋型領域４は離散的に配置されていてもよい。その場合には、ｐ＋型領域４は、平面視で円形であってもよく、多角形であってもよい。
また、ライフタイムキラーとしての重金属は、Ａｕ（金）等のＰｔ以外の重金属であってもよい。 As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form. For example, in the above-described embodiment, the plurality of p + -type regions 4 are arranged in stripes, but the plurality of p + -type regions 4 may be arranged discretely. In that case, the p + type region 4 may be circular or polygonal in plan view.
The heavy metal as the lifetime killer may be a heavy metal other than Pt such as Au (gold).

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

１ ＪＢＳダイオード
２ ｎ＋型半導体基板
３ ｎ−型エピタキシャル層
４ ｐ＋型領域
５ ｐｎ接合
６ ショットキー接合形成用領域
７ ショットキー接合
８ 絶縁膜
９ ショットキーバリアメタル
１０ ｎ型半導体素材
１１ アノード電極
１２ カソード電極 1 JBS diode 2 n + type semiconductor substrate 3 n − type epitaxial layer 4 p + type region 5 pn junction 6 Schottky junction formation region 7 Schottky junction 8 insulating film 9 Schottky barrier metal 10 n type semiconductor material 11 anode electrode 12 Cathode electrode

Claims (5)

ｐｎ接合を形成するためのｐ型領域とショットキー接合を形成するためのショットキー接合形成用領域とが表層部に形成されているｎ型半導体ウエハを準備する工程と、
前記ｎ型半導体ウエハの表面に、前記ｐ型領域および前記ショットキー接合形成用領域の表面を覆う絶縁膜を形成する工程と、
前記絶縁膜のうち、前記ｐ型領域に対応する位置に、前記ｐ型領域の表面の一部を露出させる開口を形成する工程と、
前記半導体ウエハの前記絶縁膜が形成されている表面とは反対側の表面に、重金属を付着させる工程と、
前記ショットキー接合形成用領域の表面が前記絶縁膜によって覆われ、前記絶縁膜の開口によって前記ｐ型領域の表面の一部が露出している状態で、前記半導体ウエハに熱処理を施して前記重金属を前記半導体ウエハ内に拡散させる工程と、を含むジャンクションバリアショットキーダイオードの製造方法。 preparing an n-type semiconductor wafer in which a p-type region for forming a pn junction and a Schottky junction forming region for forming a Schottky junction are formed in a surface layer portion;
Forming an insulating film covering the surfaces of the p-type region and the Schottky junction forming region on the surface of the n-type semiconductor wafer;
Forming an opening exposing a part of the surface of the p-type region at a position corresponding to the p-type region in the insulating film ;
Attaching a heavy metal to the surface of the semiconductor wafer opposite to the surface on which the insulating film is formed;
In the state where the surface of the Schottky junction forming region is covered with the insulating film and a part of the surface of the p-type region is exposed through the opening of the insulating film, the semiconductor wafer is subjected to a heat treatment, and the heavy metal Diffusing in the semiconductor wafer. A method for manufacturing a junction barrier Schottky diode. 前記ｐ型領域に含まれる前記重金属の濃度が、前記ショットキー接合形成用領域に含まれる前記重金属の濃度より大きい、請求項１に記載のジャンクションバリアショットキーダイオードの製造方法。   2. The method of manufacturing a junction barrier Schottky diode according to claim 1, wherein a concentration of the heavy metal contained in the p-type region is higher than a concentration of the heavy metal contained in the Schottky junction formation region. 前記ｐ型領域の表面直下における前記重金属の濃度が１×１０１８［atoms／ｃｍ３］以上であり、前記ショットキー接合形成用領域の表面直下における前記重金属の濃度が１×１０１８［atoms／ｃｍ３］未満である、請求項２に記載のジャンクションバリアショットキーダイオードの製造方法。 The concentration of the heavy metal immediately below the surface of the p-type region is at 1 × 10 18 [atoms / cm 3] or more, the concentration of the heavy metals in the subsurface of the Schottky junction forming region 1 × 10 18 [atoms / The manufacturing method of the junction barrier Schottky diode of Claim 2 which is less than cm < 3 >]. 前記重金属がＰｔである請求項１〜３のいずれか一項に記載のジャンクションバリアショットキーダイオードの製造方法。   The method for manufacturing a junction barrier Schottky diode according to any one of claims 1 to 3, wherein the heavy metal is Pt. 前記熱処理は、８５０℃〜１０００℃の温度雰囲気内で、１０分〜１８０分間行われる、請求項1〜４のいずれか一項に記載のジャンクションバリアショットキーダイオードの製造方法。   The method of manufacturing a junction barrier Schottky diode according to any one of claims 1 to 4, wherein the heat treatment is performed in a temperature atmosphere of 850 ° C to 1000 ° C for 10 minutes to 180 minutes.
JP2012157435A 2012-07-13 2012-07-13 Junction Barrier Schottky Diode Manufacturing Method Active JP6013817B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012157435A JP6013817B2 (en) 2012-07-13 2012-07-13 Junction Barrier Schottky Diode Manufacturing Method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012157435A JP6013817B2 (en) 2012-07-13 2012-07-13 Junction Barrier Schottky Diode Manufacturing Method

Publications (2)

Publication Number Publication Date
JP2014022438A JP2014022438A (en) 2014-02-03
JP6013817B2 true JP6013817B2 (en) 2016-10-25

Family

ID=50197025

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012157435A Active JP6013817B2 (en) 2012-07-13 2012-07-13 Junction Barrier Schottky Diode Manufacturing Method

Country Status (1)

Country Link
JP (1) JP6013817B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3989264A4 (en) * 2019-07-29 2022-08-03 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
RU2783851C1 (en) * 2019-04-03 2022-11-21 Вхо Юнг КИМ Pant-diapers for urine or feces and a method for removing urine and feces

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826399A (en) * 2016-05-25 2016-08-03 上海安微电子有限公司 Soft fast recovery diode of multi-mixture structure and preparation method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6173326A (en) * 1984-09-19 1986-04-15 Hitachi Ltd Manufacture of semiconductor device
JPH03204938A (en) * 1989-12-29 1991-09-06 Nec Kansai Ltd Manufacture of semiconductor device
JP4193993B2 (en) * 2005-01-14 2008-12-10 日本インター株式会社 JBS and manufacturing method thereof
EP2871679B1 (en) * 2012-07-03 2019-02-06 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2783851C1 (en) * 2019-04-03 2022-11-21 Вхо Юнг КИМ Pant-diapers for urine or feces and a method for removing urine and feces
EP3989264A4 (en) * 2019-07-29 2022-08-03 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
US11929400B2 (en) 2019-07-29 2024-03-12 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Also Published As

Publication number Publication date
JP2014022438A (en) 2014-02-03

Similar Documents

Publication Publication Date Title
JP5525940B2 (en) Semiconductor device and manufacturing method of semiconductor device
US7851881B1 (en) Schottky barrier diode (SBD) and its off-shoot merged PN/Schottky diode or junction barrier Schottky (JBS) diode
JP4594113B2 (en) Manufacturing method of semiconductor device
US20090160008A1 (en) Semiconductor device and method of manufacturing the same
JP6477106B2 (en) Semiconductor device
JP2010267783A (en) Method of manufacturing silicon carbide semiconductor device
US8765523B2 (en) Method for manufacturing semiconductor device including Schottky electrode
JP6411258B2 (en) Semiconductor device
TWI441262B (en) Method for fabricating schottky device
JP4126359B2 (en) Silicon carbide Schottky diode and manufacturing method thereof
JP5401356B2 (en) Manufacturing method of semiconductor device
US20110250736A1 (en) Schottky barrier diode and method for making the same
JP5600985B2 (en) Method for manufacturing power semiconductor device
JP6013817B2 (en) Junction Barrier Schottky Diode Manufacturing Method
JP5446161B2 (en) Schottky barrier diode and manufacturing method thereof
JP4091931B2 (en) SiC semiconductor device and method of manufacturing SiC semiconductor device
JP2005135972A (en) Manufacturing method of semiconductor device
JP2014241345A (en) Method of manufacturing silicon carbide semiconductor device
JP2013089907A (en) Silicon carbide semiconductor device
JP2007235064A (en) Schottky barrier semiconductor device, and method of manufacturing same
JP5775711B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP2006332230A (en) Schottky barrier diode and method of manufacturing the same
KR20160121719A (en) Sillicon carbide schottky diode having floating metal ring for decreasing electric field intensity and manufacturing method thereof
JP2006228772A (en) Schottky barrier diode and manufacturing method thereof
JP2011258662A (en) Method of manufacturing semiconductor device and semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160923

R150 Certificate of patent or registration of utility model

Ref document number: 6013817

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250