JP4594113B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、ショットキーダイオード、ＰＮダイオード、ＭＯＳＦＥＴなどをなすＳｉＣを含んだ半導体装置および半導体装置の製造方法に関する。   The present invention relates to a semiconductor device including SiC that forms a Schottky diode, a PN diode, a MOSFET, and the like, and a method for manufacturing the semiconductor device.

ワイドバンドギャップ半導体材料であるＳｉＣを用いたショットキーダイオード、ＰＮダイオード、ＭＯＳＦＥＴなどが従来から提案されている（例えば特許文献１、特許文献２、特許文献３参照）。このような半導体素子及び半導体素子からなる半導体装置では、ＳｉＣ基板上に低抵抗なオーミック電極を形成する必要がある。   Conventionally, Schottky diodes, PN diodes, MOSFETs, and the like using SiC, which is a wide band gap semiconductor material, have been proposed (see, for example, Patent Document 1, Patent Document 2, and Patent Document 3). In such a semiconductor element and a semiconductor device including the semiconductor element, it is necessary to form an ohmic electrode having a low resistance on the SiC substrate.

図８及び図９は、従来の半導体装置の一例であり、ＳｉＣ基板上に形成した従来のオーミック電極の例を示す模式断面図である。図８に示すオーミック電極２は、ＳｉＣ基板１上にＮｉ層２ａを堆積させた後にこれらを焼鈍して形成されたＮｉ単層焼鈍電極である。図９に示すオーミック電極２は、ＳｉＣ基板１上にＮｉ層２ａを堆積し、そのＮｉ層２ａ上にＴｉ層２ｂを堆積し、そのＴｉ層２ｂ上にＮｉ層２ｃを堆積し、その後これらを焼鈍して形成されたＮｉ／Ｔｉ／Ｎｉ焼鈍電極である。
特開２０００−２０８４３８号公報 特開平０６−４５６５１号公報 特開平０６−９７１０７号公報 8 and 9 are schematic cross-sectional views showing an example of a conventional ohmic electrode formed on a SiC substrate as an example of a conventional semiconductor device. The ohmic electrode 2 shown in FIG. 8 is a Ni single layer annealing electrode formed by depositing a Ni layer 2a on a SiC substrate 1 and then annealing them. In the ohmic electrode 2 shown in FIG. 9, a Ni layer 2a is deposited on a SiC substrate 1, a Ti layer 2b is deposited on the Ni layer 2a, a Ni layer 2c is deposited on the Ti layer 2b, and then these are formed. It is a Ni / Ti / Ni annealing electrode formed by annealing.
JP 2000-208438 A Japanese Patent Application Laid-Open No. 06-45651 Japanese Patent Laid-Open No. 06-97107

しかしながら、図８に示すＮｉ単層焼鈍電極では、焼鈍時に、ＳｉＣ基板１のＳｉ原子とＮｉ層２ａのＮｉ原子が反応して低抵抗なシリサイド２ｅが形成されて低抵抗なオーミック電極２となるが、その反応の残りであるＣが黒鉛２ｆとして析出してしまう。この黒鉛２ｆは半導体装置の製造工程における焼鈍後のプロセスを汚染させてしまう。また、図９に示すＮｉ／Ｔｉ／Ｎｉ焼鈍電極では、焼鈍時に生じるＣの一部をＴｉ層２ｂで反応させて黒鉛２ｆの析出量を低減させることができるが、そのＴｉ層２ｂを設けることなどによりＮｉ／Ｔｉ／Ｎｉ焼鈍電極とＳｉＣ基板１間の接触抵抗が増大してしまう。   However, in the Ni single layer annealed electrode shown in FIG. 8, during annealing, the Si atoms of the SiC substrate 1 react with the Ni atoms of the Ni layer 2a to form a low resistance silicide 2e, thereby forming a low resistance ohmic electrode 2. However, the remaining C of the reaction is precipitated as graphite 2f. This graphite 2f contaminates the process after annealing in the manufacturing process of the semiconductor device. Further, in the Ni / Ti / Ni annealing electrode shown in FIG. 9, a part of C generated during annealing can be reacted with the Ti layer 2b to reduce the precipitation amount of the graphite 2f, but the Ti layer 2b is provided. For example, the contact resistance between the Ni / Ti / Ni annealed electrode and the SiC substrate 1 increases.

図１０は、Ｎｉ単層焼鈍電極と各種のＮｉ／Ｔｉ／Ｎｉ焼鈍電極とについて、接触抵抗と黒鉛析出量との関係を示す図である。図１０では、縦軸にＳｉＣ基板とオーミック電極（Ｎｉ単層焼鈍電極又はＮｉ／Ｔｉ／Ｎｉ焼鈍電極）との接触抵抗ρｃ［Ωｃｍ２］をとり、横軸に黒鉛析出量をとっている。図１０に示されているように、Ｎｉ単層焼鈍電極は、接触抵抗ρｃが小さく良好にオーミック接触しているが、黒鉛析出量が多い。図１０に示す各種のＮｉ／Ｔｉ／Ｎｉ焼鈍電極は、Ｎｉ層２ａ，２ｃ又はＴｉ層２ｂの厚さを変える、或いは焼鈍条件を変えるなどして、接触抵抗ρｃの低減と黒鉛析出量の低減との両立を目指して作成されたものである。しかし、図１０に示す各種のＮｉ／Ｔｉ／Ｎｉ焼鈍電極では、接触抵抗ρｃ［Ωｃｍ２］を小さくすると黒鉛析出量が多くなり、黒鉛析出量を小さくすると接触抵抗ρｃ［Ωｃｍ２］が大きくなっている。このように、従来のＮｉ単層焼鈍電極及びＮｉ／Ｔｉ／Ｎｉ焼鈍電極では、黒鉛の析出量と接触抵抗とがトレードオフの関係にあり、このトレードオフの関係を大きく打破した特性を有するオーミック電極を構成することができなかった。 FIG. 10 is a diagram showing the relationship between the contact resistance and the amount of graphite deposited for the Ni single layer annealed electrode and various Ni / Ti / Ni annealed electrodes. In FIG. 10, the vertical axis represents the contact resistance ρc [Ωcm 2 ] between the SiC substrate and the ohmic electrode (Ni single layer annealed electrode or Ni / Ti / Ni annealed electrode), and the horizontal axis represents the amount of precipitated graphite. As shown in FIG. 10, the Ni single layer annealed electrode has a small contact resistance ρc and a good ohmic contact, but has a large amount of graphite precipitation. The various Ni / Ti / Ni annealed electrodes shown in FIG. 10 reduce the contact resistance ρc and reduce the amount of graphite deposited by changing the thickness of the Ni layer 2a, 2c or Ti layer 2b or changing the annealing conditions. It was created aiming at coexistence with. However, in the various Ni / Ti / Ni annealed electrodes shown in FIG. 10, when the contact resistance ρc [Ωcm 2 ] is decreased, the graphite precipitation amount increases, and when the graphite precipitation amount is decreased, the contact resistance ρc [Ωcm 2 ] increases. ing. As described above, in the conventional Ni single layer annealed electrode and Ni / Ti / Ni annealed electrode, the precipitation amount of graphite and the contact resistance are in a trade-off relationship, and ohmics having characteristics that greatly break this trade-off relationship. The electrode could not be constructed.

本発明は、このような事情を考慮してなされたものであり、黒鉛の析出を低減でき、かつ、ＳｉＣ基板とオーミック電極との接触抵抗を充分に低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and it is possible to reduce the precipitation of graphite and to sufficiently reduce the contact resistance between the SiC substrate and the ohmic electrode. An object is to provide a manufacturing method.

上述した課題を解決するために、請求項１に記載の発明は、ＳｉＣ基板と、前記ＳｉＣ基板にオーミック接触しているオーミック電極とを有する半導体装置であって、前記オーミック電極が、前記ＳｉＣ基板上に配置されているＮｉＳｉと、前記ＮｉＳｉ上に配置されている第１のＮｉ層と、前記第１のＮｉ層上に配置されているＴｉ層と、前記Ｔｉ層上に配置されておりＮｉとＳｉとを含んでなるＮｉ／Ｓｉ層と、前記Ｎｉ／Ｓｉ層上に配置されている第２のＮｉ層とを有してなることを特徴とする半導体装置である。   In order to solve the above-described problem, the invention described in claim 1 is a semiconductor device having a SiC substrate and an ohmic electrode in ohmic contact with the SiC substrate, wherein the ohmic electrode is the SiC substrate. NiSi disposed above, a first Ni layer disposed on the NiSi, a Ti layer disposed on the first Ni layer, and a Ni layer disposed on the Ti layer A semiconductor device comprising: a Ni / Si layer containing Si and Si; and a second Ni layer disposed on the Ni / Si layer.

また、請求項２に記載の発明は、請求項１に記載の半導体装置において、前記Ｎｉ／Ｓｉ層がＮｉとＳｉとを少なくとも１層ずつ交互に積層したものであることを特徴とする。   According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the Ni / Si layer is formed by alternately laminating at least one layer of Ni and Si.

また、請求項３に記載の発明は、請求項２に記載の半導体装置において、前記Ｎｉ／Ｓｉ層のＮｉとＳｉとのモル比が２：１であることを特徴とする。   According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the molar ratio of Ni to Si in the Ni / Si layer is 2: 1.

また、請求項４に記載の発明は、請求項２又は３に記載の半導体装置において、前記Ｎｉ／Ｓｉ層のＮｉとＳｉとの膜厚比が１１：１０であることを特徴とする。   According to a fourth aspect of the present invention, in the semiconductor device according to the second or third aspect, the Ni / Si layer has a Ni / Si film thickness ratio of 11:10.

また、請求項５に記載の発明は、請求項１に記載の半導体装置において、前記Ｎｉ／Ｓｉ層がＮｉとＳｉとの合金であることを特徴とする。   According to a fifth aspect of the present invention, in the semiconductor device according to the first aspect, the Ni / Si layer is an alloy of Ni and Si.

また、請求項６に記載の発明は、請求項１から５のいずれか一項に記載の半導体装置が、少なくともダイオードを構成し、前記オーミック電極は前記ダイオードの電極をなすことを特徴とする。   The invention according to claim 6 is characterized in that the semiconductor device according to any one of claims 1 to 5 forms at least a diode, and the ohmic electrode forms an electrode of the diode.

また、請求項７に記載の発明は、請求項１から５のいずれか一項に記載の半導体装置が、少なくとも、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ、ＭＥＳＦＥＴ、ＳＩＴ、ＪＦＥＴ、バイポーラトランジスタのいずれかのデバイスを構成し、前記オーミック電極は前記いずれかのデバイスの電極をなすことを特徴とする。   According to a seventh aspect of the present invention, there is provided a semiconductor device according to any one of the first to fifth aspects, wherein at least any one of a MOSFET, IGBT, thyristor, MESFET, SIT, JFET, or bipolar transistor is used. The ohmic electrode is an electrode of any one of the devices.

また、上述した課題を解決するために、請求項８に記載の発明は、ＳｉＣ基板上に第１のＮｉ層を形成し、前記第１のＮｉ層上にＴｉ層を形成し、前記Ｔｉ層上に、ＮｉとＳｉとを含んでなるＮｉ／Ｓｉ層を形成し、前記Ｎｉ／Ｓｉ層上に第２のＮｉ層を形成し、前記ＳｉＣ基板、第１のＮｉ層、Ｔｉ層、Ｎｉ／Ｓｉ層及び第２のＮｉ層について焼鈍することを特徴とする半導体装置の製造方法である。   In order to solve the above-described problem, the invention according to claim 8 is characterized in that a first Ni layer is formed on a SiC substrate, a Ti layer is formed on the first Ni layer, and the Ti layer is formed. A Ni / Si layer containing Ni and Si is formed thereon, a second Ni layer is formed on the Ni / Si layer, the SiC substrate, the first Ni layer, the Ti layer, Ni / A method of manufacturing a semiconductor device, wherein the Si layer and the second Ni layer are annealed.

また、請求項９に記載の発明は、請求項８に記載の半導体装置の製造方法において、前記Ｎｉ／Ｓｉ層を、ＮｉとＳｉとを少なくとも１層ずつ交互に積層して形成するとともに、該ＮｉとＳｉとの膜厚比が１１：１０となるように形成することを特徴とする。   The invention according to claim 9 is the method for manufacturing a semiconductor device according to claim 8, wherein the Ni / Si layer is formed by alternately stacking Ni and Si at least one layer, and The film is formed so that the film thickness ratio of Ni and Si is 11:10.

また、請求項１０に記載の発明は、請求項８又は９に記載の半導体装置の製造方法において、前記ＳｉＣ基板がＮ型の半導体であり、前記焼鈍によって、前記ＳｉＣ基板と前記第１のＮｉ層との境界付近にＮｉＳｉ（シリサイド）が形成されることを特徴とする。   According to a tenth aspect of the present invention, in the method for manufacturing a semiconductor device according to the eighth or ninth aspect, the SiC substrate is an N-type semiconductor, and the SiC substrate and the first Ni are formed by the annealing. NiSi (silicide) is formed in the vicinity of the boundary with the layer.

この発明によれば、ＳｉＣ基板上の第１のＮｉ層上に形成されたＴｉ層と、最上層の第２のＮｉ層との間に、ＮｉとＳｉとを含むＮｉ／Ｓｉ層を配置している。これにより、焼鈍時における第２のＮｉ層からＳｉＣ基板へのＮｉ原子の移動をＮｉ／Ｓｉ層で阻止することができ、第２のＮｉ層とＳｉＣ基板との反応による黒鉛の析出を大幅に低減することができる。さらに、本発明によれば、Ｎｉ／Ｓｉ層は焼鈍時にシリサイド化するので、オーミック電極とＳｉＣ基板間の接触抵抗を充分に低減することができる。さらにまた、Ｎｉ／Ｓｉ層のＮｉとＳｉのモル比を調整して、焼鈍時に、Ｎｉ／Ｓｉ層のＮｉとＳｉとを過不足無く反応させることができるので、黒鉛の析出低減と、ＳｉＣ基板とオーミック電極間の接触抵抗低減とを高度に両立することができる。   According to this invention, the Ni / Si layer containing Ni and Si is disposed between the Ti layer formed on the first Ni layer on the SiC substrate and the second Ni layer as the uppermost layer. ing. Thereby, the movement of Ni atoms from the second Ni layer to the SiC substrate during annealing can be prevented by the Ni / Si layer, and the precipitation of graphite due to the reaction between the second Ni layer and the SiC substrate is greatly reduced. Can be reduced. Furthermore, according to the present invention, since the Ni / Si layer is silicided during annealing, the contact resistance between the ohmic electrode and the SiC substrate can be sufficiently reduced. Furthermore, the molar ratio of Ni and Si in the Ni / Si layer can be adjusted so that Ni and Si in the Ni / Si layer can be reacted without excess or deficiency during annealing, reducing the precipitation of graphite and the SiC substrate. And a reduction in contact resistance between ohmic electrodes can be achieved at a high level.

以下、本発明の実施形態に係る半導体装置について、図面を参照して説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の構造を示す模式断面図である。本実施形態の半導体装置１０は、ＳｉＣ基板１と、ＳｉＣ基板１にオーミック接触しているオーミック電極２とを有して構成されている。ＳｉＣ基板１は、例えば高濃度に不純物を含んで低抵抗にされたＮ型の半導体とする。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a schematic cross-sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention. The semiconductor device 10 according to the present embodiment includes a SiC substrate 1 and an ohmic electrode 2 that is in ohmic contact with the SiC substrate 1. The SiC substrate 1 is, for example, an N-type semiconductor that contains impurities at a high concentration and has a low resistance.

オーミック電極２は、ＳｉＣ基板１上に配置されているＮｉＳｉであるシリサイド２ｅと、シリサイド２ｅ上に配置されている第１のＮｉ層２ａと、第１のＮｉ層２ａ上に配置されているＴｉ層２ｂと、Ｔｉ層２ｂ上に配置されているＮｉ／Ｓｉ層２ｄと、Ｎｉ／Ｓｉ層２ｄ上に配置されている第２のＮｉ層２ｃとを有して構成されている。シリサイド２ｅは、ＳｉＣ基板１上に、第１のＮｉ層２ａ、Ｔｉ層２ｂ、Ｎｉ／Ｓｉ層２ｄ及び第２のＮｉ層２ｃをこの順序で堆積させ、これらを焼鈍することで、ＳｉＣ基板１と第１のＮｉ層２ａとの境界近傍に形成されたものである。   The ohmic electrode 2 includes a silicide 2e that is NiSi disposed on the SiC substrate 1, a first Ni layer 2a disposed on the silicide 2e, and a Ti disposed on the first Ni layer 2a. The layer 2b, the Ni / Si layer 2d disposed on the Ti layer 2b, and the second Ni layer 2c disposed on the Ni / Si layer 2d are configured. The silicide 2e is formed by depositing the first Ni layer 2a, the Ti layer 2b, the Ni / Si layer 2d, and the second Ni layer 2c in this order on the SiC substrate 1, and annealing them to thereby obtain the SiC substrate 1 And in the vicinity of the boundary between the first Ni layer 2a.

Ｎｉ／Ｓｉ層２ｄは、Ｎｉ２ｄ１とＳｉ２ｄ２とを含んでなるものである。本実施形態のＮｉ／Ｓｉ層２ｄは、Ｎｉ２ｄ１とＳｉ２ｄ２とを交互に積層した構成としている。このＮｉ／Ｓｉ層２ｄの積層構造は、Ｎｉ２ｄ１とＳｉ２ｄ２とを１層ずつ交互に積層した構成としてもよい。また、Ｎｉ／Ｓｉ層２ｄが有するＮｉ２ｄ１とＳｉ２ｄ２との積層の組は、１組でもよく、複数組でもよい。また、Ｎｉ／Ｓｉ層２ｄにおけるＮｉ２ｄ１とＳｉ２ｄ２との上下関係は、Ｎｉ２ｄ１がＳｉＣ基板１側である配置に限らず、Ｓｉ２ｄ２がＳｉＣ基板１側である配置としてもよい。 Ni / Si layer 2d are those comprising a Ni2d 1 and Si2d 2. Ni / Si layer 2d of the present embodiment has a configuration of alternately laminated Ni2d 1 and Si2d 2. Layered structure of the Ni / Si layer 2d may be formed by laminating a Ni2d 1 and Si2d 2 alternately one layer. Also, a set of lamination of the Ni2d 1 and Si2d 2 having the Ni / Si layer 2d may be set, or a plurality of sets. Further, the upper and lower relationship between Ni2d 1 and Si2d 2 in Ni / Si layer 2d is not limited to the arrangement Ni2d 1 is SiC substrate 1 side, may be arranged Si2d 2 is SiC substrate 1 side.

ここで、Ｎｉ／Ｓｉ層２ｄは、Ｎｉ２ｄ１とＳｉ２ｄ２とのモル比が、２：１となる構成であることが好ましい。そして、Ｎｉ／Ｓｉ層２ｄをなすＮｉ２ｄ１とＳｉ２ｄ２との膜厚比は、１１：１０であることが好ましい。この膜厚比にすると、上記のモル比が２：１となるからである。 Here, Ni / Si layer 2d, the molar ratio of Ni2d 1 and Si2d 2 is 2: a is preferably 1 to become configured. The thickness ratio between Ni2d 1 and Si2d 2 forming the Ni / Si layer 2d is 11: is preferably 10. This is because the molar ratio is 2: 1 when this film thickness ratio is used.

次に、本実施形態に係る半導体装置１０の製造方法について図１を参照して説明する。先ず、ＳｉＣ基板１を用意する。このＳｉＣ基板１は、例えば高濃度に不純物を含んで低抵抗にされたＮ型半導体とする。このＳｉＣ基板１の電極形成領域側の面（主面）は、ＳｉＣ基板１の反りを低減するために、鏡面加工されていることとしてもよい。また、ＳｉＣ基板１の電極形成領域については、研磨処理、加熱又はレーザー照射などを施すことで、荒らした（凸凹にした）状態としてもよい。ここで、研磨処理としては、サンドブラスト、グラインディング、ラッピングなどが挙げられる。このように、電極形成領域を荒らすことにより、ＳｉＣ基板１と後工程で形成されるオーミック電極２との接触抵抗をさらに低減することができる。   Next, a method for manufacturing the semiconductor device 10 according to the present embodiment will be described with reference to FIG. First, the SiC substrate 1 is prepared. The SiC substrate 1 is, for example, an N-type semiconductor that contains impurities at a high concentration and has a low resistance. The surface (main surface) of the SiC substrate 1 on the electrode formation region side may be mirror-finished in order to reduce the warp of the SiC substrate 1. Moreover, about the electrode formation area of the SiC substrate 1, it is good also as a roughened state (it was made uneven) by performing a grinding | polishing process, a heating, or laser irradiation. Here, examples of the polishing treatment include sand blasting, grinding, and lapping. Thus, by making the electrode formation region rough, the contact resistance between the SiC substrate 1 and the ohmic electrode 2 formed in a subsequent process can be further reduced.

次いで、ＳｉＣ基板１の電極形成領域上に、第１のＮｉ層２ａを形成する。例えば、ＳｉＣ基板１の電極形成領域にＮｉを蒸着することで、第１のＮｉ層２ａを形成する。この蒸着には、スパッタリング法、電子ビーム（ＥＢ）蒸着法、イオンプレーティング法などを用いることができる。また、第１のＮｉ層２ａの形成は、蒸着以外の方法を用いてもよい。すなわち、化学気相成長法（ＣＶＤ法）、塗布・コーティング法、又は電気メッキ法などを用いて、第１のＮｉ層２ａを形成してもよい。
次いで、第１のＮｉ層２ａ上に、Ｔｉ層２ｂを形成する。このＴｉ層２ｂの形成は、上記第１のＮｉ層２ａの形成と同様に蒸着などで行う。 Next, a first Ni layer 2 a is formed on the electrode formation region of SiC substrate 1. For example, the first Ni layer 2 a is formed by vapor-depositing Ni in the electrode formation region of the SiC substrate 1. A sputtering method, an electron beam (EB) vapor deposition method, an ion plating method, or the like can be used for this vapor deposition. The first Ni layer 2a may be formed by a method other than vapor deposition. That is, the first Ni layer 2a may be formed using chemical vapor deposition (CVD), coating / coating, or electroplating.
Next, a Ti layer 2b is formed on the first Ni layer 2a. The Ti layer 2b is formed by vapor deposition or the like, similar to the formation of the first Ni layer 2a.

次いで、Ｔｉ層２ｂ上に、Ｎｉ／Ｓｉ層２ｄを形成する。このＮｉ／Ｓｉ層２ｄの形成は、例えば図１に示すように、Ｔｉ層２ｂ上にＮｉ２ｄ１を堆積し、そのＮｉ２ｄ１上にＳｉ２ｄ２を堆積し、そのＳｉ２ｄ２上にＮｉ２ｄ１を堆積し、そのＮｉ２ｄ１上にＳｉ２ｄ２を堆積するという、Ｎｉ２ｄ１及びＳｉ２ｄ２の堆積を複数回繰り返す。各Ｎｉ２ｄ１及びＳｉ２ｄ２の堆積は、上記第１のＮｉ層２ａの形成と同様に蒸着などで行う。ここで、Ｎｉ２ｄ１とＳｉ２ｄ２との膜厚比が１１：１０となるように、装置定数を設定してＮｉ／Ｓｉ層２ｄを形成することが好ましい。この膜厚比にすると、Ｎｉ２ｄ１とＳｉ２ｄ２とのモル比が２：１となるからである。 Next, a Ni / Si layer 2d is formed on the Ti layer 2b. The formation of the Ni / Si layers 2d, for example, as shown in FIG. 1, deposited Ni2d 1 on the Ti layer 2b, deposited Si2d 2 thereon Ni2d 1, deposited Ni2d 1 thereon Si2d 2 , that deposited Si2d 2 thereon Ni2d 1, repeated several times deposition Ni2d 1 and Si2d 2. Deposition each Ni2d 1 and Si2d 2 is carried out in the vapor deposition in a manner similar to the formation of the first Ni layer 2a. The thickness ratio between Ni2d 1 and Si2d 2 is such that the 11:10, it is preferable to form the Ni / Si layer 2d sets the equipment constant. With this thickness ratio, the molar ratio of Ni2d 1 and Si2d 2 2: This is because the 1.

次いで、Ｎｉ／Ｓｉ層２ｄ上に第２Ｎｉ層２ｃを形成する。この第２Ｎｉ層２ｃの形成は、上記第１のＮｉ層２ａの形成と同様に蒸着などで行う。   Next, a second Ni layer 2c is formed on the Ni / Si layer 2d. The second Ni layer 2c is formed by vapor deposition or the like, similar to the formation of the first Ni layer 2a.

次いで、ＳｉＣ基板１、第１のＮｉ層２ａ、Ｔｉ層２ｂ、Ｎｉ／Ｓｉ層２ｄ及び第２のＮｉ層２ｃについて、焼鈍（アニール）を施す。ここで、アニール温度は、ＳｉＣ基板１と第１のＮｉ層２ａとからシリサイド（ＮｉＳｉ）２ｅが形成される温度以上とする。このアニール温度としては、例えば８００℃〜１０００℃とする。   Next, the SiC substrate 1, the first Ni layer 2a, the Ti layer 2b, the Ni / Si layer 2d, and the second Ni layer 2c are annealed (annealed). Here, the annealing temperature is set to be equal to or higher than the temperature at which silicide (NiSi) 2e is formed from the SiC substrate 1 and the first Ni layer 2a. The annealing temperature is, for example, 800 ° C. to 1000 ° C.

この焼鈍により、ＳｉＣ基板１と第１のＮｉ層２ａとの境界近傍にシリサイド２ｅが形成される。これらにより、シリサイド２ｅ、第１のＮｉ層２ａ、Ｔｉ層２ｂ、Ｎｉ／Ｓｉ層２ｄ及び第２のＮｉ層２ｃからなるオーミック電極２がＳｉＣ基板１に良好にオーミック接触した半導体装置１０が完成する。   By this annealing, silicide 2e is formed in the vicinity of the boundary between SiC substrate 1 and first Ni layer 2a. As a result, the semiconductor device 10 in which the ohmic electrode 2 composed of the silicide 2e, the first Ni layer 2a, the Ti layer 2b, the Ni / Si layer 2d, and the second Ni layer 2c is in good ohmic contact with the SiC substrate 1 is completed. .

これらにより、本実施形態の半導体装置１０及びその製造方法によれば、焼鈍時における第２のＮｉ層２ｃからＳｉＣ基板１へのＮｉ原子の移動を積層したＮｉ／Ｓｉ層２ｄで阻止することができ、黒鉛２ｆの析出を大幅に低減することができる。さらに、本実施形態によれば、Ｎｉ／Ｓｉ層２ｄは焼鈍時にシリサイド化するので、オーミック電極２とＳｉＣ基板１間における低抵抗なオーミック接触の形成に必要な量のシリサイドを確保することができる。   Thus, according to the semiconductor device 10 and the manufacturing method thereof of the present embodiment, the movement of Ni atoms from the second Ni layer 2c to the SiC substrate 1 during annealing can be prevented by the stacked Ni / Si layer 2d. And precipitation of graphite 2f can be significantly reduced. Furthermore, according to the present embodiment, since the Ni / Si layer 2d is silicided during annealing, an amount of silicide necessary for forming a low-resistance ohmic contact between the ohmic electrode 2 and the SiC substrate 1 can be ensured. .

また、本実施形態によれば、Ｎｉ／Ｓｉ層２ｄの形成時にＮｉ２ｄ１とＳｉ２ｄ２とのモル比が２：１となるようにしているので、焼鈍時に、Ｎｉ／Ｓｉ層２ｄがＮｉ２Ｓｉを形成し、これが過不足なく反応する。これにより、Ｎｉ／Ｓｉ層２ｄ中のＮｉ原子がＳｉＣ基板１へ拡散・反応することが回避され、黒鉛２ｆの析出を回避することができる。これらにより、本実施形態によれば、黒鉛２ｆの析出低減と、ＳｉＣ基板１とオーミック電極２間の接触抵抗低減とを高度に両立することができる。 Further, according to this embodiment, the molar ratio of Ni2d 1 and Si2d 2 during the formation of the Ni / Si layer 2d is 2: Since the 1 so as, during annealing, Ni / Si layer 2d is Ni 2 Si Which reacts without excess or deficiency. Thereby, it is avoided that Ni atoms in Ni / Si layer 2d are diffused and reacted to SiC substrate 1, and precipitation of graphite 2f can be avoided. As a result, according to the present embodiment, it is possible to achieve both high reduction in the precipitation of graphite 2f and reduction in contact resistance between the SiC substrate 1 and the ohmic electrode 2.

（第２実施形態）
図２は、本発明の第２実施形態に係る半導体装置２０の構造を示す模式断面図である。本実施形態の半導体装置２０と第１実施形態の半導体装置１０との相違点は、Ｎｉ／Ｓｉ層２ｄの構造である。半導体装置２０におけるその他の構成は、半導体装置１０の構成要素と同一であり、半導体装置１０の構成要素と同一の符号を付けている。 (Second Embodiment)
FIG. 2 is a schematic cross-sectional view showing the structure of the semiconductor device 20 according to the second embodiment of the present invention. The difference between the semiconductor device 20 of the present embodiment and the semiconductor device 10 of the first embodiment is the structure of the Ni / Si layer 2d. Other configurations of the semiconductor device 20 are the same as those of the semiconductor device 10 and are denoted by the same reference numerals as those of the semiconductor device 10.

半導体装置２０のＮｉ／Ｓｉ層２ｄは、ＮｉとＳｉとの合金で構成されている。このＮｉ／Ｓｉ層２ｄは、例えばＴｉ層２ｂ上に、ＮｉとＳｉとの合金膜を蒸着することで形成する。また、化学気相成長法（ＣＶＤ法）、塗布・コーティング法、又は電気メッキ法などを用いて、Ｎｉ／Ｓｉ層２ｄを形成してもよい。また、Ｎｉ／Ｓｉ層２ｄをなすＮｉとＳｉとの合金は、ＮｉとＳｉとのモル比が２：１となるように形成することが好ましい。   The Ni / Si layer 2d of the semiconductor device 20 is made of an alloy of Ni and Si. The Ni / Si layer 2d is formed, for example, by depositing an alloy film of Ni and Si on the Ti layer 2b. Further, the Ni / Si layer 2d may be formed using a chemical vapor deposition method (CVD method), a coating / coating method, an electroplating method, or the like. The alloy of Ni and Si forming the Ni / Si layer 2d is preferably formed so that the molar ratio of Ni and Si is 2: 1.

本実施形態の半導体装置２０は、ＮｉとＳｉとの合金からなるＮｉ／Ｓｉ層２ｄが半導体装置１０のＮｉ／Ｓｉ層２ｄと同様に機能することができるので、半導体装置１０と同様に、黒鉛２ｆの析出低減と、ＳｉＣ基板１とオーミック電極２間の接触抵抗低減とを高度に両立することができる。   In the semiconductor device 20 of the present embodiment, the Ni / Si layer 2d made of an alloy of Ni and Si can function in the same manner as the Ni / Si layer 2d of the semiconductor device 10. Reduction of 2f deposition and reduction in contact resistance between the SiC substrate 1 and the ohmic electrode 2 can be achieved at a high level.

（応用例）
図３は、本発明の実施形態の応用例に係る半導体装置３０の構造を示す模式断面図である。本実施形態の半導体装置３０は、ショットキーダイオードをなしている。半導体装置３０におけるオーミック電極２が、図１及び図２に示す半導体装置１０，２０のオーミック電極２に相当する。すなわち、半導体装置３０のオーミック電極２は、半導体装置１０，２０のオーミック電極２と同一構造とする。 (Application examples)
FIG. 3 is a schematic cross-sectional view showing the structure of the semiconductor device 30 according to an application example of the embodiment of the present invention. The semiconductor device 30 of this embodiment is a Schottky diode. The ohmic electrode 2 in the semiconductor device 30 corresponds to the ohmic electrode 2 of the semiconductor devices 10 and 20 shown in FIGS. That is, the ohmic electrode 2 of the semiconductor device 30 has the same structure as the ohmic electrode 2 of the semiconductor devices 10 and 20.

本半導体装置３０は、オーミック電極２と、高濃度層３と、ドリフト層４と、ガードリング領域５と、パッシベーション膜７と、バリアメタル膜８と、キャップメタル９とを有して構成されている。   The semiconductor device 30 includes an ohmic electrode 2, a high concentration layer 3, a drift layer 4, a guard ring region 5, a passivation film 7, a barrier metal film 8, and a cap metal 9. Yes.

オーミック電極２は、高濃度層３の図面の下面に良好にオーミック接触した電極である。高濃度層３は、半導体装置１０，２０のＳｉＣ基板１に相当する。そして、高濃度層３は、第１導電型であるＮ型のＳｉＣからなり、比較的に高濃度に不純物を含んだＮ＋型となっておる。このように高濃度に不純物を含むことにより高濃度層３は低抵抗である。高濃度層３の不純物濃度は、例えば０．５×１０１９〜２×１０１９［ｃｍ―３］とする。 The ohmic electrode 2 is an electrode in good ohmic contact with the lower surface of the high concentration layer 3 in the drawing. The high concentration layer 3 corresponds to the SiC substrate 1 of the semiconductor devices 10 and 20. The high-concentration layer 3 is made of N-type SiC, which is the first conductivity type, and is N + -type containing impurities at a relatively high concentration. Thus, the high concentration layer 3 has a low resistance by containing impurities at a high concentration. The impurity concentration of the high concentration layer 3 is, for example, 0.5 × 10 19 to 2 × 10 19 [cm −3 ].

ドリフト層４は、高濃度層３上に積層されている。そして、ドリフト層４は、第１導電型であるＮ型のＳｉＣからなり、高濃度層３よりも不純物濃度が低いＮ−型となっている。これによりドリフト層４は高濃度層３よりも抵抗が高くなっている。ドリフト層４の不純物濃度は、例えば１×１０１５〜１×１０１６［ｃｍ―３］とする。 The drift layer 4 is stacked on the high concentration layer 3. The drift layer 4 is made of N-type SiC, which is the first conductivity type, and is N − type having a lower impurity concentration than the high concentration layer 3. Thereby, the resistance of the drift layer 4 is higher than that of the high concentration layer 3. The impurity concentration of the drift layer 4 is, for example, 1 × 10 15 to 1 × 10 16 [cm −3 ].

ガードリング領域５は、図３に示すように、ドリフト層４内に埋設されている部位、ドリフト層４から露出している部位、その露出している部位の一部であってバリアメタル膜８の周辺部と接している部位を有する。すなわち、ガードリング領域５は、ドリフト層４において、そのドリフト層４の上面に露出するようにリング形状に形成されている。また、ガードリング領域５は、第２導電型であるＰ型のＳｉＣからなる。   As shown in FIG. 3, the guard ring region 5 is a part embedded in the drift layer 4, a part exposed from the drift layer 4, a part of the part exposed, and the barrier metal film 8. It has a part in contact with the peripheral part. That is, the guard ring region 5 is formed in a ring shape in the drift layer 4 so as to be exposed on the upper surface of the drift layer 4. The guard ring region 5 is made of P-type SiC, which is the second conductivity type.

バリアメタル膜８は、ドリフト層４の上面におけるガードリング領域５で囲まれた領域上から、ガードリング領域５の上面の一部上に渡って、形成されている。また、バリアメタル膜８は、ドリフト層４にショットキー接触した電極であり、例えばＴｉ、Ｎｉ、Ｃｕ、Ｍｏ、Ｐｔなどで構成される。   The barrier metal film 8 is formed from a region surrounded by the guard ring region 5 on the upper surface of the drift layer 4 to a part of the upper surface of the guard ring region 5. The barrier metal film 8 is an electrode in Schottky contact with the drift layer 4 and is made of, for example, Ti, Ni, Cu, Mo, Pt, or the like.

キャップメタル９は、バリアメタル膜８上に形成された金属からなり、バリアメタル膜８を保護するとともにいわゆる引き出し電極となるものである。キャップメタル９は、例えばＡｌ、Ｎｉ、Ａｕなどで構成される。パッシベーション膜７は、ドリフト層４の上面の一部上及びガードリング領域５の一部上にリング形状に形成されており、リング形状のガードリング領域５の外周縁上に配置されている。また、パッシベーション膜７は、バリアメタル膜８及びキャップメタル９の側面を覆うように配置されている。そして、パッシベーション膜７は、絶縁物からなり、例えば酸化珪素、窒化珪素、酸窒化膜又はポリイミドなどで構成される。   The cap metal 9 is made of a metal formed on the barrier metal film 8 and protects the barrier metal film 8 and serves as a so-called extraction electrode. The cap metal 9 is made of, for example, Al, Ni, Au, or the like. The passivation film 7 is formed in a ring shape on a part of the upper surface of the drift layer 4 and a part of the guard ring region 5, and is disposed on the outer peripheral edge of the ring-shaped guard ring region 5. The passivation film 7 is disposed so as to cover the side surfaces of the barrier metal film 8 and the cap metal 9. The passivation film 7 is made of an insulator and is made of, for example, silicon oxide, silicon nitride, oxynitride film, polyimide, or the like.

これらにより、本実施形態の半導体装置３０は、オーミック電極２が図１及び図２に示すオーミック電極２の構造となっているので、黒鉛の析出低減と、ＳｉＣ基板１とオーミック電極２間の接触抵抗低減とを高度に両立することができる。したがって、半導体装置３０は、高性能なショットキーダイオードとなることができる。   Accordingly, in the semiconductor device 30 of the present embodiment, the ohmic electrode 2 has the structure of the ohmic electrode 2 shown in FIGS. 1 and 2, so that the precipitation of graphite is reduced and the contact between the SiC substrate 1 and the ohmic electrode 2 is achieved. Resistance reduction can be achieved at a high level. Therefore, the semiconductor device 30 can be a high performance Schottky diode.

（製造方法例）
次に、本実施形態の半導体装置３０の製造方法について、図４から図７を参照して説明する。図４から図７は半導体装置３０の製造工程を示す断面図である。先ず、図４に示すように、シリーズ抵抗を下げる低抵抗のＮ＋型の高濃度層３の表面に、耐圧を確保するのに必要な不純物濃度と厚さとを持つ高抵抗のＮ−型のドリフト層４を形成する。 (Example of manufacturing method)
Next, a method for manufacturing the semiconductor device 30 of the present embodiment will be described with reference to FIGS. 4 to 7 are cross-sectional views showing the manufacturing process of the semiconductor device 30. FIG. First, as shown in FIG. 4, a high resistance N − type having an impurity concentration and a thickness necessary for ensuring a withstand voltage on the surface of the low resistance N + type high concentration layer 3 for reducing the series resistance. The drift layer 4 is formed.

次いで、図５に示すように、Ｎ−型のドリフト層４にＡｌ（又はＢなど）をイオン注入し、その後１５００℃以上の熱処理を施すことで、Ｐ型のＳｉＣからなるガードリング領域５を形成する。このガードリング領域５の形成は、具体的には次のように行う。先ず、Ｎ−型のドリフト層４の表面に、ＳｉＯ２をＣＶＤによって堆積する。次いで、写真工程により、ＳｉＯ２上にフォトレジストを形成し、そのフォトレジストにおけるガードリング領域５の形成位置に対応する部分を除去する。 Next, as shown in FIG. 5, Al (or B or the like) is ion-implanted into the N − type drift layer 4, and then a heat treatment at 1500 ° C. or higher is performed, so that the guard ring region 5 made of P type SiC is formed. Form. The formation of the guard ring region 5 is specifically performed as follows. First, SiO 2 is deposited on the surface of the N − -type drift layer 4 by CVD. Next, a photoresist is formed on SiO 2 by a photographic process, and a portion corresponding to the formation position of the guard ring region 5 in the photoresist is removed.

この状態でＳｉＯ２をエッチングすることにより、ＳｉＯ２におけるガードリング領域５の形成位置に対応する部分を除去し、その部分のＮ−型のドリフト層４を露出させる。その後、残りのフォトレジストを除去する。その後、Ｎ−型のドリフト層４の露出部位からそのドリフト層４の中に、例えばＡｌをイオン注入する。その後、注入された不純物を活性化するために、１５００℃以上の熱処理を施す。この熱処理により、Ｐ型のガードリング領域５が完成する。ガードリング領域５の層厚は、例えば、０．５μｍ程度とする。 By etching the SiO 2 in this state, the portion corresponding to the formation position of the guard ring region 5 in the SiO 2 is removed, and the N − type drift layer 4 in the portion is exposed. Thereafter, the remaining photoresist is removed. Thereafter, for example, Al ions are implanted into the drift layer 4 from the exposed portion of the N − -type drift layer 4. Thereafter, a heat treatment at 1500 ° C. or higher is performed to activate the implanted impurities. By this heat treatment, the P-type guard ring region 5 is completed. The layer thickness of the guard ring region 5 is, for example, about 0.5 μm.

次いで、図６に示すように、Ｎ＋型の高濃度層３の裏面に、オーミック電極２を形成する。オーミック電極２の形成は、上記第１又は第２実施形態の製造方法を用いて行うが、具体的には次のように行うことができる。まず、全体的に酸化し、表面、裏面及び側面に酸化膜４３ｂを設ける。その後、高濃度層３の裏面の酸化膜だけ除去する。その後、高濃度層３の裏面に、図１又は図２に示すように第１のＮｉ層２ａ、Ｔｉ層２ｂ、Ｎｉ／Ｓｉ層２ｄ及び第２のＮｉ層２ｃを堆積する。その後、真空中において１０００℃で加熱処理する。これにより、黒鉛の析出低減と接触抵抗低減とを高度に両立したオーミック電極２が完成する。 Next, as shown in FIG. 6, the ohmic electrode 2 is formed on the back surface of the N + -type high concentration layer 3. The ohmic electrode 2 is formed using the manufacturing method of the first or second embodiment, and specifically, can be performed as follows. First, the entire surface is oxidized, and an oxide film 43b is provided on the front surface, the back surface, and the side surface. Thereafter, only the oxide film on the back surface of the high concentration layer 3 is removed. Thereafter, a first Ni layer 2a, a Ti layer 2b, a Ni / Si layer 2d and a second Ni layer 2c are deposited on the back surface of the high concentration layer 3 as shown in FIG. Thereafter, heat treatment is performed at 1000 ° C. in a vacuum. As a result, the ohmic electrode 2 that achieves both high reduction in graphite precipitation and reduction in contact resistance is completed.

次いで、図７に示すように、パッシベーション膜７、バリアメタル膜８及びキャップメタル９を形成する。具体的には先ず、前工程により形成され、ドリフト層４にまだ残っている酸化膜４３ｂを除去する。その後、ドリフト層４及びガードリング領域５の表面全体に、バリアメタル膜８としてＴｉをスパッタリング法にて堆積する。そして、バリアメタル膜８をパターニングして、ドリフト層４及びガードリング領域５の表面における外縁近傍の一部を露出させる。その後、バリアメタル膜８上と、ドリフト層４及びガードリング領域５の表面における露出部上とに、全体的にＡｌを堆積する。そのＡｌの外縁近傍を除去するようにパターニングしてキャップメタル９とする。その後、ドリフト層４、ガードリング領域５及びキャップメタル９の表面全体に、ポリイミドなどの絶縁物を堆積し、その絶縁物の中央領域について除去するパターニングをすることでパッシベーション膜７を形成する。このパターニングでキャップメタル９が露出する。これらにより、ＳｉＣショットキーダイオードをなす半導体装置３０が完成する。   Next, as shown in FIG. 7, a passivation film 7, a barrier metal film 8, and a cap metal 9 are formed. Specifically, first, the oxide film 43b formed in the previous step and still remaining in the drift layer 4 is removed. Thereafter, Ti is deposited as a barrier metal film 8 on the entire surface of the drift layer 4 and the guard ring region 5 by a sputtering method. Then, the barrier metal film 8 is patterned to expose a part of the drift layer 4 and the guard ring region 5 near the outer edge. Thereafter, Al is entirely deposited on the barrier metal film 8 and on the exposed portions of the surfaces of the drift layer 4 and the guard ring region 5. The cap metal 9 is patterned by removing the vicinity of the outer edge of the Al. Thereafter, an insulator such as polyimide is deposited on the entire surface of the drift layer 4, the guard ring region 5 and the cap metal 9, and the passivation film 7 is formed by patterning to remove the central region of the insulator. The cap metal 9 is exposed by this patterning. As a result, the semiconductor device 30 forming the SiC Schottky diode is completed.

なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。   The technical scope of the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention, and the specific materials and layers mentioned in the embodiment can be added. The configuration is merely an example, and can be changed as appropriate.

本発明に係る半導体装置及びその製造方法は、ＳｉＣショットキーダイオードのみならず、ＭＯＳＦＥＴ、バイポーラトランジスタ、ＳＩＴ、サイリスタ、ＩＧＢＴなどの各種半導体装置のオーミック電極に適用することができる。   The semiconductor device and the manufacturing method thereof according to the present invention can be applied not only to SiC Schottky diodes but also to ohmic electrodes of various semiconductor devices such as MOSFETs, bipolar transistors, SITs, thyristors, and IGBTs.

本発明の第１実施形態に係る半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の実施形態の応用例に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the application example of embodiment of this invention. 同上の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device same as the above. 同上の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device same as the above. 同上の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device same as the above. 同上の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device same as the above. 従来の半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the conventional semiconductor device. 従来の半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the conventional semiconductor device. 従来の半導体装置の接触抵抗と黒鉛析出量との関係を示す図である。It is a figure which shows the relationship between the contact resistance of the conventional semiconductor device, and the graphite precipitation amount.

符号の説明Explanation of symbols

１…ＳｉＣ基板、２…オーミック電極、２ａ…第１のＮｉ層、２ｂ…Ｔｉ層、２ｃ…第２のＮｉ層、２ｄ…Ｎｉ／Ｓｉ層、２ｄ１…Ｎｉ、２ｄ２…Ｓｉ、２ｅ…シリサイド（ＮｉＳｉ）、２ｆ…黒鉛（グラファイト）、１０，２０，３０…半導体装置
DESCRIPTION OF SYMBOLS 1 ... SiC substrate, 2 ... Ohmic electrode, 2a ... 1st Ni layer, 2b ... Ti layer, 2c ... 2nd Ni layer, 2d ... Ni / Si layer, 2d 1 ... Ni, 2d 2 ... Si, 2e ... Silicide (NiSi), 2f ... graphite (graphite), 10, 20, 30 ... semiconductor device

Claims (2)

ＳｉＣ基板上に第１のＮｉ層を形成し、
前記第１のＮｉ層上にＴｉ層を形成し、
前記Ｔｉ層上に、ＮｉとＳｉとを含んでなるＮｉ／Ｓｉ層を形成し、
前記Ｎｉ／Ｓｉ層上に第２のＮｉ層を形成し、
前記ＳｉＣ基板、第１のＮｉ層、Ｔｉ層、Ｎｉ／Ｓｉ層及び第２のＮｉ層について焼鈍し、前記焼鈍によって、前記ＳｉＣ基板と前記第１のＮｉ層との境界付近にＮｉＳｉが形成されることを特徴とする半導体装置の製造方法。 Forming a first Ni layer on the SiC substrate;
Forming a Ti layer on the first Ni layer;
Forming a Ni / Si layer comprising Ni and Si on the Ti layer;
Forming a second Ni layer on the Ni / Si layer;
The SiC substrate, the first Ni layer, and annealing the Ti layer, Ni / Si layer and the second Ni layer, by the annealing, NiSi is formed in the vicinity of the boundary between the said SiC substrate first Ni layer the method of manufacturing a semiconductor device, characterized in that that. 前記Ｎｉ／Ｓｉ層は、ＮｉとＳｉとを少なくとも１層ずつ交互に積層して形成するとともに、該ＮｉとＳｉとの膜厚比が１１：１０となるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。 The Ni / Si layer is formed by alternately laminating at least one layer of Ni and Si, and is formed so that a film thickness ratio of the Ni and Si is 11:10. Item 14. A method for manufacturing a semiconductor device according to Item 1 .
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