JP5995038B2 - 半導体基板および半導体装置 - Google Patents

Description

この発明は、ＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）構造を有する半導体基板とその製造方法および半導体装置に関する。

機械構造と電子回路が形成されたＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）や圧力センサなどのデバイスにダイアフラムが用いられている。つぎに圧力センサに用いられるダイアフラムの従来の製造方法について説明する。

図２７は、圧力センサに用いられる従来のダイアフラムの製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。
まず、シリコン基板５１の全体の厚みを３００μｍ程度に裏面５２を矢印５３の方向にバックラップ処理とポリッシュ処理等で薄くする（同図（ａ））。

つぎに、ホトリソグラフィー工程でシリコン基板５１の裏面５２にダイアフラムを形成する領域を開口するためのマスク５４を形成する（同図（ｂ））。
つぎに、裏面５２に形成したマスク５４により、裏面５２からシリコン基板５１をエッチングして所定の厚みのシリコン（シリコンメンブレン５６）を残し裏面５２に凹み５５を形成する。例えば、圧力センサに用いる場合には、このシリコンメンブレン５６の厚みＪは１０〜５０μｍ程度にする（同図（ｃ））。

つぎに、シリコン基板５１の裏面５２に例えばガラス板５８を貼り付けて空洞５７内を圧力基準室とするダイアフラム５９を形成する（同図（ｄ））。
このダイアフラム５９の表面に図２７に示すように、ゲージ抵抗となる抵抗体６０を形成する。圧力が加わった際にダイアグラム５９を構成するシリコンメンブレン５６が撓んで、抵抗体６０が撓みピエゾ効果によりゲージ抵抗が変化する。このゲージ抵抗の変化を電気信号に変換し、この電気信号を計測することで圧力が検出される。

また、特許文献１では、ＳＯＮ構造を有する半導体基板の製造方法が記載されている。

特開２００１−１４４２７６号公報

しかしながら、図２７に示すダイアフラムの製造方法では、ダイアフラム５９を構成する凹み５５を高精度に形成するためには、エッチング量を高精度に制御して、シリコンメンブレン５６の厚み精度を確保する必要である。

しかし、凹み５５の深さは数１００μｍと大きく、数１０μｍの厚さのシリコンメンブレン５６を形成するためには、エッチングでは加工精度に限界がある。そのため、エッチングで加工した場合にはシリコンメンブレン５６の厚みにばらつきが生じる。そのばらつきを考慮してシリコンメンブレン５６の厚みを決めるとシリコンメンブレン５６の厚さは厚くなり、ダイアフラム５９の小型化を困難にする。

例えば、圧力センサの感度を確保するためには、凹み５５の直径が１ｍｍ程度、深さが数１００μｍ程度で、シリコンメンブレン５６の厚さＪのバラツキをμｍオーダーに制御することはエッチング加工では限界を超えている。そのため、圧力センサは大型化し低コスト化するのが困難になる。

また、凹み５５を形成したシリコン基板５１の開口部側の裏面をガラス板５８に貼り合わせる必要がある。良好に貼り合わせるためには、裏面５２を平坦で、清浄な面にすることが必要であるが、裏面５２に汚れや欠陥があると、良好な貼り合わせが行なわれず、良品率の低下を招き、製造コストが増大する。

また、特許文献１で記載されたＳＯＮ構造では、圧力センサの感度を増大するために、図２８（ａ）に示すように、シリコン基板８０に形成されたＳＯＮ構造の空洞６５の面積Ｒを大きくすると、圧力センサ用のゲージ抵抗や出力信号処理用の電気回路を形成する半導体プロセス中の熱ストレスおよび成膜応力、空洞内外の圧力差等で、図２８（ｂ）に示すように、空洞６５が潰れる場合がある。

空洞６５内のシリコン面６６の面積Ｒが大きくなると、接触する面積Ｓ０が大きくなり、上下のシリコン面６６が固着する場合が生じる。この固着が強固な場合には、半導体プロセス中の熱ストレスによりシリコンメンブレン６８にクラック６９が導入されることがある。

このクラック６９の導入を阻止するためには、シリコンメンブレン６８の厚さ７０を厚くする必要がある。しかしシリコンメンブレン６８の厚さ７０が厚くなると、圧力センサの感度と精度が低下する。それを防ぐには、空洞６５の面積Ｒを大きくする必要がある。そうすると、ダイアフラム６７の寸法が大きくなり圧力センサの小型化が困難になる。

この発明の目的は、前記の課題を解決して、半導体プロセス中に熱ストレスで空洞内の上下のシリコン面が固着することがない半導体基板を提供することにある。また、精度良い小型のダイアグラムを有する半導体装置を提供することにある。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、半導体基板の表面に配置された平板状の空洞と、該空洞内の下側の面に配置される前記空洞の厚さより高さが低い凸状の島を具備し、前記空洞の上側の面を構成する半導体と下側の面を構成する半導体とが前記空洞の横方向の外側部で繋がっている構成にする。

また、特許請求の範囲の請求項２記載の発明によれば、半導体基板の内部に配置された平板状のＳＯＮ構造を構成する空洞と、該空洞内の下側の面に配置された前記空洞の厚さより高さが低い凸状の島と、を具備する構成とする。

また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、凸状の島の高さが前記空洞の厚さの１０％以上、５０％以下であるとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、前記凸状の島を複数備えた半導体基板とする。特許請求の範囲の請求項５の発明によれば、請求項１〜３のいずれか一項に記載の半導体基板の空洞の上側をダイアフラムとする半導体装置とする。

この発明によると、ＳＯＮ構造を有する半導体基板において、ＳＯＮ構造を構成する空洞内の下側のシリコン面に凸状の島を形成することで、空洞が潰れても空洞内の上側のシリコン面と下側のシリコン面が固着することがなくなる半導体基板を提供することができる。また、精度良い小型のダイアグラムを有する半導体装置を提供することができる。

この発明の第１実施例の半導体基板の構成図であり、（ａ）は要部断面図、（ｂ）は凸状の島が形成された空洞内の下側のシリコン面の要部平面図である。 空洞が潰れた様子を示す要部断面図である。 この発明の第２実施例の半導体基板の要部製造工程図である。 図３に続く、この発明の第２実施例の半導体基板の要部製造工程図である。 図４に続く、この発明の第２実施例の半導体基板の要部製造工程図である。 図５に続く、この発明の第２実施例の半導体基板の要部製造工程図である。 図６に続く、この発明の第２実施例の半導体基板の要部製造工程図である。 図７に続く、この発明の第２実施例の半導体基板の要部製造工程図である。 図８に続く、この発明の第２実施例の半導体基板の要部製造工程図である。 図９に続く、この発明の第２実施例の半導体基板の要部製造工程図である。 図１０に続く、この発明の第２実施例の半導体基板の要部製造工程図である。 ホール群を構成する個々のホールの直径Ｄ、間隔Ｍ、深さＴと、アニール処理で形成される空洞３１との関係について説明する図であり、（ａ）はホール３２を形成した要部平面図、（ｂ）はホール３２を形成した要部断面図、（ｃ）は空洞３１を形成した要部断面図である。 上下に２個並んだ空洞３１ａ，３１ｂが形成され要部断面図である。 シリコン基板１ａに第１ホール群２１と第２ホール群２３の２種類のホール群をそれぞれ離して形成した図であり、（ａ）は浅い第１ホール２０で構成された第１ホール群２１と深い第２ホール２２で形成された第２ホール群２３の要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図１４の第１ホール群２０および第２ホール群２２で形成した第１空洞２７および第２空洞２８の図であり、（ａ）は空洞内の下側のシリコン面の要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図１５の空洞の電子顕微鏡像の図であり、（ａ）は第１空洞２７のＡ部拡大図、（ｂ）は第２空洞２８のＢ部拡大図である。 図１５の第１空洞２７と第２空洞２８を接続して一つの大きな空洞２をシリコン基板１ｂに形成した場合の図であり、（ａ）は空洞内の下側のシリコン面の要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 この発明の第３実施例の半導体基板の要部製造工程図である。 図１８に続く、この発明の第３実施例の半導体基板の要部製造工程図である。 図１９に続く、この発明の第３実施例の半導体基板の要部製造工程図である。 図２０に続く、この発明の第３実施例の半導体基板の要部製造工程図である。 図２１に続く、この発明の第３実施例の半導体基板の要部製造工程図である。 図２２に続く、この発明の第３実施例の半導体基板の要部製造工程図である。 図２３に続く、この発明の第３実施例の半導体基板の要部製造工程図である。 図２４に続く、この発明の第３実施例の半導体基板の要部製造工程図である。 図２５に続く、この発明の第３実施例の半導体基板の要部製造工程図である。 圧力センサに用いられる従来のダイアフラムの製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図である。 空洞が潰れる様子を説明する図であり、（ａ）は空洞が潰れる前の要部断面図、（ｂ）は空洞が潰れてクラックが導入された様子を示す要部断面図である。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例の半導体基板の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は凸状の島が形成された空洞内の下側のシリコン面の要部平面図である。この半導体基板は、ダイアフラム１００となるＳＯＮ構造１０１を有するシリコン基板１であり、ＳＯＮ構造１０１を構成する一つの大きな空洞２内では下側のシリコン面３に凸状の島４が形成されている。ここで示す図は模式的な構成図である。

このダイアフラム１００の表面層に図示しないゲージ抵抗や電気回路を形成する必要がある。このゲージ抵抗や電気回路を形成する半導体プロセスで、一つの大きな空洞２が潰れて、図２に示すように、一つの大きな空洞２内の下側のシリコン面３の凸状の島４の島の頂上８に上側のシリコン面９が接触することがある。しかし、島の頂上８の面積ＳＴ０が小さいために、接触面積が小さくなり、一つの大きな空洞２が潰れても下側のシリコン面３（凸状の島４の頂上８）と上側のシリコン面９は半導体プロセス中に固着することはない。そのため、一つの大きな空洞２上のシリコンメンブレンとなるシリコン層５へのクラックの導入は起こらない。

よって、シリコンメンブレンとなるシリコン層５の厚さＦを薄くすることができ、一つの大きな空洞２の下側のシリコン面の面積ＳＳを小さくできて高精度で小型のダイアフラム１００を有するシリコン基板１を製造することができる。

前記の図１では一つの大きな空洞２内の下側のシリコン面３に形成される凸状の島４の平面形状が円形の例を示したが、凸状の島４の平面形状はこれに限らず、四角形や多角形などでも構わない。

また、図１の一つの大きな空洞２を形成する段階で、一つの大きな空洞２うちのシリコン面３，９に図１２（ｃ）に示すような突起３７などが発生する場合がある。しかし凸状の島４の高さＮに比べて突起３７の高さが小さければ一つの大きな空洞２をダイアフラム１００として用いることができる。しかし、突起３７の高さより島の高さＮを確実に大きくするためには、量産工程に流す前に実験で製造条件を求める必要がある。

また、シリコンメンブレンとなるシリコン層５にゲージ抵抗や電気回路を形成した後、ダイアフラム１００を有するシリコン基板１をケースに収納して圧力センサが製造される。

本発明のダイアフラム１００を有するシリコン基板１を用いることで、高精度で小型の半導体装置（圧力センサ）を低コストで製造することができる。
尚、前記ダイアフラム１００はシリコン基板１に形成されたＳＯＮ構造１０１を利用したが、将来はＳｉＣやＧａＮなどの半導体基板の表面層に空洞を形成した構造をダイアフラムとして利用することも考えられる。

図３〜図１１は、この発明の第２実施例の半導体基板の製造方法であり、工程順に示した要部製造工程図である。各図において、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。これはＳＯＮ構造１０１のダイアフラム１００を有するシリコン基板１の製造方法である。尚、各工程図は模式的に示した工程図である。

（１）まず、裏面１５を矢印１６の方向に研削して例えば３００μｍ程度に薄くしたシリコン基板１上にホール形成用のマスクとなるたとえばシリコン酸化膜１７を形成する（図３）。尚、研削後のシリコン基板１の厚さは３００μｍより厚くする場合やシリコン基板１を研削しない場合もある。

（２）つぎに、シリコン酸化膜１７上に、ホール形成領域を開口させたパターンで、レジスト開口部１８ａを有するレジストマスク１９を形成する。このとき、レジストマスク１９は、直径が小さな第１ホールで構成される第１ホール群２１と直径が大きな第２ホールで構成される第２ホール群２３の２種類のホール群を形成できる第１レジスト開口部２０ａおよび第２レジスト開口部２２ａを有する。このレジストマスク１９は第１レジスト開口部２０ａを第２レジスト開口部２２ａが取り囲むパターンになっている（図４）。

（３）つぎに、このレジストマスク１９を用いてシリコン酸化膜１７をエッチングし、第１ホール群２１と第２ホール群２３を形成すためのシリコン酸化膜マスク２４を形成する。このシリコン酸化膜マスク２４にはレジストマスク１９の第１レジスト開口部２０ａに対応する第１酸化膜開口部２０ｂと第２レジスト開口部２２ａに対応する第２酸化膜開口部２２ｂが形成される。これらの第１、第２酸化膜開口部２０ｂ，２２ｂを総称してシリコン酸化膜開口部１８ｂとする（図５）。

（４）つぎに、レジストマスク１９を除去し、このシリコン酸化膜マスク２４を用いて、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などによる異方性エッチングによって、シリコン基板１をエッチングし、第１ホール群２１を構成する第１ホール２０と第２ホール群２３を構成する第２ホール２２を同時に形成する。その際、第１ホール２０および第２ホール２２の側壁には図示しないＳｉＯ₂系の側壁保護膜が生成される。また、このエッチングでは第１ホール群２１を構成する小さな直径Ｄ１の第１ホール２０の深さＴ１が浅く、第２ホール群２３を構成する大きな直径Ｄ２の第２ホール２２の深さＴ２が深くなる。また、第１ホール群２１は第２ホール群２３で取り囲まれている（図６）。

（５）つぎに、ＨＦ（フッ酸）系エッチング液等を用いてエッチングをおこない、側壁保護膜およびシリコン酸化膜マスク２４を除去した後、洗浄と乾燥を行なう（図７）。
（６）つぎに、水素ガス雰囲気、または、水素と不活性ガスとの混合ガス雰囲気で１０００℃以上の高温のアニール処理を行う。この高温でのアニール処理時に、第１ホール２０および第２ホール２２の底面が丸まるとともに、ホール開口部１８が丸まる（図８）。

（７）さらに、（６）の工程を続けるとある時点でホール開口部１８が閉塞し、たとえば、その下に各ホールに対応する分離した縦長のボイド２５が形成される。この段階では隣接するボイド２５の間には隔壁２６が存在する（図９）。

（８）さらに、（７）の工程を続けると、シリコン基板１の表面下に分離して形成されたボイド２５が表面エネルギーを下げるように丸まりが進展し、隔壁２６が消失してボイド２５同士が接続して一つの大きな空洞２が形成される（図１０）。第１ホール群２１で形成された第１空洞２７と第２ホール群２３で形成された第２空洞２８が繋がってダイアフラム１００を構成する一つの大きな空洞２が形成される。このとき、第１ホール群２１で形成された第１空洞２７の下側のシリコン面の高さＮ１（例えば、シリコン基板１の裏面１５を基準にして）は、第２ホール群２３で形成された第２空洞２８の下側のシリコン面の高さＮ２（例えば、シリコン基板１の裏面１５を基準にして）より高くなる。そのため、一つの大きな空洞２の下側のシリコン面３には凸状の島４が形成され、下側のシリコン面３は凹凸になる。凸状の島４の高さＮはＮ２−Ｎ１である。一つの大きな空洞２上にはキャップ層６（閉塞されたシリコン層）が形成される。

つまり、一つの大きな空洞２の厚さＧ（空洞の厚さとはここでは上側のシリコン面９と下側のシリコン面３の間隔で第２空洞２８の厚さＧ２に等しい）は、第１空洞の厚さＧ１は、第２空洞の厚さＧ２より小さい。

（９）最後に、一つの大きな空洞２が形成された後、シリコン基板１上にエピタキシャル成長層７を形成する（図１１）。このエピタキシャル成長層７の形成は一つの大きな空洞２が形成された時点（もしくはボイド２５が形成された時点）から開始され、ＳＯＮ構造１０１を形成するチャンバー内で供給ガスを切り替えることで行なわれる。

ダイアフラム１００を有するシリコン基板１としては、前記のエピタキシャル成長層７を形成しない場合もある。その場合はＳＯＮ構造１０１のキャップ層６がシリコンメンブレンの働きをする。エピタキシャル成長層７を形成しない場合は、キャップ層６の厚さは２μｍ前後となった。

図１２は、ホール群を構成する個々のホールの直径Ｄ、間隔Ｍ、深さＴと、アニール処理で形成される空洞３１との関係について説明する図であり、同図（ａ）はホール３２を形成した要部平面図、同図（ｂ）はホール３２を形成した要部断面図、同図（ｃ）は空洞３１を形成した要部断面図である。ここでは実験的に形成した空洞、ホールおよびホール群の符号を３１、３２，３３として前記の符号と分けた。 空洞３１を形成するには、例えば、平面形状が円形のホール３２の場合、その直径Ｄは１．２μｍ以下とする必要がある。尚、ホール３２の平面形状としては、直径Ｄが１．２μｍ以下の円内に形成される円形もしくは多角形とする。

ホール直径Ｄが大きいと、ホール３２が変形して空洞３１が形成されるまでの時間が長くなる。具体的には、ホール直径Ｄが１．２μｍ超になると、１時間以上のアニール処理時間が必要になり、製造コストが増大しする。

また、空洞３１の形成には、多数のホール３２で構成されたホール群３３を形成する必要がある。また、空洞３１の形成には、ホール比率Ｈが大きく影響する。このホール比率Ｈについて説明する。

ホール群３３（ここではホール３２が９個集まった場合を示す）を形成するシリコン基板１の面積をＳ、ホール群３３の総開口面積をＳｈ（＝一個のホール３２の面積×ホール個数）としたとき、ホール比率Ｈは（Ｓｈ／Ｓ）×１００％となる。また、ホール群３３を形成するためのシリコン基板１の体積をＶ（＝Ｓ×Ｔ）、ホール群３３を形成するために総ホール体積をＶｈ（＝Ｓｈ×Ｔ）としたとき、ホール比率Ｈは（Ｖｈ／Ｖ）×１００％となる。前記の面積Ｓはホール群３３の包絡線３４（点線で示す）内の面積のことである。面積Ｓはホール群３３を構成するホール３２の数が多い場合（数十個〜数百個）には最外周のホール３２の中心を結んだ線の内側の面積としてもよい。

このホール比率Ｈが２０％未満の場合、各ホール３２の変形が進展しホール３２に対応するボイドがそれぞれ形成されるが、ボイド同士の間隔が大きくボイド同士が接触することができずに一つの大きな空洞３１は形成できない．
また、ホール比率Ｈが６０％超のときは、各ホール３２の変形が進展してもホール開口部３５が閉じることができず、変形が進むことで、ホール３２に囲まれた領域が隔壁３６として残り、一つの大きな空洞３１は形成できない。さらにアニール処理を続けた場合、隔壁３６はシリコン基板１中に取り込まれて平坦な底面の大きな凹みとなり一つの大きな空洞３１は形成できない。

一方、ホール直径Ｄが１．２μｍ以下で、ホール比率Ｈが２０％以上、６０％以下の場合は一つの大きな空洞３１が形成され、ダイアフラムとして利用できる。
但し、ホール比率Ｈが４５％以上６０％以下では、一つの大きな空洞３１は形成されるが、空洞３１内の上下のシリコン面には多数の突起３７（凹凸）が形成される場合がある。しかし、突起３７の高さが低い場合には、空洞３１をダイアフラムとして用いることは可能である。

また、空洞３１の形成にはホール３２のアスペクト比Ａｓ（Ｔ／Ｄ）が影響する。アスペクト比Ａｓが３未満と小さい場合、ホール３２が変形する際に開口を閉じることができずに、空洞３１になる前のボイドが形成されない。また、ボイドを形成しようとして、長時間のアニール処理を行うと、隔壁３６がシリコン基板１に取り込まれて、底面が平坦な凹みとなり一つの大きな空洞３１は形成できない。

また、アスペクト比Ａｓが８を超えて大きな場合、ホール３２の底部からの変形が進むことで、図１３に示すように、上下に複数（ここでは２個）並んだ空洞３１ａ，３１ｂが形成され、一つの大きな空洞３１は形成できない。

前記のことから、空洞３１が形成できる条件として、ホール直径Ｄが１．２μｍ以下、ホール比率Ｈが２０％以上で６０％以下、ホールのアスペクト比Ａｓが３以上で８以下の範囲である。

図１４は、シリコン基板１ａに第１ホール群２１と第２ホール群２３の２種類のホール群をそれぞれ離して形成した図であり、同図（ａ）は浅い第１ホール２０で構成された第１ホール群２１と深い第２ホール２２で形成された第２ホール群２３の要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。ここでは前記の製造工程で形成されたホール、ホール群、空洞と同一諸元でこれらを実験的に形成したので、これらの符号を前記の製造工程で用いた符号と同一にした。 図１５は、図１４の第１ホール群２１および第２ホール群２３で形成した第１空洞２７および第２空洞２８の図であり、同図（ａ）は空洞内の下側のシリコン面の要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。前記の図１５はＳＯＮ構造を有するシリコン基板１ａ上に６μｍ程度の厚さのエピタキシャル成長層６を形成した図である。また、第１空洞２７および第２空洞２８を形成するための第１ホール２０および第２ホール２２を点線で示した。

図１４および図１５において、第１空洞２７および第２空洞２８を形成するための条件は、例えば、第１ホール群２１を構成する第１ホール２０の諸元は、第１ホール直径Ｄ１＝０．８μｍ、第１ホール間隔Ｍ１＝０．５μｍ、第１ホール深さＴ１＝５．０μｍである。また第２ホール群２３を構成する第２ホール２２の諸元は、第２ホール直径Ｄ２＝０．９μｍ、第２ホール間隔Ｍ２＝０．４μｍ、第２ホール深さＴ２＝６．０μｍである。また、ホール間隔Ｍ１，Ｍ２は隣接するホール端部間の最短距離である。また、第１ホール群２１および第２ホール群２３の平面形状は最外周に位置するホールの端部を結んだ包絡線で示す形状であり、ここでは八角形である。また、空洞２７，２８の平面形状は八角形の角が空洞化の過程で丸味を帯びるのでここでは円形とした。

第１ホール２０と第２ホール２２を同一のシリコン基板１ａに同時にエッチングして形成する。ホールの深さＴはホールの直径Ｄに依存し、直径（Ｄ１）の小さな第１ホール２０の深さＴ１は浅くなり、直径（Ｄ２）の大きな第２ホール２２の深さＴ２は深くなる。

その後、アニール処理して厚みＧが異なる第１空洞２７（厚みＧ１）と第２空洞２８（厚みＧ２）が互いに離れて形成される。
また、空洞２７，２８上のシリコン層５はキャップ層６とエピタキシャル成長層７を合せた層である。

第１ホール群２１で形成された第１空洞２７上のシリコン層５の厚さＦ１と第２ホール群２３で形成された第２空洞２８上のシリコン層５の厚みＦ２は共に８．１μｍで同じである。第１空洞２７の厚みＧ１は１．４μｍと薄く、第２空洞２８の厚みＧ２は１．９μｍと厚く、ホール深さＴの差（１μｍ）が反映されて両者で０．５μｍと大きく異なる。また、第１空洞２７および第２空洞２８の平面形状は円形で、その直径は１０μｍ程度である。

図１６は、図１５の空洞の電子顕微鏡像の図であり、同図（ａ）は第１空洞２７のＡ部拡大図、同図（ｂ）は第２空洞２８のＢ部拡大図である。空洞２７，２８の端部（円内）は丸みを帯びている。第１空洞２７の厚みは１．４μｍであり第２空洞２８の厚みは１．９μｍである。

つぎに、図１４で用いた第１ホール２０および第２ホール２２の諸元で一つの大きな空洞を形成することについて具体的な数値を挙げて説明する。
図１７は、図１５の第１空洞２７と第２空洞２８を接続して一つの大きな空洞２をシリコン基板１ｂに形成した場合の図であり、同図（ａ）は空洞内の下側のシリコン面の要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図１７（ａ）では一つの大きな空洞２を形成するための第１ホール２０と第２ホール２２を点線で示した。ここでは第１ホール群２１を２個とした場合である。

第１ホール群２１と第２ホール群２３が隣接する箇所での第１ホール２０と第２ホール２２の間の最大間隔Ｋ（拡大した図に示す）は０．５μｍである。第１ホール群２１の直径Ｐ１は１０μｍ程度である。隣接する第１ホール群２１間の間隔Ｑ１は１０μｍ程度である。第１空洞２７間の間隔Ｑ２は１０μｍ程度である。厳密にはＱ１＞Ｑ２であるがその差は小さいのでここでは共に１０μｍ程度と等しいものとした。また、第１ホール群２１を第２ホール群２３が取り囲んでいる。

第１ホール群２１および第２ホール群２３をアニール処理することで、第１ホール群２１で形成される第１空洞２７および第２ホール群２３で形成される第２空洞２８が繋がって一つの大きな空洞２が形成される。この一つの大きな空洞２内の下側のシリコン面３には凸状の島４が形成される。この凸状の島４は第１空洞２７が形成される領域に形成される。

凸状の島４の頂上８（下側のシリコン面３の一部でもある）の直径Ｐ２はホール群２１，２３の直径Ｐ１にほぼ等しく１０μｍ程度である。凸状の島４の高さＮは、第２空洞２８の厚さＧ２−第１空洞２７の厚さＧ１＝１．９μｍ−１．４μｍ＝０．５μｍである。一つの大きな空洞２の厚さＧ（＝第２空洞の厚さＧ２）が１．９μｍであり、凸状の島４の高さＮが０．５μｍであるのでこの空洞２の厚さＧの２５％程度である。一つの大きな空洞２の厚さＧは厚い箇所で１．９μｍ（＝Ｇ２）、薄い箇所で１．４μｍ（＝Ｇ１）である。

また、凸状の島４の頂上８の総面積ＳＴ（＝一つの島４の頂上の面積×島４の個数）は、一つの大きな空洞２内の下側のシリコン面３の面積ＳＳの５０％以下とするとよい。５０％超では島４の頂上８の総面積ＳＴが増大して上側のシリコン面９と島４の頂上８が固着する場合が生じる。図１６では一つの島の頂上８の面積をＳＴ０とするとＳＴ＝ＳＴ０×２になる。

この凸状の島４の高さＮは、一つの大きな空洞２の厚さＧ（＝Ｇ２）の１０％〜５０％の範囲にあるとダイアフラムとして使用可能である。１０％未満では、一つの大きな空洞２の上側のシリコン面９が撓んだときに島以外の下側のシリコン面３にも上側のシリコン面９が接触して接触面積を広げ、固着する場合が生じる。一方、５０％超では、一つの大きな空洞２の上側のシリコン面９の撓み量が小さくなり、例えば、圧力センサに利用した場合、感度が低下する惧れがある。

一つの大きな空洞２内の上側のシリコン面９が１．４μｍ撓むと下側のシリコン面３に形成される凸状の島４の頂上８に接触する。しかし、一つの大きな空洞２内の下側のシリコン面３に凸状の島４が無い平坦な場合に比べて、凸状の島４があるために上下のシリコン面９，３の接触面積は小さくなる。

このように、一つの大きな空洞２内の下側のシリコン面３に凸状の島４を形成することで、半導体プロセス中に熱ストレスで一つの大きな空洞２が潰れても、上下のシリコン面９，３の接触面積が小さいので、上下のシリコン面９，３同士の固着は起こらない。これらのことは、当然、前記した図３〜図１１の工程で製造されるダイアフラム１００を有するシリコン基板１にも当てはまる。

その結果、半導体プロセス中にシリコン層５（シリコンメンブレン）が撓んで一つの大きな空洞２が潰れたとしても、この空洞２の上下のシリコン面９，３が固着しないため、半導体プロセスによる熱ストレスでシリコン層５にクラックが導入されることが防止できる。その結果、高精度で小型のダイアフラム１００を有するシリコン基板１を高良品率（低コスト）で形成することができる。

尚、ホール群を３種類以上として一つの大きな空洞を形成しても構わない。この場合、最も浅いホールで構成されたホール群で形成される凸状の島に空洞内の上側のシリコン面が接触する。そのため、本発明では、多数のホール群がある場合には、最も浅いホールで構成されたホール群の寸法が重要になる。

図１８〜図２６は、この発明の第３実施例の半導体基板の製造方法であり、工程順に示した要部製造工程断面図である。各図において、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。実施例２と異なるのは、第１ホール群２１および第２ホール群２３を形成する際に、専用のシリコン酸化膜マスク２４ａ，２４ｂをそれぞれ用いて別々に形成している点である。また、各工程図は模式的な工程図である。
（１）まず、裏面１５を矢印１６の方向に研削して例えば３００μｍ程度に薄くしたシリコン基板１上にホール形成用のマスクとなるたとえばシリコン酸化膜１７ａを形成する（図１８）。尚、研削後のシリコン基板１の厚さは３００μｍより厚くする場合やシリコン基板１を研削しない場合もある。
（２）つぎに、シリコン酸化膜１７ａ上に、ホール形成領域を開口させたパターンでレジストマスク１９ａを形成する。このレジストマスク１９ａは浅い第１ホール２０で構成される第１ホール群２１を形成するための第１レジスト開口部２０ａを有する（図１９）。
（３）つぎに、このレジストマスク１９ａを用いてシリコン酸化膜１７ａをエッチングし、第１ホール群２１を形成すための第１酸化膜開口部２０ｂを有するシリコン酸化膜マスク２４ａを形成する（図２０）。
（４）つぎに、この第２開口部２０ｂを有するシリコン酸化膜マスク２４ａを用いて、例えば反応性イオンエッチング（ＲＩＥ）などによる異方性エッチングによって、シリコン基板１のエッチングを行い、浅い第１ホール群２１を形成する。その際、第１ホール２０の側壁には図示しないＳｉＯ₂系の側壁保護膜が生成される。この第１ホール２０の深さはＴ１である（図２１）。
（５）つぎに、ＨＦ（フッ酸）系エッチング液等を用いてエッチングをおこない、側壁保護膜およびシリコン酸化膜マスク２４ａを除去し、洗浄と乾燥を行なう。（図２２）。
（６）つぎに、再度形成したシリコン酸化膜１７ｂ上に、ホール形成領域を開口させたパターンで再度レジストマスク１９ｂを形成する。このレジストマスク１９ｂは深い第２ホール２２で構成される第２ホール群２３を形成できる第２レジスト開口部２２ａを有する。このレジストマスク１９ｂのパターンは第１ホール群２１を第２ホール群２３が取り囲むようにする。また、ここでは第１ホール群２１および第２ホール群２３のホール径Ｄ１、Ｄ２は実施例２の場合と同じ（Ｄ１＜Ｄ２）にする。勿論、Ｄ１＝Ｄ２、Ｄ１＞Ｄ２としても構わない（図２３）。
（７）つぎに、このレジストマスク１９ｂを用いてシリコン酸化膜１７ｂをエッチングし、第２ホール群２３を形成すための第２酸化膜開口部２２ｂを有する第２シリコン酸化膜マスク２４ｂを形成する（図２４）。
（８）つぎに、このシリコン酸化膜マスク２４ｂを用いて、例えば反応性イオンエッチング（ＲＩＥ）などによる異方性エッチングによって、シリコン基板１ｂのエッチングを行い、深い第２ホール群２３を形成する（第２ホール２２深さＴ２＞第１ホール２０深さＴ１）。その際、ホールの側壁には図示しないＳｉＯ₂系の側壁保護膜が生成される。また、第１ホール群２１を第２ホール群２３が取り囲むように形成される（図２５）。
（９）つぎに、ＨＦ（フッ酸）系エッチング液等を用いてエッチングをおこない、側壁保護膜およびシリコン酸化膜マスク２４ｂを除去し、洗浄と乾燥を行なう。この段階で図８と同じになる（図２６）。
（１０）これ以降の工程は、実施例２の（６）の工程以降と同じであるので説明は省略する。また、この例では、先に浅い第１ホール群２１を形成した後、深い第２ホール群２３を形成したが、逆に深い第２ホール群２３を先に形成しても構わない。また、第１ホール２０の深さＴ１を第２ホール２２の深さＴ２より深くしても構わない。

前記の第１ホール群２１および第２ホール群２３を構成する第１ホール２０および第２ホール２２は、ホール直径Ｄ１、Ｄ２は１．２μｍ以下、ホール比率Ｈは２０％以上で６０％以下、ホールのアスペクト比Ａｓは３以上で８以下の範囲内でホール直径Ｄ、ホール比率Ｈ、ホールのアスペクト比Ａｓを決めるとよい。

前記の実施例２では、第１ホール群２１および第２ホール群２３を同一のシリコン酸化膜マスク２４を用いて同時に形成したため、ホール直径Ｄとホール深さＴが連動した。しかし、実施例３では、それぞれのホール群２１，２３に対応したシリコン酸化膜マスク２４ａ、２４ｂを用いて、それぞれのホール群２１，２３に対応してエッチングを行なったため、ホール直径Ｄとホール深さＴは連動しない。そのため、第１ホールの深さＴ１および第２ホールの深さＴ２はホール直径Ｄ１、Ｄ２に依存しないでそれぞれ独立に決定することができる。その結果、製造条件のマージンが大きくなり、製造がし易くなる。また、実施例３の場合も実施例２と同様の効果を得ることができる。

１，１ａ，１ｂ シリコン基板
２ 一つの大きな空洞
３ 下側のシリコン面
４ 凸状の島
５ シリコン層
６ キャップ層
７ エピタキシャル成長層
８ 島の頂上
９ 上側のシリコン面
１００ ダイアフラム
１０１ ＳＯＮ構造
１５ 裏面
１６ 矢印
１７，１７ａ，１７ｂ シリコン酸化膜
１８，３５ ホール開口部
１８ａ レジスト開口部
１８ｂ シリコン酸化膜開口部
１９，１９ａ，１９ｂ レジストマスク
２０ 第１ホール
２０ａ 第１レジスト開口部
２０ｂ 第１酸化膜開口部

２１ 第１ホール群
２２ 第２ホール
２２ａ 第２レジスト開口部
２２ｂ 第２酸化膜開口部
２３ 第２ホール群
２４，２４ａ，２４ｂ シリコン酸化膜マスク
２５ ボイド
２６，３６ 隔壁
２７ 第１空洞
２８ 第２空洞
３１ａ，３１ｂ 空洞（２段の空洞）
３２ ホール
３３ ホール群
３４ 包絡線
３７ 突起
Ｄ ホール直径
Ｄ１ 第1ホール直径
Ｄ２ 第２ホール直径
Ｔ ホール深さ
Ｔ１ 第１ホール深さ
Ｔ２ 第２ホール深さ
Ｍ１ 第１ホール間隔
Ｍ２ 第２ホール間隔
Ｋ 隣接する第１ホールと第２ホールの最大間隔
Ｑ１ 隣接する第1ホール群の間の間隔
Ｑ２ 隣接する島の間の間隔
Ｇ１ 第１空洞の厚さ
Ｇ２ 第２空洞の厚さ
Ｎ 凸状の島の高さ
ＳＴ０ 一つの島の頂上の面積
ＳＴ 島の頂上の総面積
ＳＳ 空洞の下側のシリコン面の面積
Ｐ１ 第１ホール群の直径
Ｐ２ 第１空洞の直径

Claims (5)

1. 半導体基板の内部に配置された平板状の空洞と、該空洞内の下側の面に配置された前記空洞の厚さより高さが低い凸状の島と、を具備し、前記空洞の上側の面を構成する半導体と下側の面を構成する半導体とが前記空洞の横方向の外側部で繋がっていることを特徴とする半導体基板。
2. 半導体基板の内部に配置された平板状のＳＯＮ構造を構成する空洞と、該空洞内の下側の面に配置された前記空洞の厚さより高さが低い凸状の島と、を具備することを特徴とする半導体基板。
3. 前記凸状の島の高さが前記空洞の厚さの１０％以上、５０％以下であることを特徴とする請求項１または２に記載の半導体基板。
4. 前記凸状の島を複数備えたことを特徴とする請求項１ないし３のいずれか一項に記載の半導体基板。
5. 請求項１〜４のいずれか一項に記載の半導体基板の空洞の上側をダイアフラムとする半導体装置。