JP5968923B2 - 電圧制御発振器を使用した不均一サンプリング技法 - Google Patents

Description

本実施形態は一般にアナログデジタル変換に関し、詳細には不均一サンプリング技法に関する。

ワイヤレス通信システムは、送信機と１つ以上の受信機との間でデータを転送することができる。ワイヤレス通信システムの動作は、例えばＩＥＥＥ ８０２．１１規格系列などの規格によって管理することができる。ワイヤレス通信システムにおける受信機は典型的に、受信したアナログ信号を、送信されたデータを修復するために処理することができるデジタル信号に変換するために、１つ以上のアナログデジタル変換器（ＡＤＣ）を使用する。

受信したアナログ信号をサンプリングするための技法は典型的に２つのカテゴリー：均一サンプリングと不均一サンプリングのうちの１つに分類される。均一サンプリング手法では、受信した信号はサンプリングクロックを使用して均一な時間間隔でサンプリングされる。例えば、図１Ａは均一サンプラと量子化器（Ｑ）とを示しており、ここで時間連続アナログ入力信号ｘ（ｔ）は最初に低域フィルタ処理され、次いでサンプリング周期ｔ＝ｎＴのクロック信号でサンプリングされ、次いでデジタル出力信号ｘ［ｎ］を生成するために量子化される。均一サンプリング技法はサンプリング間隔に関して予測可能性を与えるが、ナイキストの定理はエイリアシングを防止するために、サンプリングクロックがサンプリングされた信号の中に存在する最高周波数成分の少なくとも２倍であることを必要とする。実際には、アナログ信号は最初に、エイリアシングを防止するために、サンプリング周波数の半分を上回る高周波数成分を減衰させるためのアンチエイリアス低域フィルタを通過する。従って、アンチエイリアス低域フィルタの複雑性とサンプリングクロック周波数との間にはトレードオフが存在する。大部分の現代の通信システムは、アンチエイリアスフィルタリング要件を緩和するためにナイキストレートよりも数倍位大きいサンプリングクロックを採用する。従って、均一サンプリング手法の１つの欠点は、受信機ユニットの中にアナログアンチエイリアスフィルタと高速サンプリングクロックとを実施するコストと複雑性である。

不均一サンプリング手法では、受信した信号は離散量子化レベルのうちの１つを横断する信号に応じてサンプリングすることができ、それによってサンプリング又は量子化誤差を最小限に抑える。サンプラが十分に速く入力信号に応答することができる限り、不均一サンプリングによってエイリアシングの影響がもたらされることはない。しかしながら、入力信号の量子化されたサンプルは信号に応じて様々な間隔で取り出されるので、量子化されたデータから入力信号を正確に再構成するために、入力信号の各サンプルが量子化されるときを正確に把握することが必要である。例えば、図１Ｂは、入力信号ｘ（ｔ）が非等距離の間隔（ｎＴ＋Δｔ［ｎ］）でサンプリング及び量子化され、その結果理想的な等距離サンプル信号ｘ［ｎ］と振幅誤差ｅ［ｎ］とを有する出力信号ｘ［ｎ］＋ｅ［ｎ］が生じる不均一サンプリングを示しており、式中ｅ［ｎ］は均一にサンプリングされた信号と実際の不均一にサンプリングされた信号との間の振幅の差を表し、Δｔは理想的な等距離サンプル周期ｎＴからの時間オフセットを表す。図１Ｃは、再構成された信号Ｘ_r［ｎ］が、不均一にサンプリングされた信号ｘ［ｎ］＋ｅ［ｎ］と知られている時間オフセットΔｔ［ｎ］から生成されるデジタル技法を使用する入力信号の再構成を示す。不均一にサンプリングされた入力信号を再構成することは、デジタル領域で行われる。即ち、不均一サンプリングを用いて、アナログのアンチエイリアスフィルタは、よりロバストでスケーリング技術に適用可能なデジタル回路と交換される。

従って、不均一な仕方で入力信号をサンプリングすることができ、それによってエイリアシングの望ましくない影響を最小限に抑えながら、高速なサンプリングクロックの必要性を軽減する、より単純でよりエリア効率的な回路が必要とされている。

本実施形態は例として示されており、添付の図面の図によって限定されるものではない。

従来の均一サンプリング技法を示す図。 従来の不均一サンプリング技法を示す図。 従来の技法を使用した、不均一にサンプリングされた入力信号の再構成を示す図。 本実施形態を実施することができる不均一アナログデジタル変換器回路のブロック図。 幾つかの実施形態による不均一サンプリング回路のブロック図。 図３Ａのサンプリング回路によって不均一にサンプリングされたデータ信号のエッジ遷移部間の時間間隔の例示の測定を示す例示的なタイミング図。 幾つかの実施形態による不均一サンプリング回路のブロック図。 他の実施形態による不均一サンプリング回路のブロック図。 幾つかの実施形態によるデータサンプリング動作の例を示すフローチャート。

図面全体を通して、同様の参照番号は対応する部分を指す。

本開示の完全な理解を与えるために、以下の記述では、特定の構成要素、回路、ソフトウェア及びプロセスの例などの多数の具体的な詳細について説明する。同じく本実施形態の完全な理解を与えるために、以下の記述では、説明を目的として具体的な名称について説明する。但し、これらの具体的な詳細は、本実施形態を実行するために必要でなくてもよいことが当業者には明らかであろう。他の場合には、本開示を不明瞭にしないように、よく知られている回路及び機器をブロック図の中で示す。本明細書で使用する「結合された」という用語は、直接接続されていること、又は１つ以上の介在する構成要素若しくは回路を介して接続されていることを意味する。本明細書に記載する様々なバスに供給される信号のうちのいずれも、他の信号によって時間多重化され、１つ以上の共通バスに供給され得る。さらに、回路要素又はソフトウェアブロック間の相互接続は、バス又は単一の信号線として示すことができる。バスの各々は代替的に単一の信号線であってもよく、単一の信号線の各々は代替的に複数のバスであってもよく、単一線又はバスは、構成要素間の通信のための無数の物理又は論理機構のうちの任意の１つ以上を表してもよい。

図２は、本実施形態を実施することができる不均一サンプリングアナログデジタル変換器（ＡＤＣ）２００のブロック図である。不均一ＡＤＣ２００は、アナログ入力２０５と、不均一サンプリング及び量子化回路２１０と、不均一にサンプリングされたデジタル信号を均一にサンプリングされた修復データ（ＯＵＴ＿ＲＥＳＡＭＰ）にリサンプリングするリサンプラ回路２２０とを含むように図２に示されている。他の実施形態の場合、アナログデジタル変換器２００は、インターリービングをサポートするために２つ以上のサンプリング回路を含んでもよい。アナログ信号ＩＮ＿ＡＬＧは、不均一サンプリング回路２１０への入力信号である。不均一サンプリング回路２１０は入力信号をサンプリングしてデジタル出力信号ＯＵＴ＿ＤＧＴを発生させ、この信号は次にリサンプラ回路２２０によって処理される。幾つかの実施形態の場合、リサンプラ回路２２０は、受信したアナログ入力信号ＩＮ＿ＡＬＧの中に埋め込まれた均一にサンプリングされたデータを再構成するために、デジタル信号（ＯＵＴ＿ＤＧＴ）を処理する。次いで、修復されたデータは中央処理ユニット（ＣＰＵ）などの他のユニット（簡単にするために図示せず）、メモリ、又はシステム内の、及び／又はシステムに関連する他の回路に与えられてもよい。幾つかの実施形態の場合、リサンプラ回路２２０はよく知られているデータ処理ユニットであり得る。

図３Ａは、幾つかの実施形態によって構成された不均一サンプリング回路３００の実施形態を示す。図２のサンプリング回路２１０の一実施形態であるサンプリング回路３００は、電圧制御発振器（ＶＣＯ）３１０とサンプリングユニット３２０とを含むように示されている。ＶＣＯ３１０は、位相及び／又は周波数が入力電圧に比例して変化する発振出力信号を発生させる、よく知られている発振回路を使用して実施することができる。標準的なデジタル論理を使用して実施することができるサンプリングユニット３２０は、ＶＣＯ３１０の出力に結合されたデータ入力と、基準クロック（ＲＣＬＫ）を受信するためのクロック入力と、量子化されたデータ信号Ｖ_OUTを発生させるための出力とを含む。より具体的には、ＶＣＯ３１０はアナログデータ入力信号ＩＮ＿ＡＬＧを受信するための入力を有し、アナログ入力信号ＩＮ＿ＡＬＧの中の電圧変動に応じて周波数が変化する信号Ｖ_INを発生させるための出力を有する。このようにして、ＶＣＯ３１０の出力は、量子化されたデータ信号Ｖ_OUTを生成するために、不均一な仕方でサンプリングユニット３２０によってＲＣＬＫと比較することができる。例えば、入力信号ＩＮ＿ＡＬＧの電圧を、エッジ遷移部の間の時間間隔（例えばＴ１、Ｔ２、Ｔ３、．．．Ｔｎ）が入力信号ＩＮ＿ＡＬＧ内に埋め込まれたデータを示す周波数信号Ｖ_INに変換することによる。

図３Ａの量子化されたデータ信号Ｖ_IN内に埋め込まれたデータを再構成するために、基準クロック信号は均一な周波数とともに、ＶＣＯ３１０によって発生されるデータ信号Ｖ_INの中のエッジ遷移部の間の時間間隔を測定するために使用される。より具体的には、幾つかの実施形態の場合、Ｖ_INのエッジ遷移部のペア間の時間間隔は、Ｖ_INの対応する遷移区間の中の基準クロック（ＲＣＬＫ）のサイクルの数を集計することによって計算することができる。例えば、図３Ｂは、特定のＩＮ＿ＡＬＧ波形に応じてＶＣＯ３１０によって発生される例示の信号Ｖ_INのための例示的な波形と、ＲＣＬＫのための例示の波形とを示す。図３Ｂに示す例示のＶ_IN波形は５つの周期Ｔ１〜Ｔ５を含むように示され、これらの周期の各々は異なる時間間隔を有し、従ってＶ_IN波形の周期Ｔ１〜Ｔ５の各々は異なるデータ値を示す。例えば、第１の周期Ｔ１はＲＣＬＫの１４サイクルによって測定される遷移区間を有し、第２の周期Ｔ２はＲＣＬＫの８サイクルによって測定される遷移区間を有し、第３の周期Ｔ３はＲＣＬＫの１２サイクルによって測定される遷移区間を有し、第４の周期Ｔ４はＲＣＬＫの６サイクルによって測定される遷移区間を有し、第５の周期Ｔ５はＲＣＬＫの７サイクルによって測定される遷移区間を有する。サンプリング回路３００の実際の実施形態の十分な精度を確実にするために、ＲＣＬＫの周波数はＶ_INの出力遷移の周波数よりもはるかに（例えば数百又は数千倍など）大きくなければならず、従って図３Ａの実施形態は典型的に、Ｖ_INからデータを再構成するために高速の基準クロック信号とともに使用されることに留意されたい。

図４は、他の実施形態に従って構成されており、典型的に不均一に量子化されたデータ信号Ｖ_INの中で具現されたデータを補間するために高速の基準クロック（ＲＣＬＫ）を必要としない不均一サンプリング回路４００である。図２のサンプリング回路２１０の別の実施形態であるサンプリング回路４００は、サンプリングＶＣＯ３１０と、フィードバックＶＣＯ４２０と、デジタル位相及び周波数検出器（ＰＦＤ）回路４３０と、デジタルフィルタ回路４４０と、リサンプラ回路４５０と、デジタルアナログ変換器（ＤＡＣ）４６０とを含むように示されている。図２に関して上記で説明したように、サンプリングＶＣＯ３１０は、量子化されたデジタル信号Ｖ_INを生成するためにアナログ入力信号ＩＮ＿ＡＬＧをサンプリングする。

フィードバックＶＣＯ４２０は、サンプリングＶＣＯ３１０の正確な複製コピーであり、位相及び／又は周波数がそのアナログ入力フィードバック信号ＦＢに比例して変化し得る発振出力フィードバック信号Ｖ_FBを発生させる。本実施形態の場合、サンプリングＶＣＯ３１０内の構成要素（例えば、インバータベースのリング発振器又はＬＣ共振器ベースの発振器）とフィードバックＶＣＯ４２０内の構成要素とは、それらのそれぞれの伝達関数が同じであるように整合(match)している。

ＰＦＤ回路４３０は、サンプリングＶＣＯ３１０から量子化された信号Ｖ_INを受信するための第１の入力と、フィードバックＶＣＯ４２０から出力フィードバック信号Ｖ_FBを受信するための第２の入力と、信号Ｖ_INと信号Ｖ_FBとの間の比較に応じて電圧制御信号Ｖ_CTRLを発生させるための出力とを含む。より具体的には、ＰＦＤ回路４３０は出力フィードバック信号Ｖ_FBの位相及び周波数を、量子化されたデータ信号Ｖ_INの位相及び周波数と比較して、Ｖ_INとＶ_FBとの間の位相誤差を示すＶ_CTRLのデジタル値を発生させる。デジタルＰＦＤ４３０の実施形態はデジタルＰＬＬで使用されるものと同様であり、時間デジタル変換器（ＴＤＣ）又は他の同等の技法を使用して実施することができる。デジタル制御信号Ｖ_CTRLは、アナログデータ信号ＩＮ＿ＡＬＧの量子化された値を表す出力デジタル信号ＯＵＴ＿ＤＧＴを発生させるために、デジタルフィルタ４４０によってフィルタリングされる。幾つかの実施形態の場合、フィルタ４４０はよく知られているデジタル信号処理技法を使用して実施することができる。他の実施形態の場合、フィルタ４４０は別のタイプのフィルタ（例えば、低域フィルタ、帯域フィルタ又は高域フィルタの組合せなど）であり得る。随意に、フィルタ４４０によって供給されるフィルタリングされた出力信号ＯＵＴ＿ＤＧＴは、リサンプラ４５０によって基準クロック（ＲＣＬＫ）を使用してリサンプリングされ、不均一なタイミングのデジタルサンプルをＲＣＬＫのクロックレートで均一なタイミングのサンプルＯＵＴ＿ＲＥＳＡＭＰに変換する。リサンプラ４５０はまた、例えば低域フィルタ、アップサンプラ、ダウンサンプラを含むよく知られているデジタル信号処理技法を使用して実施される。

フィルタリングされた出力信号ＯＵＴ＿ＤＧＴはデジタル信号からアナログフィードバック信号ＦＢにＤＡＣ４６０によって変換され、ＤＡＣ４６０はよく知られている技法及び／又は回路を使用して実施することができる。幾つかの実施形態の場合、ＤＡＣ４６０は調整可能なバイアス電流、バイアス電圧又はキャパシタ配列を備えたフィードバックＶＣＯ４２０に統合又は組み込むことができる。アナログフィードバック信号ＦＢは制御電圧としてフィードバックＶＣＯ４２０に供給され、それに応じて出力信号Ｖ_FBの発振の周波数を変化させる。ＰＦＤ回路４３０と、フィルタ４４０と、ＤＡＣ４６０と、フィードバックＶＣＯ４２０とは、周波数及び位相に関してフィードバック信号Ｖ_FBを量子化されたデジタル入力信号Ｖ_INと同期させる特殊な位相ロックループ（ＰＬＬ）をともに形成する。より具体的には、フィードバックＶＣＯ４２０は、Ｖ_FBがＶ_INと同期されるまで、制御電圧Ｖ_CTRLによって示される位相誤差に応じてフィードバック信号Ｖ_FBの位相及び／又は周波数を調整する。負のフィードバックによって、位相誤差は最小値となり、フィードバック信号Ｖ_FBの位相及び周波数は、量子化された入力信号Ｖ_INとロックされる（例えば、同期される）。サンプリングＶＣＯ３１０とフィードバックＶＣＯ４２０が同一の伝達関数を有する場合、ＩＮ＿ＡＬＧはＯＵＴ＿ＤＧＴに等しい。

サンプリング回路４００の動作中、アナログ入力信号ＩＮ＿ＡＬＧが変化する場合、それに応じて、サンプリングＶＣＯ３１０によって発生した量子化された信号Ｖ_INの周波数及び位相は変化する。ＰＦＤ回路４３０は量子化された入力信号Ｖ_INとフィードバック信号Ｖ_FBとの間の比較に応じてＶ_CTRLを調整し、フィードバックＶＣＯ４２０はその出力信号Ｖ_FBの位相及び周波数をＶ_FBがＶ_INと同期されるまでＶ_CTRLに応じて変化させる。従って、フィードバックＶＣＯ４２０によって発生したフィードバック信号Ｖ_FBがサンプリングＶＣＯ３１０によって発生した量子化された入力信号Ｖ_INと整合する場合、位相及び周波数ロックが達成され、その結果生じたデジタル出力信号ＯＵＴ＿ＤＧＴは、アナログ入力信号ＩＮ＿ＡＬＧの正確な表現である。

また図２も参照すると、不均一なタイミングのデジタルサンプルは、オリジナルのデータを再構成するためにＯＵＴ＿ＤＧＴとしてリサンプラ回路２２０（例えば、リサンプラ回路など）に供給される。より具体的には、リサンプラ回路２２０は、不均一なタイミングのデジタルサンプルを均一なタイミングのサンプルに変換するために、Ｖ_INの遷移区間を示すタイミング情報を使用する。リサンプリング機能は、より高いサンプリングクロックへアップサンプリングすること、エイリアシングを回避するためにデジタルサンプルを低域フィルタリングすること、及び／又は均一にサンプリングされたデジタルデータを生成するためにデータをダウンサンプリングすることを必要とし得る。幾つかの実施形態の場合、リサンプラ回路２２０は（例えば、アップサンプリング、フィルタリング及びダウンサンプリング技法を使用して）不均一なサンプルからデータを補間するために、よく知られているデジタル信号プロセッサ（ＤＳＰ）を含むことができる。

図４に示す例示の実施形態の場合、図２のアナログ入力信号ＩＮ＿ＡＬＧは図４の特殊なＰＬＬのための基準信号の役割を果たし、フィードバックＶＣＯ４２０はフィードバック信号Ｖ_FBを、Ｖ_FBの位相及び周波数が量子化された入力信号Ｖ_INとロックされるまで調整することに留意されたい。このようにして、フィードバック信号Ｖ_FBは量子化された入力信号Ｖ_INを追跡する。従って、ＰＦＤ回路４３０と、フィルタ４４０と、ＤＡＣ４６０と、フィードバックＶＣＯ４２０によって形成される特殊なＰＬＬは、フィードバック信号を（例えば、Ｖ_INなどの量子化されたデータ信号ではなく）基準クロック信号と同期させる従来のＰＬＬ回路とは異なる。実際、従来のＰＬＬ回路とは対照的に、図４のサンプリング回路４００内に与えられる特殊なＰＬＬ回路は、上述のように、サンプリングＶＣＯ３１０を用いたアナログ入力信号ＩＮ＿ＡＬＧのサンプリングによって発生する量子化された入力データ信号Ｖ_INとの位相及び周波数ロックを達成するために、フィードバックＶＣＯ４２０を使用する。ＤＡＣ４６０は、制御電圧としてサンプリングＶＣＯ３１０に供給されるアナログ入力信号ＩＮ＿ＡＬＧとの対称性を維持するために、アナログフィードバック信号ＦＢを制御電圧としてフィードバックＶＣＯ４２０に供給することに留意されたい。

従って、本実施形態によれば、サンプリングＶＣＯ３１０は、信号Ｖ_INによって表される不均一にサンプリングされたインスタンスを発生させるためにアナログ入力信号ＩＮ＿ＡＬＧを量子化する不均一サンプリング回路として使用される。幾つかの実施形態の場合、不均一に量子化された信号Ｖ_INは、その遷移部エッジ間の異なった区間がアナログ入力信号ＩＮ＿ＡＬＧから量子化されたデータを表す非周期クロック波形である。Ｖ_INにおける各遷移部間の時間周期は、アナログ入力信号ＩＮ＿ＡＬＧによって具現されたデータを再構成するために、（例えば均一クロックのサイクル数を集計することによって）測定され、使用され得る。従って、入力アナログ信号ＩＮ＿ＡＬＧの均一量子化を達成するためにサンプリングクロックを使用してＶ_INサイクルの数を集計するのではなく、均一クロックにおけるサイクル数を集計するためにＶＣＯ３１０出力を使用することは、量子化されたデータ信号Ｖ_INが異なる周期を有するように不均一な仕方でサンプリングを生成し、それにより不均一サンプリングインスタンスを供給する。不均一サンプリングの使用は、入力信号上の潜在的なエイリアシング影響を回避する。

他の実施形態の場合、特殊ＰＬＬのフィードバックループは、Ｎ分割回路（divide-by N circuitry）を含むように変更することができる。例えば、図５は図２のサンプリング回路２１０の別の実施形態であるサンプリング回路５００を示す。図４のサンプリング回路４００のすべての要素に加えて、サンプリング回路５００は、Ｖ_INを受信するための入力を有し、Ｎ分割クロック信号（／Ｎ ＣＬＫ）をデジタルＰＦＤ回路４３０とデジタルフィルタ４４０に供給するための出力を有するＮ分割回路５１０を含む。よく知られている／Ｎ回路５１０は、サンプリングＶＣＯ３１０の出力信号Ｖ_INの一部がＰＦＤ回路４３０とフィルタ４４０をクロック制御するために使用されるようにシステムの中に挿入される。従って、ＶＣＯ３１０の出力信号Ｖ_INのＮサイクルごとに、Ｎ分割回路５１０はＰＦＤ回路４３０とフィルタ４４０とをクロック制御するためにクロックサイクルを発生させる。Ｎ分割回路５１０は、Ｎが整数である場合、Ｎ分割カウンタを使用して実施することができる。

図６は、図４のサンプリング回路４００の一実施形態の例示の動作を示す例示的なフローチャートである。最初に、アナログ入力信号はサンプリング回路４００の中に受信される（６０１）。次いで、アナログ入力信号は、量子化されたデータ信号Ｖ_INを発生させるためにサンプリングＶＣＯ３１０によってサンプリングされる（６０２）。上述のように、量子化されたデータ信号Ｖ_INは複数の不均一な遷移区間を含み、この遷移区間の長さはアナログデータ信号ＩＮ＿ＡＬＧに含まれているデータを示すものである。ＰＦＤ回路４３０は、量子化されたデータ信号Ｖ_INをフィードバックＶＣＯ４２０によって発生されたフィードバック信号Ｖ_FBと比較して、フィードバック信号と量子化されたデジタル信号との間の位相誤差を示すデジタル制御信号Ｖ_CTRLを発生させる（６０３）。デジタル制御信号Ｖ_CTRLは、ＯＵＴ＿ＤＧＴを発生させるためにデジタルループフィルタ４４０によってフィルタリングされ、次いでＤＡＣ４６０によってアナログフィードバック信号（ＦＢ）に変換することができる。フィードバック信号ＦＢに応じて、フィードバックＶＣＯ４２０はフィードバックＶ_FB信号の周波数及び／又は位相を、フィードバック信号Ｖ_FBがサンプリングＶＣＯ３１０によって発生した量子化されたデータ信号Ｖ_INとロックされるまで調整する（６０４）。その後、量子化されたデータ信号Ｖ_INによって具現されたデータは、例えばリサンプラ４５０を使用して再構成される（６０５）。

上記の明細書の中で、本発明の実施形態はその特定の例示の実施形態を参照して説明されている。しかしながら、添付の特許請求の範囲に記載したように、様々な修正及び変更が本開示のより広い趣旨及び範囲から逸脱することなくなされ得ることは明らかであろう。従って、本明細書及び図面は、限定的な意味ではなく例示的な意味で解釈されるべきである。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］ アナログデータ信号を受信するための入力を有し、量子化されたデータ信号を発生させるための出力を有するサンプリング電圧制御発振器（ＶＣＯ）含む不均一サンプリング回路と、ここで、前記量子化されたデータ信号が、前記アナログデータ信号の中に含まれているデータを示す複数の不均一な遷移区間を有する］前記量子化されたデータ信号を受信するための入力を有し、前記量子化されたデータ信号から前記データを再構成するように構成されたリサンプリング回路とを備える、データ変換器回路。
［２］ 前記量子化されたデータ信号の各不均一遷移区間の時間周期を測定するために使用される基準クロック信号をさらに含む、請求項１に記載のデータ変換器回路。
［３］ 前記不均一サンプリング回路が］前記サンプリングＶＣＯに結合された位相ロックループ（ＰＬＬ）をさらに備える、請求項１に記載のデータ変換器回路。
［４］ 前記ＰＬＬが］入力フィードバック信号を受信する入力を有し、出力フィードバック信号を発生する出力を有するフィードバックＶＣＯと］前記サンプリングＶＣＯの前記出力に結合された第１の入力と、前記フィードバックＶＣＯの前記出力に結合された第２の入力と、制御信号を発生させるための出力とを有する位相及び周波数検出器（ＰＦＤ）回路と］前記制御信号を受信する入力を有し、前記アナログデータ信号を表すデジタル出力信号を発生する出力を有するフィルタ回路とを備える、請求項３に記載のデータ変換器回路。
［５］ 前記フィルタ回路の前記出力に結合され、不均一にサンプリングされたデータを均一な時間サンプルに変換するように構成されたリサンプラ回路をさらに備える、請求項４に記載のデータ変換器回路。
［６］ 前記ＰＬＬが］前記デジタル出力信号を受信する入力を有し、前記フィードバックＶＣＯの前記入力に結合された出力を有するデジタルアナログ変換器（ＤＡＣ）をさらに備える、請求項４に記載のデータ変換器回路（ＤＡＣ）。
［７］ 前記ＤＡＣが前記フィードバックＶＣＯ内に組み込まれる、請求項６に記載のデータ変換器回路。
［８］ 前記ＰＦＤ回路が、前記制御信号を発生するために、前記サンプリングＶＣＯによって出力された信号と、前記フィードバックＶＣＯによって出力された信号とを比較する、請求項４に記載のデータ変換器回路。
［９］ アナログデータ信号を受信する入力を有し、量子化されたデータ信号を発生する出力を有するサンプリング電圧制御発振器（ＶＣＯ）と、ここで、前記量子化されたデータ信号が、前記アナログデータ信号の中に含まれているデータを示す複数の不均一な遷移区間を有する］入力フィードバック信号を受信する入力を有し、出力フィードバック信号を発生する出力を有するフィードバックＶＣＯと］前記量子化されたデータ信号と前記出力フィードバック信号とを受信する入力を有し、制御信号を発生する出力を有する位相及び周波数検出器（ＰＦＤ）と］前記制御信号を受信する入力を有し、前記アナログデータ信号を表すデジタル出力信号を発生する出力を有するフィルタ回路とを備える、不均一サンプリング回路。
［１０］ 前記量子化されたデータ信号が、前記アナログデータ信号に中に含まれているデータを示す複数の不均一な遷移区間を有する、請求項９に記載の不均一サンプリング回路。
［１１］ 前記フィードバックＶＣＯと、前記ＰＦＤ回路と、前記フィルタ回路とが、前記出力フィードバック信号を前記量子化されたデータ信号にロックする位相ロックループ（ＰＬＬ）を形成する、請求項９に記載の不均一サンプリング回路。
［１２］ 前記フィルタ回路の前記出力に結合され、前記不均一な遷移区間を均一な時間サンプルに変換するように構成されたリサンプラ回路をさらに備える、請求項９に記載の不均一サンプリング回路。
［１３］ 前記デジタル出力信号を受信する入力を有し、前記フィードバックＶＣＯの前記入力に結合された出力を有するデジタルアナログ変換器（ＤＡＣ）をさらに備える、請求項９に記載の不均一サンプリング回路。
［１４］ 前記ＰＦＤ回路が、前記制御信号を発生するために、前記サンプリングＶＣＯによって出力された信号と、前記フィードバックＶＣＯによって出力された信号とを比較する、請求項９に記載の不均一サンプリング回路。
［１５］ 不均一サンプリング回路を使用してアナログデータ信号をサンプリングするための方法であって］アナログデータ信号を前記サンプリング回路に受信することと］量子化されたデータ信号を発生するために、サンプリング電圧制御発振器（ＶＣＯ）を使用して不均一な仕方で前記アナログデータ信号をサンプリングすることと］フィードバック信号と前記量子化されたデータ信号との間の位相誤差を示す制御信号を発生するために、前記量子化されたデータ信号を前記フィードバック信号と比較することと］フィードバックＶＣＯを使用して前記フィードバック信号の位相を、前記フィードバック信号が前記量子化されたデータ信号と位相ロックされるまで調整することとを備える、方法。
［１６］ 前記量子化されたデータ信号が、複数の不均一な遷移区間を有する、請求項１５に記載の方法。
［１７］ 前記遷移区間の長さが、前記アナログデータ信号の中に含まれているデータを示す、請求項１６に記載の方法。
［１８］ 前記サンプリングＶＣＯと前記フィードバックＶＣＯとが整合した構成要素を含む、請求項１７に記載の方法。
［１９］ デジタル出力信号を発生させるために前記制御信号をフィルタリングすることをさらに備える、請求項１５に記載の方法。
［２０］ クロック信号に応じて、前記デジタル出力信号をリサンプリングすることをさらに備える、請求項１９に記載の方法。

Claims (7)

1. アナログデータ信号を受信するための入力を有し、量子化されたデータ信号を発生させるための出力を有するサンプリング電圧制御発振器（ＶＣＯ）含む不均一サンプリング回路と、ここで、前記量子化されたデータ信号が、前記アナログデータ信号の中に含まれているデータを示す複数の不均一な遷移区間を有する、
   前記量子化されたデータ信号を受信するための入力を有し、前記量子化されたデータ信号から前記データを再構成するように構成され、前記量子化されたデータ信号の各不均一遷移区間の時間周期を測定するために使用される基準クロック信号を均一な周波数で受信するための入力を有するリサンプリング回路と、を備える、データ変換器回路。
2. 前記不均一サンプリング回路が、
   前記サンプリングＶＣＯに結合された位相ロックループ（ＰＬＬ）をさらに備える、請求項１に記載のデータ変換器回路。
3. 前記ＰＬＬが、
   入力フィードバック信号を受信する入力を有し、出力フィードバック信号を発生する出力を有するフィードバックＶＣＯと、
   前記サンプリングＶＣＯの前記出力に結合された第１の入力と、前記フィードバックＶＣＯの前記出力に結合された第２の入力と、制御信号を発生させるための出力とを有する位相及び周波数検出器（ＰＦＤ）回路と、
   前記制御信号を受信する入力を有し、前記アナログデータ信号を表すデジタル出力信号を発生する出力を有するフィルタ回路と、を備える、請求項２に記載のデータ変換器回路。
4. 前記フィルタ回路の前記出力に結合され、不均一にサンプリングされたデータを均一な時間サンプルに変換するように構成されたリサンプラ回路をさらに備える、請求項３に記載のデータ変換器回路。
5. 前記ＰＬＬが、
   前記デジタル出力信号を受信する入力を有し、前記フィードバックＶＣＯの前記入力に結合された出力を有するデジタルアナログ変換器（ＤＡＣ）をさらに備える、請求項３に記載のデータ変換器回路。
6. 前記ＤＡＣが前記フィードバックＶＣＯ内に組み込まれる、請求項５に記載のデータ変換器回路。
7. 前記ＰＦＤ回路が、前記制御信号を発生するために、前記サンプリングＶＣＯによって出力された信号と、前記フィードバックＶＣＯによって出力された信号とを比較する、請求項３に記載のデータ変換器回路。