JP5968011B2 - Image processing apparatus and control method thereof - Google Patents

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Description

本発明は、画像処理装置及びその制御方法に関する。   The present invention relates to an image processing apparatus and a control method thereof.

近年、画像の高解像度化が進んでいる。入力画像が高解像度の画像である場合、入力画像を１つの画像処理回路で処理することができないため、入力画像を複数の分割画像に分割して、複数の分割画像を複数の画像処理回路で処理することがある。画像処理回路は、例えばＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）である。
複数の分割画像を複数のＬＳＩで処理する場合、ＬＳＩ間で処理に必要な情報を通信する必要がある。処理に必要な情報は、例えば、各ＬＳＩで取得した輝度情報や色差情報、フィルタ処理に必要な画像領域の画素値などである。各ＬＳＩは、自身に入力された分割画像から取得した情報を、自身に対応するメモリに記録する。 In recent years, the resolution of images has been increased. When the input image is a high-resolution image, the input image cannot be processed by one image processing circuit. Therefore, the input image is divided into a plurality of divided images, and the plurality of divided images are processed by a plurality of image processing circuits. May be processed. The image processing circuit is, for example, an LSI (Large Scale Integration).
When processing a plurality of divided images with a plurality of LSIs, it is necessary to communicate information necessary for the processing between the LSIs. Information necessary for processing is, for example, luminance information and color difference information acquired by each LSI, pixel values of an image area necessary for filter processing, and the like. Each LSI records information acquired from the divided image input to itself in a memory corresponding to the LSI.

ＬＳＩ間の通信を行うための方法として、高速バスであるＰＣＩ Ｅｘｐｒｅｓｓ（以下、ＰＣＩｅ）を用いた方法がある。ＰＣＩｅでは、メモリからの情報の読み出し（メモリ・リード）と、メモリへの情報の書き込み（メモリ・ライト）とでトランザクションの動作が異なる。
ＰＣＩｅで使用するトランザクションには、「ポステッド・トランザクション」、「ノンポステッド・トランザクション」、「コンプリーション・トランザクション」の３つがある。
メモリ・ライトは、ポステッド・トランザクションであり、書き込み対象のＬＳＩからの応答を必要としない。
メモリ・リードは、ノンポステッド・トランザクションであり、読み出し対象のＬＳＩからのＡＣＫｎｏｗｌｅｄｇｅ（以下、Ａｃｋ）の伝送であるコンプリーション・トランザクションが必要である。メモリ・リードでは、Ａｃｋの受信タイミングにより実効速度が大きく低下する場合がある。 As a method for performing communication between LSIs, there is a method using PCI Express (hereinafter, PCIe) which is a high-speed bus. In PCIe, transaction operations differ between reading information from memory (memory read) and writing information to memory (memory write).
There are three transactions used in PCIe: “posted transaction”, “non-posted transaction”, and “completion transaction”.
The memory write is a posted transaction and does not require a response from the LSI to be written.
The memory read is a non-posted transaction and requires a completion transaction that is transmission of ACKnowledge (hereinafter, Ack) from the LSI to be read. In the memory read, the effective speed may greatly decrease depending on the reception timing of Ack.

複数の分割画像を複数のＬＳＩで処理する従来技術は、例えば特許文献１に開示されている。具体的には、特許文献１に開示の技術では、各ＬＳＩ（画像補正ブロック）が、入力された分割画像に基づいてヒストグラム、輝度総和、及び彩度総和（これらを総和データと呼ぶ）を算出する。統計値算出部は、各画像補正ブロックで算出された総和データから入力画像の統計値を算出する。そして、各ＬＳＩが、上記算出された統計値に基づいて、入力された分割画像に画像処理を施す。   A conventional technique for processing a plurality of divided images with a plurality of LSIs is disclosed in Patent Document 1, for example. Specifically, in the technique disclosed in Patent Document 1, each LSI (image correction block) calculates a histogram, a luminance sum, and a saturation sum (these are called sum data) based on the input divided images. To do. The statistical value calculation unit calculates the statistical value of the input image from the total data calculated in each image correction block. Each LSI performs image processing on the input divided image based on the calculated statistical value.

特開２００６−７１９３８号公報JP 2006-71938 A

複数の分割画像を複数のＬＳＩで処理する場合、元画像の特徴を表す特徴画像を表示するには、各ＬＳＩで得られた特徴量（各分割画像の特徴量）を、特徴画像を生成するＬＳＩに転送する必要がある。この転送にはＰＣＩｅのような高速バスが使用される。元画像は、複数の分割画像に分割する前の画像である。特徴画像は、例えば、画素値のヒストグラムを表す画像、波形モニタ画像、ベクトルスコープ画像などである。特徴量は、特徴画像を生成するために必要な情報であり、例えば、輝度情報、色差情報、画素値の統計量などである。
特徴画像は、元画像のフレームレート（６０Ｈｚや１２０Ｈｚ）で更新する必要がある。そのため、特徴画像を表示するには、限られた時間（例えば画像データの垂直ブランキング期間）内に、各ＬＳＩで得られた特徴量を特徴画像を生成するＬＳＩに転送する必要がある。
しかし、前述したように、ＰＣＩｅを用いたメモリ・リードでは、コンプリーション・トランザクションが必要となるため、通信の実効速度が大きく低下する場合がある。そのため、目標の性能を実現すること（例えば、元画像のフレームレートで特徴画像を更新すること）ができなくなる場合がある。 When processing a plurality of divided images with a plurality of LSIs, in order to display a feature image representing the features of the original image, a feature image is generated from the feature values obtained by each LSI (feature values of each divided image). It is necessary to transfer to LSI. A high-speed bus such as PCIe is used for this transfer. The original image is an image before being divided into a plurality of divided images. The feature image is, for example, an image representing a histogram of pixel values, a waveform monitor image, a vector scope image, or the like. The feature amount is information necessary for generating a feature image, and is, for example, luminance information, color difference information, a pixel value statistic, or the like.
The feature image needs to be updated at the frame rate (60 Hz or 120 Hz) of the original image. Therefore, in order to display a feature image, it is necessary to transfer the feature amount obtained by each LSI to the LSI that generates the feature image within a limited time (for example, the vertical blanking period of the image data).
However, as described above, the memory read using PCIe requires a completion transaction, and thus the effective communication speed may be greatly reduced. For this reason, the target performance may not be realized (for example, the feature image is updated at the frame rate of the original image).

本発明は、複数の分割画像を複数の画像処理回路で処理する画像処理装置において、元画像の特徴を表す特徴画像を効率よく生成することのできる技術を提供することを目的とする。   An object of the present invention is to provide a technique capable of efficiently generating a feature image representing a feature of an original image in an image processing apparatus that processes a plurality of divided images by a plurality of image processing circuits.

本発明の画像処理装置は、
画面に画像を表示する表示手段に接続可能な画像処理装置であって、
元画像を分割して得られる複数の分割画像のうち、１または２以上の分割画像からなる第１入力画像を用いて前記画面の第１領域に表示される第１表示画像を生成して出力する第１の画像処理回路と、
前記複数の分割画像のうち、前記第１入力画像とは異なる１または２以上の分割画像からなる第２入力画像を用いて前記画面の第２領域に表示される第２表示画像を生成して出力する第２の画像処理回路と、
前記第１入力画像の特徴量と前記第２入力画像の特徴量とを示す特徴画像が表示される前記画面内の位置に基づいて、前記第１の画像処理回路と前記第２の画像処理回路とを制御する制御手段と、
を備え、
前記制御手段は、
前記第１領域に前記特徴画像が表示される場合、前記第２の画像処理回路が前記第２入力画像の特徴量を前記第１の画像処理回路に書込み、かつ、前記第１の画像処理回路が前記特徴画像を含む前記第１表示画像を生成するように制御し、
前記第２領域に前記特徴画像が表示される場合、前記第１の画像処理回路が前記第１入力画像の特徴量を前記第２の画像処理回路に書込み、かつ、前記第２の画像処理回路が前記
特徴画像を含む前記第２表示画像を生成するように制御する
ことを特徴とする。 The image processing apparatus of the present invention
An image processing apparatus connectable to Viewing means that shows the image on a screen,
Among the plurality of divided images obtained by divided the original image, and generates a first display image displayed in the first area of the screen by using the first input image of one or two or more divided images a first image processing circuit for outputting,
Generating a second display image to be displayed in the second region of the screen using a second input image composed of one or more divided images different from the first input image among the plurality of divided images; A second image processing circuit for outputting ;
Based on the position of said screen wherein image showing the feature quantity of the feature quantity and the second input image of the first input image is displayed, the first image processing circuit and the second image processing circuit Control means for controlling
With
The control means includes
When the feature image is displayed in the first region, the second image processing circuit writes the feature amount of the second input image to the first image processing circuit , and the first image processing circuit Control to generate the first display image including the feature image,
When the feature image is displayed in the second region, the first image processing circuit writes the feature amount of the first input image to the second image processing circuit , and the second image processing circuit There characterized <br/> be controlled so as to generate the second display image including the <br/> feature image.

本発明の画像処理装置の制御方法は、
画面に画像を表示する表示手段に接続可能な画像処理装置であって、
元画像を分割して得られる複数の分割画像のうち、１または２以上の分割画像からなる第１入力画像を用いて前記画面の第１領域に表示される第１表示画像を生成して出力する第１の画像処理回路と、
前記複数の分割画像のうち、前記第１入力画像とは異なる１または２以上の分割画像からなる第２入力画像を用いて前記画面の第２領域に表示される第２表示画像を生成して出力する第２の画像処理回路と、
を備えた画像処理装置の制御方法であって、
前記第１入力画像の特徴量と前記第２入力画像の特徴量とを示す特徴画像が表示される前記画面内の位置に基づいて、前記第１の画像処理回路と前記第２の画像処理回路とを制御する制御ステップを有し、
前記制御ステップは、
前記第１領域に前記特徴画像が表示される場合、前記第２の画像処理回路が前記第２入力画像の特徴量を前記第１の画像処理回路に書込み、かつ、前記第１の画像処理回路が前記特徴画像を含む前記第１表示画像を生成するように制御し、
前記第２領域に前記特徴画像が表示される場合、前記第１の画像処理回路が前記第１入力画像の特徴量を前記第２の画像処理回路に書込み、かつ、前記第２の画像処理回路が前記特徴画像を含む前記第２表示画像を生成するように制御する
ことを特徴とする。
The control method of the image processing apparatus of the present invention includes:
An image on a screen an image processing equipment which can be connected to Viewing means simply showing table,
Among the plurality of divided images obtained by divided the original image, and generates a first display image displayed in the first area of the screen by using the first input image of one or two or more divided images a first image processing circuit for outputting,
Generating a second display image to be displayed in the second region of the screen using a second input image composed of one or more divided images different from the first input image among the plurality of divided images; A second image processing circuit for outputting ;
An image processing apparatus control method comprising:
Based on the position of said screen wherein image showing the feature quantity of the feature quantity and the second input image of the first input image is displayed, the first image processing circuit and the second image processing circuit And a control step for controlling
The control step includes
When the feature image is displayed in the first region, the second image processing circuit writes the feature amount of the second input image to the first image processing circuit , and the first image processing circuit Control to generate the first display image including the feature image,
When the feature image is displayed in the second region, the first image processing circuit writes the feature amount of the first input image to the second image processing circuit , and the second image processing circuit There characterized <br/> be controlled so as to generate the second display image including the feature image.

本発明によれば、複数の分割画像を複数の画像処理回路で処理する画像処理装置において、元画像の特徴を表す特徴画像を効率よく生成することができる。   According to the present invention, in an image processing apparatus that processes a plurality of divided images with a plurality of image processing circuits, it is possible to efficiently generate a feature image representing the characteristics of the original image.

本実施形態に係る画像処理装置の大まかな構成の一例を示すブロック図1 is a block diagram showing an example of a rough configuration of an image processing apparatus according to the present embodiment. 本実施形態に係るＬＳＩの構成の一例を示すブロック図A block diagram showing an example of a configuration of an LSI according to the present embodiment 本実施形態に係る表示部に表示される画像の一例を示す図The figure which shows an example of the image displayed on the display part which concerns on this embodiment 本実施形態に係る各種アドレス空間の一例を示す図The figure which shows an example of the various address space which concerns on this embodiment 本実施形態に係る制御部の処理フローの一例を示すフローチャートThe flowchart which shows an example of the processing flow of the control part which concerns on this embodiment 本実施形態に係る左画像ＤＭＡ設定の一例を示すフローチャートFlowchart showing an example of left image DMA setting according to the present embodiment 本実施形態に係る右画像ＤＭＡ設定の一例を示すフローチャートFlowchart showing an example of right image DMA setting according to the present embodiment 本実施形態に係る読み出し設定の一例を示すフローチャートA flowchart showing an example of read setting according to the present embodiment 本実施形態に係るデータの読み出し方法の一例を説明するための図The figure for demonstrating an example of the reading method of the data which concerns on this embodiment 本実施形態に係る画像処理装置の処理タイミングの一例を示す図The figure which shows an example of the processing timing of the image processing apparatus which concerns on this embodiment

以下、図面を参照して本実施形態に係る画像処理装置及びその制御方法について説明する。本実施形態に係る画像処理装置は、元画像の一部の領域に特徴画像を合成して表示するための表示用画像を生成する。特徴画像は、元画像の特徴を表す画像である。特徴画像は、例えば、元画像の輝度データのサンプリング結果である波形モニタ画像、元画像の色差データのサンプリング結果であるベクトルスコープ画像、元画像の画素値のサンプリング結果であるヒストグラム画像などである。波形モニタ画像は、元画像の水平位置または垂直位置ごとの輝度を表す。例えば、波形モニタ画像は、元画像の水平位置または垂直位置ごとに、その位置の各画素の輝度の分布を表す。ベクトルスコープ画像は、元画像の彩度と色相を表す。ヒストグラム画像は、元画像の画素値のヒストグラムを表す。   Hereinafter, an image processing apparatus and a control method thereof according to the present embodiment will be described with reference to the drawings. The image processing apparatus according to the present embodiment generates a display image for combining and displaying a feature image in a partial region of the original image. The feature image is an image representing the feature of the original image. The feature image is, for example, a waveform monitor image that is a sampling result of luminance data of the original image, a vector scope image that is a sampling result of color difference data of the original image, a histogram image that is a sampling result of pixel values of the original image, or the like. The waveform monitor image represents the luminance for each horizontal position or vertical position of the original image. For example, the waveform monitor image represents the luminance distribution of each pixel at that position for each horizontal position or vertical position of the original image. The vectorscope image represents the saturation and hue of the original image. The histogram image represents a histogram of pixel values of the original image.

図１は、本実施形態に係る画像処理装置の大まかな構成を示す図である。
図１の例では、画像処理装置１００には、分割部１０６から複数の分割画像が入力される。そして、画像処理装置１００は、複数の分割画像を処理して表示部１０７に出力する。
分割部１０６は、分割部１０６に入力された元画像を複数の分割画像に分割し、画像処理装置１００に出力する。本実施形態では、図１に示すように、元画像が２×２の４つの分割画像に分割されて出力される。元画像は、例えば、４Ｋ２Ｋの画像（画像サイズが４０９６画素×２０４８画素の画像）のような高解像度の画像である。なお、分割画像の数は４つに限らない。分割画像の数は、例えば、２つや８つであってもよい。また、図１の例では、元画像がマトリクス状の複数の分割画像に分割される場合の例を示したが、元画像の分割方法はこれに限らない。例えば、元画像が短冊状の複数の分割画像に分割されてもよい。
表示部１０７は、画像処理装置１００で処理が施された複数の分割画像を１枚の画像に合成して表示する表示装置である。
なお、本実施形態では、画像処理装置１００と分割部１０６と表示部１０７がそれぞれ別体であるものとするが、この構成に限らない。例えば、画像処理装置１００と分割部１０６と表示部１０７は一体であってもよい。画像処理装置１００は、表示部１０７の機能の一部（例えば、分割画像を合成する機能）を有していてもよい。 FIG. 1 is a diagram showing a rough configuration of an image processing apparatus according to the present embodiment.
In the example of FIG. 1, a plurality of divided images are input from the dividing unit 106 to the image processing apparatus 100. Then, the image processing apparatus 100 processes a plurality of divided images and outputs them to the display unit 107.
The dividing unit 106 divides the original image input to the dividing unit 106 into a plurality of divided images and outputs the divided images to the image processing apparatus 100. In the present embodiment, as shown in FIG. 1, the original image is divided into four 2 × 2 divided images and output. The original image is a high-resolution image such as a 4K2K image (image size of 4096 pixels × 2048 pixels). Note that the number of divided images is not limited to four. For example, the number of divided images may be two or eight. In the example of FIG. 1, an example in which the original image is divided into a plurality of matrix-like divided images is shown, but the method of dividing the original image is not limited to this. For example, the original image may be divided into a plurality of strip-shaped divided images.
The display unit 107 is a display device that combines a plurality of divided images processed by the image processing device 100 into a single image and displays the image.
In the present embodiment, the image processing apparatus 100, the dividing unit 106, and the display unit 107 are separately provided, but the present invention is not limited to this configuration. For example, the image processing apparatus 100, the dividing unit 106, and the display unit 107 may be integrated. The image processing apparatus 100 may have a part of the function of the display unit 107 (for example, a function of combining divided images).

画像処理装置１００は、元画像を分割して得られる複数の分割画像がそれぞれ入力され、入力された分割画像に対応する領域の表示用画像の生成を担当する、複数の画像処理回路（ＬＳＩ）から構成される。本実施形態では、画像処理装置１００は、２つの画像処理
回路（ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）１０１，１０２）から構成される。
ＬＳＩ１０１とＬＳＩ１０２が連携して処理を行うことにより、元画像の一部の領域に特徴画像を合成して表示するための表示用画像が生成される。 The image processing apparatus 100 receives a plurality of divided images obtained by dividing an original image, and a plurality of image processing circuits (LSIs) responsible for generating a display image of an area corresponding to the input divided image. Consists of In this embodiment, the image processing apparatus 100 includes two image processing circuits (LSIs (Large Scale Integration) 101 and 102).
By processing the LSI 101 and the LSI 102 in cooperation with each other, a display image for generating and displaying a feature image in a partial area of the original image is generated.

各ＬＳＩはメモリを有する。具体的には、ＬＳＩ１０１はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０４を有し、ＬＳＩ１０２はＤＲＡＭ１０５を有する。
また、各ＬＳＩは、互いに通信可能（制御可能）に接続されている。本実施形態では、ＬＳＩ１０１とＬＳＩ１０２はＰＣＩｅ１０３で互いに通信可能に接続されている。
また、各ＬＳＩは、入力された分割画像に所定の画像処理を施すなどの処理を行い、表示用画像を生成する。ＬＳＩは、画像処理を行う際に、他のＬＳＩと通信を行い、画像処理に必要な情報（例えば、統計情報やフィルタ演算に必要な画像データ）などを取得する。図１の例では、ＬＳＩ１０１には、分割部１０６から出力された４つの分割画像のうちの２つが入力され、ＬＳＩ１０２には、上記４つの分割画像のうちの残り２つが入力される。具体的には、ＬＳＩ１０１には、元画像の左半分を構成する２つの分割画像が入力され、ＬＳＩ１０２には、元画像の右半分を構成する２つの分割画像が入力される。以後、元画像の左半分の画像を左画像、元画像の右半分の画像を右画像と記載する。
そして、各ＬＳＩは、生成した表示用画像を表示部１０７に出力する。本実施形態では、ＬＳＩ１０１，１０２は、生成した表示用画像を縦２つに分割して出力する。
なお、画像処理装置１００に入力される画像、及び、画像処理装置１００から出力される画像は、上述した画像に限らない。例えば、分割部１０６が元画像を左画像と右画像に分割して画像処理装置１００に出力してもよい。ＬＳＩ１０１，１０２は、生成した表示用画像を分割せずに表示部１０７に出力してもよい。 Each LSI has a memory. Specifically, the LSI 101 has a DRAM (Dynamic Random Access Memory) 104, and the LSI 102 has a DRAM 105.
Each LSI is connected to be communicable (controllable). In the present embodiment, the LSI 101 and the LSI 102 are communicably connected to each other via the PCIe 103.
Further, each LSI performs processing such as performing predetermined image processing on the input divided image, and generates a display image. When performing image processing, the LSI communicates with other LSIs to acquire information necessary for image processing (for example, statistical information and image data necessary for filter calculation). In the example of FIG. 1, two of the four divided images output from the dividing unit 106 are input to the LSI 101, and the remaining two of the four divided images are input to the LSI 102. Specifically, two divided images constituting the left half of the original image are input to the LSI 101, and two divided images forming the right half of the original image are input to the LSI 102. Hereinafter, the left half image of the original image is referred to as a left image, and the right half image of the original image is referred to as a right image.
Then, each LSI outputs the generated display image to the display unit 107. In the present embodiment, the LSIs 101 and 102 divide the generated display image into two vertically and output it.
Note that the image input to the image processing apparatus 100 and the image output from the image processing apparatus 100 are not limited to the images described above. For example, the dividing unit 106 may divide the original image into a left image and a right image and output them to the image processing apparatus 100. The LSIs 101 and 102 may output the generated display image to the display unit 107 without being divided.

以下、ＬＳＩ１０１の構成の詳細について説明する。なお、ＬＳＩ１０２の構成は、ＬＳＩ１０１の構成と同様であるため、その説明は省略する。
図２は、ＬＳＩ１０１の構成の一例を示すブロック図である。
通信部２０１は、ＰＣＩｅ１０３を介して他のＬＳＩと通信を行うためのＩ／Ｆである。通信部２０１は、ＰＣＩｅのコンフィギュレーションやパケットを解釈する。
サンプリング部２０２は、入力された左画像から、特徴画像の生成に必要な特徴量（本実施形態では輝度データと色差データ）をサンプリング（抽出）する。サンプリング部２０２は、ＲＧＢデータをＹＣｂＣｒデータに変換する不図示の色変換部を有しており、入力された分割画像がＲＧＢデータとＹＣｂＣｒデータのどちらのデータであっても特徴量をサンプリングすることができる。 Details of the configuration of the LSI 101 will be described below. Note that the configuration of the LSI 102 is the same as the configuration of the LSI 101, and a description thereof will be omitted.
FIG. 2 is a block diagram illustrating an example of the configuration of the LSI 101.
The communication unit 201 is an I / F for communicating with another LSI via the PCIe 103. The communication unit 201 interprets the PCIe configuration and packet.
The sampling unit 202 samples (extracts) feature amounts (luminance data and color difference data in this embodiment) necessary for generating a feature image from the input left image. The sampling unit 202 has a color conversion unit (not shown) that converts RGB data into YCbCr data, and samples the feature amount regardless of whether the input divided image is RGB data or YCbCr data. Can do.

ＷＤＭＡＣ２０３は、サンプリングされた輝度データをデータバス２１５を通じてＤＲＡＭ１０４やＤＲＡＭ１０５に書き込むＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラである。
ＷＤＭＡＣ２０４は、サンプリングされた色差データをデータバス２１５を通じてＤＲＡＭ１０４やＤＲＡＭ１０５に書き込むＤＭＡコントローラである。
本実施形態では、ＷＤＭＡＣ２０３，２０４は、対応するＬＳＩ１０１が第１の画像処理回路であり、ＬＳＩ１０２が第２の画像処理回路である場合に、サンプリングデータ（輝度データ、色差データ）を、ＬＳＩ１０２のＤＲＡＭ１０５に書き込む。また、ＷＤＭＡＣ２０３，２０４は、対応するＬＳＩ１０１が第２の画像処理回路である場合に、サンプリングデータを、対応するＬＳＩ１０１のＤＲＡＭ１０４に書き込む。第１の画像処理回路は、担当する領域内に特徴画像を合成する領域が含まれていない画像処理回路である。第２の画像処理回路は、担当する領域内に特徴画像を合成する領域が含まれている画像処理回路である。
すなわち、本実施形態では、左画像の領域に特徴画像が重畳される場合には、ＬＳＩ１
０１が第２の画像処理回路、ＬＳＩ１０２が第１の画像処理回路となる。そして、ＬＳＩ１０１のＷＤＭＡＣ２０３，２０４は、サンプリングデータをＤＲＡＭ１０４に書き込む。ＬＳＩ１０２のＷＤＭＡＣ２０３，２０４もまた、サンプリングデータをＤＲＡＭ１０４に書き込む。右画像の領域に特徴画像が重畳される場合には、ＬＳＩ１０１が第１の画像処理回路、ＬＳＩ１０２が第２の画像処理回路となる。そして、ＬＳＩ１０１のＷＤＭＡＣ２０３，２０４は、サンプリングデータをＤＲＡＭ１０５に書き込む。ＬＳＩ１０２のＷＤＭＡＣ２０３，２０４もまた、サンプリングデータをＤＲＡＭ１０５に書き込む。 The WDMAC 203 is a DMA (Direct Memory Access) controller that writes sampled luminance data to the DRAM 104 or the DRAM 105 through the data bus 215.
The WDMAC 204 is a DMA controller that writes sampled color difference data to the DRAM 104 or the DRAM 105 through the data bus 215.
In this embodiment, the WDMACs 203 and 204 use the sampling data (luminance data and color difference data) as the DRAM 105 of the LSI 102 when the corresponding LSI 101 is the first image processing circuit and the LSI 102 is the second image processing circuit. Write to. The WDMACs 203 and 204 write sampling data to the DRAM 104 of the corresponding LSI 101 when the corresponding LSI 101 is the second image processing circuit. The first image processing circuit is an image processing circuit that does not include a region for synthesizing a feature image in a region in charge. The second image processing circuit is an image processing circuit in which a region for combining feature images is included in a region in charge.
That is, in the present embodiment, when the feature image is superimposed on the area of the left image, the LSI 1
01 is the second image processing circuit, and the LSI 102 is the first image processing circuit. Then, the WDMACs 203 and 204 of the LSI 101 write sampling data to the DRAM 104. The WDMACs 203 and 204 of the LSI 102 also write sampling data to the DRAM 104. When the feature image is superimposed on the area of the right image, the LSI 101 becomes the first image processing circuit, and the LSI 102 becomes the second image processing circuit. Then, the WDMACs 203 and 204 of the LSI 101 write sampling data to the DRAM 105. The WDMACs 203 and 204 of the LSI 102 also write sampling data to the DRAM 105.

画像処理部２０５は、入力された左画像に所定の画像処理を施す。所定の画像処理は、例えば、色変換処理、ノイズリダクション処理、エッジ強調処理、画像の統計量に基づいてガンマ値などを変えるダイナミック処理などである。
プロット部２０６は、表示用画像を生成して出力する。具体的には、対応するＬＳＩ１０１が第１の画像処理回路である場合に、プロット部２０６は、表示用画像として、上記所定の画像処理が施された左画像（ＬＳＩ１０２の場合は右画像）を出力する。対応するＬＳＩ１０１が第２の画像処理回路である場合に、プロット部２０６は、ＤＲＡＭから読み出したサンプリングデータを用いて特徴画像を生成する。そして、プロット部２０６は、上記所定の画像処理が施された左画像に特徴画像が合成（重畳）された画像を生成して出力する。本実施形態では、サンプリングされた輝度データから波形モニタ画像が生成され、サンプリングされた色差データからベクトルスコープ画像が生成される。 The image processing unit 205 performs predetermined image processing on the input left image. The predetermined image processing includes, for example, color conversion processing, noise reduction processing, edge enhancement processing, and dynamic processing that changes a gamma value based on image statistics.
The plotting unit 206 generates and outputs a display image. Specifically, when the corresponding LSI 101 is the first image processing circuit, the plotting unit 206 displays the left image (the right image in the case of the LSI 102) that has been subjected to the predetermined image processing as a display image. Output. When the corresponding LSI 101 is the second image processing circuit, the plotting unit 206 generates a feature image using the sampling data read from the DRAM. Then, the plotting unit 206 generates and outputs an image obtained by combining (superimposing) the feature image on the left image on which the predetermined image processing has been performed. In the present embodiment, a waveform monitor image is generated from the sampled luminance data, and a vectorscope image is generated from the sampled color difference data.

ＲＤＭＡＣ２０７は、対応するＬＳＩ１０１が第２の画像処理回路である場合に、ＬＳＩ１０１のサンプリング部２０２でサンプリングされた輝度データをデータバス２１５を通じてＤＲＡＭ１０４から読み出す、ＤＭＡコントローラである。
ＲＤＭＡＣ２０８は、対応するＬＳＩ１０１が第２の画像処理回路である場合に、ＬＳＩ１０２のサンプリング部２０２でサンプリングされた輝度データをデータバス２１５を通じてＤＲＡＭ１０４から読み出す、ＤＭＡコントローラである。
ＲＤＭＡＣ２０９は、対応するＬＳＩ１０１が第２の画像処理回路である場合に、ＬＳＩ１０１のサンプリング部２０２でサンプリングされた色差データをデータバス２１５を通じてＤＲＡＭ１０４から読み出す、ＤＭＡコントローラである。
ＲＤＭＡＣ２１０は、対応するＬＳＩ１０１が第２の画像処理回路である場合に、ＬＳＩ１０２のサンプリング部２０２でサンプリングされた色差データをデータバス２１５を通じてＤＲＡＭ１０４から読み出す、ＤＭＡコントローラである。 The RDMAC 207 is a DMA controller that reads luminance data sampled by the sampling unit 202 of the LSI 101 from the DRAM 104 via the data bus 215 when the corresponding LSI 101 is the second image processing circuit.
The RDMAC 208 is a DMA controller that reads luminance data sampled by the sampling unit 202 of the LSI 102 from the DRAM 104 via the data bus 215 when the corresponding LSI 101 is the second image processing circuit.
The RDMAC 209 is a DMA controller that reads out the color difference data sampled by the sampling unit 202 of the LSI 101 from the DRAM 104 via the data bus 215 when the corresponding LSI 101 is the second image processing circuit.
The RDMAC 210 is a DMA controller that reads out the color difference data sampled by the sampling unit 202 of the LSI 102 from the DRAM 104 via the data bus 215 when the corresponding LSI 101 is the second image processing circuit.

制御部２１１は、ＬＳＩ１０１とＬＳＩ１０２の制御を行う。制御部２１１は、レイアウト決定部２１２、サンプリングデータ保存先決定部２１３、サンプリングデータ演算判断部２１４などを有する。
レイアウト決定部２１２は、特徴画像（波形モニタやベクトルスコープ）の表示位置、すなわち、特徴画像を合成する領域を、ユーザからの指示（ユーザ操作）に応じて決定する。具体的には、レイアウト決定部２１２は、特徴画像を右画像内に表示するか、左画像内に表示するかをユーザ操作に応じて決定する。ユーザからの指示は不図示の指示部から入力される。例えば、指示部はキーボード、マウス、リモコン、画像処理装置１００に設けられた操作ボタンなどである。ユーザが指示部を操作することで、指示部から上記指示が入力される。
サンプリングデータ保存先決定部２１３は、レイアウト決定部２１２の結果に基づいて、サンプリングデータをＤＲＡＭ１０４に保存するか、ＤＲＡＭ１０５に保存するかを決定する。
サンプリングデータ演算判断部２１４は、プロット部２０６が読み出した各ＬＳＩのサンプリングデータを１つのデータ群として扱うか否かを判断する。具体例については後述する。
なお、本実施形態では、ＬＳＩ１０１がマスターとして動作し、スレーブであるＬＳＩ
１０２はＬＳＩ１０１の制御部２１１により、ＰＣＩを通して制御されるものとする。そのため、ＬＳＩ１０２の制御部２１１は上述した処理を行わない。なお、ＬＳＩ１０１とＬＳＩ１０２の両方で、特徴画像の表示位置、サンプリングデータの保存先、サンプリングデータの演算方法が判断されてもよい。また、制御部２１１は、ＬＳＩ１０１，１０２とは別の回路であってもよい。 The control unit 211 controls the LSI 101 and the LSI 102. The control unit 211 includes a layout determination unit 212, a sampling data storage destination determination unit 213, a sampling data calculation determination unit 214, and the like.
The layout determining unit 212 determines the display position of the feature image (waveform monitor or vector scope), that is, the region where the feature image is to be synthesized in accordance with an instruction (user operation) from the user. Specifically, the layout determining unit 212 determines whether to display the feature image in the right image or in the left image according to a user operation. An instruction from the user is input from an instruction unit (not shown). For example, the instruction unit is a keyboard, a mouse, a remote controller, an operation button provided on the image processing apparatus 100, or the like. When the user operates the instruction unit, the instruction is input from the instruction unit.
The sampling data storage destination determination unit 213 determines whether to store the sampling data in the DRAM 104 or the DRAM 105 based on the result of the layout determination unit 212.
The sampling data calculation determination unit 214 determines whether or not to handle the sampling data of each LSI read by the plot unit 206 as one data group. Specific examples will be described later.
In the present embodiment, the LSI 101 operates as a master and is an slave LSI.
102 is controlled by the control unit 211 of the LSI 101 through PCI. For this reason, the control unit 211 of the LSI 102 does not perform the above-described processing. Note that both the LSI 101 and the LSI 102 may determine the display position of the feature image, the sampling data storage destination, and the sampling data calculation method. The control unit 211 may be a circuit different from the LSIs 101 and 102.

上述した全てのブロックは、データバス２１５に接続されている。ブロック間のデータの転送は、データバス２１５を介して行われる。   All the blocks described above are connected to the data bus 215. Data transfer between the blocks is performed via the data bus 215.

図３は、表示部１０７に表示される画像の一例を示す図である。
符号３０１は元画像を示す。
符号３０２は、特徴画像として波形モニタ画像３０４とベクトルスコープ画像３０５が元画像に重畳された画像を示す。具体的には、画像３０２は、波形モニタ画像３０４とベクトルスコープ画像３０５が元画像３０１の左半分の領域内（左画像の領域内）に合成された画像である。本実施形態では、初期状態において、画像３０２を表示するための表示用画像が生成される。
符号３０３は、波形モニタ画像３０４とベクトルスコープ画像３０５が元画像に重畳された画像を示す。具体的には、画像３０３は、波形モニタ画像３０４とベクトルスコープ画像３０５が元画像３０１の右半分の領域内（右画像の領域内）に合成された画像である。例えば、ユーザが表示領域の変更を指示することで、画像３０２から画像３０３へ表示が切り替わる。即ち、ユーザが表示領域の変更を指示することで、生成する表示用画像が、画像３０２を表示するための表示用画像から、画像３０３を表示するための表示用画像へ切り替えられる。 FIG. 3 is a diagram illustrating an example of an image displayed on the display unit 107.
Reference numeral 301 denotes an original image.
Reference numeral 302 indicates an image in which the waveform monitor image 304 and the vector scope image 305 are superimposed on the original image as a feature image. Specifically, the image 302 is an image in which the waveform monitor image 304 and the vector scope image 305 are combined in the left half area (the left image area) of the original image 301. In the present embodiment, a display image for displaying the image 302 is generated in the initial state.
Reference numeral 303 indicates an image in which the waveform monitor image 304 and the vector scope image 305 are superimposed on the original image. Specifically, the image 303 is an image in which the waveform monitor image 304 and the vector scope image 305 are combined in the right half area (the right image area) of the original image 301. For example, when the user instructs to change the display area, the display is switched from the image 302 to the image 303. That is, when the user instructs to change the display area, the display image to be generated is switched from the display image for displaying the image 302 to the display image for displaying the image 303.

図４は、ＬＳＩ１０１（ＤＲＡＭ１０４）の物理アドレス空間４０１、ＰＣＩｅバスアドレス空間４０２、ＬＳＩ１０２（ＤＲＡＭ１０５）の物理アドレス空間４０３の一例を示している。
ＢＡＳＥ４０１−１〜４０１−４は、物理アドレス空間４０１内のベースアドレスを示している。ＢＡＳＥ４０２−１〜４０２−４は、ＰＣＩｅバスアドレス空間４０２内のベースアドレスを示している。ＢＡＳＥ４０３−１〜４０３−４は、物理アドレス空間４０３内のベースアドレスを示している。
符号４０４は、ベースアドレスに加算されるオフセットアドレスの一例を示す。 FIG. 4 shows an example of the physical address space 401, the PCIe bus address space 402 of the LSI 101 (DRAM 104), and the physical address space 403 of the LSI 102 (DRAM 105).
Bases 401-1 to 401-4 indicate base addresses in the physical address space 401. BASE 402-1 to 402-4 indicate base addresses in the PCIe bus address space 402. BASE 403-1 to 403-4 indicate base addresses in the physical address space 403.
Reference numeral 404 indicates an example of an offset address added to the base address.

ＰＣＩｅバスアドレス空間４０２は、画像処理装置１００（画像処理装置１００、分割部１０６、及び、表示部１０７からなるシステム）の起動時に、ＬＳＩ１０１の制御部２１１により作成される。
ＰＣＩｅバスアドレス空間４０２内のＭＥＭ１０１−２は、物理アドレス空間４０１のＭＥＭ１０１−１と、物理アドレス空間４０３内のＷＭＥＭ１０１−３とに対してデータの読み書きを行う際に利用される。例えば、ＭＥＭ１０１−２は、ＬＳＩ１０１がＤＲＡＭ１０５のＷＭＥＭ１０１−３にデータを書き込む際に利用される。
ＰＣＩｅバスアドレス空間４０２内のＭＥＭ１０２−２は、物理アドレス空間４０３のＭＥＭ１０２−１と、物理アドレス空間４０１内のＷＭＥＭ１０２−３とに対してデータの読み書きを行う際に利用される。例えば、ＭＥＭ１０２−２は、ＬＳＩ１０２がＤＲＡＭ１０４のＷＭＥＭ１０２−３にデータを書き込む際に利用される。
このようにＰＣＩｅのアドレス空間を通してＬＳＩ１０１とＬＳＩ１０２が通信することにより、ＬＳＩ１０１とＬＳＩ１０２は互いのメモリやレジスタにアクセスすることができる。なお、レジスタのアドレス空間は図示していない。 The PCIe bus address space 402 is created by the control unit 211 of the LSI 101 when the image processing apparatus 100 (a system including the image processing apparatus 100, the dividing unit 106, and the display unit 107) is activated.
The MEM 101-2 in the PCIe bus address space 402 is used when data is read from and written to the MEM 101-1 in the physical address space 401 and the WMEM 101-3 in the physical address space 403. For example, the MEM 101-2 is used when the LSI 101 writes data to the WMEM 101-3 of the DRAM 105.
The MEM 102-2 in the PCIe bus address space 402 is used when data is read from and written to the MEM 102-1 in the physical address space 403 and the WMEM 102-3 in the physical address space 401. For example, the MEM 102-2 is used when the LSI 102 writes data to the WMEM 102-3 of the DRAM 104.
As described above, the LSI 101 and the LSI 102 communicate with each other through the PCIe address space, so that the LSI 101 and the LSI 102 can access each other's memory and register. Note that the register address space is not shown.

以下、マスターであるＬＳＩ１０１の制御部２１１の処理フローについて説明する。図５は、制御部２１１の処理フローの一例を示すフローチャートである。本フローは、例え
ば、画像処理装置１００の電源がＯＮされたことや、画像処理装置１００への画像データの入力をトリガとして開始される。なお、ＬＳＩ１０１とＬＳＩ１０２を接続しているＰＣＩｅ１０３のコンフィギュレーションは完了しているものとする。
まず、画像処理装置１００に画像データ（４つの分割画像）が入力される。ここではＹＣｂＣｒ色空間の画像データが入力されるとする。
画像データが入力されると、制御部２１１は、画像データの最初の垂直同期信号（元画像の垂直同期信号）のタイミングで、左画像用ＤＭＡ設定を行う（ステップＳ５０１）。左画像用ＤＭＡ設定は、左画像の領域内に特徴画像が合成される場合（ＬＳＩ１０１が第２の画像処理回路であり、ＬＳＩ１０２が第１の画像処理回路である場合）に行われる設定処理である。上述したように、本実施形態では、初期状態において、画像処理装置１００は、特徴画像が元画像の左半分の領域内に合成された画像を表示するための表示用画像を生成する。そのため、最初に左画像用ＤＭＡ設定が行われる。 Hereinafter, a processing flow of the control unit 211 of the LSI 101 serving as a master will be described. FIG. 5 is a flowchart illustrating an example of a processing flow of the control unit 211. This flow is started, for example, when the power of the image processing apparatus 100 is turned on or the input of image data to the image processing apparatus 100 is a trigger. It is assumed that the configuration of the PCIe 103 connecting the LSI 101 and the LSI 102 has been completed.
First, image data (four divided images) is input to the image processing apparatus 100. Here, it is assumed that image data in the YCbCr color space is input.
When image data is input, the control unit 211 performs DMA setting for the left image at the timing of the first vertical synchronization signal (vertical synchronization signal of the original image) of the image data (step S501). The DMA setting for the left image is a setting process performed when a feature image is synthesized in the area of the left image (when the LSI 101 is the second image processing circuit and the LSI 102 is the first image processing circuit). is there. As described above, in the present embodiment, in the initial state, the image processing apparatus 100 generates a display image for displaying an image in which the feature image is combined in the left half region of the original image. Therefore, the left image DMA setting is first performed.

ステップＳ５０１の処理について、図６を用いて説明する。図６はステップＳ５０１の処理を示すフローチャートである。
ステップＳ６０１〜Ｓ６０３は、ＬＳＩ１０１に関する処理であり、ステップＳ６０４，Ｓ６０５は、ＬＳＩ１０２に関する処理である。
まず、ＬＳＩ１０１に関する処理について説明する。
ステップＳ６０１では、制御部２１１が、ＬＳＩ１０１のＷＤＭＡＣ２０３がＤＲＡＭ１０４に輝度データを書き込む際の書き込み開始アドレス２０３ａｄ−１に、ＢＡＳＥ４０１−１を設定する。
ステップＳ６０２では、制御部２１１が、ＬＳＩ１０１のＷＤＭＡＣ２０４がＤＲＡＭ１０４に色差データを書き込む際の書き込み開始アドレス２０４ａｄ−１に、ＢＡＳＥ４０１−１にオフセットアドレスｏｆｓｔ１を加算したアドレスを設定する。
ステップＳ６０３では、制御部２１１が、読み出し設定（ＬＳＩ１０１のＲＤＭＡＣ２０７〜２１０によるサンプリングデータの読み出し（ＤＲＡＭ１０４からの読み出し）の設定）を行う。ステップＳ６０３の処理の詳細は、後で図８を用いて説明する。 The process of step S501 will be described with reference to FIG. FIG. 6 is a flowchart showing the process of step S501.
Steps S601 to S603 are processes related to the LSI 101, and steps S604 and S605 are processes related to the LSI 102.
First, processing related to the LSI 101 will be described.
In step S <b> 601, the control unit 211 sets BASE 401-1 as a write start address 203 ad-1 when the WDMAC 203 of the LSI 101 writes luminance data to the DRAM 104.
In step S602, the control unit 211 sets an address obtained by adding the offset address ofst1 to the BASE 401-1, to the write start address 204ad-1 when the WDMAC 204 of the LSI 101 writes the color difference data to the DRAM 104.
In step S <b> 603, the control unit 211 performs reading setting (setting of sampling data reading (reading from the DRAM 104) by the RDMACs 207 to 210 of the LSI 101). Details of the processing in step S603 will be described later with reference to FIG.

次に、ＬＳＩ１０２に関する処理について説明する。
ステップＳ６０４では、制御部２１１が、ＬＳＩ１０２のＷＤＭＡＣ２０３がＤＲＡＭ１０４に輝度データを書き込む際の書き込み開始アドレス２０３ａｄ−２に、ＢＡＳＥ４０３−３にオフセットアドレスｏｆｓｔ２を加算したアドレスを設定する。
ステップＳ６０５では、制御部２１１が、ＬＳＩ１０２のＷＤＭＡＣ２０３がＤＲＡＭ１０４に色差データを書き込む際の書き込み開始アドレス２０４ａｄ−２に、ＢＡＳＥ４０３−３にオフセットアドレスｏｆｓｔ３を加算したアドレスを設定する。
ステップＳ６０４，Ｓ６０５により、ＬＳＩ１０２の書き込み設定（抽出したサンプリングデータをＤＲＡＭ１０４のＷＭＥＭ１０２−３にＰＩＣｅを通して書き込む設定）が完了する。 Next, processing related to the LSI 102 will be described.
In step S604, the control unit 211 sets an address obtained by adding the offset address ofst2 to the BASE 403-3 to the write start address 203ad-2 when the WDMAC 203 of the LSI 102 writes the luminance data to the DRAM 104.
In step S605, the control unit 211 sets an address obtained by adding the offset address ofst3 to the BASE 403-3 as the write start address 204ad-2 when the WDMAC 203 of the LSI 102 writes the color difference data to the DRAM 104.
Through steps S604 and S605, the writing setting of the LSI 102 (setting for writing the extracted sampling data into the WMEM 102-3 of the DRAM 104 through the PICE) is completed.

ステップＳ６０１〜Ｓ６０５により、ＬＳＩ１０１で抽出されたサンプリングデータと、ＬＳＩ１０２で抽出されたサンプリングデータとを、第２の画像処理回路であるＬＳＩ１０１のＤＲＡＭ１０４に書き込むＤＭＡ設定が完了したことになる。これらのアドレス設定は、制御部２１１のサンプリングデータ保存先決定部２１３により、レイアウト決定部２１２からの情報に基づいて行われる。   Through steps S601 to S605, the DMA setting for writing the sampling data extracted by the LSI 101 and the sampling data extracted by the LSI 102 to the DRAM 104 of the LSI 101 as the second image processing circuit is completed. These address settings are performed by the sampling data storage destination determination unit 213 of the control unit 211 based on information from the layout determination unit 212.

ステップＳ６０３の処理について、図８を用いて説明する。図８はステップＳ６０３の処理を示すフローチャートである。
ステップＳ６０３の処理は、第２の画像処理回路のＤＲＡＭからサンプリングデータを読み出す際の、読み出しアドレスを決定する処理である。 The process of step S603 will be described with reference to FIG. FIG. 8 is a flowchart showing the process of step S603.
The process of step S603 is a process of determining a read address when reading sampling data from the DRAM of the second image processing circuit.

ステップＳ８０１では、制御部２１１が、特徴画像として、波形モニタ画像を表示するのか、ベクトルスコープ画像を表示するのか、それら両方を表示するのかを判断する。波形モニタ画像のみを表示する場合には、ステップＳ８０２とステップＳ８０３の処理が行われる。ベクトルスコープ画像のみを表示する場合には、ステップＳ８０４〜Ｓ８０６の処理が行われる。波形モニタ画像とベクトルスコープ画像の両方を表示する場合には、ステップＳ８０２〜Ｓ８０６の処理が行われる。   In step S801, the control unit 211 determines whether to display a waveform monitor image, a vectorscope image, or both as a feature image. When only the waveform monitor image is displayed, the processes in steps S802 and S803 are performed. When only the vector scope image is displayed, the processes of steps S804 to S806 are performed. When both the waveform monitor image and the vector scope image are displayed, the processes in steps S802 to S806 are performed.

ステップＳ８０２では、制御部２１１が、第２の画像処理回路のＲＤＭＡＣ２０７が第２の画像処理回路内のＤＲＡＭから輝度データを読み出す際の読み出し開始アドレス２０７ａｄに、書き込み開始アドレス２０３ａｄ−１を設定する。即ち、読み出し開始アドレス２０７ａｄとして、第２の画像処理回路で抽出された輝度データを読み出すためのアドレスが設定される。
ステップＳ８０３では、制御部２１１が、第２の画像処理回路のＲＤＭＡＣ２０８が第２の画像処理回路内のＤＲＡＭから輝度データを読み出す際の読み出し開始アドレス２０８ａｄに、書き込み開始アドレス２０３ａｄ−２を設定する。即ち、読み出し開始アドレス２０８ａｄとして、第１の画像処理回路で抽出された輝度データを読み出すためのアドレスが設定される。 In step S802, the control unit 211 sets the write start address 203ad-1 as the read start address 207ad when the RDMAC 207 of the second image processing circuit reads the luminance data from the DRAM in the second image processing circuit. In other words, an address for reading the luminance data extracted by the second image processing circuit is set as the read start address 207ad.
In step S803, the control unit 211 sets the write start address 203ad-2 as the read start address 208ad when the RDMAC 208 of the second image processing circuit reads the luminance data from the DRAM in the second image processing circuit. That is, as the read start address 208ad, an address for reading the luminance data extracted by the first image processing circuit is set.

ステップＳ８０４では、制御部２１１が、第２の画像処理回路のＲＤＭＡＣ２０９が第２の画像処理回路内のＤＲＡＭから色差データを読み出す際の読み出し開始アドレス２０９ａｄに、書き込み開始アドレス２０４ａｄ−１を設定する。即ち、読み出し開始アドレス２０９ａｄとして、第２の画像処理回路で抽出された色差データを読み出すためのアドレスが設定される。
ステップＳ８０５では、制御部２１１が、第２の画像処理回路のＲＤＭＡＣ２１０が第２の画像処理回路内のＤＲＡＭから色差データを読み出す際の読み出し開始アドレス２１０ａｄに、書き込み開始アドレス２０４ａｄ−２を設定する。即ち、読み出し開始アドレス２１０ａｄとして、第１の画像処理回路で抽出された色差データを読み出すためのアドレスが設定される。
ステップＳ８０６では、制御部２１１が、ＲＤＭＡＣ２０９で読み出された色差データと、ＲＤＭＡＣ２１０で読み出された色差データとを１つのデータ群として扱う加算制御を行うためのイネーブル信号をＯＮにする。ステップＳ８０６の処理は、制御部２１１のサンプリングデータ演算判断部２１４により行われる。また、ステップＳ８０６の処理は、ＲＤＭＡＣ２０９とＲＤＭＡＣ２１０の色差データの読み出しタイミングを揃える処理も含む。 In step S804, the control unit 211 sets the write start address 204ad-1 as the read start address 209ad when the RDMAC 209 of the second image processing circuit reads the color difference data from the DRAM in the second image processing circuit. That is, an address for reading the color difference data extracted by the second image processing circuit is set as the read start address 209ad.
In step S805, the control unit 211 sets the write start address 204ad-2 as the read start address 210ad when the RDMAC 210 of the second image processing circuit reads color difference data from the DRAM in the second image processing circuit. That is, an address for reading the color difference data extracted by the first image processing circuit is set as the read start address 210ad.
In step S806, the control unit 211 turns on an enable signal for performing addition control for handling the color difference data read by the RDMAC 209 and the color difference data read by the RDMAC 210 as one data group. The processing in step S806 is performed by the sampling data calculation determination unit 214 of the control unit 211. Further, the processing in step S806 includes processing for aligning the read timings of the color difference data of the RDMAC 209 and the RDMAC 210.

第２の画像処理回路のＲＤＭＡＣ２０７〜２１０は、設定されたアドレスからサンプリングデータの読み出しを行う。以下、図９を用いてサンプリングデータの読み出し方法の一例を説明する。
図９の波形モニタ画像３０４は、横軸を元画像の水平方向位置、縦軸を輝度値とするグラフ（フレーム内の輝度分布統計量）の画像である。符号９０３は左画像の波形モニタ画像であり、符号９０４は右画像の波形モニタ画像である。第２の画像処理回路のプロット部２０６は、ＲＤＭＡＣ２０７で読み出された輝度データと、ＲＤＭＡＣ２０８で読み出された輝度データとを別々に用いて、画像９０３，９０４を生成する。具体的には、画像９０３は、ＬＳＩ１０１で抽出された輝度データから生成され、画像９０４は、ＬＳＩ１０２で抽出された輝度データから生成される。また、画像９０４が画像９０３の右側に隣接して描画されるように画像９０３，９０４が生成されることにより、波形モニタ画像３０４が生成される。
ＲＤＭＡＣ２０７，２０８は、画像９０３と画像９０４が並列に描画（生成）されるように、輝度データの読み出しを並列に行う。また、ＲＤＭＡＣ２０７，２０８は、画像９０３と画像９０４の生成が同時に開始されるように、同じタイミングで輝度データの読み
出しを開始する。本実施形態では、画素９０１から矢印で示す順番で各画素を生成して画像９０３を生成する処理と、画素９０２から矢印で示す順番で各画素を生成して画像９０４を生成する処理とが並列に行われるように、ＲＤＭＡＣ２０７，２０８による読み出しが制御される。 The RDMACs 207 to 210 of the second image processing circuit read sampling data from the set address. Hereinafter, an example of a method for reading sampling data will be described with reference to FIG.
The waveform monitor image 304 in FIG. 9 is an image of a graph (brightness distribution statistic in a frame) in which the horizontal axis represents the horizontal position of the original image and the vertical axis represents the luminance value. Reference numeral 903 is a waveform monitor image of the left image, and reference numeral 904 is a waveform monitor image of the right image. The plot unit 206 of the second image processing circuit generates images 903 and 904 using the luminance data read by the RDMAC 207 and the luminance data read by the RDMAC 208 separately. Specifically, the image 903 is generated from the luminance data extracted by the LSI 101, and the image 904 is generated from the luminance data extracted by the LSI 102. Further, the waveform monitor image 304 is generated by generating the images 903 and 904 so that the image 904 is drawn adjacent to the right side of the image 903.
The RDMACs 207 and 208 read luminance data in parallel so that the image 903 and the image 904 are drawn (generated) in parallel. Further, the RDMACs 207 and 208 start reading the luminance data at the same timing so that the generation of the image 903 and the image 904 is started at the same time. In the present embodiment, processing for generating each pixel from the pixel 901 in the order indicated by the arrow to generate the image 903 and processing for generating each pixel from the pixel 902 in the order indicated by the arrow to generate the image 904 are parallel. As described above, reading by the RDMACs 207 and 208 is controlled.

図９のベクトルスコープ画像３０５は、元画像の彩度と色相を表す画像（例えば、縦軸をＣｒ値、横軸をＣｂ値とするグラフ（フレーム内の色分布統計量）の画像）である。第２の画像処理回路のプロット部２０６は、ＲＤＭＡＣ２０９で読み出された色差データと、ＲＤＭＡＣ２１０で読み出された色差データとを１つのデータ群とし、該データ群に基づいてベクトルスコープ画像３０５を生成する。ベクトルスコープ画像３０５を生成する場合に、ＲＤＭＡＣ２０９で読み出された色差データと、ＲＤＭＡＣ２１０で読み出された色差データとを１つのデータ群として扱うためのイネーブル信号をＯＮとするのは、このためである。
ＲＤＭＡＣ２０９，２１０は、画素９０５から矢印で示す順番で各画素を生成してベクトルスコープ画像３０５がされるように、同時に読み出しを開始する。 The vector scope image 305 in FIG. 9 is an image (for example, an image of a graph (color distribution statistic in a frame) in which the vertical axis is a Cr value and the horizontal axis is a Cb value) representing the saturation and hue of the original image. . The plot unit 206 of the second image processing circuit uses the color difference data read by the RDMAC 209 and the color difference data read by the RDMAC 210 as one data group, and generates a vector scope image 305 based on the data group. To do. This is why when the vectorscope image 305 is generated, the enable signal for handling the color difference data read by the RDMAC 209 and the color difference data read by the RDMAC 210 as one data group is turned ON. is there.
The RDMACs 209 and 210 start reading simultaneously so that the pixels are generated in the order indicated by the arrows from the pixel 905 and the vector scope image 305 is generated.

プロット部２０６は、例えば、読み出されたサンプリングデータに基づいて、特徴画像としてＲＧＢデータを生成する。   For example, the plotting unit 206 generates RGB data as a feature image based on the read sampling data.

図５のフローチャートの説明に戻る。
ステップＳ５０２では、制御部２１１が、ＬＳＩ１０１，１０２のＷＤＭＡＣ２０３，２０４、及び、ＲＤＭＡＣ２０７〜ＲＤＭＡＣ２１０をイネーブルにする。本実施形態では、ＷＤＭＡＣとＲＤＭＡＣは、入力された画像データ（例えば、元画像の水力同期信号）に同期してイネーブルにされる。 Returning to the flowchart of FIG.
In step S <b> 502, the control unit 211 enables the WDMACs 203 and 204 and the RDMACs 207 to RDMAC 210 of the LSIs 101 and 102. In this embodiment, WDMAC and RDMAC are enabled in synchronization with input image data (for example, a hydraulic synchronization signal of the original image).

ステップＳ５０３では、ＬＳＩ１０１のサンプリング部２０２と、ＬＳＩ１０２のサンプリング部２０２とが、入力された画像データに同期して輝度データと色差データのサンプリングを行う。
ここでは、左画像用ＤＭＡ設定がなされている。そのため、ＬＳＩ１０１のサンプリング部２０２で抽出された輝度データと色差データは、ＬＳＩ１０１のＷＤＭＡＣ２０３，２０４により、ＤＲＡＭ１０４にＤＭＡ転送される。ＬＳＩ１０２のサンプリング部２０２で抽出された輝度データと色差データは、ＬＳＩ１０２のＷＤＭＡＣ２０３，２０４により、ＰＣＩｅ１０３を介してＤＲＡＭ１０４にＤＭＡ転送される。サンプリングデータは、入力された画像データのブランキング期間内に、ＤＭＡ転送される。 In step S503, the sampling unit 202 of the LSI 101 and the sampling unit 202 of the LSI 102 sample the luminance data and the color difference data in synchronization with the input image data.
Here, the DMA setting for the left image is made. For this reason, the luminance data and color difference data extracted by the sampling unit 202 of the LSI 101 are DMA-transferred to the DRAM 104 by the WDMACs 203 and 204 of the LSI 101. The luminance data and color difference data extracted by the sampling unit 202 of the LSI 102 are DMA-transferred to the DRAM 104 via the PCIe 103 by the WDMACs 203 and 204 of the LSI 102. The sampling data is DMA transferred within the blanking period of the input image data.

ステップＳ５０４では、ユーザ操作に応じて、不図示の指示部から制御部２１１に特徴画像の表示指示が入力される。
ステップＳ５０５では、制御部２１１が、特徴画像の表示を行うことをＬＳＩ１０１，１０２のプロット部２０６に送信する。ここでは、左画像用ＤＭＡ設定がなされているため、ＬＳＩ１０１のＲＤＭＡＣ２０７〜２１０によってＤＲＡＭ１０４からサンプリングデータが読み出され、ＬＳＩ１０１のプロット部２０６により特徴画像が生成される。そして、ＬＳＩ１０１のプロット部２０６は、左画像（所定の画像処理が施された左画像）に特徴画像が合成された表示用画像を生成し、表示部１０７に出力する。ＬＳＩ１０２のプロット部２０６は、所定の画像処理が施された右画像を、表示用画像として表示部１０７に出力する。それにより、図３の画像３０２のような画像が表示部１０７に表示される。 In step S504, a feature image display instruction is input to the control unit 211 from an unillustrated instruction unit in response to a user operation.
In step S505, the control unit 211 transmits to the plotting unit 206 of the LSIs 101 and 102 that the feature image is displayed. Here, since the left image DMA setting is made, sampling data is read from the DRAM 104 by the RDMACs 207 to 210 of the LSI 101, and a feature image is generated by the plot unit 206 of the LSI 101. Then, the plot unit 206 of the LSI 101 generates a display image in which the feature image is combined with the left image (the left image on which predetermined image processing has been performed), and outputs the display image to the display unit 107. The plot unit 206 of the LSI 102 outputs the right image that has undergone predetermined image processing to the display unit 107 as a display image. Thereby, an image like the image 302 of FIG. 3 is displayed on the display unit 107.

ステップＳ５０６では、制御部２１１は、不図示の指示部から特徴画像の表示位置の変更指示（レイアウト変更指示）が入力されるまで待機する。レイアウト変更指示があった場合には、制御部２１１は、レイアウト変更指示に基づいて、特徴画像を合成する領域が
左画像内の領域か、右画像内の領域かを判断する。特徴画像を合成する領域が左画像内の領域である場合にはステップＳ５０７へ処理が進められ、特徴画像を合成する領域が右画像内の領域である場合にはステップＳ５０８へ処理が進められる。
ステップＳ５０７の処理は、ステップＳ５０１（図６のフローチャート）の処理と同じであるため、その説明は省略する。
ステップＳ５０８では、制御部２１１は、右画像用ＤＭＡ設定を行う。右画像用ＤＭＡ設定は、右画像の領域内に特徴画像が合成される場合（ＬＳＩ１０１が第１の画像処理回路であり、ＬＳＩ１０２が第２の画像処理回路である場合）に行われる設定処理である。
ステップＳ５０９では、制御部２１１は、不図示の指示部から終了指示が入力されたか否かを判断する。終了指示は、例えば、画像処理装置１００の電源をＯＦＦにする指示や、特徴画像の表示を終了する指示などである。終了指示が入力されていない場合には、ステップＳ５０６へ処理が戻される。終了指示が入力された場合には、所定の終了処理が行われて本フローが終了される。例えば、終了指示が特徴画像の表示を終了する指示である場合には、制御部２１１が、輝度データと色差データのサンプリングを停止したり、ＷＤＭＡＣとＲＤＭＡＣをディセーブルにしたり、特徴画像の生成を停止したりする。特徴画像の表示を終了する指示が入力された後、特徴画像の表示指示が入力された場合には、ステップＳ５０５からの処理が行われる。 In step S506, the control unit 211 stands by until an instruction to change the display position of the feature image (layout change instruction) is input from an instruction unit (not illustrated). When there is a layout change instruction, the control unit 211 determines, based on the layout change instruction, whether the area where the feature image is to be combined is an area in the left image or an area in the right image. If the area for synthesizing the feature image is an area in the left image, the process proceeds to step S507. If the area for synthesizing the feature image is an area in the right image, the process proceeds to step S508.
Since the process of step S507 is the same as the process of step S501 (flowchart of FIG. 6), description thereof is omitted.
In step S508, the control unit 211 performs DMA setting for the right image. The right image DMA setting is a setting process that is performed when a feature image is synthesized in the area of the right image (when the LSI 101 is the first image processing circuit and the LSI 102 is the second image processing circuit). is there.
In step S509, the control unit 211 determines whether an end instruction is input from an instruction unit (not illustrated). The end instruction is, for example, an instruction to turn off the image processing apparatus 100 or an instruction to end the display of the feature image. If the end instruction has not been input, the process returns to step S506. When an end instruction is input, a predetermined end process is performed and this flow ends. For example, when the end instruction is an instruction to end the display of the feature image, the control unit 211 stops sampling the luminance data and the color difference data, disables the WDMAC and RDMAC, and generates the feature image. Or stop. When an instruction to end the display of the feature image is input and then an instruction to display the feature image is input, the processing from step S505 is performed.

ステップＳ５０８の処理について、図７を用いて説明する。図７はステップＳ５０８の処理を示すフローチャートである。
ステップＳ７０１，Ｓ７０２は、ＬＳＩ１０１に関する処理であり、ステップＳ７０３〜Ｓ７０５は、ＬＳＩ１０２に関する処理である。
まず、ＬＳＩ１０１に関する処理について説明する。
ステップＳ７０１では、制御部２１１が、ＬＳＩ１０１のＷＤＭＡＣ２０３がＤＲＡＭ１０５に輝度データを書き込む際の書き込み開始アドレス２０３ａｄ−１に、ＢＡＳＥ４０１−３を設定する。
ステップＳ７０２では、制御部２１１が、ＬＳＩ１０１のＷＤＭＡＣ２０４がＤＲＡＭ１０５に色差データを書き込む際の書き込み開始アドレス２０４ａｄ−１に、ＢＡＳＥ４０１−３にオフセットアドレスｏｆｓｔ１を加算した値を設定する。
ステップＳ７０１，Ｓ７０２により、ＬＳＩ１０１の書き込み設定（抽出したサンプリングデータをＤＲＡＭ１０５のＷＭＥＭ１０１−３にＰＩＣｅを通して書き込む設定）が完了する。 The process of step S508 will be described with reference to FIG. FIG. 7 is a flowchart showing the process of step S508.
Steps S701 and S702 are processes related to the LSI 101, and steps S703 to S705 are processes related to the LSI 102.
First, processing related to the LSI 101 will be described.
In step S701, the control unit 211 sets BASE 401-3 as a write start address 203ad-1 when the WDMAC 203 of the LSI 101 writes luminance data to the DRAM 105.
In step S702, the control unit 211 sets a value obtained by adding the offset address ofst1 to the BASE 401-3 to the write start address 204ad-1 when the WDMAC 204 of the LSI 101 writes the color difference data to the DRAM 105.
In steps S701 and S702, the LSI 101 write setting (the setting in which the extracted sampling data is written to the WMEM 101-3 of the DRAM 105 through PICe) is completed.

次に、ＬＳＩ１０２に関する処理について説明する。
ステップＳ７０３では、制御部２１１が、ＬＳＩ１０２のＷＤＭＡＣ２０３がＤＲＡＭ１０５に輝度データを書き込む際の書き込み開始アドレス２０３ａｄ−２に、ＢＡＳＥ４０３−１にオフセットアドレスｏｆｓｔ２を加算した値を設定する。
ステップＳ７０４では、制御部２１１が、ＬＳＩ１０２のＷＤＭＡＣ２０４がＤＲＡＭ１０５に色差データを書き込む際の書き込み開始アドレス２０４ａｄ−２に、ＢＡＳＥ４０３−１にオフセットアドレスｏｆｓｔ３を加算した値を設定する。
ステップＳ７０５では、制御部２１１が、ＬＳＩ１０２のＲＤＭＡＣ２０７〜２１０によるサンプリングデータの読み出し（ＤＲＡＭ１０５からの読み出し）の設定を行う。ステップＳ７０５の処理の詳細は、図８で説明したとおりである。 Next, processing related to the LSI 102 will be described.
In step S703, the control unit 211 sets a value obtained by adding the offset address ofst2 to the BASE 403-1 to the write start address 203ad-2 when the WDMAC 203 of the LSI 102 writes the luminance data to the DRAM 105.
In step S704, the control unit 211 sets a value obtained by adding the offset address ofst3 to the BASE 403-1 to the write start address 204ad-2 when the WDMAC 204 of the LSI 102 writes the color difference data to the DRAM 105.
In step S <b> 705, the control unit 211 sets sampling data reading (reading from the DRAM 105) by the RDMACs 207 to 210 of the LSI 102. Details of the processing in step S705 are as described in FIG.

ステップＳ７０１〜Ｓ７０５により、ＬＳＩ１０１で抽出されたサンプリングデータと、ＬＳＩ１０２で抽出されたサンプリングデータとを、第２の画像処理回路であるＬＳＩ１０２のＤＲＡＭ１０５に書き込むＤＭＡ設定が完了したことになる。これらのアドレス設定は、制御部２１１のサンプリングデータ保存先決定部２１３により、レイアウト決定部２１２からの情報に基づいて行われる。
図７の処理が終わると、入力される画像データに同期して、レジスタ（サンプリングデ
ータを読み書きする際のアドレス）が書き変わる。その結果、ＬＳＩ１０１から出力される表示用画像が、所定の画像処理が施された左画像に切り替えられる。また、ＬＳＩ１０２では、右画像（所定の画像処理が施された右画像）に特徴画像が合成された画像が生成される。そして、ＬＳＩ１０２から出力される表示用画像が、右画像に特徴画像が合成された画像に切り替えられる。それにより、図３の画像３０３のような画像が表示部１０７に表示される。 Through steps S701 to S705, the DMA setting for writing the sampling data extracted by the LSI 101 and the sampling data extracted by the LSI 102 to the DRAM 105 of the LSI 102 as the second image processing circuit is completed. These address settings are performed by the sampling data storage destination determination unit 213 of the control unit 211 based on information from the layout determination unit 212.
When the processing of FIG. 7 is completed, the register (address for reading and writing sampling data) is rewritten in synchronization with the input image data. As a result, the display image output from the LSI 101 is switched to the left image that has undergone predetermined image processing. Further, the LSI 102 generates an image in which a feature image is combined with a right image (a right image subjected to predetermined image processing). Then, the display image output from the LSI 102 is switched to an image in which the feature image is combined with the right image. As a result, an image like the image 303 in FIG. 3 is displayed on the display unit 107.

図１０は、本実施形態に係る画像処理装置１００の処理タイミングの一例を示すタイミングチャートである。
Ｖｓｙｎｃは、入力された画像データの垂直同期信号である。
図１０の例では、各フレームの画像データがＶｓｙｎｃのタイミングから入力される。画像データが入力されている期間は有効画像期間であり、それ以外の期間はブランキング期間（垂直ブランキング期間）である。図中、０、１、２、３は、フレーム番号を示す。
サンプリング期間は、特徴量のサンプリング（抽出）が行われる期間である。図１０の例では、有効画像期間中にサンプリングが行われている。
ＤＭＡ転送期間は、サンプリングした特徴量（サンプリングデータ）をＤＲＡＭに書き込む期間である。図１０の例では、ブランキング期間中にサンプリングデータの書き込みが行われている。ｓ０は、フレーム番号０の画像データから抽出した特徴量を示す。ｓ１は、フレーム番号１の画像データから抽出した特徴量を示す。ｓ２は、フレーム番号２の画像データから抽出した特徴量を示す。
プロット期間は、特徴画像を画像データに合成（重畳）させる期間を示している。図１０の例では、次のフレームの画像データの有効画像期間内に、サンプリングデータの読み出し、特徴画像の生成、表示用画像の生成及び出力が行われる。 FIG. 10 is a timing chart showing an example of processing timing of the image processing apparatus 100 according to the present embodiment.
Vsync is a vertical synchronization signal of the input image data.
In the example of FIG. 10, the image data of each frame is input from the timing of Vsync. The period during which image data is input is an effective image period, and the other period is a blanking period (vertical blanking period). In the figure, 0, 1, 2, and 3 indicate frame numbers.
The sampling period is a period during which the feature amount is sampled (extracted). In the example of FIG. 10, sampling is performed during the effective image period.
The DMA transfer period is a period during which sampled feature values (sampling data) are written to the DRAM. In the example of FIG. 10, sampling data is written during the blanking period. s0 indicates the feature amount extracted from the image data of frame number 0. s1 indicates a feature amount extracted from the image data of frame number 1. s2 indicates a feature amount extracted from the image data of frame number 2.
The plot period indicates a period during which the feature image is combined (superposed) with the image data. In the example of FIG. 10, sampling data is read out, a feature image is generated, and a display image is generated and output within the effective image period of the image data of the next frame.

以上述べたように、本実施形態によれば、第１の画像処理回路では、入力された分割画像に基づき表示用画像を生成する際に、入力された分割画像から特徴量が抽出され、抽出された特徴量が第２の画像処理回路内のメモリに書き込まれる。第２の画像処理回路では、入力された分割画像に基づき表示用画像を生成する際に、入力された分割画像から特徴量が抽出されると共に、第１の画像処理回路によって書き込まれた他の分割画像の特徴量が第２の画像処理回路内のメモリから読み込まれる。そして、それらの特徴量を用いて特徴画像が生成され、生成した特徴画像が合成された表示用画像が生成される。
このような構成により、複数の分割画像を複数の画像処理回路で処理する画像処理装置において、元画像の特徴を表す特徴画像を効率よく生成することができる。
具体的には、特徴画像を合成する領域に応じて、他の画像処理回路内のメモリからの特徴量の読み出しを行わなくて済むように、特徴量を書き込むメモリが切り替えられる。その結果、ＰＣＩｅを用いた通信でボトルネックとなるリードトランザクションは行われず、ライトトランザクションのみが行われることとなり、処理の効率を向上することができる。ひいては、元画像のフレームレート（６０Ｈｚや１２０Ｈｚ）で特徴画像を更新することが可能となる。 As described above, according to the present embodiment, when the first image processing circuit generates a display image based on the input divided image, the feature amount is extracted from the input divided image and extracted. The obtained feature amount is written in the memory in the second image processing circuit. In the second image processing circuit, when the display image is generated based on the input divided image, the feature amount is extracted from the input divided image and the other image data written by the first image processing circuit is used. The feature amount of the divided image is read from the memory in the second image processing circuit. Then, a feature image is generated using these feature amounts, and a display image in which the generated feature images are combined is generated.
With such a configuration, in an image processing apparatus that processes a plurality of divided images with a plurality of image processing circuits, a feature image representing the characteristics of the original image can be efficiently generated.
Specifically, the memory for writing the feature amount is switched so that the feature amount need not be read from the memory in the other image processing circuit in accordance with the region where the feature image is synthesized. As a result, a read transaction that becomes a bottleneck in communication using PCIe is not performed, but only a write transaction is performed, and the processing efficiency can be improved. As a result, the feature image can be updated at the frame rate (60 Hz or 120 Hz) of the original image.

なお、本実施形態では、元画像を左右に分割して得られる左画像と右画像を処理する場合の例を示したが、元画像を上下に分割して得られる２つの画像（上画像と下画像）を処理する構成であってもよい。その場合、ＲＤＭＡＣ２０７とＲＤＭＡＣ２０８の輝度データの読み出しを同時に開始し、ＲＤＭＡＣ２０７の輝度データと、ＲＤＭＡＣ２０８の輝度データとを１つのデータ群として扱うように制御すればよい。それにより、水平方向位置毎に輝度データを得ることができ、波形モニタ画像を生成することができる。上画像と下画像が入力される場合のベクトルスコープ画像の生成方法は、左画像と右画像が入力される場合と同じである。
このように、特徴画像を生成するための演算は、複数の分割画像を得るための分割方法によって異なることがある。例えば、ＲＤＭＡＣ２０７の輝度データと、ＲＤＭＡＣ２０
８の輝度データとを別々に用いる必要がある場合と、それらの輝度データを１つのデータ群として用いる必要がある場合とがある。
そのため、画像処理回路が上記複数種類の演算を実行可能であることが好ましい。そして、サンプリングデータ演算判断部２１４により、分割方法に応じて第２の画像処理回路が実行する演算が切り替えられることが好ましい。そのような構成にすることにより、どのような分割画像が入力される場合であっても、正確な特徴画像を生成することができる。また、ユーザが演算方法の切り替えなどを行わなくて済むため、ユーザの負荷を低減することができる。 In this embodiment, an example in which a left image and a right image obtained by dividing an original image into left and right are shown, but two images (upper image and The lower image) may be processed. In that case, reading of the luminance data of the RDMAC 207 and the RDMAC 208 may be started at the same time, and the luminance data of the RDMAC 207 and the luminance data of the RDMAC 208 may be controlled to be handled as one data group. Thereby, luminance data can be obtained for each horizontal position, and a waveform monitor image can be generated. The generation method of the vector scope image when the upper image and the lower image are input is the same as when the left image and the right image are input.
Thus, the calculation for generating the feature image may differ depending on the division method for obtaining a plurality of divided images. For example, luminance data of RDMAC 207 and RDMAC 20
There are a case where it is necessary to separately use the luminance data of 8 and a case where it is necessary to use the luminance data as one data group.
For this reason, it is preferable that the image processing circuit can execute the above-described plural types of operations. Then, it is preferable that the sampling data calculation determination unit 214 switches the calculation executed by the second image processing circuit according to the division method. By adopting such a configuration, an accurate feature image can be generated regardless of what divided images are input. In addition, since the user does not have to switch the calculation method, the load on the user can be reduced.

図２の画像処理回路は、上述した２つの演算（ＲＤＭＡＣ２０７の輝度データと、ＲＤＭＡＣ２０８の輝度データとを別々に用いる第１の演算、及び、それらの輝度データとを１つのデータ群として扱う第２の演算）を実行可能な構成を有する。
そのため、サンプリングデータ演算判断部２１４は、複数の分割画像が元画像を第１の方向（左右）に分割して得られた複数の画像である場合に、第２の画像処理回路に第１の演算を実行させればよい。また、サンプリングデータ演算判断部２１４は、複数の分割画像が元画像を第２の方向（上下）に分割して得られた複数の画像である場合に、第２の画像処理回路に第２の演算を実行させればよい。そのような制御（切替処理）を行うことにより、左画像と右画像、上画像と下画像のいずれが入力される場合であっても、演算方法が自動的に切り替えられて、正確な波形モニタ画像を生成することが可能となる。 The image processing circuit in FIG. 2 performs the above-described two operations (a first operation that uses the luminance data of the RDMAC 207 and the luminance data of the RDMAC 208 separately, and a second unit that handles the luminance data as one data group. The operation can be executed.
Therefore, when the plurality of divided images are a plurality of images obtained by dividing the original image in the first direction (left and right), the sampling data calculation determination unit 214 sets the first image processing circuit to the first image processing circuit. What is necessary is just to perform a calculation. In addition, the sampling data calculation determination unit 214 outputs the second image processing circuit to the second image processing circuit when the plurality of divided images are a plurality of images obtained by dividing the original image in the second direction (up and down). What is necessary is just to perform a calculation. By performing such control (switching process), the calculation method is automatically switched regardless of whether the left image and the right image, or the upper image and the lower image are input, and an accurate waveform monitor is performed. An image can be generated.

なお、本実施形態では、表示用画像が、所定の画像処理が施された分割画像、または、所定の画像処理が施された分割画像に特徴画像が合成された画像である。そのため、表示部１０７では、元画像に所定の画像処理を施して得られる画像に特徴画像が合成された画像が表示される。しかし、表示用画像はこれに限らない。例えば、上記所定の画像処理は行わなくてもよい。その場合には、入力された分割画像、または、入力された分割画像に特徴画像が合成された画像が表示用画像とされ、表示部１０７で、上記所定の画像処理が施されていない元画像に特徴画像が合成された画像が表示される。   In the present embodiment, the display image is a divided image that has been subjected to predetermined image processing, or an image in which a feature image is combined with a divided image that has been subjected to predetermined image processing. Therefore, the display unit 107 displays an image obtained by combining a feature image with an image obtained by performing predetermined image processing on the original image. However, the display image is not limited to this. For example, the predetermined image processing may not be performed. In that case, an input divided image or an image obtained by combining a feature image with the input divided image is used as a display image, and the display unit 107 does not perform the predetermined image processing. An image in which the feature images are combined is displayed.

なお、本実施形態では、特徴画像が、所定の画像処理が施されていない元画像の特徴を表すものとしたが、特徴画像はこれに限らない。例えば、入力された分割画像からなる元画像（入力された元画像）の特徴ではなく、現在表示されている画像（元画像に所定の画像処理を施して得られる画像）の特徴を知りたい場合もある。その場合には、各画像処理回路が、入力された分割画像に所定の画像処理を施し、所定の画像処理が施された分割画像から特徴画像の生成に必要な特徴量を抽出すれよい。そのような特徴量を用いることにより、元画像に所定の画像処理を施して得られる画像の特徴を表す特徴画像を生成することが可能となる。
なお、入力された元画像の特徴を表す特徴画像と、現在表示されている画像の特徴を表す特徴画像との両方を表示する構成であってもよい。その場合には、各画像処理回路が、入力された分割画像と、所定の画像処理が施された分割画像とから特徴量を抽出すればよい。 In the present embodiment, the feature image represents the feature of the original image that has not been subjected to the predetermined image processing. However, the feature image is not limited to this. For example, if you want to know the characteristics of the currently displayed image (the image obtained by applying the predetermined image processing to the original image) instead of the characteristics of the original image (input original image) consisting of the input divided images There is also. In this case, each image processing circuit may perform predetermined image processing on the input divided image and extract a feature amount necessary for generating a feature image from the divided image subjected to the predetermined image processing. By using such a feature amount, it is possible to generate a feature image representing the feature of an image obtained by performing predetermined image processing on the original image.
In addition, the structure which displays both the characteristic image showing the characteristic of the input original image and the characteristic image showing the characteristic of the image currently displayed may be sufficient. In that case, each image processing circuit may extract a feature amount from the input divided image and the divided image subjected to predetermined image processing.

なお、本実施形態では、画像処理装置が２つのＬＳＩ（画像処理回路）からなる場合の例を示したが、ＬＳＩの数は２つに限らない。ＬＳＩの数は、例えば、３つ、４つ、５つ、８つなどであってもよい。具体的には、各ＬＳＩが、特徴量の種類毎に、連携して処理を行う画像処理回路の数のＲＤＭＡＣを有していればよい。そして、アドレス空間が複数のＬＳＩが連携するようにマッピングされていればよい。そのような構成であれば、ＬＳＩの数に依らず上述した処理と同様の処理を行うことが可能となる。   In the present embodiment, an example in which the image processing apparatus includes two LSIs (image processing circuits) has been described. However, the number of LSIs is not limited to two. The number of LSIs may be three, four, five, eight, etc., for example. Specifically, each LSI may have RDMACs corresponding to the number of image processing circuits that perform processing in cooperation for each type of feature amount. The address space only needs to be mapped so that a plurality of LSIs cooperate. With such a configuration, the same processing as described above can be performed regardless of the number of LSIs.

なお、本実施形態では、波形モニタ画像とベクトルスコープ画像の両方が左画像と右画像のいずれか一方の画像の領域内に合成される場合の例を示したが、これに限らない。例
えば、波形モニタ画像とベクトルスコープ画像の一方が左画像の領域内に合成され、他方が右画像の領域内に合成されてもよい。その場合には、波形モニタ画像の生成を担うＬＳＩのＤＲＡＭに輝度データ、ベクトルスコープ画像の生成を担うＬＳＩのＤＲＡＭに色差データが書き込まれればよい。 In the present embodiment, an example in which both the waveform monitor image and the vector scope image are combined in the region of either the left image or the right image has been described, but the present invention is not limited to this. For example, one of the waveform monitor image and the vector scope image may be combined in the region of the left image, and the other may be combined in the region of the right image. In that case, luminance data and color difference data may be written into the LSI DRAM responsible for generating the vectorscope image, and the LSI DRAM responsible for generating the waveform monitor image.

なお、特徴画像を合成する領域が左画像と右画像の領域を跨ぐ場合も考えられる。そのような場合には、各画像処理回路が、担当する領域内に特徴画像を合成する領域を含む全ての画像処理回路のＤＲＡＭに特徴量を書き込めばよい。そして、担当する領域内に特徴画像を合成する領域を含む各画像処理回路が、担当する領域内に合成される特徴画像を生成し、特徴画像が合成された表示用画像を生成すればよい。例えば、ベクトルスコープ画像を合成する領域が元画像の中心位置である場合も考えられる。そのような場合には、ＬＳＩ１０１が、ＤＲＡＭ１０４とＤＲＡＭ１０５に抽出した色差データを書き込み、ＬＳＩ１０２が、ＤＲＡＭ１０４とＤＲＡＭ１０５に抽出した色差データを書き込めばよい。そして、ＬＳＩ１０１が、ＤＲＡＭ１０４に書き込まれた色差データから、ベクトルスコープ画像の左半分を生成し、ＬＳＩ１０２が、ＤＲＡＭ１０５に書き込まれた色差データから、ベクトルスコープ画像の右半分を生成すればよい。   Note that it is also conceivable that the region where the feature image is combined straddles the region of the left image and the right image. In such a case, each image processing circuit may write the feature amount into the DRAM of all the image processing circuits including the area where the characteristic image is synthesized within the area in charge. Then, each image processing circuit including a region where a feature image is synthesized in the region in charge may generate a feature image synthesized in the region in charge, and generate a display image in which the feature image is synthesized. For example, a case where the region where the vector scope image is combined is the center position of the original image. In such a case, the LSI 101 may write the extracted color difference data into the DRAM 104 and the DRAM 105, and the LSI 102 may write the extracted color difference data into the DRAM 104 and the DRAM 105. Then, the LSI 101 may generate the left half of the vector scope image from the color difference data written in the DRAM 104, and the LSI 102 may generate the right half of the vector scope image from the color difference data written in the DRAM 105.

なお、本実施形態では、メモリとしてＤＲＡＭを用いたが、これに限らない。例えば、メモリとしてＳＲＡＭが用いられてもよい。   In this embodiment, DRAM is used as the memory, but the present invention is not limited to this. For example, an SRAM may be used as the memory.

１００ 画像処理装置
１０１ ＬＳＩ
１０２ ＬＳＩ 100 Image processing apparatus 101 LSI
102 LSI

Claims (10)

画面に画像を表示する表示手段に接続可能な画像処理装置であって、
元画像を分割して得られる複数の分割画像のうち、１または２以上の分割画像からなる第１入力画像を用いて前記画面の第１領域に表示される第１表示画像を生成して出力する第１の画像処理回路と、
前記複数の分割画像のうち、前記第１入力画像とは異なる１または２以上の分割画像からなる第２入力画像を用いて前記画面の第２領域に表示される第２表示画像を生成して出力する第２の画像処理回路と、
前記第１入力画像の特徴量と前記第２入力画像の特徴量とを示す特徴画像が表示される前記画面内の位置に基づいて、前記第１の画像処理回路と前記第２の画像処理回路とを制御する制御手段と、
を備え、
前記制御手段は、
前記第１領域に前記特徴画像が表示される場合、前記第２の画像処理回路が前記第２入力画像の特徴量を前記第１の画像処理回路に書込み、かつ、前記第１の画像処理回路が前記特徴画像を含む前記第１表示画像を生成するように制御し、
前記第２領域に前記特徴画像が表示される場合、前記第１の画像処理回路が前記第１入力画像の特徴量を前記第２の画像処理回路に書込み、かつ、前記第２の画像処理回路が前記特徴画像を含む前記第２表示画像を生成するように制御する
ことを特徴とする画像処理装置。 An image processing apparatus connectable to Viewing means that shows the image on a screen,
Among the plurality of divided images obtained by divided the original image, and generates a first display image displayed in the first area of the screen by using the first input image of one or two or more divided images a first image processing circuit for outputting,
Generating a second display image to be displayed in the second region of the screen using a second input image composed of one or more divided images different from the first input image among the plurality of divided images; A second image processing circuit for outputting ;
Based on the position of said screen wherein image showing the feature quantity of the feature quantity and the second input image of the first input image is displayed, the first image processing circuit and the second image processing circuit Control means for controlling
With
The control means includes
When the feature image is displayed in the first region, the second image processing circuit writes the feature amount of the second input image to the first image processing circuit , and the first image processing circuit Control to generate the first display image including the feature image,
When the feature image is displayed in the second region, the first image processing circuit writes the feature amount of the first input image to the second image processing circuit , and the second image processing circuit There the image processing apparatus according to claim <br/> be controlled so as to generate the second display image including the feature image. 前記第１の画像処理回路は、The first image processing circuit includes:
前記第１表示画像を生成する第１の生成手段と、First generation means for generating the first display image;
前記第２の画像処理回路と通信を行う第１の通信手段と、First communication means for communicating with the second image processing circuit;
前記第２の画像処理回路から取得した特徴量を記憶する第１メモリと、A first memory for storing a feature amount acquired from the second image processing circuit;
を備え、With
前記第２の画像処理回路は、  The second image processing circuit includes:
前記第２表示画像を生成する第２の生成手段と、Second generating means for generating the second display image;
前記第１の画像処理回路と通信を行う第２の通信手段と、Second communication means for communicating with the first image processing circuit;
前記第１の画像処理回路から取得した特徴量を記憶する第２メモリと、A second memory for storing a feature amount acquired from the first image processing circuit;
を備え、With
前記制御手段は、  The control means includes
前記第１領域に前記特徴画像が表示される場合、前記第２の通信手段が前記第２入力画像の特徴量を前記第１メモリに書込み、かつ、前記第１の生成手段が前記第１入力画像の特徴量と前記第２入力画像の特徴量とを用いて前記特徴画像を生成し、When the feature image is displayed in the first area, the second communication unit writes the feature amount of the second input image to the first memory, and the first generation unit performs the first input. Generating the feature image using the feature amount of the image and the feature amount of the second input image;
前記第２領域に前記特徴画像が表示される場合、前記第１の通信手段が前記第１入力画像の特徴量を前記第２メモリに書込み、かつ、前記第２の生成手段が前記第１入力画像の特徴量と前記第２入力画像の特徴量とを用いて前記特徴画像を生成するように制御するWhen the feature image is displayed in the second area, the first communication unit writes the feature amount of the first input image into the second memory, and the second generation unit performs the first input. Control to generate the feature image using the feature amount of the image and the feature amount of the second input image
ことを特徴とする請求項１に記載の画像処理装置。The image processing apparatus according to claim 1. 前記第１の通信手段と、前記第２の通信手段とは、ＰＣＩｅを用いて互いに通信を行うことを特徴とする請求項２に記載の画像処理装置。The image processing apparatus according to claim 2, wherein the first communication unit and the second communication unit communicate with each other using PCIe. ユーザの指示に応じて、前記特徴画像が表示される前記画面内の位置を決定する決定手段を備えるIn accordance with an instruction from a user, a determination unit that determines a position in the screen on which the feature image is displayed is provided.
ことを特徴とする請求項１〜３のいずれか１項に記載の画像処理装置。The image processing apparatus according to claim 1, wherein the image processing apparatus is an image processing apparatus. 前記画像処理装置は、前記元画像から前記複数の分割画像を生成する分割装置と接続可能であり、The image processing device can be connected to a dividing device that generates the plurality of divided images from the original image,
前記第１の画像処理回路は、前記分割装置から前記第１入力画像を取得し、  The first image processing circuit obtains the first input image from the dividing device;
前記第２の画像処理回路は、前記分割装置から前記第２入力画像を取得する  The second image processing circuit acquires the second input image from the dividing device.
ことを特徴とする請求項１〜４のいずれか１項に記載の画像処理装置。The image processing apparatus according to claim 1, wherein the image processing apparatus is an image processing apparatus. 前記第１の画像処理回路および前記第２の画像処理回路はそれぞれ、前記特徴画像を生成するための複数の種類の演算を実行可能であり、
前記制御手段は、前記分割装置が前記複数の分割画像を得るための分割方法に応じて、前記第１の画像処理回路および前記第２の画像処理回路のうち前記特徴画像を生成する画像処理回路が実行する演算を切り替える
ことを特徴とする請求項５に記載の画像処理装置。 Each of the first image processing circuit and the second image processing circuit is capable of executing a plurality of types of operation to generate the feature image,
Said control means, said dividing apparatus according to the division method for obtaining the plurality of divided images, the image processing circuit for generating the feature image of the first image processing circuit and the second image processing circuit Ru switching but the operation to be performed
The image processing apparatus according to claim 5, wherein the this. 前記第１の画像処理回路および前記第２の画像処理回路はそれぞれ、前記第１入力画像の特徴量と前記第２入力画像の特徴量とをそれぞれ独立に演算する第１演算処理、または前記第１入力画像の特徴量と前記第２入力画像の特徴量と１つのデータ群として演算する第２演算処理のいずれかを実行することにより前記特徴画像を生成することが可能であり、
前記制御手段は、前記第１の画像処理回路および前記第２の画像処理回路のうち、前記特徴画像を生成する画像処理回路に、前記複数の分割画像が元画像を第１の方向に分割して得られた場合に、前記第１演算処理を実行させ、前記複数の分割画像が元画像を前記第１の方向とは異なる第２の方向に分割して得られた場合に、前記第２演算処理を実行させる
ことを特徴とする請求項６に記載の画像処理装置。 First calculation process of calculating each of the first image processing circuit and the second image processing circuit, the feature quantity of the first input image and the feature quantity of the second input image independently, or the first it is possible to generate the feature image by executing one of the second computation process that calculates as a feature quantity of the feature quantity of the input image and the second input image and one data group,
The control means is configured to divide the original image in the first direction by the plurality of divided images into an image processing circuit that generates the feature image out of the first image processing circuit and the second image processing circuit. in case the obtained Te, wherein to execute the first arithmetic processing, the case obtained the plurality of divided images by dividing in a second direction different from said first direction of the original image, the image processing apparatus according to claim 6, characterized in that to execute the second arithmetic processing. 前記特徴画像は、元画像の水平位置または垂直位置ごとの輝度を表す波形モニタ画像、元画像の彩度と色相を表すベクトルスコープ画像、および、元画像の画素値のヒストグラムを表す画像のうち少なくとも１つの画像である
ことを特徴とする請求項１〜７のいずれか１項に記載の画像処理装置。 The feature images are waveform monitor image representing the luminance of every horizontal position or vertical position of the original image, the vector scope image representing the saturation and hue of the original image, and, among the image representing a histogram of pixel values of the original image at least the image processing apparatus according to any one of claims 1 to 7, wherein a is <br/> that single image. 前記第１の画像処理回路は、前記第１入力画像に所定の画像処理を施す第１の画像処理手段を備え、
前記第２の画像処理回路は、前記第２入力画像に前記所定の画像処理を施す第２の画像処理手段を備え、
前記特徴画像は、前記所定の画像処理が施された前記第１入力画像の特徴量と、前記所定の画像処理が施された前記第２入力画像の特徴量とを示す画像である
ことを特徴とする請求項１〜８のいずれか１項に記載の画像処理装置。 The first image processing circuit includes first image processing means for performing predetermined image processing on the first input image,
The second image processing circuit includes second image processing means for performing the predetermined image processing on the second input image,
The feature image, a feature value of the predetermined image processing is performed wherein the first input image, the predetermined image processing is an image showing the feature quantity of the decorated second input image <br / > that the image processing apparatus according to any one of claims 1 to 8, wherein. 画面に画像を表示する表示手段に接続可能な画像処理装置であって、
元画像を分割して得られる複数の分割画像のうち、１または２以上の分割画像からなる第１入力画像を用いて前記画面の第１領域に表示される第１表示画像を生成して出力する第１の画像処理回路と、
前記複数の分割画像のうち、前記第１入力画像とは異なる１または２以上の分割画像からなる第２入力画像を用いて前記画面の第２領域に表示される第２表示画像を生成して出力する第２の画像処理回路と、
を備えた画像処理装置の制御方法であって、
前記第１入力画像の特徴量と前記第２入力画像の特徴量とを示す特徴画像が表示される前記画面内の位置に基づいて、前記第１の画像処理回路と前記第２の画像処理回路とを制御する制御ステップを有し、
前記制御ステップは、
前記第１領域に前記特徴画像が表示される場合、前記第２の画像処理回路が前記第２入力画像の特徴量を前記第１の画像処理回路に書込み、かつ、前記第１の画像処理回路が前記特徴画像を含む前記第１表示画像を生成するように制御し、
前記第２領域に前記特徴画像が表示される場合、前記第１の画像処理回路が前記第１入力画像の特徴量を前記第２の画像処理回路に書込み、かつ、前記第２の画像処理回路が前記特徴画像を含む前記第２表示画像を生成するように制御する
ことを特徴とする画像処理装置の制御方法。 An image on a screen an image processing equipment which can be connected to Viewing means simply showing table,
Among the plurality of divided images obtained by divided the original image, and generates a first display image displayed in the first area of the screen by using the first input image of one or two or more divided images a first image processing circuit for outputting,
Generating a second display image to be displayed in the second region of the screen using a second input image composed of one or more divided images different from the first input image among the plurality of divided images; A second image processing circuit for outputting ;
An image processing apparatus control method comprising:
Based on the position of said screen wherein image showing the feature quantity of the feature quantity and the second input image of the first input image is displayed, the first image processing circuit and the second image processing circuit And a control step for controlling
The control step includes
When the feature image is displayed in the first region, the second image processing circuit writes the feature amount of the second input image to the first image processing circuit , and the first image processing circuit Control to generate the first display image including the feature image,
When the feature image is displayed in the second region, the first image processing circuit writes the feature amount of the first input image to the second image processing circuit , and the second image processing circuit the method of but image processing apparatus according to claim <br/> be controlled so as to generate the second display image including the feature image.
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