JP5958812B2 - Phase-locked loop circuit and dead zone generation circuit - Google Patents
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Description
本発明は、位相同期ループ（Phase Locked Loop；ＰＬＬ）回路及びデッドゾーン生成回路に関する。 The present invention relates to a phase locked loop (PLL) circuit and a dead zone generation circuit.
ＰＬＬ回路は、一般的に、出力信号のＮ分の１の周波数の帰還信号を参照信号の周波数と比較することにより、出力信号の発振周波数を参照信号の周波数のＮ倍の周波数に安定させる回路である。ＰＬＬ回路では、参照信号と帰還信号の位相の比較も行うため、参照信号に対する出力信号の同期精度を高めることができる。 The PLL circuit generally stabilizes the oscillation frequency of the output signal at a frequency N times the frequency of the reference signal by comparing a feedback signal having a frequency of 1 / N of the output signal with the frequency of the reference signal. It is. Since the PLL circuit also compares the phases of the reference signal and the feedback signal, the synchronization accuracy of the output signal with respect to the reference signal can be increased.
ＰＬＬ回路は、通信機器やデジタル機器に必須の発振回路である。ＰＬＬ回路は、通信機器やデジタル機器の動作周波数や動作タイミングを決定する重要な役割を担っている。例えば、アナログ信号をデジタル信号に変換するアナログ−デジタル変換回路の特性限界は、発振周波数の精度により制限されている。このため、ＰＬＬ回路における出力信号の発振周波数の同期精度を向上して、通信速度やデジタル回路の処理能力を上げることが期待されている。 The PLL circuit is an oscillation circuit essential for communication devices and digital devices. The PLL circuit plays an important role in determining the operation frequency and operation timing of communication devices and digital devices. For example, the characteristic limit of an analog-digital conversion circuit that converts an analog signal into a digital signal is limited by the accuracy of the oscillation frequency. For this reason, it is expected that the synchronization accuracy of the oscillation frequency of the output signal in the PLL circuit is improved and the communication speed and the processing capability of the digital circuit are increased.
図２０には、従来のＰＬＬ回路の発振特性の一例が示されている。図２０では、横軸は周波数で、縦軸が出力信号のパワーである。図２０に示すように、ＰＬＬ回路の出力パワーは、参照信号ｆinのＮ（Ｎは分周比）倍の周波数、すなわち発振周波数（ｆout＝ｆin×Ｎ）にピークを持っているが、発振周波数の回りに大きな雑音成分（位相雑音）を持っている。ＰＬＬ回路の出力信号の発振周波数の同期精度の向上の妨げとなっているのが、このような雑音成分である。 FIG. 20 shows an example of oscillation characteristics of a conventional PLL circuit. In FIG. 20, the horizontal axis represents frequency, and the vertical axis represents output signal power. As shown in FIG. 20, the output power of the PLL circuit, N (N is the frequency division ratio) times the frequency of the reference signal f in, i.e. it has a peak at the oscillation frequency (f out = f in × N ) It has a large noise component (phase noise) around the oscillation frequency. It is this noise component that hinders the improvement of the synchronization accuracy of the oscillation frequency of the output signal of the PLL circuit.
図２１には、発振周波数近傍の従来のＰＬＬ回路の雑音特性の一例が示されている。図２１では、横軸が発振周波数ｆoutからの離調周波数ｆoffsetであり、縦軸が位相雑音Ｌ（ｆ）である。ＰＬＬ回路の位相雑音は、参照信号及びそれぞれの回路ブロック、すなわち位相周波数比較回路（ＰＦＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＦ）、電圧制御発振回路（ＶＣＯ）、分周器（Ｄｉｖｉｄｅｒ）から発生する雑音の和になる（図２２参照）。 FIG. 21 shows an example of noise characteristics of a conventional PLL circuit near the oscillation frequency. In FIG. 21, the horizontal axis represents the detuning frequency f offset from the oscillation frequency f out , and the vertical axis represents the phase noise L (f). Phase noise of the PLL circuit includes reference signals and respective circuit blocks, that is, a phase frequency comparison circuit (PFD), a charge pump (CP), a loop filter (LF), a voltage controlled oscillation circuit (VCO), and a frequency divider (Divider). (See FIG. 22).
位相雑音Ｌ（ｆ）は、参照信号及びそれぞれの回路ブロックの雑音特性への寄与率、寄与特性は、ループ帯域ｆLOOPと呼ばれる帰還ループの特性により決定づけられる。例えば、ｆoffsetが低い領域Ａにおける位相雑音Ｌ（ｆ）は、主として参照信号に含まれる雑音によるものである。また、ｆoffsetが領域Ａよりも高くｆLOOPよりも低い領域Ｂにおける位相雑音Ｌ（ｆ）は、主として位相周波数比較回路（ＰＦＤ）、チャージポンプ（ＣＰ）、分周器に起因するものである。また、ｆoffsetがｆLOOPよりも高い領域Ｃにおける位相雑音Ｌ（ｆ）は、主として電圧制御発振回路（ＶＣＯ）に起因するものである。 The phase noise L (f) is determined by the characteristic of the feedback loop called the loop band f LOOP and the contribution rate to the noise characteristics of the reference signal and each circuit block. For example, the phase noise L (f) in the region A where f offset is low is mainly due to noise included in the reference signal. Further, the phase noise L (f) in the region B in which f offset is higher than the region A and lower than f LOOP is mainly caused by the phase frequency comparison circuit (PFD), the charge pump (CP), and the frequency divider. . The phase noise L (f) in the region C where f offset is higher than f LOOP is mainly caused by the voltage controlled oscillation circuit (VCO).
このような位相雑音は、発振波形の周期のばらつき（ジッタ）の原因となる。ジッタは、以下の式（１）に基づいて導出可能である。
ここで、ｆ0は、発振周波数であり、Ｌ（ｆ）は、上述のとおり位相雑音である。また、ｆHは、上側周波数であり、ｆLは、下側周波数である。
Such phase noise causes variations in the period (jitter) of the oscillation waveform. Jitter can be derived based on the following equation (1).
Here, f 0 is the oscillation frequency, and L (f) is the phase noise as described above. F H is an upper frequency, and f L is a lower frequency.
また、従来のＰＬＬ回路のループ帯域ｆLOOP内の位相周波数比較器（ＰＦＤ）及びチャージポンプ（ＣＰ）に起因する位相雑音Ｌin_band,PFD+CP（ｆ）は、以下の式（２）に示すように、ＰＬＬ回路の構成要素の一部である分周器の分周比Ｎの二乗に比例することが明らかとなっている。
ここで、Ｓiは、位相周波数比較器（ＰＦＤ）及びチャージポンプ（ＣＰ）が寄与するパワースペクトル密度であり、ＫΦはＰＦＤ及びＣＰのゲインである。
Further, the phase noise L in_band, PFD + CP (f) caused by the phase frequency comparator (PFD) and the charge pump (CP) in the loop band f LOOP of the conventional PLL circuit is expressed by the following equation (2). Thus, it is clear that it is proportional to the square of the frequency division ratio N of the frequency divider that is a part of the components of the PLL circuit.
Here, S i is the power spectral density contributed by the phase frequency comparator (PFD) and the charge pump (CP), and KΦ is the gain of PFD and CP.
ジッタにより、アナログ−デジタル変換器や通信システムの性能が劣化する。このため、近年では、無線通信システムの高速化に伴い、高精度（低ジッタ）のＰＬＬ回路の登場が求められている。そこで、実質的に分周器を不要とするサブサンプリングＰＬＬ回路が提案されている（例えば、非特許文献１参照）。 Jitter degrades the performance of analog-to-digital converters and communication systems. For this reason, in recent years, with the increase in the speed of wireless communication systems, the appearance of high-precision (low-jitter) PLL circuits has been demanded. Therefore, a sub-sampling PLL circuit that substantially eliminates the frequency divider has been proposed (see, for example, Non-Patent Document 1).
図２２には、このサブサンプリングＰＬＬ回路の構成が示されている。図２２に示すように、このサブサンプリングＰＬＬ回路は、周波数帰還ループと位相帰還ループ（メインループ）との２つの制御ループを有している。２つの制御ループは、ともに電圧制御発振器を制御するためのものであるが、それぞれ異なる特徴を有する。まず、周波数帰還ループには、分周器（Ｄｉｖｉｄｅｒ）が設けられているが、位相帰還ループには分周器（Ｄｉｖｉｄｅｒ）が設けられていない。また、周波数帰還ループには、デッドゾーン（Ｄｅａｄ Ｚｏｎｅ）生成回路が設けられており、位相帰還ループには、パルサ（Ｐｕｌｓｅｒ）が設けられている。 FIG. 22 shows the configuration of this sub-sampling PLL circuit. As shown in FIG. 22, this sub-sampling PLL circuit has two control loops, a frequency feedback loop and a phase feedback loop (main loop). The two control loops are both for controlling the voltage controlled oscillator, but have different characteristics. First, the frequency feedback loop is provided with a frequency divider (Divider), but the phase feedback loop is not provided with a frequency divider (Divider). The frequency feedback loop is provided with a dead zone generation circuit, and the phase feedback loop is provided with a pulsar.
パルサは、位相比較回路から出力される信号が、正確に位相差を示しているタイミングだけ、チャージポンプ（ＣＰ）をオンにするための信号を出力している。デッドゾーン生成回路は、位相周波数比較回路（ＰＦＤ）から入力される参照信号と帰還信号との位相差を示す信号を出力する。デッドゾーン生成回路は、その信号で示される位相差が、参照信号の半周期内であれば、その出力を０とする。 The pulser outputs a signal for turning on the charge pump (CP) only when the signal output from the phase comparison circuit accurately indicates the phase difference. The dead zone generation circuit outputs a signal indicating the phase difference between the reference signal input from the phase frequency comparison circuit (PFD) and the feedback signal. When the phase difference indicated by the signal is within the half cycle of the reference signal, the dead zone generation circuit sets the output to zero.
すなわち、デッドゾーン生成回路では、参照信号の半周期をデッドゾーン（不感帯）としている。このデッドゾーン生成回路の作用により、このサブサンプリングＰＬＬ回路は、周波数帰還ループで出力信号の周波数及び位相を参照信号の周波数及び位相にラフに合わせた後、位相帰還ループで位相を調整するように動作する。 That is, in the dead zone generation circuit, the half cycle of the reference signal is set as a dead zone (dead zone). Due to the action of this dead zone generation circuit, the sub-sampling PLL circuit adjusts the phase in the phase feedback loop after roughly adjusting the frequency and phase of the output signal to the frequency and phase of the reference signal in the frequency feedback loop. Operate.
この結果、最終的には、このＰＬＬ回路は、分周器のない位相帰還ループのみで動作するようになるので、分周器からの雑音は位相帰還ループに混入することがない。また、分周比が１となるため、チャージポンプの雑音がＮによって増大することがなく、帯域内の雑音を低減することが可能となる。 As a result, the PLL circuit finally operates only with a phase feedback loop without a frequency divider, so that noise from the frequency divider does not enter the phase feedback loop. Further, since the frequency division ratio is 1, the charge pump noise does not increase due to N, and the in-band noise can be reduced.
上記非特許文献１に開示されたサブサンプリングＰＬＬ回路では、電圧制御発振器（ＶＣＯ）としてＬＣ型のＶＣＯ（コイルやコンデンサが組み込まれたＶＣＯ）が用いられている。ＶＣＯには、ＬＣ型ＶＣＯの他にリング型ＶＣＯがある。リング型ＶＣＯを採用すれば、チップ面積を小さくすることができる。 In the sub-sampling PLL circuit disclosed in Non-Patent Document 1, an LC type VCO (VCO incorporating a coil and a capacitor) is used as a voltage controlled oscillator (VCO). VCOs include ring type VCOs in addition to LC type VCOs. If a ring type VCO is employed, the chip area can be reduced.
一方で、リング型ＶＣＯは、ＬＣ型ＶＣＯよりも、高いチューニングゲインを有し、制御電圧に対する発振周波数の感度が大きいため、デッドゾーン生成回路におけるデッドゾーンを狭く（例えば±０．５ｎｓ程度）する必要がある。しかしながら、非特許文献１に開示されたデッドゾーン生成回路の回路構成では、デッドゾーンの幅が基準信号の半周期に拘束されてしまう。したがって、リング型ＶＣＯを用いた場合に、非特許文献１に開示されたサブサンプリングＰＬＬ回路を用いても、周波数帰還ループにより、参照信号と帰還信号との周波数を正確に合わせるのが困難になる。 On the other hand, the ring-type VCO has a higher tuning gain than the LC-type VCO, and the sensitivity of the oscillation frequency to the control voltage is large. Therefore, the dead zone in the dead zone generation circuit is narrowed (for example, about ± 0.5 ns). There is a need. However, in the circuit configuration of the dead zone generation circuit disclosed in Non-Patent Document 1, the dead zone width is constrained by the half cycle of the reference signal. Therefore, when a ring-type VCO is used, even if the sub-sampling PLL circuit disclosed in Non-Patent Document 1 is used, it is difficult to accurately match the frequencies of the reference signal and the feedback signal by the frequency feedback loop. .
本発明は、上記実情に鑑みてなされたものであり、より高精度な発振制御が可能となる位相同期ループ回路及びデッドゾーン生成回路を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a phase-locked loop circuit and a dead zone generation circuit that enable more accurate oscillation control.
上記目的を達成するために、本発明の第１の観点に係る位相同期ループ回路は、
分周器を介した電圧制御発振器からの第１の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第１の制御ループと、前記分周器を介さない前記電圧制御発振器からの第２の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第２の制御ループとを備える位相同期ループ回路であって、
前記第１の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第１の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路と、
前記第１の制御ループに設けられ、前記比較回路から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を前記位相差パルス信号として出力するデッドゾーン生成回路と、
前記第１の制御ループに前記第２の制御ループから独立して設けられ、前記デッドゾーン生成回路から出力された信号に応じた電流パルスを生成するチャージポンプと、
前記チャージポンプで生成された電流パルスに基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、
を備える。
In order to achieve the above object, a phase-locked loop circuit according to the first aspect of the present invention provides:
A first control loop for controlling the voltage controlled oscillator based on a phase difference between the first feedback pulse signal from the voltage controlled oscillator via the frequency divider and the reference pulse signal, and the voltage not via the frequency divider. A phase locked loop circuit comprising: a second control loop for controlling the voltage controlled oscillator based on a phase difference between a second feedback pulse signal from a controlled oscillator and the reference pulse signal;
A comparison circuit that is provided in the first control loop and outputs a phase difference pulse signal that becomes a high level between the rising edge of the reference pulse signal and the rising edge of the first feedback pulse signal;
The phase difference pulse signal output from the comparison circuit, provided in the first control loop, is delayed for a predetermined time, and the phase difference pulse signal, the reference pulse signal, and the first feedback pulse signal are delayed. A dead zone generating circuit that outputs a signal corresponding to the logical product of the inverted signal of the slower rising edge as the phase difference pulse signal;
A charge pump that is provided in the first control loop independently of the second control loop , and generates a current pulse according to a signal output from the dead zone generation circuit;
A loop filter for generating a control voltage for controlling the voltage controlled oscillator based on a current pulse generated by the charge pump;
Is provided.
この場合、前記デッドゾーン生成回路は、
前記比較回路から出力された位相差パルス信号を所定時間遅延させる遅延回路と、
前記遅延回路で遅延した位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える、
こととしてもよい。
In this case, the dead zone generation circuit
A delay circuit for delaying the phase difference pulse signal output from the comparison circuit by a predetermined time;
A signal indicating a logical product of the phase difference pulse signal delayed by the delay circuit and the inverted signal of the later rising edge of the reference pulse signal and the first feedback pulse signal is output as the phase difference pulse signal. AND circuit to
Comprising
It is good as well.
また、前記電圧制御発振器が、リング型である、
こととしてもよい。
The voltage controlled oscillator is a ring type.
It is good as well.
本発明の第２の観点に係るデッドゾーン生成回路は、
分周器を介した電圧制御発振器からの第１の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第１の制御ループと、前記分周器を介さない前記電圧制御発振器からの第２の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第２の制御ループと、前記第１の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第１の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路とを備える位相同期ループ回路に設けられ、前記基準パルス信号と前記第１の帰還パルス信号との位相差が所定範囲内にある場合にその位相差を０とするデッドゾーン生成回路であって、
前記第１の制御ループに設けられ、前記位相差パルス信号を所定時間遅延させる遅延回路と、
前記位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうち立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える。
A dead zone generation circuit according to a second aspect of the present invention is:
A first control loop for controlling the voltage controlled oscillator based on a phase difference between the first feedback pulse signal from the voltage controlled oscillator via the frequency divider and the reference pulse signal, and the voltage not via the frequency divider. A second control loop for controlling the voltage controlled oscillator based on a phase difference between a second feedback pulse signal from the controlled oscillator and the reference pulse signal; and the reference pulse signal provided in the first control loop. And a comparison circuit that outputs a phase difference pulse signal that is at a high level between the rising edge of the first feedback pulse signal and the rising edge of the first feedback pulse signal , the reference pulse signal and the first feedback A dead zone generating circuit for setting the phase difference to 0 when the phase difference from the pulse signal is within a predetermined range;
Provided in the first control loop, a delay circuit for a pre-Symbol position phase difference pulse signal is delayed by a predetermined time,
A logical product circuit that outputs a signal indicating a logical product of the phase difference pulse signal and the inverted signal of the later rising edge of the reference pulse signal and the first feedback pulse signal as the phase difference pulse signal;
Is provided.
この発明によれば、分周器が設けられた第１の制御ループを構成するデッドゾーン生成回路によってチャージポンプに出力する位相差パルス信号を０にするデッドゾーンの幅を自由に設定することができる。これにより、電圧制御発振器を制御するループを第１の制御ループから第２の制御ループに切り替えるタイミングを、制御ループの特性に適したものとすることができるので、より高精度な発振制御が可能となる。 According to the present invention, the dead zone width in which the phase difference pulse signal output to the charge pump is set to 0 can be freely set by the dead zone generation circuit constituting the first control loop provided with the frequency divider. it can. As a result, the timing for switching the loop for controlling the voltage controlled oscillator from the first control loop to the second control loop can be made suitable for the characteristics of the control loop, thereby enabling more accurate oscillation control. It becomes.
本発明の実施形態について、図面を参照して詳細に説明する。 Embodiments of the present invention will be described in detail with reference to the drawings.
図１には、本実施形態に係る位相同期ループ（ＰＬＬ）回路１００の概略的な構成が示されている。図１に示すように、ＰＬＬ回路１００には、周波数同期ループ１と、コアループ２との２つの制御ループが設けられている。 FIG. 1 shows a schematic configuration of a phase locked loop (PLL) circuit 100 according to the present embodiment. As shown in FIG. 1, the PLL circuit 100 is provided with two control loops of a frequency locked loop 1 and a core loop 2.
周波数同期ループ１は、電圧制御発振器１０を制御する制御ループであり、ループ内に分周器（ディバイダ）１４が設けられている。コアループ２は、周波数同期ループ１と同様に、電圧制御発振器１０を制御する制御ループであるが、ループ内に分周器が設けられていない。本実施形態では、周波数同期ループ１が第１の制御ループに対応し、コアループ２が第２の制御ループに対応する。 The frequency locked loop 1 is a control loop for controlling the voltage controlled oscillator 10, and a frequency divider (divider) 14 is provided in the loop. The core loop 2 is a control loop that controls the voltage-controlled oscillator 10 as in the frequency-locked loop 1, but no frequency divider is provided in the loop. In the present embodiment, the frequency synchronization loop 1 corresponds to the first control loop, and the core loop 2 corresponds to the second control loop.
すなわち、ＰＬＬ回路１００は、ディバイダ１４を介した電圧制御発振器１０からの帰還パルス信号（第１の帰還パルス信号）Ｄｉｖと基準パルス信号Ｒｅｆとの位相差に基づいて電圧制御発振器１０を制御する周波数同期ループと、ディバイダ１４を介さない電圧制御発振器１０からの帰還パルス信号（後述するＶＣＯＰ、ＶＣＯＮ；第２の帰還パルス信号）と基準パルス信号Ｒｅｆとの位相差に基づいて電圧制御発振器１０を制御するコアループとを備える位相同期ループ回路である。 That is, the PLL circuit 100 controls the voltage controlled oscillator 10 based on the phase difference between the feedback pulse signal (first feedback pulse signal) Div from the voltage controlled oscillator 10 via the divider 14 and the reference pulse signal Ref. The voltage-controlled oscillator 10 is controlled based on the phase difference between the synchronous loop and a feedback pulse signal (VCOP, VCON; second feedback pulse signal described later) from the voltage-controlled oscillator 10 not via the divider 14 and the reference pulse signal Ref. A phase-locked loop circuit including a core loop.
まず、周波数同期ループ１内の各構成要素について説明する。図１に示すように、周波数同期ループ１には、電圧制御発振器１０と、位相周波数比較器１１と、デッドゾーン生成回路１２と、チャージポンプ１３と、ディバイダ１４と、ループフィルタ１５とを備える。 First, each component in the frequency locked loop 1 will be described. As shown in FIG. 1, the frequency locked loop 1 includes a voltage controlled oscillator 10, a phase frequency comparator 11, a dead zone generation circuit 12, a charge pump 13, a divider 14, and a loop filter 15.
電圧制御発振器１０は、リング型のＶＣＯ、いわゆるリングＶＣＯである。電圧制御発振器（リングＶＣＯ）１０は、図２に示すように、複数個（５個）のインバータ回路５がループ状に接続された回路である。インバータ回路５の数は、通常奇数個であるが偶数個であってもよい。 The voltage controlled oscillator 10 is a ring type VCO, a so-called ring VCO. As shown in FIG. 2, the voltage controlled oscillator (ring VCO) 10 is a circuit in which a plurality (five) of inverter circuits 5 are connected in a loop. The number of inverter circuits 5 is usually an odd number, but may be an even number.
インバータ回路５をこのように接続すると、安定した状態が得られず、インバータ回路５の伝播遅延時間で決定される周波数で発振する。リングＶＣＯは、ＬＣ型のＶＣＯに比べ、非常に小型に製造することができる。 When the inverter circuit 5 is connected in this way, a stable state cannot be obtained, and oscillation occurs at a frequency determined by the propagation delay time of the inverter circuit 5. The ring VCO can be manufactured in a very small size compared to the LC type VCO.
続いて、位相周波数比較器１１の構成について説明する。 Next, the configuration of the phase frequency comparator 11 will be described.
位相周波数比較器１１は、基準パルス信号Ｒｅｆの立ち上がりと帰還パルス信号Ｄｉｖの立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する。 The phase frequency comparator 11 outputs a phase difference pulse signal that becomes high level between the rising edge of the reference pulse signal Ref and the rising edge of the feedback pulse signal Div.
図３には、位相周波数比較器１１の回路構成が示されている。図３に示すように、位相周波数比較器１１は、２つのＤ（ディレイ）フリップフロップ３１、３２と、論理積回路３３とを備える。 FIG. 3 shows a circuit configuration of the phase frequency comparator 11. As shown in FIG. 3, the phase frequency comparator 11 includes two D (delay) flip-flops 31 and 32 and an AND circuit 33.
Ｄフリップフロップ３１では、ＣＬＫ端子に基準パルス信号Ｒｅｆが入力され、Ｄ入力はハイレベル”１”にプルアップされている。Ｄフリップフロップ３１のＱ出力から出力される信号を位相差パルス信号ＵＰとする。 In the D flip-flop 31, the reference pulse signal Ref is input to the CLK terminal, and the D input is pulled up to a high level “1”. A signal output from the Q output of the D flip-flop 31 is referred to as a phase difference pulse signal UP.
Ｄフリップフロップ３２では、ＣＬＫ端子に帰還パルス信号Ｄｉｖが入力され、Ｄ入力はハイレベル”１”にプルアップされている。Ｄフリップフロップ３２のＱ出力から出力される信号を位相差パルス信号ＤＯＷＮとする。 In the D flip-flop 32, the feedback pulse signal Div is input to the CLK terminal, and the D input is pulled up to the high level “1”. A signal output from the Q output of the D flip-flop 32 is referred to as a phase difference pulse signal DOWN.
論理積回路３３には、位相差パルス信号ＵＰ、ＤＯＷＮが入力され、これらの信号の倫理積に相当する信号を出力する。論理積回路３３の出力は、Ｄフリップフロップ回路３１、３２のＲＳＴ端子に入力されている。 The AND circuit 33 receives the phase difference pulse signals UP and DOWN and outputs a signal corresponding to the ethical product of these signals. The output of the AND circuit 33 is input to the RST terminals of the D flip-flop circuits 31 and 32.
図４（Ａ）乃至図４（Ｄ）、図５（Ａ）乃至図５（Ｄ）には、位相周波数比較器１１における入出力信号のタイミングチャートが示されている。図４（Ａ）、図５（Ａ）には、基準パルス信号Ｒｅｆが示され、図４（Ｂ）、図５（Ｂ）には、帰還パルス信号Ｄｉｖが示されている。また、図４（Ｃ）、図５（Ｃ）には、位相差パルス信号ＵＰが示され、図４（Ｄ）、図５（Ｄ）には、位相差パルス信号ＤＯＷＮが示されている。 4A to 4D and FIGS. 5A to 5D show timing charts of input / output signals in the phase frequency comparator 11. FIG. 4A and 5A show the reference pulse signal Ref, and FIGS. 4B and 5B show the feedback pulse signal Div. 4 (C) and 5 (C) show the phase difference pulse signal UP, and FIGS. 4 (D) and 5 (D) show the phase difference pulse signal DOWN.
基準パルス信号Ｒｅｆの位相に対して、帰還パルス信号Ｄｉｖの位相が遅れている場合について考える。この場合、図４（Ａ）及び図４（Ｂ）に示すように、基準パルス信号Ｒｅｆの立ち上がりよりも、帰還パルス信号Ｄｉｖの立ち上がりの方が遅れている。位相周波数比較器１１は、図４（Ｃ）に示すように、位相差パルス信号ＵＰは、基準パルス信号Ｒｅｆが立ち上がってから帰還パルス信号Ｄｉｖが立ち上がるまでの間にハイレベルとなる信号となる。また、この場合、図４（Ｂ）に示すように、位相差パルス信号ＤＯＷＮはローレベルのままとなる。 Consider a case where the phase of the feedback pulse signal Div is delayed with respect to the phase of the reference pulse signal Ref. In this case, as shown in FIGS. 4A and 4B, the rising of the feedback pulse signal Div is delayed from the rising of the reference pulse signal Ref. In the phase frequency comparator 11, as shown in FIG. 4C, the phase difference pulse signal UP becomes a signal that becomes a high level between the time when the reference pulse signal Ref rises and the time when the feedback pulse signal Div rises. In this case, as shown in FIG. 4B, the phase difference pulse signal DOWN remains at a low level.
また、図５（Ａ）、図５（Ｂ）に示すように、基準パルス信号Ｒｅｆの位相に対して、帰還パルス信号Ｄｉｖの位相が進んでいる場合、図５（Ｄ）に示すように、位相差信号ＤＯＷＮは、帰還パルス信号Ｄｉｖが立ち上がってから基準パルス信号Ｒｅｆが立ち上がるまでの間にハイレベルとなる信号となる。また、図５（Ｃ）に示すように、位相差パルス信号ＵＰはローレベルのままとなる。 Further, as shown in FIG. 5A and FIG. 5B, when the phase of the feedback pulse signal Div is advanced with respect to the phase of the reference pulse signal Ref, as shown in FIG. The phase difference signal DOWN becomes a signal that is at a high level between the time when the feedback pulse signal Div rises and the time when the reference pulse signal Ref rises. Further, as shown in FIG. 5C, the phase difference pulse signal UP remains at a low level.
すなわち、位相周波数比較器１１は、基準パルス信号Ｒｅｆに対して帰還パルス信号Ｄｉｖが遅れている場合には、位相差パルス信号ＵＰを出力し、基準パルス信号Ｒｅｆに対して帰還パルス信号Ｄｉｖが進んでいる場合には、位相差パルス信号ＤＯＷＮを出力する。 That is, when the feedback pulse signal Div is delayed with respect to the reference pulse signal Ref, the phase frequency comparator 11 outputs the phase difference pulse signal UP, and the feedback pulse signal Div advances with respect to the reference pulse signal Ref. If it is, the phase difference pulse signal DOWN is output.
続いて、デッドゾーン生成回路１２の構成について説明する。デッドゾーン生成回路１２は、周波数同期ループ１に設けられ、位相周波数比較器１１から出力された位相差パルス信号を所定時間遅延させる。そして、デッドゾーン生成回路１２は、遅延した位相差パルス信号と、基準パルス信号Ｒｅｆ及び帰還パルス信号Ｄｉｖのうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を位相差パルス信号として出力する。 Next, the configuration of the dead zone generation circuit 12 will be described. The dead zone generation circuit 12 is provided in the frequency locked loop 1 and delays the phase difference pulse signal output from the phase frequency comparator 11 for a predetermined time. Then, the dead zone generation circuit 12 uses, as a phase difference pulse signal, a signal corresponding to the logical product of the delayed phase difference pulse signal and the inverted signal of the later rising edge of the reference pulse signal Ref and the feedback pulse signal Div. Output.
図６には、デッドゾーン生成回路１２の回路構成が示されている。図６に示すように、デッドゾーン生成回路１２は、インバータ回路４０〜４５と、遅延回路４６、４７と、インバータ回路４８、４９と、論理積回路５０、５１と、バッファ５２とを備える。 FIG. 6 shows a circuit configuration of the dead zone generation circuit 12. As shown in FIG. 6, the dead zone generation circuit 12 includes inverter circuits 40 to 45, delay circuits 46 and 47, inverter circuits 48 and 49, AND circuits 50 and 51, and a buffer 52.
基準パルス信号Ｒｅｆは、インバータ回路４０に入力され、反転された後、論理積回路５０に入力される。位相差パルス信号ＤＯＷＮは、インバータ回路４１、４４を経て、遅延回路４６に入力される。遅延回路４６は、入力した信号を、外部から調整用電圧ＶＴＵＮＥ２に応じた時間、すなわち所定時間ｄｔだけ遅延させるとともにその信号を反転して出力する。すなわち、遅延回路４６からは、所定時間ｄｔだけ遅延した位相差パルス信号ＤＯＷＮの反転信号が出力され、インバータ回路４８を経て、論理積回路５０に入力される。調整用電圧ＶＴＵＮＥ２は、例えば、製造時に調整されている。この調整により、所定時間ｄｔを調整することができる。 The reference pulse signal Ref is input to the inverter circuit 40, inverted, and then input to the AND circuit 50. The phase difference pulse signal DOWN is input to the delay circuit 46 through the inverter circuits 41 and 44. The delay circuit 46 delays the input signal from the outside by a time corresponding to the adjustment voltage VTUNE2, that is, a predetermined time dt, and inverts and outputs the signal. That is, from the delay circuit 46, an inverted signal of the phase difference pulse signal DOWN delayed by a predetermined time dt is output and input to the logical product circuit 50 through the inverter circuit 48. The adjustment voltage VTUNE2 is adjusted at the time of manufacture, for example. By this adjustment, the predetermined time dt can be adjusted.
位相差パルス信号ＵＰは、インバータ回路４２、４５を経て、遅延回路４７に入力される。遅延回路４７は、入力した信号を、調整用電圧ＶＴＵＮＥ２に応じた時間、すなわち所定時間ｄｔだけ遅延させるとともにその信号を反転して出力する。すなわち、遅延回路４７からは、遅延した位相差パルス信号ＵＰの反転信号が出力され、インバータ回路４９を経て、論理積回路５１に入力される。帰還パルス信号Ｄｉｖは、インバータ回路４３に入力され、反転された後、論理積回路５１に入力される。 The phase difference pulse signal UP is input to the delay circuit 47 through the inverter circuits 42 and 45. The delay circuit 47 delays the input signal by a time corresponding to the adjustment voltage VTUNE2, that is, a predetermined time dt, and inverts and outputs the signal. That is, the delay circuit 47 outputs an inverted signal of the delayed phase difference pulse signal UP, which is input to the logical product circuit 51 through the inverter circuit 49. The feedback pulse signal Div is input to the inverter circuit 43, inverted, and then input to the AND circuit 51.
論理積回路５０は、基準パルス信号Ｒｅｆの反転信号ＲｅｆＲと、遅延した位相差パルス信号ＤＯＷＮとの論理積に相当する信号を出力する。論理積回路５１は、帰還パルス信号Ｄｉｖの反転信号ＤｉｖＲと、遅延した位相差パルス信号ＵＰとの論理積に相当する信号を出力する。これらの信号は、バッファ５２を経て、位相差パルス信号ＵＰdz、ＤＯＷＮdzとして出力される。 The logical product circuit 50 outputs a signal corresponding to the logical product of the inverted signal RefR of the reference pulse signal Ref and the delayed phase difference pulse signal DOWN. The logical product circuit 51 outputs a signal corresponding to the logical product of the inverted signal DivR of the feedback pulse signal Div and the delayed phase difference pulse signal UP. These signals are output as phase difference pulse signals UP dz and DOWN dz through the buffer 52.
図７（Ａ）乃至図７（Ｅ）には、デッドゾーン生成回路１２における入出力信号のタイミングチャートが示されている。図７（Ａ）に示す基準パルス信号Ｒｅｆは、インバータ回路４０によって図７（Ｂ）に示す反転信号ＲｅｆＲに変換される。一方、図７（Ｃ）に示す位相差パルス信号ＤＯＷＮは、インバータ回路４１、４４、遅延回路４６、インバータ回路４８により、図７（Ｄ）に示すような時間ｄｔだけ遅延した位相差パルス信号ＤＯＷＮ（ｄｅｌａｙ）に変換される。論理積回路５０は、反転信号ＲｅｆＲと位相差パルス信号ＤＯＷＮ（ｄｅｌａｙ）との論理積である、図７（Ａ）に示す位相差パルス信号ＤＯＷＮdzを出力する。 FIGS. 7A to 7E show timing charts of input / output signals in the dead zone generation circuit 12. The reference pulse signal Ref shown in FIG. 7A is converted into an inverted signal RefR shown in FIG. On the other hand, the phase difference pulse signal DOWN shown in FIG. 7C is delayed by the time dt as shown in FIG. 7D by the inverter circuits 41 and 44, the delay circuit 46, and the inverter circuit 48. Converted to (delay). The AND circuit 50 outputs the phase difference pulse signal DOWN dz shown in FIG. 7A, which is the logical product of the inverted signal RefR and the phase difference pulse signal DOWN (delay).
図７（Ｃ）に示すように、位相差パルス信号ＤＯＷＮがハイレベルとなっている時間が、遅延時間ｄｔ以上となっているため、位相差パルス信号ＤＯＷＮdzでは、ハイレベルとローレベルを繰り返し、アクティブになる。 As shown in FIG. 7C, since the time during which the phase difference pulse signal DOWN is at the high level is longer than the delay time dt, the phase difference pulse signal DOWN dz repeats the high level and the low level. Become active.
図８（Ａ）乃至図８（Ｅ）には、デッドゾーン生成回路１２における入出力信号のタイミングチャートが示されている。図８（Ａ）には、基準パルス信号Ｒｅｆが示され、図８（Ｂ）には、反転信号ＲｅｆＲが示されている。また、図８（Ｃ）には、位相差パルス信号ＤＯＷＮが示され、図８（Ｄ）には、位相差パルス信号ＤＯＷＮ（ｄｅｌａｙ）が示されている。また、図８（Ｅ）には、位相差パルス信号ＤＯＷＮdzが示されている。 8A to 8E show timing charts of input / output signals in the dead zone generation circuit 12. FIG. 8A shows the reference pulse signal Ref, and FIG. 8B shows the inverted signal RefR. FIG. 8C shows the phase difference pulse signal DOWN, and FIG. 8D shows the phase difference pulse signal DOWN (delay). FIG. 8E shows a phase difference pulse signal DOWN dz .
この場合には、図８（Ｃ）に示す位相差パルス信号ＤＯＷＮにおけるハイレベルとなっている時間が、遅延時間ｄｔより短くなっているため、図８（Ｅ）に示すように、位相差パルス信号ＤＯＷＮdzは、ローレベルのままとなる。 In this case, since the time of the high level in the phase difference pulse signal DOWN shown in FIG. 8C is shorter than the delay time dt, as shown in FIG. The signal DOWN dz remains at a low level.
すなわち、デッドゾーン生成回路１２は、位相差パルス信号ＤＯＷＮがハイレベルとなっている時間が、遅延時間ｄｔよりも長い場合に、位相差パルス信号ＤＯＷＮdzがアクティブとなる。一方、位相差パルス信号ＤＯＷＮがハイレベルとなっている時間が、遅延時間ｄｔよりも短い場合に、位相差パルス信号ＤＯＷＮdzがノンアクティブとなる。 That is, in the dead zone generation circuit 12, the phase difference pulse signal DOWN dz becomes active when the time during which the phase difference pulse signal DOWN is at the high level is longer than the delay time dt. On the other hand, when the time during which the phase difference pulse signal DOWN is at the high level is shorter than the delay time dt, the phase difference pulse signal DOWN dz becomes inactive.
図９（Ａ）乃至図９（Ｅ）には、デッドゾーン生成回路１２における入出力信号のタイミングチャートが示されている。図９（Ａ）に示す基準パルス信号Ｄｉｖは、インバータ回路４３によって図９（Ｂ）に示す反転信号ＤｉｖＲに変換される。 9A to 9E show timing charts of input / output signals in the dead zone generation circuit 12. FIG. The reference pulse signal Div shown in FIG. 9A is converted by the inverter circuit 43 into the inverted signal DivR shown in FIG.
一方、図９（Ｃ）に示す位相差パルス信号ＵＰは、インバータ回路４２、４５、遅延回路４７、インバータ回路４９により、図９（Ｄ）に示すような時間ｄｔだけ遅延した位相差パルス信号ＵＰ（ｄｅｌａｙ）に変換される。論理積回路５０は、反転信号ＤｉｖＲと位相差パルス信号ＵＰ（ｄｅｌａｙ）との論理積である、図９（Ｅ）に示す位相差パルス信号ＵＰdzを出力する。 On the other hand, the phase difference pulse signal UP shown in FIG. 9C is delayed by the time dt as shown in FIG. 9D by the inverter circuits 42, 45, the delay circuit 47, and the inverter circuit 49. Converted to (delay). The AND circuit 50 outputs the phase difference pulse signal UP dz shown in FIG. 9E, which is the logical product of the inverted signal DivR and the phase difference pulse signal UP (delay).
図９（Ｃ）に示す位相差パルス信号ＵＰがハイレベルとなっている時間が、遅延時間ｄｔ以上となっているため、位相差パルス信号ＵＰdzは、ハイレベルとローレベルを繰り返し、アクティブになる。 Since the time during which the phase difference pulse signal UP shown in FIG. 9C is at the high level is longer than the delay time dt, the phase difference pulse signal UP dz repeats the high level and the low level and becomes active. Become.
図１０（Ａ）乃至図１０（Ｅ）には、デッドゾーン生成回路１２における入出力信号のタイミングチャートが示されている。図１０（Ａ）には、帰還パルス信号Ｄｉｖが示され、図１０（Ｂ）には、反転信号ＤｉｖＲが示されている。 FIGS. 10A to 10E show timing charts of input / output signals in the dead zone generation circuit 12. FIG. 10 (A) shows the feedback pulse signal Div, and FIG. 10 (B) shows the inverted signal DivR.
また、図１０（Ｃ）には、位相差パルス信号ＵＰが示され、図１０（Ｄ）には、位相差パルス信号ＵＰ（ｄｅｌａｙ）が示されている。また、図１０（Ｅ）には、位相差パルス信号ＵＰdzが示されている。 10C shows the phase difference pulse signal UP, and FIG. 10D shows the phase difference pulse signal UP (delay). FIG. 10E shows a phase difference pulse signal UP dz .
この場合には、図１０（Ｃ）に示す位相差パルス信号ＵＰがハイレベルとなっている時間が、遅延時間ｄｔより短くなっているため、図１０（Ｅ）に示すように、位相差パルス信号ＵＰdzは、ローレベルのままとなる。 In this case, since the time during which the phase difference pulse signal UP shown in FIG. 10C is at the high level is shorter than the delay time dt, as shown in FIG. The signal UP dz remains at a low level.
すなわち、デッドゾーン生成回路１２は、位相差パルス信号ＵＰがハイレベルとなっている時間が、遅延時間ｄｔよりも長い場合に、位相差パルス信号ＵＰdzがアクティブとなる。一方、位相差パルス信号ＵＰがハイレベルとなっている時間が、遅延時間ｄｔよりも短い場合に、位相差パルス信号ＵＰdzがノンアクティブとなる。 That is, in the dead zone generation circuit 12, when the time during which the phase difference pulse signal UP is at the high level is longer than the delay time dt, the phase difference pulse signal UP dz becomes active. On the other hand, when the time during which the phase difference pulse signal UP is at the high level is shorter than the delay time dt, the phase difference pulse signal UP dz becomes inactive.
このように、デッドゾーン生成回路１２は、位相周波数比較回路１１から出力された位相差パルス信号を所定時間ｄｔ遅延させる遅延回路４６、４７と、遅延回路４６、４７で遅延した位相差パルス信号と、基準パルス信号及び帰還パルス信号Ｄｉｖのうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、位相差パルス信号ＵＰdz、ＤＯＷＮdzとして出力する論理積回路５０、５１と、を備えている。これらの構成により、デッドゾーン生成回路１２は、基準パルス信号Ｒｅｆと、帰還パルス信号Ｄｉｖとの位相差がｄｔ以内である場合には、位相差を０とする。言い換えると、デッドゾーン生成回路１２は、位相差パルス信号にデッドゾーン（不感帯）を与える。 As described above, the dead zone generation circuit 12 includes the delay circuits 46 and 47 that delay the phase difference pulse signal output from the phase frequency comparison circuit 11 by a predetermined time dt, and the phase difference pulse signal delayed by the delay circuits 46 and 47. AND circuits 50 and 51 for outputting a signal indicating a logical product of the reference pulse signal and the inverted pulse of the feedback pulse signal Div, which is the later rising signal, as phase difference pulse signals UP dz and DOWN dz. ing. With these configurations, the dead zone generation circuit 12 sets the phase difference to 0 when the phase difference between the reference pulse signal Ref and the feedback pulse signal Div is within dt. In other words, the dead zone generation circuit 12 gives a dead zone (dead zone) to the phase difference pulse signal.
図１１には、デッドゾーン生成回路の入出力の関係の一例が示されている。図１１では、横軸は位相差（Ｐｈａｓｅ ｅｒｒｏｒ）であり、縦軸はデッドゾーン生成回路１２から出力される電荷（Ｄｅａｄ Ｚｏｎｅ Ｃｒｅａｔｏｒ ｏｕｔｐｕｔ）である。図１１に示すように、この例は、ｄｔ＝０．５ｎｓとなっており、位相差が０．５ｎｓ以内である場合には、デッドゾーン生成回路１２の出力（電荷）は、０．０となっている。 FIG. 11 shows an example of the input / output relationship of the dead zone generation circuit. In FIG. 11, the horizontal axis is a phase difference, and the vertical axis is a charge (Dead Zone Creator output) output from the dead zone generation circuit 12. As shown in FIG. 11, in this example, when dt = 0.5 ns and the phase difference is within 0.5 ns, the output (charge) of the dead zone generation circuit 12 is 0.0. It has become.
チャージポンプ１３は、位相差パルス信号ＵＰdzと、ＤＯＷＮdzに応じた電流パルスＩcp2を出力する。図１２には、チャージポンプ１３の回路構成が示されている。図１２に示すように、チャージポンプ１３は、２つの電流ミラー６０を備えている。ＶＢＰ、ＶＢＮは、一定の電源電圧である。 The charge pump 13 outputs a phase difference pulse signal UP dz and a current pulse I cp2 corresponding to DOWN dz . FIG. 12 shows a circuit configuration of the charge pump 13. As shown in FIG. 12, the charge pump 13 includes two current mirrors 60. VBP and VBN are constant power supply voltages.
チャージポンプ１３では、位相差パルス信号ＵＰdzが入力されると、Ａの方向に電流パルスＩcp2が出力され、位相差パルス信号ＤＯＷＮdzが入力されると、Ｂの方向に電流パルスＩcp2が出力される。 In the charge pump 13, when the phase difference pulse signal UP dz is input, the current pulses I cp2 in the direction of A is output, the phase difference pulse signal DOWN dz is inputted, a current pulse I cp2 in the direction of B Is output.
図１に戻り、ループフィルタ１５は、容量Ｃ１、Ｃ２及び抵抗Ｒ１などから構成される。ループフィルタ１５は、チャージポンプ１３から出力された電流パルスＩcp2を入力し、電流パルスＩcp2に基づいて、電圧制御発振器１０を制御する制御電圧Ｖcを生成して出力する。電流パルスＩcp2を制御信号Ｉcp2とも呼ぶ。 Returning to FIG. 1, the loop filter 15 includes capacitors C1 and C2, a resistor R1, and the like. The loop filter 15 receives the current pulse I cp2 output from the charge pump 13, and generates and outputs a control voltage Vc for controlling the voltage controlled oscillator 10 based on the current pulse I cp2 . The current pulse I cp2 is also called a control signal I cp2 .
電流制御発振器１０は、制御電圧Ｖｃに応じた周波数の出力パルス信号Ｖoutを出力する。出力パルス信号Ｖouの周波数tは、基準パルス信号Ｖinの周波数のＮ倍となっている。この出力パルス信号Ｖoutは、ディバイダ１４に入力される。 The current control oscillator 10 outputs an output pulse signal Vout having a frequency corresponding to the control voltage Vc. Frequency t of the output pulse signal V ou has become N times the frequency of the reference pulse signal V in. The output pulse signal V out is input to the divider 14.
ディバイダ１４は、出力パルス信号Ｖoutの周波数を１／Ｎした信号を、帰還パルス信号Ｄｉｖとして出力する。 The divider 14 outputs a signal obtained by reducing the frequency of the output pulse signal Vout by 1 / N as the feedback pulse signal Div.
周波数同期ループ１は、上述のような構成により、基準パルス信号Ｒｅｆに対応する出力パルス信号Ｖoutに対応する期間パルス信号Ｄｉｖの周波数及び位相が、基準パルス信号Ｒｅｆの周波数及び位相に同期するように、電圧制御発振器１０を制御する。 The frequency locked loop 1 is configured so that the frequency and phase of the period pulse signal Div corresponding to the output pulse signal Vout corresponding to the reference pulse signal Ref are synchronized with the frequency and phase of the reference pulse signal Ref by the configuration as described above. Then, the voltage controlled oscillator 10 is controlled.
次に、コアループ２の構成について説明する。 Next, the configuration of the core loop 2 will be described.
図１に戻り、コアループ２は、上述の電圧制御発振器１０、ループフィルタ１５に加え、サブサンプリング位相比較器２０と、パルサ２１と、チャージポンプ２２とを備える。 Returning to FIG. 1, the core loop 2 includes a sub-sampling phase comparator 20, a pulser 21, and a charge pump 22 in addition to the voltage-controlled oscillator 10 and the loop filter 15 described above.
図１３には、サブサンプリング位相比較器２０の回路構成が示されている。図１３に示すように、サブサンプリング位相比較器２０は、電圧制御発振器１０からの帰還パルス信号として、ＶＣＯＰ、ＶＣＯＮを入力する。ＶＣＯＰは、出力パルス信号ｆOUTと同じ信号であり、ＶＣＯＮは、その反転信号である。 FIG. 13 shows a circuit configuration of the sub-sampling phase comparator 20. As shown in FIG. 13, the subsampling phase comparator 20 receives VCOP and VCON as feedback pulse signals from the voltage controlled oscillator 10. VCOP is the same signal as the output pulse signal f OUT, and VCON is an inverted signal thereof.
サブサンプリング位相比較器２０は、基準パルス信号Ｒｅｆと電圧制御発振器１０からの帰還パルス信号（ＶＣＯＰ、ＶＣＯＮ）との間の位相差を、サンプリング電圧Ｖｓａｍ（ＶｓａｍＰ、ＶｓａｍＮ）に変換する。すなわち、サンプリング電圧ＶｓａｍＰは、基準パルス信号Ｒｅｆよりも帰還パルス信号ＶＣＯＰが遅れているときの位相差であり、サンプリング電圧ＶｓａｍＮは、基準パルス信号Ｒｅｆよりも帰還パルス信号ＶＣＯＰ進んでいるときの位相差である。 The sub-sampling phase comparator 20 converts the phase difference between the reference pulse signal Ref and the feedback pulse signal (VCOP, VCON) from the voltage controlled oscillator 10 into a sampling voltage Vsam (VsamP, VsamN). That is, the sampling voltage VsamP is a phase difference when the feedback pulse signal VCOP is behind the reference pulse signal Ref, and the sampling voltage VsamN is a phase difference when the feedback pulse signal VCOP is advanced from the reference pulse signal Ref. It is.
サブサンプリング位相比較器２０の２つの容量は、基準パルス信号Ｒｅｆが高いときに、電圧制御発振器１０からの帰還信号ＶＣＯＰ、ＶＣＯＮによってチャージされる。サブサンプリング位相比較器２０は、基準信号Ｒｅｆの立ち下がりエッジで出力ＶｓａｍＰ、ＶｓａｍＮを発生させる。 The two capacitors of the sub-sampling phase comparator 20 are charged by feedback signals VCOP and VCON from the voltage controlled oscillator 10 when the reference pulse signal Ref is high. The sub-sampling phase comparator 20 generates outputs VsamP and VsamN at the falling edge of the reference signal Ref.
図１４（Ａ）、図１４（Ｂ）には、サブサンプリング位相比較器２０の出力パルス信号ＶｓａｍＰ、ＶｓａｍＮ及び基準パルス信号Ｒｅｆのタイミングチャートが示されている。図１４（Ａ）に示すように、基準パルス信号Ｒｅｆがハイレベルのときには、出力パルス信号ＶｓａｍＰ、ＶｓａｍＮは振動するが、基準パルス信号Ｒｅｆがローレベルのときには、出力パルス信号ＶｓａｍＰ、ＶｓａｍＮは一定レベルとなる。このレベルは、基準パルス信号Ｒｅｆと、帰還パルス信号ＶＣＯＰ、ＶＣＯＮとの位相差を表している。 14A and 14B show timing charts of the output pulse signals VsamP and VsamN of the sub-sampling phase comparator 20 and the reference pulse signal Ref. As shown in FIG. 14A, when the reference pulse signal Ref is at a high level, the output pulse signals VsamP and VsamN oscillate, but when the reference pulse signal Ref is at a low level, the output pulse signals VsamP and VsamN are at a constant level. It becomes. This level represents the phase difference between the reference pulse signal Ref and the feedback pulse signals VCOP and VCON.
図１５には、パルサ２１の回路構成が示されている。図１５に示すように、パルサ２１は、遅延回路、ＡＮＤゲート及びインバータ回路等を備える。遅延回路による遅延時間はＶｔｕｎｅによって制御され得る。この制御により、パルサ２１は、パルス信号ｐｕｌ及びその反転信号ｐｕｌＲを発生させる。パルス信号ｐｕｌは、基準パルス信号Ｒｅｆがローレベルである期間内でハイレベルとなる信号である。 FIG. 15 shows a circuit configuration of the pulsar 21. As shown in FIG. 15, the pulser 21 includes a delay circuit, an AND gate, an inverter circuit, and the like. The delay time by the delay circuit can be controlled by Vtune. By this control, the pulser 21 generates the pulse signal pul and its inverted signal pulR. The pulse signal pul is a signal that is at a high level within a period in which the reference pulse signal Ref is at a low level.
図１６には、チャージポンプ２２の回路構成が示されている。図１６に示すように、チャージポンプ２２は、電圧を電流に変換する差動対７０と、電流をループフィルタ１５に流すカスコード電流ミラー７１とを備える。差動対７０は、ＶｓａｍＰ、ＶｓａｍＮを入力とする。電流ミラー７１は、パルス信号ｐｕｌがハイレベルであるときだけ、ＶｓａｍＰとＶｓａｍＮとの間の電圧差に応じた電流パルスＩcp1を出力する。チャージポンプ２２の電流パルスＩcp1は、ＶｓａｍＰとＶｓａｍＮとの間の電圧差によって変化する。電流パルスＩcp1の全体量は、Ｖｂｉａｓによって制御される。電流パルスＩcp1を以下では、制御信号Ｉcp1とも呼ぶ。 FIG. 16 shows a circuit configuration of the charge pump 22. As shown in FIG. 16, the charge pump 22 includes a differential pair 70 that converts a voltage into a current, and a cascode current mirror 71 that passes a current through the loop filter 15. The differential pair 70 receives VsamP and VsamN as inputs. The current mirror 71 outputs a current pulse I cp1 corresponding to the voltage difference between VsamP and VsamN only when the pulse signal pul is at a high level. The current pulse I cp1 of the charge pump 22 varies depending on the voltage difference between VsamP and VsamN. The total amount of current pulse I cp1 is controlled by Vbias. Hereinafter, the current pulse I cp1 is also referred to as a control signal I cp1 .
このように、コアループ２では、サブサンプリング位相比較器２０の出力が、基準パルス信号Ｒｅｆと、帰還パルス信号ＶＣＯＰ、ＶＣＯＮとの位相差を表しているときだけ、パルサ２１が、チャージポンプ２２をアクティブとして、電流パルスＩcp1を出力する。これにより、コアループ２による電圧制御発振器１０の制御が可能となる。 Thus, in the core loop 2, the pulser 21 activates the charge pump 22 only when the output of the sub-sampling phase comparator 20 represents the phase difference between the reference pulse signal Ref and the feedback pulse signals VCOP and VCON. Current pulse I cp1 is output. As a result, the voltage controlled oscillator 10 can be controlled by the core loop 2.
図１に戻り、ループフィルタ１５は、チャージポンプ２２から出力された電流パルスＩcp1を入力し、電流パルスＩcp1に応じた制御電圧Ｖｃを出力する。 Returning to FIG. 1, the loop filter 15 receives the current pulse I cp1 output from the charge pump 22, and outputs a control voltage Vc corresponding to the current pulse I cp1 .
電流制御発振器１０は、制御電圧Ｖｃに応じた周波数の出力パルス信号Ｖoutを出力する。この出力パルス信号Ｖoutは、ディバイダ１４に入力される。 The current control oscillator 10 outputs an output pulse signal Vout having a frequency corresponding to the control voltage Vc. The output pulse signal V out is input to the divider 14.
次に、ＰＬＬ回路１００の動作について説明する。 Next, the operation of the PLL circuit 100 will be described.
まず、基準パルス信号Ｒｅｆと、出力パルス信号Ｖoutとの間の周波数が同期していない状態では、図１７に示すように、周波数同期ループ１及びコアループ２が両方動作し、出力パルス信号Ｖoutの周波数及び位相を基準パルス信号Ｒｅｆに同期させる。 First, in a state where the frequency between the reference pulse signal Ref and the output pulse signal Vout is not synchronized, as shown in FIG. 17, both the frequency locked loop 1 and the core loop 2 operate, and the output pulse signal Vout Are synchronized with the reference pulse signal Ref.
帰還パルス信号Ｄｉｖと基準パルス信号Ｒｅｆとの位相差が０．５ｎｓ以内になると、デッドゾーン生成回路１２から出力される位相差パルス信号は０となり、電流パルスＩcp2は、０となる。その後は、図１８に示すように、コアループ２によって電流制御発振器１０が制御される。 When the phase difference between the feedback pulse signal Div and the reference pulse signal Ref is within 0.5 ns, the phase difference pulse signal output from the dead zone generation circuit 12 becomes 0, and the current pulse I cp2 becomes 0. Thereafter, as shown in FIG. 18, the current control oscillator 10 is controlled by the core loop 2.
図１９（Ａ）には、コアループ２における制御信号Ｉcp1の変化の一例が示されている。また、図１９（Ｂ）には、周波数同期ループ１における制御信号Ｉcp2の変化の一例が示されている。さらに、図１９（Ｃ）には、制御電圧Ｖｃの変化の一例が示されている。図１９（Ａ）に示すように、ＰＬＬ回路１００の動作中、コアループ２は、常に制御信号Ｉcp1を出力しているが、図１９（Ｂ）に示すように、周波数同期ループ１が制御信号Ｉcp2を出力するのは、図１９（Ｃ）に示すように制御電圧Ｖｃが収束するまでの初期の段階となる。 FIG. 19A shows an example of a change in the control signal I cp1 in the core loop 2. FIG. 19B shows an example of a change in the control signal I cp2 in the frequency locked loop 1. Further, FIG. 19C shows an example of a change in the control voltage Vc. As shown in FIG. 19A, during the operation of the PLL circuit 100, the core loop 2 always outputs the control signal I cp1 . However, as shown in FIG. The output of I cp2 is an initial stage until the control voltage Vc converges as shown in FIG.
以上詳細に説明したように、本実施形態によれば、ディバイダ１４が設けられた周波数同期ループ１を構成するデッドゾーン生成回路１２によってチャージポンプ１３に出力する位相差パルス信号を０にするデッドゾーンの幅を自由に設定することができる。これにより、電圧制御発振器１０を制御するループを周波数同期ループからコアループ２に切り替えるタイミングを、制御ループの特性に適したものとすることができるので、より高精度な発振制御が可能となる。 As described in detail above, according to the present embodiment, the dead zone in which the phase difference pulse signal output to the charge pump 13 by the dead zone generation circuit 12 constituting the frequency locked loop 1 provided with the divider 14 is set to zero. The width of can be set freely. Thereby, the timing for switching the loop for controlling the voltage controlled oscillator 10 from the frequency locked loop to the core loop 2 can be made suitable for the characteristics of the control loop, so that more accurate oscillation control can be performed.
より具体的には、デッドゾーン生成回路１２のデッドゾーンの幅を、基準パルス信号の周期に関わらず、設定できるので、リングＶＣＯのようなチューニングゲインの高いＶＣＯを用いた場合にも有効的に位相雑音を低減することができる。 More specifically, since the dead zone width of the dead zone generation circuit 12 can be set regardless of the period of the reference pulse signal, it is effective even when a VCO having a high tuning gain such as a ring VCO is used. Phase noise can be reduced.
また、本実施形態によれば、実質的に、分周器のない制御ループ（コアループ２）で、電圧制御発振器１０を制御させるようになるので、位相雑音を低減することができる。 In addition, according to the present embodiment, the voltage controlled oscillator 10 is substantially controlled by a control loop (core loop 2) having no frequency divider, so that phase noise can be reduced.
また、本実施形態によれば、電圧制御発振器１０としてリング型のＶＣＯを採用しているので、位相雑音を低減しながらも、装置を小型化し、かつ消費電力を低減することができる。 In addition, according to the present embodiment, since the ring-type VCO is adopted as the voltage controlled oscillator 10, the apparatus can be downsized and the power consumption can be reduced while reducing the phase noise.
本実施形態に係るＰＬＬ回路１００と、従来のＰＬＬ回路（リング型ＶＣＯ）との比較結果を、以下の表にまとめる。比較対象としては、以下のものが採用された。
A.Sai et al.,”A 570fsrms Integrated-Jitter Ring VCO-Based 1.21GHz PLL with Hybrid Loop”, ISSCC, pp.98-100, 2011
ここで、性能指標として、次式で示されるＦＯＭ（Figure Of Merit）を導入した。
A.Sai et al., “A 570fsrms Integrated-Jitter Ring VCO-Based 1.21GHz PLL with Hybrid Loop”, ISSCC, pp.98-100, 2011
Here, as a performance index, FOM (Figure Of Merit) represented by the following equation was introduced.
上記表１に示すように、本実施形態に係るＰＬＬ回路１００により、帯域内位相雑音が−１１９．１ｄＢｃ／Ｈｚ、ＲＭＳジッタが０．７３ｐｓ、消費電力が２０．４ｍＷ、ＦＯＭが−２２９．７ｄＢ、チップ面積が２．７４ｍｍ2という数値性能が達成された。ＲＭＳジッタ０．７３ｐｓは、リング型ＶＣＯを用いた場合には、格段に低いジッタとなっている。ループ帯域の制御パラメータを変更するなどしてフィルタを最適化すれば、帯域内位相雑音、ＲＭＳジッタはさらに改善することが可能であることが予想される。 As shown in Table 1 above, the PLL circuit 100 according to the present embodiment enables in-band phase noise of −119.1 dBc / Hz, RMS jitter of 0.73 ps, power consumption of 20.4 mW, and FOM of −229.7 dB. Numerical performance of a chip area of 2.74 mm 2 was achieved. The RMS jitter of 0.73 ps is much lower when the ring type VCO is used. It is expected that in-band phase noise and RMS jitter can be further improved by optimizing the filter by changing the control parameter of the loop band.
ＰＬＬ回路１００及び各構成要素の回路構成は、上記実施形態のものには限られない。例えば、チャージポンプ１３、サブサンプリング位相比較器２０、パルサ２１、チャージポンプ２２、ループフィルタ１５などは、電流制御発振器１０は、他の回路構成を有するものであってもよい。 The circuit configuration of the PLL circuit 100 and each component is not limited to that of the above embodiment. For example, in the charge pump 13, the sub-sampling phase comparator 20, the pulser 21, the charge pump 22, the loop filter 15, and the like, the current control oscillator 10 may have other circuit configurations.
本発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。 The present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining the present invention, and does not limit the scope of the present invention. That is, the scope of the present invention is shown not by the embodiments but by the claims. Various modifications within the scope of the claims and within the scope of the equivalent invention are considered to be within the scope of the present invention.
本発明は、通信機器やデジタル機器に用いられるＰＬＬ回路に好適である。 The present invention is suitable for a PLL circuit used for communication equipment and digital equipment.
１ 周波数同期ループ
２ コアループ
５ インバータ回路
１０ 電圧制御発振器
１１ 位相周波数比較器
１２ デッドゾーン生成回路
１３ チャージポンプ
１４ 分周器（ディバイダ）
１５ ループフィルタ
２０ サブサンプリング位相比較器
２１ パルサ
２２ チャージポンプ
３１、３２ Ｄフリップフロップ
３３ 論理積回路
４０〜４５ インバータ回路
４６、４７ 遅延回路
４８、４９ インバータ回路
５０、５１ 論理積回路
６０ 電流ミラー
７０ 差動対
７１ 電流ミラー
１００ 位相同期ループ（ＰＬＬ）回路
DESCRIPTION OF SYMBOLS 1 Frequency lock loop 2 Core loop 5 Inverter circuit 10 Voltage control oscillator 11 Phase frequency comparator 12 Dead zone generation circuit 13 Charge pump 14 Divider
15 Loop filter 20 Subsampling phase comparator 21 Pulser 22 Charge pump 31, 32 D flip-flop 33 AND circuit 40-45 Inverter circuit 46, 47 Delay circuit 48, 49 Inverter circuit 50, 51 AND circuit 60 Current mirror 70 Difference Moving pair 71 Current mirror 100 Phase-locked loop (PLL) circuit
Claims (4)
前記第１の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第１の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路と、
前記第１の制御ループに設けられ、前記比較回路から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を前記位相差パルス信号として出力するデッドゾーン生成回路と、
前記第１の制御ループに前記第２の制御ループから独立して設けられ、前記デッドゾーン生成回路から出力された信号に応じた電流パルスを生成するチャージポンプと、
前記チャージポンプで生成された電流パルスに基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、
を備える位相同期ループ回路。 A first control loop for controlling the voltage controlled oscillator based on a phase difference between the first feedback pulse signal from the voltage controlled oscillator via the frequency divider and the reference pulse signal, and the voltage not via the frequency divider. A phase locked loop circuit comprising: a second control loop for controlling the voltage controlled oscillator based on a phase difference between a second feedback pulse signal from a controlled oscillator and the reference pulse signal;
A comparison circuit that is provided in the first control loop and outputs a phase difference pulse signal that becomes a high level between the rising edge of the reference pulse signal and the rising edge of the first feedback pulse signal;
The phase difference pulse signal output from the comparison circuit, provided in the first control loop, is delayed for a predetermined time, and the phase difference pulse signal, the reference pulse signal, and the first feedback pulse signal are delayed. A dead zone generating circuit that outputs a signal corresponding to the logical product of the inverted signal of the slower rising edge as the phase difference pulse signal;
A charge pump that is provided in the first control loop independently of the second control loop , and generates a current pulse according to a signal output from the dead zone generation circuit;
A loop filter for generating a control voltage for controlling the voltage controlled oscillator based on a current pulse generated by the charge pump;
A phase-locked loop circuit comprising:
前記比較回路から出力された位相差パルス信号を所定時間遅延させる遅延回路と、
前記遅延回路で遅延した位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える、
ことを特徴とする請求項１に記載の位相同期ループ回路。 The dead zone generation circuit includes:
A delay circuit for delaying the phase difference pulse signal output from the comparison circuit by a predetermined time;
A signal indicating a logical product of the phase difference pulse signal delayed by the delay circuit and the inverted signal of the later rising edge of the reference pulse signal and the first feedback pulse signal is output as the phase difference pulse signal. AND circuit to
Comprising
The phase-locked loop circuit according to claim 1.
ことを特徴とする請求項１又は２に記載の位相同期ループ回路。 The voltage controlled oscillator is a ring type;
The phase-locked loop circuit according to claim 1 or 2,
前記第１の制御ループに設けられ、前記位相差パルス信号を所定時間遅延させる遅延回路と、
前記位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうち立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備えるデッドゾーン生成回路。 A first control loop for controlling the voltage controlled oscillator based on a phase difference between the first feedback pulse signal from the voltage controlled oscillator via the frequency divider and the reference pulse signal, and the voltage not via the frequency divider. A second control loop for controlling the voltage controlled oscillator based on a phase difference between a second feedback pulse signal from the controlled oscillator and the reference pulse signal; and the reference pulse signal provided in the first control loop. And a comparison circuit that outputs a phase difference pulse signal that is at a high level between the rising edge of the first feedback pulse signal and the rising edge of the first feedback pulse signal , the reference pulse signal and the first feedback A dead zone generating circuit for setting the phase difference to 0 when the phase difference from the pulse signal is within a predetermined range;
Provided in the first control loop, a delay circuit for a pre-Symbol position phase difference pulse signal is delayed by a predetermined time,
A logical product circuit that outputs a signal indicating a logical product of the phase difference pulse signal and the inverted signal of the later rising edge of the reference pulse signal and the first feedback pulse signal as the phase difference pulse signal;
A dead zone generating circuit.
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