JP5954191B2 - Power circuit - Google Patents
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Description
本発明は、低消費電力モードおよび通常動作モードを備えた電源回路に関する。 The present invention relates to a power supply circuit having a low power consumption mode and a normal operation mode.
電源回路は、起動直後などにロジック回路等の動作が不安定とならないようにパワーオンリセット回路(以下、POR回路)を付加しているものがある。POR回路は、電源回路の出力電圧が安定する前に対象回路にリセット信号を出力し、電源電圧が安定した後にリセット信号を解除する。 Some power supply circuits are provided with a power-on reset circuit (hereinafter, POR circuit) so that the operation of the logic circuit or the like does not become unstable immediately after startup. The POR circuit outputs a reset signal to the target circuit before the output voltage of the power supply circuit is stabilized, and cancels the reset signal after the power supply voltage is stabilized.
他方、電源回路は、ロジック回路等を常時動作させると電力消費が大きいため、低消費電力モードを設け、必要なときにロジック回路を動作させると共に、不要なときには当該回路の一部の供給電力を断電するように構成している(例えば特許文献1参照)。 On the other hand, the power supply circuit consumes a large amount of power when a logic circuit or the like is constantly operated. Therefore, a low power consumption mode is provided to operate the logic circuit when necessary and to supply a part of the power supplied to the circuit when not necessary. The power is cut off (see, for example, Patent Document 1).
例えば、特許文献1記載の技術によれば、RAMの供給電源を常時供給しており、この内部のCPUに供給する電源を遮断している。しかしながら、特許文献1記載の回路構成では、BGR回路に常時通電しているため暗電流が大きくなってしまい、低消費電力化の観点では改善度が低い。
For example, according to the technique described in
また、外付けキャパシタなど大容量のキャパシタが付加されていると、外部電源回路は放電に時間がかかる。例えば回路構成上においてBGR回路の出力電圧が外部電源回路の電圧出力より先に低下してしまうと、このBGR回路を基準電圧としたPOR回路が正常に動作しない虞がある。すると、メイン電源回路の出力電圧が、対象回路の動作保証下限電圧より低下したときに誤動作してしまう。 Further, if a large-capacity capacitor such as an external capacitor is added, the external power supply circuit takes time to discharge. For example, if the output voltage of the BGR circuit drops before the voltage output of the external power supply circuit in the circuit configuration, the POR circuit using the BGR circuit as a reference voltage may not operate normally. Then, malfunction occurs when the output voltage of the main power supply circuit falls below the operation guarantee lower limit voltage of the target circuit.
本発明の目的は、低消費電力モードにおける更なる低消費電力化を図りながら、低消費電力モード移行時又は通常動作モード移行時において対象回路の誤動作を防止できるようにしたパワーオンリセット機能付き電源回路を提供することにある。 An object of the present invention is to provide a power supply with a power-on reset function capable of preventing a malfunction of a target circuit when shifting to a low power consumption mode or when shifting to a normal operation mode while further reducing power consumption in the low power consumption mode. It is to provide a circuit.
請求項1記載の発明によれば、低消費電力モードではメイン電源回路および基準電圧生成回路は動作を停止する。ここで、ウェイクアップイベントが受け付けられると、起動指示回路は基準電圧生成回路の動作を有効化する。すると、基準電圧生成回路は出力電圧を徐々に上昇させ、その出力電圧が、低消費電力モードの初期値から基準電圧の通常動作時における所定電圧に達した後、起動指示回路はメイン電源回路を起動する。 According to the first aspect of the present invention, the main power supply circuit and the reference voltage generation circuit stop operating in the low power consumption mode. Here, when a wake-up event is received, the activation instruction circuit validates the operation of the reference voltage generation circuit. Then, the reference voltage generation circuit gradually increases the output voltage, and after the output voltage reaches the predetermined voltage in the normal operation of the reference voltage from the initial value in the low power consumption mode, the start instruction circuit switches the main power supply circuit. to start.
パワーオンリセット回路は、基準電圧生成回路の生成電圧およびメイン電源回路の出力電圧に応じて生成される電圧の高低に応じてパワーオンリセット信号を生成し対象回路に出力するため、基準電圧生成回路の生成電圧が所定電圧に達した後にメイン電源回路が起動されると、このメイン電源回路の出力電圧が通常のメイン電源電圧に近づくまでパワーオンリセット信号が対象回路に出力されることになる。 The power-on reset circuit generates a power-on reset signal according to the generated voltage of the reference voltage generation circuit and the output voltage of the main power supply circuit and outputs it to the target circuit. When the main power supply circuit is activated after the generated voltage reaches the predetermined voltage, a power-on reset signal is output to the target circuit until the output voltage of the main power supply circuit approaches the normal main power supply voltage.
これにより、対象回路が動作不定となる間、パワーオンリセット信号が与えられることになり、当該対象回路の誤動作を防止できる。また、低消費電力モードにおいてメイン電源回路および基準電圧生成回路の動作を停止しているため、低消費電力化を図ることができる。 As a result, a power-on reset signal is given while the target circuit becomes unstable, and malfunction of the target circuit can be prevented. In addition, since the operations of the main power supply circuit and the reference voltage generation circuit are stopped in the low power consumption mode, the power consumption can be reduced.
また、請求項4記載の発明によれば、通常動作モードにおいてメイン電源回路は基準電圧生成回路の基準電圧に応じて生成されるメイン電源電圧を対象回路に供給している。ここで、通常動作モードから低消費電力モードに移行されると、停止指示回路は、メイン電源回路の動作を停止させる。パワーオンリセット回路は基準電圧生成回路の生成電圧およびメイン電源回路の出力電圧に応じて生成される電圧の高低に応じてパワーオンリセット信号を生成し対象回路に出力するため、メイン電源回路の出力電圧がメイン電源電圧から初期値に近づいたときにパワーオンリセット信号が対象回路に出力されることになる。
According to the invention described in
この後、代替リセット回路は、パワーオンリセット回路が動作不定となる電圧に達する前、または、当該電圧にマージンを加味した電圧に達する前にリセット信号をパワーオンリセット回路の代わりに対象回路に出力する。これにより、パワーオンリセット回路が動作不定になったとしても、代替リセット回路が対象回路にリセット信号を出力しているため、対象回路をリセットし続けることができる。そして、代替リセット回路が対象回路にリセット信号を出力するタイミングにおいて停止指示回路は基準電圧生成回路の動作を停止させる。すなわち、パワーオンリセット回路が動作不定となったとしても、リセット信号は対象回路に出力され続けることになる。これにより、対象回路の誤動作を防止できる。また、低消費電力モードにおいてメイン電源回路および基準電圧生成回路の動作を停止しているため、低消費電力化を図ることができる。 After this, the alternative reset circuit outputs a reset signal to the target circuit instead of the power-on reset circuit before it reaches a voltage at which the power-on reset circuit becomes unstable or before reaching a voltage with a margin added to the voltage. To do. As a result, even if the operation of the power-on reset circuit becomes unstable, the alternative reset circuit outputs a reset signal to the target circuit, so that the target circuit can be continuously reset. Then, the stop instruction circuit stops the operation of the reference voltage generation circuit at the timing when the alternative reset circuit outputs a reset signal to the target circuit. That is, even if the power-on reset circuit becomes unstable, the reset signal continues to be output to the target circuit. As a result, malfunction of the target circuit can be prevented. In addition, since the operations of the main power supply circuit and the reference voltage generation circuit are stopped in the low power consumption mode, the power consumption can be reduced.
また、請求項10記載の発明によれば、基準電圧生成回路は、通常動作モードにおいてメイン電源回路の出力電圧が低下したとき、代替リセット回路がリセット信号を出力しない間、通常時の基準電圧を出力し続ける。このため、メイン電源回路の出力電圧が低下したときであっても、リセット信号は対象回路に正常出力され対象回路はリセットされ続ける。 According to the tenth aspect of the present invention, when the output voltage of the main power supply circuit decreases in the normal operation mode, the reference voltage generation circuit sets the normal reference voltage while the alternative reset circuit does not output the reset signal. Continue to output. For this reason, even when the output voltage of the main power supply circuit decreases, the reset signal is normally output to the target circuit, and the target circuit continues to be reset.
以下では幾つかの実施形態を説明する。各実施形態間における構成要素が同一又は類似部分については同一又は類似符号を付して説明を必要に応じて省略し、各実施形態の特徴部分を中心に説明する。 Several embodiments are described below. Components that are the same or similar in the embodiments are denoted by the same or similar reference numerals, description thereof is omitted as necessary, and description will be made focusing on the characteristic portions of the embodiments.
(第1実施形態)
以下、車両用モータの制御ロジック回路に電源供給するための電源回路に適用した本発明の第1実施形態について図1〜図10を参照しながら説明する。
(First embodiment)
Hereinafter, a first embodiment of the present invention applied to a power supply circuit for supplying power to a control logic circuit of a vehicle motor will be described with reference to FIGS.
本実施形態が対象とする車両用のECU(Electronic Control Unit)1は半導体集積回路装置Aを搭載するもので、この半導体集積回路装置Aは指令信号を出力するマイコンチップ2と、電源回路および各種回路を内蔵した制御用チップ3とを内蔵している。
An ECU (Electronic Control Unit) 1 for a vehicle targeted by this embodiment is equipped with a semiconductor integrated circuit device A. The semiconductor integrated circuit device A includes a
マイコンチップ2はMCU(Micro Controller Unit)4を主体として備える。またマイコンチップ2内には、レギュレータ回路、基準電圧生成回路、レベルシフト回路、パワーオンリセット回路(何れも図示せず)、I/O5などが構成される。マイコンチップ2はスタンバイ信号を指令信号として制御用チップ3に送信すると、制御用チップ3はその電力消費モードを通常動作モードから低消費電力モードとする。この詳細は後述する。
The
制御用チップ3内には、モータ制御用の制御ロジック回路6が構成され、その他、常時電源回路7、例えば直流5V出力のレギュレータ回路(メイン電源回路相当)8、基準電圧生成回路9、パワーオンリセット回路(以下、POR回路)10、Vtパワーオンリセット回路(以下、VtPOR回路)11、ラッチ回路12など、電源制御系の回路が構成されている。
In the
常時電源回路7は、バッテリ電源+Bについて逆流防止ダイオードD1を通じ端子IBを通じて電源IGINとして入力し、この電源IGINに応じてスタンバイ電源電圧CVCC_STBを生成し、低消費電力モードでも通常動作モードでも動作する回路(例えば、ラッチ回路12、スタンバイパワーオンリセット回路13、各種ゲート回路G1〜G7、等)にスタンバイ電源電圧CVCC_STBを供給する。
The constant
レギュレータ回路8は、バッテリ電源+BについてダイオードD1を通じて入力し、通常例えば直流5Vのメイン電源電圧CVCCを生成するもので、基準電圧生成回路9により生成される基準電圧V1に応じて通常動作モードにおいて動作する回路(例えば、マイコンチップ2内の回路4及び5、制御ロジック回路(対象回路相当)6、POR回路10、VtPOR回路11など)に電圧安定性の高いメイン電源電圧CVCCを供給する。
The
図2にレギュレータ回路8の具体例を示すように、レギュレータ回路8は、電流源14、オペアンプ15、抵抗R1〜R3、NMOSトランジスタMn1、および、PMOSトランジスタMp1を図示形態に接続した安定化電源回路であり、電源IGINを入力し基準電圧生成回路9の基準電圧V1の変化に応じてメイン電源電圧CVCCを変動出力する。
As shown in a specific example of the
また、レギュレータ回路8は、電源IGINの電源供給経路にNMOSトランジスタMn1を接続して構成され、NMOSトランジスタMn1のゲートにウェイクアップ/スタンバイ信号WKUP/STBBを入力することにより、メイン電源電圧CVCCの出力のオン/オフ(有効/無効)を切換可能になっている。すなわち、ウェイクアップ信号WKUPがNMOSトランジスタMn1のゲートに与えられると、NMOSトランジスタMn1がオンし、オペアンプ15の電源が電流源14を通じて供給される。
The
スタンバイ信号STBBがNMOSトランジスタMn1のゲートに与えられると、NMOSトランジスタMn1がオフし、オペアンプ15に対する電流源14による電源供給経路が断たれることになり、PMOSトランジスタMp1がオフし、メイン電源電圧CVCCの出力を停止する。
When the standby signal STBB is applied to the gate of the NMOS transistor Mn1, the NMOS transistor Mn1 is turned off, the power supply path by the
図3に具体例を示す基準電圧生成回路9は、電源IGINを入力して基準電圧V1を出力する回路であり、所謂バンドギャップ基準電圧回路を主として構成される。この基準電圧生成回路9は、定電流発生回路16と、定電圧発生回路17と、基準電圧発生回路18とを組み合わせて構成される。
A reference
定電流発生回路16は、例えば抵抗R4〜R7、PNPトランジスタTp1〜Tp4、NPNトランジスタTn1〜Tn2、NMOSトランジスタMn2、を図示形態で組み合わせて構成され、NPNトランジスタTn2のベースエミッタ電圧を基準とした電流源19を初段に構成すると共に、その後段にカレントミラー回路20を接続して所定電流を出力する。
The constant
電流源19は、抵抗R4、トランジスタTp1,Tn1,Tn2,抵抗R5、及びトランジスタMn2を備えて構成される。カレントミラー回路20は、入力側にトランジスタTp1を接続すると共に、出力側にトランジスタTp3およびTp4を接続して構成される。
The
定電流発生回路16は、初段の電流源19による電流の生成をオンオフスイッチングするNMOSトランジスタMn2を電源IGINの供給経路に接続して構成され、NMOSトランジスタMn2のゲートにウェイクアップ/スタンバイ信号WKUP/STBBを入力することにより、定電流出力のオン/オフ(有効/無効)を切換可能になっている。定電流発生回路16は、カレントミラー回路20の出力電流を定電圧発生回路17及び基準電圧発生回路18に出力する。
The constant
定電圧発生回路17は、例えばNPNトランジスタTn3,Tn4と、例えばツェナー電圧Vz=5VのツェナーダイオードDzとを組み合わせて構成されている。この定電圧発生回路17は、定電流発生回路16の定電流を入力しツェナーダイオードDzに応じた定電圧を生成し、基準電圧発生回路18に出力する。なお、定電流発生回路16がウェイクアップ/スタンバイ信号WKUP/STBBの印加に応じて動作のオン/オフが切換えられると、定電圧発生回路17による定電圧出力のオン/オフも同時に切換えられる。
The constant
基準電圧発生回路18は、NPN,PNPトランジスタTn5〜Tn6,Tp5〜Tp8を組み合わせた複数のカレントミラー回路21,22と、オペアンプ23,抵抗R8〜R10,NPNトランジスタTn7〜Tn9,並びにNMOSトランジスタMn3を図示接続したバンドギャップ基準電圧回路24とを備える。
The reference
定電圧発生回路17の出力ノードNoとグランドとの間には、トランジスタTn9と抵抗R8とダイオード接続されたNPNトランジスタTn7とが接続されている。そして、オペアンプ23の非反転入力端子には抵抗R8とトランジスタTn7のコレクタとの共通接続ノードが接続されている。基準電圧V1の出力ノードNV1はトランジスタTn9のエミッタと抵抗R8との共通接続点に設定されている。
A transistor Tn9, a resistor R8, and a diode-connected NPN transistor Tn7 are connected between the output node No of the constant
また、この出力ノードNV1とグランドとの間には抵抗R9とトランジスタTn8のコレクタエミッタ間と抵抗R10とが直列接続されている。そして、オペアンプ23の反転入力端子には抵抗R9とトランジスタTn8のコレクタとの共通接続ノードが接続されている。このバンドギャップ基準電圧回路24は、オペアンプ23の出力にNMOSトランジスタMn3のゲートを接続して構成され、このNMOSトランジスタMn3の出力をトランジスタTn9にフィードバックし、出力ノードNV1から基準電圧V1を安定化出力する。
A resistor R9, a collector-emitter of the transistor Tn8, and a resistor R10 are connected in series between the output node NV1 and the ground. The inverting input terminal of the
このバンドギャップ基準電圧回路24の出力側には、このNMOSトランジスタMn3の出力電流をミラーするNMOSトランジスタMn4が接続されている。また、このNMOSトランジスタMn4のドレインソース間にはコンデンサC1が接続されている。
An NMOS transistor Mn4 that mirrors the output current of the NMOS transistor Mn3 is connected to the output side of the bandgap
図1に示すPOR回路10は、主に低消費電力モードから通常動作モードに起動する間、通常動作モードから低消費電力モードに移行する間の一部、に制御ロジック回路6の動作不定を防ぐため、パワーオンリセット信号PORB(ロウアクティブ)を制御ロジック回路6に出力する。
The
図4にPOR回路10の具体例を示すように、POR回路10は、電流源25、コンパレータ26、分圧抵抗R11及びR12を組み合わせて構成され、基準電圧生成回路9により生成される基準電圧V1をコンパレータ26の反転入力端子に入力すると共に、メイン電源電圧CVCCの分圧抵抗R11及びR12による分圧電圧を非反転入力端子に入力し、当該電圧の比較結果を出力する。したがって、メイン電源電圧CVCCが基準電圧V1の所定比に対応したPOR電圧VPORより低下すると、パワーオンリセット信号PORBをANDゲートG7(図1参照)を通じて制御ロジック回路6に出力する。
As shown in a specific example of the
また、VtPOR回路11は、主にPOR回路10が動作不定となる電源電圧で動作中に、リセット信号を代わりに制御ロジック回路6に出力することで当該制御ロジック回路6の動作不定を防ぐために設けられている。このVtPOR回路11はリセット信号POR2B(ロウアクティブ)についてANDゲートG7を通じて制御ロジック回路6に出力可能になっている。
Also, the
図5〜図7にVtPOR回路11の具体例について符号11a〜11cをそれぞれ付して示す。図5に示すVtPOR回路11aは、メイン電源電圧CVCCの出力ノードNaとグランドとの間に抵抗R13とダイオード接続されたNMOSトランジスタMn5とが接続されており、これらの抵抗R13とNMOSトランジスタMn5のドレインとの共通接続ノードにPMOSトランジスタMp2のゲートが接続されている。また、メイン電源電圧CVCCの出力ノードNaとグランドとの間には、PMOSトランジスタMp2のソースドレイン間と抵抗R14とが直列接続されており、この共通接続ノードの信号をリセット信号POR2Bとして出力する。
5 to 7 show specific examples of the
すなわち、レギュレータ回路8がメイン電源電圧CVCCを5V程度で通常供給している間、NMOSトランジスタMn5はオンし、電流が抵抗R13に流れるため、PMOSトランジスタMp2のゲートソース間電圧も閾値電圧Vtpを超えることになり、当該PMOSトランジスタはオンする。そして、VtPOR回路11は、メイン電源電圧CVCCと同程度の電圧レベルを出力する。すなわち、レギュレータ回路8がメイン電源電圧CVCCを5V程度のレベルで出力していれば、「H」レベルと見做せる電圧を出力できる。
That is, while the
レギュレータ回路8の出力電圧が低下すると、当該出力電圧がトランジスタMn5の閾値電圧Vtn以上であるときにはNMOSトランジスタMn5はオンするものの、抵抗R13の通電電流が少なくなる。このため、PMOSトランジスタMp2のゲートソース間電圧が低下するが、この電圧がPMOSトランジスタMp2の閾値電圧Vtp未満になると当該PMOSトランジスタMp2はオフする。PMOSトランジスタMp2がオフすると、当該PMOSトランジスタMp2のドレインソース間電流が極小になるため、ほぼ0V(「L」レベル)を出力する。
When the output voltage of the
したがって、図5に示すVtPOR回路11aは、レギュレータ回路8の出力電圧がPMOSトランジスタMp2の閾値電圧VtpとNMOSトランジスタMn5の閾値電圧Vtnとを加算した加算電圧Vtp+Vtn未満となったときに「L」レベルを出力する。
Therefore, the
図6に示すVtPOR回路11bは、メイン電源電圧CVCCの出力ノードNaとグランドとの間に、PMOSトランジスタMp3のソースドレイン間、抵抗R15、NMOSトランジスタMn6のドレインソース間が直列接続されており、PMOSトランジスタMp3のゲートドレイン間が互いに共通接続されている。
In the
また、NMOSトランジスタMn6のゲートはレギュレータ回路8の出力電圧の出力ノードNaに接続されている。2つのPMOSトランジスタMp3及びMp4のゲートは共通接続されており、出力ノードNaとグランドとの間にはPMOSトランジスタMp4のソースドレイン間と抵抗R16とが直列接続されている。PMOSトランジスタMp3及びMp4はカレントミラー回路M1を構成し、PMOSトランジスタMp4と抵抗R16との共通接続ノードの電圧をリセット信号POR2Bとして出力する。
The gate of the NMOS transistor Mn6 is connected to the output node Na of the output voltage of the
すなわち、レギュレータ回路8がメイン電源電圧CVCCを通常5V程度で出力するときには、NMOSトランジスタMn6、PMOSトランジスタMp3は共にオンし、これらの通電経路に接続される抵抗R15の通電電流をミラーした電流を抵抗R16に流すことができる。すると、抵抗R16の端子電圧は上昇し、メイン電源電圧CVCCと同程度の電圧レベルを出力する。すなわち、レギュレータ回路8がメイン電源電圧CVCCを通常5V出力すれば、VtPOR回路11bは「H」レベルと見做せる電圧を出力することになる。
That is, when the
すなわち、このVtPOR回路11bは、レギュレータ回路8の出力電圧が低下し、閾値電圧Vtn,Vtpのうち何れか高い方の閾値電圧より低下すると、最終出力のPMOSトランジスタMp4がオフすることで、ほぼ0V(「L」レベル)を出力する。
That is, in the
例えば、NMOSトランジスタMn6の閾値電圧Vtnが0.8[V]、PMOSトランジスタMp3,Mp4の閾値電圧Vtpが1.5[V]であったときに、レギュレータ回路8の出力電圧が1.5[V]以上であれば、VtPOR回路11bは、レギュレータ回路8の出力電圧と同等レベルの電圧を出力するが、レギュレータ回路8の出力電圧が1.5V未満になるとPMOSトランジスタMp3がオフするため、VtPOR回路11bの出力は「L」レベルになる。
For example, when the threshold voltage Vtn of the NMOS transistor Mn6 is 0.8 [V] and the threshold voltage Vtp of the PMOS transistors Mp3 and Mp4 is 1.5 [V], the output voltage of the
逆に、NMOSトランジスタMn6の閾値電圧Vtnが1.5[V]、PMOSトランジスタMp4の閾値電圧Vtpが0.8[V]であったときに、レギュレータ回路8の出力電圧が1.5[V]より低下すると、NMOSトランジスタMn6がオフするため、VtPOR回路11bはほぼ0[V](「L」レベル)を出力する。
Conversely, when the threshold voltage Vtn of the NMOS transistor Mn6 is 1.5 [V] and the threshold voltage Vtp of the PMOS transistor Mp4 is 0.8 [V], the output voltage of the
図7に示すVtPOR回路11cは、レギュレータ回路8の出力ノードNaとグランドとの間に3以上の複数の分圧抵抗R17〜R19が直列接続されている。また、出力ノードNaとグランドとの間には、PMOSトランジスタMp5のソースドレイン間、ダイオード接続されたPMOSトランジスタMp6、抵抗R20、NMOSトランジスタMn7のドレインソース間、が接続されている。
In the
また、2つのPMOSトランジスタMp5及びMp6の共通接続ノードNbとグランドとの間には、PMOSトランジスタMp7のソースドレイン間及び抵抗R21が直列接続されている。そして、VtPOR回路11cは、これらのトランジスタMp7と抵抗R21との共通接続ノードの電圧をリセット信号POR2Bとして出力する。PMOSトランジスタMp6及びMp7はカレントミラー回路M2を構成する。
Further, between the common connection node Nb of the two PMOS transistors Mp5 and Mp6 and the ground, the source and drain of the PMOS transistor Mp7 and the resistor R21 are connected in series. The
これらの分圧抵抗R17〜R19の高圧側の分圧ノードNa1は、NMOSトランジスタMn7のゲートに接続され、分圧抵抗R17〜R19の低圧側の分圧ノードNa2はPMOSトランジスタMp5のゲートに接続されている。 The voltage dividing node Na1 on the high voltage side of these voltage dividing resistors R17 to R19 is connected to the gate of the NMOS transistor Mn7, and the voltage dividing node Na2 on the low voltage side of the voltage dividing resistors R17 to R19 is connected to the gate of the PMOS transistor Mp5. ing.
したがって、分圧抵抗R17〜R19の分圧比に応じたマージンを見込んで、それぞれ、PMOSトランジスタMp5およびNMOSトランジスタMn7の閾値電圧(αVtp,βVtn:但しα>1、β>1)を設定でき、レギュレータ回路8の出力電圧がこれらの閾値電圧の何れか高い電圧よりも低くなったときに、ほぼ0V(「L」レベル)となるリセット信号POR2Bを出力する回路となっている。図1に示すVtPOR回路11は、これらの図5〜図7に示すVtPOR回路11a〜11cのうち何れの回路を適用しても良い。
Therefore, it is possible to set the threshold voltages (αVtp, βVtn: where α> 1, β> 1) of the PMOS transistor Mp5 and the NMOS transistor Mn7 in consideration of the margin according to the voltage dividing ratio of the voltage dividing resistors R17 to R19, respectively. When the output voltage of the
さて、図1に示すように、制御ロジック回路6は、例えばモータ制御機能が内部に構成されているが、レギュレータ回路8から通常5Vのメイン電源電圧CVCCが供給されることにより動作する。この制御ロジック回路6は、リセット端子RSNを備えており、マイコンチップ2のMCU4、POR回路10、VtPOR回路11からそれぞれリセット信号RSTB,PORB,POR2BについてANDゲートG7を通じて入力する。なお、マイコンチップ2のリセット出力は抵抗R22によりプルダウンされている。
As shown in FIG. 1, the
本実施形態では電源供給系の回路に特徴を備えるため、制御ロジック回路6の内部詳細説明は省略するが、マイコンチップ2のスタンバイエントリー信号STB_ENTを入力すると、Dフリップフロップ(レジスタ)27、レベルシフト回路28を通じて出力する。
In this embodiment, since the circuit of the power supply system is characterized, detailed internal description of the
ECU1は、ダイオードD1を通じてバッテリ電圧+Bを端子IBを通じて入力する。また、ECU1の入力端子IN1はダイオードD2およびD1並びに抵抗R23を通じてバッテリ電圧+Bにプルアップされており、他のECU(図示せず)から入力端子IN1を通じてバッテリレベルで動作するウェイクアップ信号WKUPBをロウアクティブで受信することに応じて、制御用チップ3はその電力消費モードを低消費電力モードから通常動作モードに起動する。
The
制御ロジック回路6が出力するスタンバイエントリー信号STB_ENTは、各種ゲート回路(遅延ゲート含む)G6を通じてラッチ回路12に入力される。ラッチ回路12は、スタンバイエントリー信号STB_ENTが与えられると、スタンバイ信号STBB(ロウアクティブ)をQ端子から出力する。
The standby entry signal STB_ENT output from the
また、ラッチ回路12はリセット端子RSTを備えている。リセット端子RSTには、外部のECUからウェイクアップ信号WKUPB、スタンバイパワーオンリセット回路13のパワーオンリセット信号VtPORSTB、各種の異常信号(例えば過電圧検出信号)が各種ゲート(遅延ゲート含む)G3〜G5を通じて入力されるようになっている。
The
外部のECUからウェイクアップ信号WKUPBをバッテリ電圧レベルで入力すると、レベルシフト回路29を通じて動作電圧レベルを調整し、ANDゲートG4及びG5を通じてラッチ回路12のリセット端子RSTに与えられる。すると、ラッチ回路12はウェイクアップ信号WKUP(ハイアクティブ)をQ端子から出力する。
When the wake-up signal WKUPB is input from the external ECU at the battery voltage level, the operating voltage level is adjusted through the
ラッチ回路12のQ出力は、ORゲートG2を通じて基準電圧生成回路9のウェイクアップ/スタンバイ端子WKUP/STBに与えられている。またラッチ回路12のQ出力はANDゲートG1を通じてレギュレータ回路8のウェイクアップ/スタンバイ端子WKUP/STBに与えられている。
The Q output of the
基準電圧生成回路9の出力側のNMOSトランジスタMn4のドレイン出力およびコンデンサC1の端子電圧出力は、抵抗R24によりスタンバイ電源電圧CVCC_STBにプルアップされた状態でANDゲートG1の否定入力に与えられる。
The drain output of the NMOS transistor Mn4 on the output side of the reference
これにより、半導体集積回路装置Aが低消費電力モードから通常動作モードに移行する起動時において、基準電圧生成回路9の出力電圧V1が通常動作時における予め定められた所定電圧V1oに上昇するまで、レギュレータ回路8に与えられるウェイクアップ信号WKUPをANDゲート(有効化回路:デジタルゲート回路)G1により遮断している。この詳細な作用は後述する。
Thereby, at the time of start-up when the semiconductor integrated circuit device A shifts from the low power consumption mode to the normal operation mode, the output voltage V1 of the reference
他方、VtPOR回路11の出力POR2Bは、NMOSトランジスタMn8のゲートに印加され、このトランジスタMn8のドレイン出力は抵抗R25によりスタンバイ電源電圧CVCC_STBにプルアップされた状態でORゲートG2の否定入力に与えられている。
On the other hand, the output POR2B of the
これにより、半導体集積回路装置Aが通常動作モードから低消費電力モードに移行するときに、レギュレータ回路8の出力電圧が、VtPOR回路11のVtパワーオンリセット(VtPOR)電圧に達するまで、基準電圧生成回路9に与えられるスタンバイ信号STBをORゲートG2(無効化回路:デジタルゲート回路)により遮断する。ここで、VtPOR電圧は、POR回路10が通常動作可能となるレギュレータ回路8の出力電圧の下限電圧又はそのマージンを加味(加算)した電圧であり、前述したVtPOR回路11a〜11cに回路例を示したように、トランジスタの1又は2の閾値電圧程度の電圧に設定される。この詳細な作用は後述する。
Thus, when the semiconductor integrated circuit device A shifts from the normal operation mode to the low power consumption mode, the reference voltage is generated until the output voltage of the
VtPOR回路11の出力POR2Bは、ANDゲートG7を通じて制御ロジック回路6に与えられているが、これは、レギュレータ回路8の出力電圧がPOR回路10の動作不定となる電源電圧に低下する前に、POR回路10の代わりにVtPOR回路11がリセット信号POR2Bを制御ロジック回路6に出力するためである。
The output POR2B of the
前述構成の作用について説明する。まず、通常動作モードの動作状態を説明する。常時電源回路7は、モードの状態(通常動作モード、低消費電力モード)に関わらず、ラッチ回路12、スタンバイパワーオンリセット回路13、各種ゲートG1〜G7にスタンバイ電源電圧CVCC_STBを与える。
The operation of the above configuration will be described. First, the operation state in the normal operation mode will be described. The constant
通常動作モードでは、ラッチ回路12は「L」レベルをQ出力するため、ANDゲートG1及びORゲートG2の入力には「H」レベルが与えられる。この出力の「H」レベルはORゲートG2を通じて基準電圧生成回路9のウェイクアップ/スタンバイ端子WKUP/STBに与えられる。このため、図3に示す基準電圧生成回路9内のNMOSトランジスタMn2はオンし、定電流発生回路16、定電圧発生回路17、基準電圧発生回路18は共に通常動作し、基準電圧V1を出力する。
In the normal operation mode, since the
このとき、基準電圧発生回路18内のオペアンプ23は出力NMOSトランジスタMn3をドライブするため、このNMOSトランジスタMn3のドレイン出力電流に比例した電流がNMOSトランジスタMn4のドレインソースに流れる。すると、プルアップされているコンデンサC1の端子に蓄積された電荷が放電される。
At this time, since the
コンデンサC1が放電すると、ANDゲートG1の否定入力は「L」レベルになり、ANDゲートG1は、ラッチ回路12のQ出力の「H」レベルをウェイクアップ信号WKUPとして、レギュレータ回路8のウェイクアップ/スタンバイ端子WKUP/STBに通過する。レギュレータ回路8は起動を開始し、レギュレータ回路8は基準電圧生成回路9の出力電圧V1に応じた電圧を出力する。通常動作モードでは、レギュレータ回路8は、通常、マイコンチップ2、制御ロジック回路6、POR回路10及びVtPOR回路11にメイン電源電圧CVCC(=5V)を出力する。
When the capacitor C1 is discharged, the negative input of the AND gate G1 becomes “L” level, and the AND gate G1 uses the “H” level of the Q output of the
図4に示すPOR回路10は、レギュレータ回路8の出力電圧(メイン電源電圧CVCC)を分圧抵抗に応じて分圧した電圧をPOR電圧VPORとし、このPOR電圧VPORを基準電圧生成回路9の出力電圧V1と比較した結果を出力する。また、VtPOR回路11は、前述したように各種MOSトランジスタを使用した回路の所定電圧(例えばトランジスタの閾値電圧の1倍又は2倍、若しくはマージンを見込んだ電圧(Vtn+Vtp、MAX(Vtn,Vtp)、MAX(αVtn,βVtp)))と比較した結果を出力する。
In the
<通常動作モードから低消費電力モードに移行>
図8の左欄を参照しながら通常動作モードから低消費電力モードに移行するときの動作について説明する。
<Transition from normal operation mode to low power consumption mode>
The operation when shifting from the normal operation mode to the low power consumption mode will be described with reference to the left column of FIG.
マイコンチップ2のMCU4がスタンバイエントリー信号STB_ENTを出力すると、制御ロジック回路6のDFF27がスタンバイエントリーSTB_ENTを「H」レベルに立ち上げる。制御ロジック回路6はレベルシフト回路28によりレベルシフトし、ANDゲートG6を通じてスタンバイエントリー信号STB_ENTをラッチ回路12に出力する。すると、ラッチ回路12はスタンバイ信号STBB(ロウアクティブ)をレギュレータ回路8の前段のANDゲートG1、基準電圧生成回路9の前段のORゲートG2に出力する。
When the
すると、レギュレータ回路8のウェイクアップ/スタンバイ端子WKUP/STBにはスタンバイ信号STBBが与えられ、レギュレータ回路8のNMOSトランジスタMn1がオフし、レギュレータ回路8はメイン電源電圧CVCCの出力を停止する。制御用チップ3の外部には、電源電圧安定用のコンデンサC2が外付けされているため、レギュレータ回路8が出力をオフしてもコンデンサC2の蓄積電荷が完全に放電されるまで、レギュレータ回路8の出力電圧は徐々に低下する(図8の(1)のタイミング以降参照)。
Then, the standby signal STBB is applied to the wakeup / standby terminal WKUP / STB of the
POR回路10は、基準電圧生成回路9の出力電圧V1とレギュレータ回路6の出力電圧の比例電圧とを比較し、この結果に応じてパワーオンリセット信号PORBを出力する。すなわち、レギュレータ回路8の出力電圧がPOR電圧VPORを下回ると、POR回路10がパワーオンリセット信号PORBを出力する(図8の(2)のタイミング参照)。
The
他方、ラッチ回路12がスタンバイ信号STBBを図8の(1)のタイミングにおいて基準電圧生成回路9の前段のORゲートG2に出力したとしても、VtPOR回路11を通じてORゲートG2の否定入力に与えられる「L」レベルの影響により、スタンバイ信号STBBは無効化され、基準電圧生成回路9は出力を電圧V1に保持する。
On the other hand, even if the
すなわち、この間、基準電圧生成回路9の出力電圧V1は安定出力されているため、POR回路10は正常に動作し、パワーオンリセット信号PORBが正常出力されることになる。これにより制御ロジック回路6が確実にリセットされる。レギュレータ回路8の出力電圧は低下し続けるが、VtPOR回路11がリセット信号POR2B(ロウアクティブ)を出力するまでこの状態が継続する(図8の(3)期間参照)。
That is, since the output voltage V1 of the reference
レギュレータ回路8の出力電圧がVtPOR電圧VtPORに達すると、VtPOR回路11がリセット信号POR2BについてANDゲートG7を通じて制御ロジック回路6に出力する。これにより、たとえこの後POR回路10が不定動作したとしてもこの影響が制御ロジック回路6に及ぼされることがなくなり、制御ロジック回路6は正常にリセットされ続ける。
When the output voltage of the
VtPOR回路11が出力する「L」レベルの信号は、NMOSトランジスタMn8のゲートにも同時に与えられる。するとNMOSトランジスタMn8はオフする。NMOSトランジスタMn8がオフすると、NMOSトランジスタMn8のドレインがプルアップされているため、ORゲートG2の否定入力には「H」レベルが入力され、事前にORゲートG2に与えられていたスタンバイ信号STBBが有効化される。これにより、スタンバイ信号STBBが基準電圧生成回路9のウェイクアップ/スタンバイ端子WKUP/STBに入力される。スタンバイ信号STBBが基準電圧生成回路9に与えられると、基準電圧生成回路9は出力電圧V1を0[V]にする(図8の(4)期間参照)。
The “L” level signal output from the
このとき、基準電圧生成回路9内のオペアンプ23が出力NMOSトランジスタMn3の駆動を徐々に停止し、オペアンプ23の出力が反転すると、NMOSトランジスタMn3もオフする。このオペアンプ23の出力ENOはレギュレータ回路8の動作指示信号となる。このとき同時にNMOSトランジスタMn4がオフする。コンデンサC1には、電流がプルアップ抵抗R24を通じて供給されるようになり、ANDゲートG1の否定入力には「H」レベルが与えられる。すると、ANDゲートG1の出力が無効化される。
At this time, the
なお、ANDゲートG1の出力が無効化されたとしても、レギュレータ回路8のウェイクアップ/スタンバイ端子WKUP/STBには「L」レベルが与え続けられるため、レギュレータ回路8は起動を開始することなく低下し続け該出力電圧を0[V]にする。スタンバイ移行時には、ORゲートG2とANDゲートG1は停止指示回路30を構成する。
Even if the output of the AND gate G1 is invalidated, the “L” level is continuously applied to the wakeup / standby terminal WKUP / STB of the
<低消費電力モード→通常動作モードへの復帰>
図8の右欄を参照しながら、低消費電力モードから通常動作モードに復帰するときの動作について説明する。
低消費電力モードに移行すると、マイコンチップ2、制御ロジック回路6、POR回路10、VtPOR回路11には、レギュレータ回路8からメイン電源電圧CVCCが供給されなくなる。しかし、常時電源回路7はスタンバイ電源電圧CVCC_STBを各種ゲート回路G1〜G7やラッチ回路12に供給し続けている。
<Return from low power consumption mode to normal operation mode>
The operation when returning from the low power consumption mode to the normal operation mode will be described with reference to the right column of FIG.
When shifting to the low power consumption mode, the main power supply voltage CVCC is no longer supplied from the
この後、外部のECUがウェイクアップイベントとしてウェイクアップ信号WKUPB(ロウアクティブ)を出力する(図8の(5)のタイミング参照)。このウェイクアップ信号WKUPBがECU1のラッチ回路12に受付けられると、ラッチ回路12は、Q出力としてウェイクアップ信号WKUP(「H」:ハイアクティブ)をレギュレータ回路8の前段のANDゲートG1、基準電圧生成回路9の前段のORゲートG2に出力する。
Thereafter, the external ECU outputs a wakeup signal WKUPB (low active) as a wakeup event (see timing (5) in FIG. 8). When the wake-up signal WKUPB is received by the
すると、基準電圧生成回路9のウェイクアップ/スタンバイ端子WKUP/STBにはウェイクアップ信号WKUPが与えられることになり、基準電圧生成回路9内のNMOSトランジスタMn2がオンする。すると、基準電圧生成回路9は標準的な基準電圧V1を出力するようになるが、これに伴い、基準電圧発生回路18のオペアンプ23がNMOSトランジスタMn3をドライブするため、NMOSトランジスタMn4のドレインソース間に通電されコンデンサC1の蓄積電荷が徐々に放電される。
Then, the wakeup signal WKUP is given to the wakeup / standby terminal WKUP / STB of the reference
基準電圧生成回路9の出力電圧が所定電圧V1oに達すると、コンデンサC1の出力は電圧V1の上昇に応じて低下し0[V](「L」レベル)になる(図8のコンデンサC1の端子電圧ENO1参照)。
When the output voltage of the reference
ANDゲートG1の否定入力には「L」レベルが与えられるため、ANDゲートG1はウェイクアップ信号WKUPを有効化し、レギュレータ回路8のウェイクアップ/スタンバイ端子WKUP/STBに「H」レベルを与える。すると、レギュレータ回路8は起動を開始することになり、レギュレータ回路8は出力電圧を上昇させる。
Since the “L” level is given to the negative input of the AND gate G1, the AND gate G1 activates the wakeup signal WKUP and gives the “H” level to the wakeup / standby terminal WKUP / STB of the
このとき、外付けコンデンサC2の充電に時間を要するため、レギュレータ回路8の出力電圧は徐々に上昇する。レギュレータ回路8の起動タイミングにおいて、VtPOR回路11は制御ロジック回路6にリセット信号POR2Bを与え続けているため、制御ロジック回路6はリセットされ続けている。また、POR回路10は、レギュレータ回路8の出力電圧が当該POR回路10の動作保証の下限電圧を超える電圧に達すると不定動作する虞がなくなる。このとき、POR回路10は基準電圧生成回路9から電圧V1をコンパレータ26の反転入力端子に入力するため、ANDゲートG7を通じて「L」レベルをリセット信号PORBとして制御ロジック回路6に与えるようになる。
At this time, since it takes time to charge the external capacitor C2, the output voltage of the
レギュレータ回路8の出力電圧が上昇してもPOR回路10はパワーオンリセット信号PORBを制御ロジック回路6に出力し続けるため、制御ロジック回路6はリセットされ続ける(図8の(6)期間参照)。
Even if the output voltage of the
この後も、レギュレータ回路8の出力電圧は上昇し続けるがPOR電圧VPORに達すると、POR回路10はパワーオンリセット信号PORBの出力を停止し、制御ロジック回路6のリセット端子RSNに対するリセット入力が解除される。これに伴い、制御ロジック回路6は起動する。起動時において、ORゲートG2とANDゲートG1は起動指示回路30を構成する。
Thereafter, the output voltage of the
図9及び図10は比較例となる回路構成とその動作を示している。図9に示す類似構成要素には前述と類似する符号を付しているが、この回路構成の場合、ラッチ回路12が出力するウェイクアップ/スタンバイ信号WKUP/STBBが、レギュレータ回路8、基準電圧生成回路9のウェイクアップ/スタンバイ端子WKUP/STBに直接与えられているため、当該レギュレータ回路8及び基準電圧生成回路9は同時に起動してしまう。
9 and 10 show a circuit configuration and its operation as a comparative example. The similar constituent elements shown in FIG. 9 are given the same reference numerals as described above. In this circuit configuration, the wakeup / standby signal WKUP / STBB output from the
レギュレータ回路8は、基準電圧生成回路9の電圧V1に応じて電源電圧を出力するため、図10にタイミングチャートを示すように、基準電圧生成回路9の出力電圧V1とレギュレータ回路8の出力電圧の関係によっては、POR回路10が正常にパワーオンリセット信号PORBを通常のロウアクティブ信号として安定的に出力せず、制御ロジック回路8が正常にリセットされず不安定な動作状態となる懸念を生じる(図10の(7)期間参照)。
Since the
本実施形態によれば、低消費電力モードから通常動作モードに移行するときには、ウェイクアップ信号WKUPBが受付けられると、ラッチ回路12がウェイクアップ信号WKUPをハイアクティブで出力し、基準電圧生成回路9の動作が有効化される。そして、基準電圧生成回路9が基準電圧V1を生成し、基準電圧生成回路9の出力電圧が低消費電力モードにおける初期値(0V)から基準電圧V1の通常動作時における予め定められた所定電圧(規定電圧)V1oに達した後にレギュレータ回路8にウェイクアップ信号WKUPを入力させ、レギュレータ回路8の起動を開始している。
According to the present embodiment, when shifting from the low power consumption mode to the normal operation mode, when the wakeup signal WKUPB is received, the
すると、レギュレータ回路8が起動し、その出力電圧がPOR電圧VPORに上昇するまでの間、POR回路10は制御ロジック回路6のリセット端子RSNにリセット信号PORBを出力し続け、制御ロジック回路6は正常にリセットされる。これにより、制御ロジック回路6の誤動作を防止できる。そして、レギュレータ回路8が、VPOR電圧VPOR以上のメイン電源電圧CVCCを通常出力すると、制御ロジック回路6は通常動作できる。
Then, until the
また、デジタルゲート回路としてのANDゲートG1は、基準電圧生成回路9の出力電圧が所定電圧V1oに達するまで、レギュレータ回路8に送信されるウェイクアップ信号WKUPを遮断している。これにより、デジタルゲート回路を用いてシーケンス動作させることができ確実にリセットできる。
The AND gate G1 as a digital gate circuit blocks the wakeup signal WKUP transmitted to the
また、本実施形態によれば、通常動作モードから低消費電力モードに移行するときには、制御用チップ3はスタンバイエントリー信号STB_ENTをマイコンチップ2から受信しスタンバイモード(低消費電力モード)に移行する。ラッチ回路12がスタンバイ信号STBBをロウアクティブで出力すると、まずレギュレータ回路8の動作が無効化されレギュレータ回路8の出力電圧を低下させる。
Further, according to the present embodiment, when shifting from the normal operation mode to the low power consumption mode, the
レギュレータ回路8の出力電圧がPOR電圧VPOR未満になると、POR回路10はパワーオンリセット信号PORBを出力し、制御ロジック回路6はリセット端子RSNにリセット信号として受付ける。これにより、制御ロジック回路6は正常にリセットされる。
When the output voltage of the
この後、レギュレータ回路8の出力電圧がVtPOR電圧VtPORに達すると、VtPOR回路11は、ANDゲートG7を通じて制御ロジック回路6のリセット端子RSNにリセット信号POR2Bを出力する。これは、レギュレータ回路8の出力電圧が低下しPOR回路10が動作不定となったとしても制御ロジック回路6を正常にリセットし続けるためである。
Thereafter, when the output voltage of the
VtPOR回路11がリセット信号POR2Bを出力すると、ORゲートG2がスタンバイ信号STBBを有効化し基準電圧生成回路9の動作を停止させる。低消費電力モードでは、レギュレータ回路8及び基準電圧生成回路9の動作を停止させているため低消費電力化を図ることができる。さらに、低消費電力モードでは、制御ロジック回路6、マイコンチップ2にも断電されるため、さらに低消費電力化を図ることができる。
When the
また、デジタルゲート回路としてのORゲートG2は、VtPOR回路11がリセット信号POR2Bを出力するまで、基準電圧生成回路9に送信されるスタンバイ信号STBBを遮断する。これにより、デジタルゲート回路を用いてシーケンス動作させることができ、レギュレータ回路8の出力電圧が低下するまでリセット信号を制御ロジック回路6に確実に与え続けることができる。
The OR gate G2 as a digital gate circuit blocks the standby signal STBB transmitted to the reference
図5に示すVtPOR回路11aは、VtPOR電圧として、PMOSトランジスタMp2の閾値電圧VtpとNMOSトランジスタMn5の閾値電圧Vtnとを加算した加算電圧Vtp+Vtnを採用している。また、図6に示すVtPOR回路11bは、VtPOR電圧として、PMOSトランジスタMp4の閾値電圧VtpとNMOSトランジスタMn6の閾値電圧Vtnの何れか高い電圧を採用している。また、図7に示すVtPOR回路11cは、VtPOR電圧として、αVtp又はβVtnの何れか高い電圧を採用している。これにより、POR回路10の構成に合わせてVtPOR電圧を適宜選定でき、柔軟に対応できる。
The
(第2実施形態)
図11は、第2実施形態を示すもので、前述実施形態と異なるところは、基準電圧生成回路9とレギュレータ回路8との間に遅延回路31を設けて、起動指示回路および停止指示回路を構成したところにある。
(Second Embodiment)
FIG. 11 shows the second embodiment. The difference from the previous embodiment is that a delay circuit 31 is provided between the reference
本実施形態では、図1のANDゲートG1、NMOSトランジスタMn4、コンデンサC1、プルアップ抵抗R24に代えて、図11に示すように基準電圧生成回路9の出力電圧V1について遅延回路31を介してレギュレータ回路8に与えている。
In this embodiment, instead of the AND gate G1, the NMOS transistor Mn4, the capacitor C1, and the pull-up resistor R24 shown in FIG. 1, the output voltage V1 of the reference
すなわち、このような構成においても、基準電圧生成回路9の出力電圧V1はレギュレータ回路8より先に起動することになるため、レギュレータ回路8は出力電圧を遅延出力でき、前述実施形態とほぼ同様の作用効果が得られる。
遅延回路31は、CR遅延回路などのアナログ回路により構成しても良いし、タイマなどのデジタル回路により構成しても良い。
That is, even in such a configuration, since the output voltage V1 of the reference
The delay circuit 31 may be configured by an analog circuit such as a CR delay circuit, or may be configured by a digital circuit such as a timer.
(第3実施形態)
図12〜図15は、第3実施形態の説明を示す。この第3実施形態では瞬間断電(瞬断)時の動作を説明する。
図12は、図9に示した回路を適用したとき、レギュレータ回路8の出力電圧がVPOR電圧VPOR付近まで低下したときの動作をタイミングチャートにより示している。図9に示した回路を適用したときには、レギュレータ回路8の出力電圧が低下し始めると基準電圧生成回路9の出力電圧が直ぐに低下してしまう。このため、レギュレータ回路8の出力電圧はPOR電圧VPOR未満まで低下し続ける。
(Third embodiment)
12-15 shows description of 3rd Embodiment. In the third embodiment, the operation at the momentary power interruption (instant interruption) will be described.
FIG. 12 is a timing chart showing the operation when the output voltage of the
このとき、レギュレータ回路8の出力電圧がPOR電圧VPORを下回るときには、既に基準電圧生成回路9の出力電圧が低下しているため、POR回路10がリセット信号PORBを出力できない(図12の(8)期間参照)。これにより、制御ロジック回路6はその動作が不定になる虞がある。
At this time, when the output voltage of the
図13は、第1実施形態で説明した回路(図1)を適用したとき、レギュレータ回路8の出力電圧がVPOR電圧VPOR付近まで低下したときの動作をタイミングチャートにより示している。レギュレータ回路8の出力電圧がたとえ瞬間的に断電したとしてもVPOR電圧VPOR以上となっているときには、基準電圧生成回路9が標準的な基準電圧V1を一定出力し続ける(図13の(10)期間参照)。したがって正常な動作を維持できる。
FIG. 13 is a timing chart showing the operation when the output voltage of the
また、図14は、図9に示した回路を適用し、レギュレータ回路8の出力電圧がVPOR電圧VPOR未満のVtPOR電圧VtPOR付近まで低下したときの動作をタイミングチャートにより示している。図9に示した回路を適用したときには、レギュレータ回路8の出力電圧が低下し始めると基準電圧生成回路9の出力電圧が直ぐに低下する(図14の(11)期間参照)。
FIG. 14 is a timing chart showing an operation when the circuit shown in FIG. 9 is applied and the output voltage of the
レギュレータ回路8の出力電圧がPOR電圧VPORを下回るときには、基準電圧生成回路9の出力電圧が既に低下しているため、POR回路10の出力電圧は徐々に下がり続けることになり、POR回路10がパワーオンリセット信号PORB(「L」レベル)を出力しない(図14の(12)期間参照)。これにより、制御ロジック回路6は動作が不定となる虞がある。
When the output voltage of the
なお、レギュレータ回路8の出力電圧がVtPOR電圧VtPOR付近まで低下したとき、基準電圧生成回路9が起動していないため、レギュレータ回路8の出力電圧はVtPOR電圧VtPOR未満まで低下し続ける。その後、電源復帰したときにはPOR回路10の出力電圧が反転上昇するため、POR回路10によりパワーオンリセット信号PORBが出力されず電源復帰してしまうことになる。
Note that when the output voltage of the
図15は、第1実施形態で説明した回路(図1)を適用したとき、レギュレータ回路8の出力電圧がVPOR電圧VPOR付近まで低下したときの動作をタイミングチャートにより示している。レギュレータ回路8の出力電圧が瞬間的に断電され、該出力電圧がVPOR電圧VPOR未満となるとき、POR回路10がパワーオンリセット信号PORBを出力する。すると、制御ロジック回路6のリセット端子RSNにリセット信号が与えられるため、制御ロジック回路6はこの間リセットされる(図15の(13)期間参照)。
FIG. 15 is a timing chart showing an operation when the output voltage of the
しかし、レギュレータ回路8の出力電圧がVtPOR電圧VtPOR以上となっていれば、基準電圧生成回路9は標準的な基準電圧(規定電圧)V1を一定出力し続けるため、基準電圧生成回路9は正常に動作し続ける。その後、レギュレータ回路8の出力電圧がVtPOR電圧VtPOR未満にならない状態で、ウェイクアップ信号WKUPが受付けられると、レギュレータ回路8は電源復帰する(図15の(14)参照)。
However, if the output voltage of the
レギュレータ回路8の出力電圧がVPOR電圧VPORを超えない限り、パワーオンリセット信号PORBが出力され続けることになり、この間、制御ロジック回路6を正常にリセットできる(図15の(15)参照)。
As long as the output voltage of the
すなわち、前述実施形態の構成によれば、瞬間的に電源が遮断されたとしても、レギュレータ回路8の出力電圧がVtPOR電圧VtPOR以上となっていれば、基準電圧生成回路6は通常の標準的な基準電圧V1を出力し続ける。このため、レギュレータ回路8の出力電圧がVPOR電圧VPORを下回るときに制御ロジック回路6にリセット信号を正常に与えることができる。これにより、レギュレータ回路8が電源復帰したときに、制御ロジック回路6は動作復帰でき、前述実施形態とほぼ同様の作用効果が得られる。
That is, according to the configuration of the above-described embodiment, the reference
(他の実施形態)
本発明は、前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
正電源電圧を出力するレギュレータ回路8、基準電圧生成回路9を適用した実施形態を示したが、これらのレギュレータ回路8、基準電圧生成回路9は負電源電圧を出力する回路としても良い。
(Other embodiments)
The present invention is not limited to the above-described embodiment, and can be modified or expanded as follows, for example.
Although the embodiment in which the
図面中、8はレギュレータ回路(メイン電源回路)、9は基準電圧生成回路、10はパワーオンリセット回路、11,11a〜11cはVtパワーオンリセット回路(代替リセット回路)、31は遅延回路、
G1はANDゲート(第1デジタルゲート回路)、G2はORゲート(第2デジタルゲート回路)、G1及びG2は停止指示回路及び起動指示回路、G2及び31は停止指示回路及び起動指示回路を示す。
In the drawing, 8 is a regulator circuit (main power supply circuit), 9 is a reference voltage generation circuit, 10 is a power-on reset circuit, 11, 11a to 11c are Vt power-on reset circuits (alternative reset circuits), 31 is a delay circuit,
G1 is an AND gate (first digital gate circuit), G2 is an OR gate (second digital gate circuit), G1 and G2 are a stop instruction circuit and a start instruction circuit, and G2 and 31 are a stop instruction circuit and a start instruction circuit.
Claims (10)
前記基準電圧生成回路の生成電圧に応じて生成される電源電圧を対象回路(6)に出力するメイン電源回路(8)と、
前記基準電圧生成回路の生成電圧および前記メイン電源回路の出力電圧に応じて生成される電圧の高低に応じてパワーオンリセット信号を生成し前記対象回路に出力するパワーオンリセット回路(10)と、を備え、
通常動作モードにおいて前記メイン電源回路は前記基準電圧生成回路の基準電圧に応じて生成されるメイン電源電圧を前記対象回路に供給し、低消費電力モードにおいて前記メイン電源回路および前記基準電圧生成回路の動作を停止する電源回路であって、
前記低消費電力モードにおいてウェイクアップイベントが受付けられると、前記基準電圧生成回路の動作を有効化し、当該基準電圧生成回路の出力電圧が低消費電力モードにおける初期値から基準電圧の通常動作時における所定電圧に達した後に前記メイン電源回路を起動する起動指示回路(G1及びG2、G2及び31)を備えることを特徴とする電源回路。 A reference voltage generation circuit (9) for generating a reference voltage;
A main power supply circuit (8) for outputting a power supply voltage generated according to the generated voltage of the reference voltage generating circuit to the target circuit (6);
A power-on reset circuit (10) for generating a power-on reset signal according to the level of the voltage generated according to the generated voltage of the reference voltage generating circuit and the output voltage of the main power supply circuit and outputting the signal to the target circuit; With
In the normal operation mode, the main power supply circuit supplies a main power supply voltage generated according to the reference voltage of the reference voltage generation circuit to the target circuit. In the low power consumption mode, the main power supply circuit and the reference voltage generation circuit A power supply circuit that stops operation,
When a wake-up event is received in the low power consumption mode, the operation of the reference voltage generation circuit is validated, and the output voltage of the reference voltage generation circuit is changed from an initial value in the low power consumption mode to a predetermined value during normal operation of the reference voltage. A power supply circuit comprising a start instruction circuit (G1 and G2, G2 and 31) for starting the main power supply circuit after reaching a voltage.
前記起動指示回路(G1及びG2)は、
前記メイン電源回路にウェイクアップ信号を送信することで当該メイン電源回路を起動指示する回路であり、
前記基準電圧生成回路の出力電圧が前記所定電圧に達するまで前記メイン電源回路に送信される前記ウェイクアップ信号を遮断する第1デジタルゲート回路(G1)を備えることを特徴とする電源回路。 The power supply circuit according to claim 1,
The start instruction circuit (G1 and G2)
A circuit for instructing activation of the main power supply circuit by transmitting a wake-up signal to the main power supply circuit;
A power supply circuit comprising a first digital gate circuit (G1) for cutting off the wake-up signal transmitted to the main power supply circuit until an output voltage of the reference voltage generation circuit reaches the predetermined voltage.
前記起動指示回路(G2及び31)は、
前記メイン電源回路がメイン電源電圧の生成元とする前記基準電圧生成回路の生成電圧の出力を遅延させる遅延回路(31)を備えることを特徴とする電源回路。 The power supply circuit according to claim 1,
The start instruction circuit (G2 and 31)
A power supply circuit comprising a delay circuit (31) for delaying output of a generated voltage of the reference voltage generating circuit, which is a source of the main power supply voltage.
通常動作モードから低消費電力モードに移行されるとき、前記パワーオンリセット回路(10)が動作不定となる電圧に達する前、または、当該電圧にマージンを加味した電圧に達する前にリセット信号を前記パワーオンリセット回路(10)の代わりに前記対象回路に出力する代替リセット回路(11,11a〜11c)を備え、
通常動作モードにおいて低消費電力モードに移行されると前記メイン電源回路の動作を停止させ、前記代替リセット回路がリセット信号を出力するタイミングにおいて前記基準電圧生成回路の動作を停止させる停止指示回路(G1及びG2)をさらに備えることを特徴とする電源回路。 The power supply circuit according to any one of claims 1 to 3,
When shifting from the normal operation mode to the low power consumption mode, the reset signal is output before the power-on reset circuit (10) reaches a voltage at which the operation becomes indefinite or before reaching a voltage in which a margin is added to the voltage. Substitute reset circuits (11, 11a to 11c) for outputting to the target circuit instead of the power-on reset circuit (10),
When a transition to the low power consumption mode is made in the normal operation mode, the operation of the main power supply circuit is stopped and the operation of the reference voltage generation circuit is stopped at the timing when the alternative reset circuit outputs a reset signal. And G2).
前記代替リセット回路(11,11a〜11c)は、トランジスタを備えて構成され、前記メイン電源回路の出力電圧が前記トランジスタの閾値電圧の1又は2倍の電圧未満となるときにパワーオンリセット信号を前記対象回路に出力することを特徴とする電源回路。 The power supply circuit according to claim 4, wherein
The alternative reset circuit (11, 11a to 11c) includes a transistor, and outputs a power-on reset signal when the output voltage of the main power supply circuit is less than one or twice the threshold voltage of the transistor. A power supply circuit that outputs to the target circuit.
前記停止指示回路(G1及びG2)は、前記基準電圧生成回路にスタンバイ信号を送信することで当該基準電圧生成回路を停止指示する回路であり、
前記代替リセット回路(11,11a〜11c)がリセット信号を出力するタイミングまで、前記基準電圧生成回路に送信される前記スタンバイ信号を遮断する第2デジタルゲート回路(G2)を備えることを特徴とする電源回路。 The power supply circuit according to claim 4 or 5,
The stop instruction circuit (G1 and G2) is a circuit that instructs the reference voltage generation circuit to stop by transmitting a standby signal to the reference voltage generation circuit,
A second digital gate circuit (G2) that cuts off the standby signal transmitted to the reference voltage generation circuit until a timing at which the alternative reset circuit (11, 11a to 11c) outputs a reset signal is provided. Power supply circuit.
前記代替リセット回路(11a)は、
ダイオード接続された第1NMOSトランジスタ(Mn5)と、
前記メイン電源回路の出力端子と前記第1NMOSトランジスタのドレインとの間に接続される第1抵抗(R13)と、
ゲートが前記第1抵抗および前記第1NMOSトランジスタの共通接続ノードに接続される第1PMOSトランジスタ(Mp2)と、
前記第1PMOSトランジスタのドレインソースと直列接続され、グランドにプルダウンされた第2抵抗(R14)と、を備え、
前記第1PMOSトランジスタと第2抵抗との間の共通接続ノードを判定結果の出力とすることを特徴とする電源回路。 The power supply circuit according to any one of claims 4 to 6,
The alternative reset circuit (11a)
A diode-connected first NMOS transistor (Mn5);
A first resistor (R13) connected between an output terminal of the main power supply circuit and a drain of the first NMOS transistor;
A first PMOS transistor (Mp2) having a gate connected to a common connection node of the first resistor and the first NMOS transistor;
A second resistor (R14) connected in series with the drain and source of the first PMOS transistor and pulled down to ground;
A power supply circuit, wherein a common connection node between the first PMOS transistor and the second resistor is used as an output of a determination result.
前記代替リセット回路(11b)は、
前記メイン電源回路の出力端子とグランドとの間にゲートソース間が接続される第2NMOSトランジスタ(Mn6)と、
前記第2NMOSトランジスタの通電電流を入力電流とする第1カレントミラー回路(M1)と、
前記第1カレントミラー回路の出力電流を通電する第3抵抗(R16)と、を備え、
前記第3抵抗と前記第1カレントミラー回路の共通接続点を判定結果の出力とすることを特徴とする電源回路。 The power supply circuit according to any one of claims 4 to 6,
The alternative reset circuit (11b)
A second NMOS transistor (Mn6) connected between the gate and the source between the output terminal of the main power supply circuit and the ground;
A first current mirror circuit (M1) having an energization current of the second NMOS transistor as an input current;
A third resistor (R16) for energizing the output current of the first current mirror circuit,
A power supply circuit, wherein a common connection point between the third resistor and the first current mirror circuit is used as an output of a determination result.
前記代替リセット回路(11c)は、
前記メイン電源回路の出力端子とグランドとの間に接続される2以上の電圧出力を備える分圧抵抗(R17〜R19)と、
前記分圧抵抗の第1電圧出力をゲートに入力する第3NMOSトランジスタ(Mn7)と、
前記分圧抵抗の第2電圧出力をゲートに入力する第2PMOSトランジスタ(Mp5)と、
前記第3NMOSトランジスタと前記第2PMOSトランジスタの通電電流を入力電流とする第2カレントミラー回路(M2)と、
前記第2カレントミラー回路の出力電流を通電する第4抵抗(R21)と、を備え、
前記第4抵抗と前記第2カレントミラー回路の共通接続点を判定結果の出力とすることを特徴とする電源回路。 The power supply circuit according to any one of claims 4 to 6,
The alternative reset circuit (11c)
A voltage dividing resistor (R17 to R19) having two or more voltage outputs connected between the output terminal of the main power supply circuit and the ground;
A third NMOS transistor (Mn7) for inputting the first voltage output of the voltage dividing resistor to the gate;
A second PMOS transistor (Mp5) for inputting the second voltage output of the voltage dividing resistor to the gate;
A second current mirror circuit (M2) having an energization current of the third NMOS transistor and the second PMOS transistor as an input current;
A fourth resistor (R21) for energizing the output current of the second current mirror circuit,
A power supply circuit, wherein a common connection point between the fourth resistor and the second current mirror circuit is used as an output of a determination result.
通常動作モードから低消費電力モードに移行されるとき、前記パワーオンリセット回路が動作不定となる電圧に達する前、または、当該電圧にマージンを加味した電圧に達する前にリセット信号をパワーオンリセット回路(10)の代わりに前記対象回路に出力する代替リセット回路(11,11a〜11c)を備え、
前記基準電圧生成回路は、通常動作モードにおいて前記メイン電源回路の出力電圧が低下したとき、前記代替リセット回路がリセット信号を出力しない間、通常時の基準電圧を出力し続けることを特徴とする電源回路。 The power supply circuit according to any one of claims 1 to 3,
When shifting from the normal operation mode to the low power consumption mode, the power-on reset circuit outputs a reset signal before reaching a voltage at which the power-on reset circuit becomes indefinite or before reaching a voltage with a margin added to the voltage. An alternative reset circuit (11, 11a to 11c) for outputting to the target circuit instead of (10),
When the output voltage of the main power supply circuit decreases in a normal operation mode, the reference voltage generation circuit continues to output a normal reference voltage while the alternative reset circuit does not output a reset signal. circuit.
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