JP5954112B2 - メモリ装置、演算処理装置、及びキャッシュメモリ制御方法 - Google Patents
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Description
11 命令制御部
12 命令キャッシュ
13 データキャッシュ
14 2次キャッシュ
15 主記憶装置
21 ポート
22 セレクタ
23 TLB部
24 タグ部
25 一致判定部
26 ウェイ予測部
27 予測ヒット判定部
28 パワーセーブ部
29 アボート通知部
30−1乃至30−4 キャッシュRAM
31 セレクタ
32 命令バッファ
Claims (6)
- 複数のウェイと、
前記複数のウェイへのアクセス履歴を保持するレジスタと、
アクセスリクエストと前記アクセス履歴とに応じて前記複数のウェイのうちの1つ又は複数のウェイを選択し、前記選択したウェイを動作させ且つ前記選択したウェイ以外のウェイを非動作とするウェイ制御部と
を含み、前記ウェイ制御部は、前記選択するウェイの数を前記アクセスリクエストに応じて動的に変化させることを特徴とするメモリ装置。 - 前記アクセスリクエストに応じて前記複数のウェイのうちでアクセス先に一致するヒットウェイを特定する一致判定部と、
前記アクセス履歴と前記ヒットウェイとに応じて前記選択するウェイの数を決定するモード決定部と
を更に含むことを特徴とする請求項1記載のメモリ装置。 - 前記アクセス履歴は、各ウェイが最後にアクセスされた時刻の順に前記複数のウェイを並べた場合の並び順を示す並び順情報を含み、
前記モード決定部は、前記ヒットウェイが前記並び順において時刻の新しい方から何個目のウェイであるかを特定し、前記特定された個数を前記選択するウェイの数とする
ことを特徴とする請求項2記載のメモリ装置。 - 前記1つ又は複数のウェイを選択する動作は、前記ヒットウェイを特定する動作よりも前に実行されることを特徴とする請求項2又は3記載のメモリ装置。
- 命令制御部と、
演算器と、
キャッシュメモリと
を含む演算処理装置であって、前記キャッシュメモリは、
複数のウェイと、
前記複数のウェイへのアクセス履歴を保持するレジスタと、
前記命令制御部からのアクセスリクエストと前記アクセス履歴とに応じて前記複数のウェイのうちの1つ又は複数のウェイを選択し、前記選択したウェイを動作させ且つ前記選択したウェイ以外のウェイを非動作とするウェイ制御部と
を含み、前記ウェイ制御部は、前記選択するウェイの数を前記アクセスリクエストに応じて動的に変化させることを特徴とする演算処理装置。 - 複数のウェイへの過去のアクセスの履歴をインデックス毎に示したデータから、アクセス対象インデックスに対応するアクセス履歴を取り出し、
前記アクセス履歴に基づいて前記複数のウェイのうちの1つ又は複数のウェイを選択し、
前記選択した1つ又は複数のウェイを動作状態とし且つ前記選択した1つ又は複数のウェイ以外のウェイを非動作とし、
前記動作状態の1つ又は複数のウェイから1つ又は複数のデータをそれぞれ読み出し、
前記アクセス対象インデックスに応じてタグを参照してヒットウェイを特定し、
前記読み出された1つ又は複数のデータのうち1つのデータを前記特定されたヒットウェイに応じて選択し、
前記選択するウェイの数を前記ヒットウェイに応じて変化させる
各段階を含むことを特徴とするキャッシュメモリ制御方法。
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