JP5949192B2

JP5949192B2 - 半導体装置の製造方法及び半導体装置の欠陥試験装置

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Publication number: JP5949192B2
Application number: JP2012132514A
Authority: JP
Inventors: 民秀安本
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-06-12
Filing date: 2012-06-12
Publication date: 2016-07-06
Anticipated expiration: 2032-06-12
Also published as: JP2013258220A

Description

本発明は、半導体装置の製造方法及び半導体装置の欠陥試験装置に関する。

半導体装置の製造工程では、半導体素子や配線層を形成した後、表面検査によって異物やパターンの欠落の有無を調べる。例えば、ウェハ上の異物と結晶欠陥を区別して検出したい場合には、ウェハの表面を基準として仰角が３０°〜６０°の角度をなす高角度受光系で異物と結晶欠陥の両方を検出する。さらに、仰角が３０°以下の低角度受光系で異物のみを検出する。このとき、レーザ光は、ウェハ表面に垂直に入射するか、ブリュースター角に相当する角度で斜め方向からＰ偏光のレーザ光を入射させる。

この検査方法によれば、２つの受光系の両方で検出された欠陥は異物であり、高角度受光系のみで検出された欠陥は結晶欠陥であることがわかる。これは、通常の結晶欠陥は、深さが直径に比べて非常に浅いので、結晶欠陥における散乱光はウェハの表面に対して約３０°以上という指向性を有するためである。

また、ウェハの上方に金属膜を形成し、さらにその上に絶縁膜を形成した後の検査工程では、金属膜と絶縁膜との間の空隙の有無を調べることがある。これは、金属膜と絶縁膜との間に空隙は、絶縁膜の剥離に繋がり易いためである。ここでの検査では、直線偏光させたレーザ光を金属膜上の絶縁膜に入射させ、レーザ光の入射角度は、０°から９０°まで、例えば１°ずつ変化させる。そして、金属膜の表面で反射したレーザ光の反射率の変化から空隙の有無を判定する。金属膜と絶縁膜を多層に積層させるときには、このような検査が絶縁膜を形成する度に実施される。

また、回路パターンを形成する工程の後には、機能検査が行われる。機能検査では、回路に検査用の電圧を与えて回路の動作を検査する。さらに、回路パターンを形成した後では、通常以上の負荷をかけた状態で回路の動作を調べ、隠れた欠陥がないか検査するバーンイン試験が実施される。バーンイン試験では、例えば、低温での動作や、高温での動作、低電圧や高電圧を印加したときの動作などが検査される。また、電源間の耐圧なども検査される。これは、例えば、機能試験時では配線がショートしていなかったが、バーンイン試験でストレスが加えられることによって、配線がショートする場合があるためである。

特開平９−３０４２８９特開平１０−１２６８１

ここで、表面検査や、絶縁膜の剥離、回路の動作不良を検出した場合には、そのチップは廃棄される。しかしながら、表面に欠陥が検出されたチップを全て廃棄すると、半導体装置の歩留まりが著しく低下してしまう。さらに、多層の配線構造を有する半導体装置を製造する場合には、配線層を形成する度に機能検査及びバーンイン試験によって動作不良をチェックする必要があった。このために、従来の半導体装置の製造工程では、試験回数が多くなって、生産性を低下していた。
この発明は、このような事情に鑑みてなされたものであり、半導体装置の製造工程における検査や試験を効率良く行うことを目的とする。

実施形態の一観点によれば、ウェハの上方にダマシン法を用いて第１の配線層を形成する工程と、前記第１の配線層の上に絶縁膜を形成する工程と、前記絶縁膜の表面にレーザ光を斜めに照射し、前記第１の配線層の配線材料を研磨によって除去するときに前記第１の配線層に形成されたスクラッチによって前記絶縁膜の表面に形成された凹部における散乱光を散乱光検出器を用いて取得する工程と、前記散乱光の強度が予め定められた閾値以上のときに、前記レーザ光を照射した領域に動作不良を発生する欠陥が生じていると制御装置が判定する工程と、を含む半導体装置の製造方法が提供される。

また、実施形態の別の観点によれば、ダマシン法により形成されたスクラッチを含む第１の配線層の上に配置された表面に凹部が形成された薄膜に対して１０°〜３０°の傾斜角度でレーザ光を照射するレーザ光源と、前記薄膜の表面の凹部における前記レーザ光の散乱光を検出する散乱光検出器と、前記散乱光検出器で検出した前記散乱光の強度が予め定められた閾値以上のときに、前記レーザ光を照射した領域に動作不良を発生する欠陥が生じていると判定する制御装置と、を含むことを特徴とする半導体装置の欠陥試験装置が提供される。

絶縁膜上にレーザ光を斜めに照射することによって、下層のスクラッチに起因して配線のショートの原因になり得る欠陥を検出することが可能になる。従って、配線ショートを引き起こさない欠陥が廃棄されることが防止、半導体装置の収率が向上する。また、ストレス試験やストレス試験後の工程試験を省略できる。従って、半導体装置の生産性が向上する。

図１は、本発明の実施の形態に係る半導体装置の製造方法の原理を説明するための図である（その１）。図２は、本発明の実施の形態に係る半導体装置の製造方法の原理を説明するための図である（その２）。図３は、本発明の実施の形態に係る半導体装置の製造方法の原理を説明するための図である（その３）。図４は、本発明の実施の形態に係る半導体装置の製造方法の原理を説明するための図である（その４）。図５は、本発明の実施の形態に係る半導体装置の製造方法の原理を説明するための図である（その５）。図６は、本発明の実施の形態に係る半導体装置の製造方法の原理を説明するための図であり、各工程におけるスクラッチ等の検出数を模式的に示す図である。図７は、本発明の実施の形態に係る半導体装置の製造装置である欠陥試験装置の概略構成を示す図である。図８は、本発明の実施の形態に係る半導体装置の製造装置である欠陥試験装置においてレーザ光の照射角度とスクラッチの検出数の関係を調べた結果を示す図である。図９は、本発明の実施の形態に係る半導体装置の製造方法の工程リストと、比較例の製造方法の工程リストを示す図である。図１０Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その１）。図１０Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その２）。図１０Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その３）。図１０Ｄは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その４）。図１０Ｅは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その５）。図１０Ｆは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その６）。図１０Ｇは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その７）。図１０Ｈは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その８）。図１０Ｉは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その９）。図１１Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その１０）。図１１Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明する図である（その１１）。図１２は、本発明の実施の形態に係る半導体装置の製造方法の工程リストと、比較例の製造方法の工程リストを示す図である。

発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。

最初に、この実施の形態における半導体装置の欠陥と、欠陥の発生メカニズムについて説明する。
半導体装置は、ダマシン法やデュアルダマシン法を用いて製造した多層配線構造を有する。例えば、図１に示す第１の配線層３１は、第１の層間絶縁膜２０の配線溝２７に銅膜２９を埋め込んだ後、ＣＭＰ法によって余分な銅膜２９と第１の層間絶縁膜２０の上側の一部を除去することで形成されている。このときに、配線溝２７の壁部２７Ａでは、第１の層間絶縁膜２０の上端部分がスクラッチされることによって膜の一部が欠落することがある。例えば、チップ領域７５Ａでは、配線溝２７の壁部２７Ａに深さＨ１の第１のスクラッチ７６が１つ生じている。第１のスクラッチ７６は、ＣＭＰ法による研磨によって第１の層間絶縁膜２０の一部が引き剥がされることによって生じている。

これに対して、別のチップ領域７５Ｂでは、配線溝２７の壁部２７Ａに深さＨ２の第２のスクラッチ７７が１つ生じている。深さＨ２は、深さＨ１より大きい。

続いて、図２に示すように、１番目の配線層３１の上に２番目の配線層６１を形成する。最初に１番目の配線層３１の上に第２の層間絶縁膜４３を形成する。このとき、第２の層間絶縁膜４３は、第１の層間絶縁膜２０の第１のスクラッチ７６と第２のスクラッチ７７によって形成された凹部に充填されるか、一部が埋め込まれる。第２の層間絶縁膜４３を形成したら、パターニングして配線溝４９を形成する。

ここで、第１のスクラッチ７６の上方では、第２の層間絶縁膜４３の上面に第１の凹部８３が形成される。第１の凹部８３は、第１のスクラッチ７６によって第１の配線層３１が凹んでいるために形成されたものであり、第３の深さＨ３を有する。同様に、第２のスクラッチ７７の上方には、第２の層間絶縁膜４３の上面に第２の凹部８４が形成されている。第２の凹部８４は、第２のスクラッチ７７によって第１の配線層３１が凹んでいるために形成されたものであり、第２の深さＨ４を有する。第２の深さＨ４は、第１の深さＨ３より大きい。このために、第２の凹部８４の平面視における大きさは、第１の凹部８３の平面視より大きい。

この状態で、図３に示すように、第２の層間絶縁膜４３の配線溝４９に銅膜５０を埋め込むと、余分な銅膜５０が第１の凹部８３及び第２の凹部８４にも埋め込まれる。この後、ＣＭＰ法によって、余分な銅膜５０と、第２の層間絶縁膜４３の一部を除去する。このとき、第１及び第２の凹部８３，８４も研磨によって除去され、第２の層間絶縁膜４３の表面は平坦になる。これによって、図４に示すように、第２の配線層６１が形成される。そして、２層の配線構造を有する半導体装置６８が完成する。

このような半導体装置６８に対して機能検査すると、第１の配線層３１の銅配線、及び第２の配線層６１の銅配線は、共にショートしていないので正常に動作する。従って、この半導体装置６８は、機能試験を合格する。

しかしながら、この後にバーンイン試験を実施し、半導体装置６８を例えば加熱すると、図５に示すように第２のスクラッチ７７の部分に銅が拡散し、第２のスクラッチ７７を挟む２つの銅配線７８Ａ，７８Ｂがショートすることがある。これは、第２のスクラッチ７７の発生箇所では、第１の層間絶縁膜２０が欠落し、その上に形成された第２の層間絶縁膜４３が十分に埋め込まれていないか、絶縁膜の密度が小さくなっており、配線溝２７内の銅元素が拡散し易くなっているためであると考えられる。

これに対して、第１のスクラッチ７６の部分では、銅膜２９は拡散するが、第１のスクラッチ７６を挟む２つの配線７８Ｃ，７８Ｄをショートするほどの拡散は生じない。これは、第１のスクラッチ７６の深さＨ１が小さいために、銅膜２９の拡散量が少ないからであると考えられる。

次に、スクラッチ７６，７７と不良発生率の関係について図６を参照して説明する。縦軸はスクラッチ等の検出数を示し、横軸は検査のタイミングを示す。第１の配線層３１の形成後には、表面検査によってスクラッチ７６，７７の発生を検査できる。このときのスクラッチ７６，７７の発生数は、例えば、Ｎ１とする。同じサンプルに対して第２の配線層６１を形成した後、表面検査によって凹部８３，８４の数を検査したところ、凹部８３，８４の発生数は例えばＮ２であった。Ｎ２はＮ１より少なかった。さらに、同じサンプルでバーンイン検査によって動作不良の発生を検査すると、動作不良の発生数は、例えばＮ３であった。Ｎ３はＮ２より少ない。

ここで、Ｎ１＞Ｎ２であることから、第１の配線層３１で発見されたスクラッチ７６，７７の一部のみが、第２の配線層６１で凹部８３，８４を発生させていることが分かる。さらに、Ｎ２＞Ｎ３であることから、第２の配線層６１で発見された凹部８３，８４の一部のみが、バーンイン試験で動作不良を生じていることが分かる。即ち、第１の配線層３１におけるスクラッチ７６，７７の全てが動作不良を引き起こすのではない。さらに、第２の配線層６１における凹部８３，８４の全てが動作不良を引き起こすのではない。このために、スクラッチ７６，７７が発見されたチップを全て減耗すると半導体装置６８の収率が大きく低下してしまう。これに対して、第２の配線層６１において凹部８３，８４が検出されたチップを減耗すると、半導体装置６８の収率の大幅な低下を防止できる。さらに、動作不良を起こす凹部８３，８４のみ、例えば図２の第２の凹部８４を検出するようにすれば、半導体装置６８の収率の大幅な低下をさらに防止できる。

この実施の形態では、第１の配線層３１で生じたスクラッチ７６，７７であって、動作不良を生じる可能性があるものを、第２の配線層６１の表面検査によって検出することで、動作不良を防止すると共に、半導体装置６８の収率の低下を防止することとした。

次に、第２の凹部８３，８４の検出に用いられる欠陥試験装置の概略構成について、図７を参照して説明する。
欠陥試験装置９１は、ウェハ１を載置するテーブル９２を有し、テーブル９２の上方にはレーザ光源９３と、レーザ光の散乱光を検出する散乱光検出器９４とが配置されている。さらに、欠陥試験装置９１は、レーザ光源９３と散乱光検出器９４に接続された制御装置９５を有する。

レーザ光源９３には、例えば、アルゴンレーザやヘリウムネオンレーザが用いられる。レーザ光源９３は、ウェハ１の表面に対して所定の傾斜角度αで支持されている。傾斜角度αは、例えば、１０°〜３０°である。ウェハ１に対するレーザ光の照射位置は、テーブル９２又はレーザ光源９３を不図示の移動機構によって相対的に移動可能になっている。

また、散乱光検出器９４は、レーザ光がウェハ表面、又はウェハ１の上方に形成された薄膜上で反射した散乱光を検出するもので、例えば、光の強度に応じて電気信号を発生させる構成を有する。散乱光検出器９４は、例えば、ウェハ１の表面に垂直な方向に配置されている。

さらに、制御装置９５は、例えば、ＣＰＵやメモリ、入出力装置、ＨＤＤ（Hard Disk Drive）９６などを有するコンピュータが用いられている。また、制御装置９５は、例えば、レーザー光の照射位置を制御する装置制御部９７と、不良判定を行う判定部９８とに機能分割できる。

ここで、図８に、レーザ光の照射角度とスクラッチ数の検出数の関係を調べた結果を示す。横軸はレーザ光の照射角度を示し、縦軸は第２の配線層６１の第２の層間絶縁膜４３の凹部８３，８４によって検出されるスクラッチの数を示す。スクラッチは、図１に示すスクラッチ７６，７７である。この図に示すように、レーザ光の照射角度が１０°から３０°の間でスクラッチ７６，７７が検出された。また、スクラッチ７６，７７が最も検出されたときのレーザ光の照射角度は約２０°であった。このことから、レーザ光をウェハ１の表面に照射するときの傾斜角度αは、１０°〜３０°が望ましいことがわかる。

次に、この実施の形態に係る半導体装置の製造方法及び欠陥試験方法について説明する。
図９の工程リストに示すように、ステップＳ１０１で、ウェハ１上の半導体素子と第１の配線層３１及び第２の配線層６１の配線溝４９を形成する。ステップＳ１０２では、欠陥試験を行う。欠陥試験は、欠陥試験装置９１を用いて行われ、バーンイン試験等で動作不良になるチップを検出する。続くステップＳ１０３で、配線溝４９に銅膜５０を埋め込んで２層目の配線層６１を形成する。この後、ステップＳ１０４で、前工程試験としてトランジスタなどの性能チェックを行い、故障が検出されたチップを廃棄する。

まず、ステップＳ１０１の製造工程の詳細について説明する。以下の例では、ダマシン法やデュアルダマシン法を用いて多層配線を形成する場合について説明する。
最初に、図１０Ａに示す断面構造を得るまでの工程について説明する。
まず、ｎ型又はｐ型のウェハ１の表面を熱酸化することにより素子分離絶縁膜２を例えば３０ｎｍの深さに形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。ウェハ１には、例えば、シリコン基板が用いられる。また、素子分離構造は、ＬＯＣＯＳ(Local Oxidation of Silicon)と呼ばれることもある。素子分離領域２には、ＳＴＩ(Shallow Trench Isolation)を用いても良い。

次いで、ウェハ１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、ウェハ１にpウェル３が形成される。ｐウェル３を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。なお、以下においては、ｐウェル３を形成した場合について説明するが、ウェハ１にｎウェルを形成した場合も同様の工程が実施される。

続いて、ウェハ１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、ウェハ１上にゲート電極６を形成する。ゲート電極６は、ｐウェル３上に互いに平行に複数形成され、その各々はワード線の一部を構成する。

さらに、ゲート電極６をマスクにしてｐウェル３にイオンを注入し、ｐウェル３のゲート電極６の両側の領域に、ｎ型不純物としてリンを導入する。これにより、第１、第２ソース／ドレインエクステンション８が形成される。その後に、ウェハ１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて３００ｎｍの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極６の側部に絶縁性サイドウォール１０が形成される。

続いて、ゲート電極６及び絶縁性サイドウォール１０をマスクとして用い、ウェハ１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極６の側方のｐウェル３に、ソース／ドレイン拡散層１１が形成される。

さらに、ウェハ１の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を１０ｎｍの厚さに形成する。この後、高融点金属膜を例えば、５００℃で３０秒加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１１におけるウェハ１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えば硫酸と過酸化水素水の混合液によってウエットエッチングして除去する。さらに、窒素雰囲気中、８００℃で３０秒のアニールを２回行う。これにより、ソース／ドレイン拡散層１１上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される。

ここまでの工程により、ウェハ１の活性領域には、ゲート絶縁膜５、ゲート電極６、及びソース／ドレイン電極１２Ａ等から構成される半導体素子であるトランジスタＴ１，Ｔ２が形成される。

次に、図１０Ｂに示す断面構造を得るまでの工程について説明する。
ウェハ１の上側の全面に、酸化膜１４として、例えば酸化シリコン膜（ＳＩＯ膜）をプラズマＣＶＤ法によって１０００ｎｍの厚さに形成する。この後、ＣＭＰ法によって酸化膜１４の表面を研磨して平坦化する。

続いて、不図示のレジスト膜をマスクに用いて酸化膜１４をエッチングして、コンタクトホール１５をソース／ドレイン電極１２Ａに到達するまで形成する。そして、コンタクトホール１５を用いてソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。具体的には、コンタクトホール１５の内面に密着膜として、例えばＴｉ／ＴｉＮ膜をＣＶＤ法によって形成する。さらに、密着膜上にＷ膜をＣＶＤ法によって成長させる。これにより、Ｗ膜でコンタクトホール１５の空隙が埋まる。この後、酸化膜１４の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトホール１５に、導電性プラグ１６が１つずつ形成される。

次に、図１０Ｃに示す断面構造を得るまでの工程について説明する。
酸化膜１４上及び導電性プラグ１６上に、第１の層間絶縁膜２０として、第１のＳＯＧ膜２１と第１のＳＩＯ膜２２とを順番に形成する。第１のＳＯＧ膜２１は、最初にスピンナー型の塗布装置を用いて例えば、３００ｎｍの厚さに塗布する。塗布材料は、例えばイソプロピルアルコールなどの溶剤にＳｉＯ_２を溶かして形成される。第１のＳＩＯ膜２２は、ＳｉＨ_４ガスを用いたプラズマＣＶＤ法によって３００ｎｍの厚さに形成する。第１の層間絶縁膜２０は、その他の絶縁材料、例えばＳＩＯＣを用いて形成しても良い。

さらに、第１のＳＩＯ膜２２の上には、絶縁膜（ハードマスク膜）２３としてＳＩＮ膜を例えばＳｉＨ_４ガスを用いたプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。続いて、絶縁膜２３の上にＢＡＲＣ膜（反射防止膜）２４を形成する。この後、ＢＡＲＣ膜２４の上にレジスト膜２５を塗布する。フォトリソグラフィ技術を用いてレジスト膜２５をパターニングしてマスク２５Ａを形成する。さらに、マスク２５Ａを用いてＢＡＲＣ膜２４と絶縁膜２３を順番にエッチングする。これによって、絶縁膜２３がパターニングされて、ハードマスク２３Ａが形成される。

さらに、図１０Ｄに示す断面構造を得るまでの工程について説明する。
ハードマスク２３Ａを用いて第１のＳＩＯ膜２２と第１のＳＯＧ膜２１をドライエッチングして配線溝２７を形成する。第１のＳＩＯ膜２２のドライエッチングの条件は、例えば、エッチング装置のチャンバ内にＡｒガスを４００ｓｃｃｍ、Ｏ_２ガスを１０ｓｃｃｍ、ＣＦ_４ガスを１０ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上部電極を４９０Ｗ、下部電極を１８６０Ｗとする。さらに、第１のＳＯＧ膜２１のドライエッチングの条件は、例えば、チャンバ内にＮ_２ガスを５００ｓｃｃｍ、Ｈ_２ガスを１５０ｓｃｃｍ、ＣＨ_２Ｆ_２ガスを２ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上下の電極共に３５０Ｗとする。これによって、配線溝２７が形成される。さらに、配線溝２７の底部には、下層の導電性プラグ１６が露出する。

さらに、図１０Ｅに示す断面構造を得るまでの工程について説明する。
配線溝２７の内壁及び基板１の表面を含む全面に、バリア膜２８を例えばＰＶＤ法によって１０ｎｍの厚さに形成する。バリア膜２８としては、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜、又はこれらの積層を用いることができる。

続いて、バリア膜２８上に、不図示のシード層を例えばＰＶＤ法により形成した後、電解メッキ法によって導電膜として銅（Ｃｕ）膜２９を成長させる。銅膜２９は、配線溝２７に埋め込まれると共に、第１の層間絶縁膜２０上にも形成される。

次に、図１０Ｆに示す断面構造を得るまでの工程について説明する。
第１のＳＩＯ膜２２の上の余分な銅膜２９をＣＭＰ法による研磨で除去する。研磨によって余分な銅膜２９を除去すると共に、第１のＳＩＯ膜２２上のバリア膜２８及びハードマスク２３Ａを除去する。これによって、第１の層間絶縁膜２０に配線３０（回路パターン）が埋め込まれた第１の配線層３１が形成される。

ここで、第１の層間絶縁膜２０の上面に、図１に示すような、スクラッチ７６，７７が形成されることがある。ここでは、スクラッチ７６，７７の有無を検査することなく、次の工程に進む。

続いて、図１０Ｇに示すように、第１の配線層３１の上に酸化防止絶縁膜４１として、例えば、ＳＩＮ膜をスパッタ法によって約３０ｎｍの厚さに形成する。酸化防止絶縁膜４１の上には、第２の層間絶縁膜４３を形成する。第２の層間絶縁膜４３は、例えばプラズマＣＶＤ法によって形成されるＳＩＯ膜や、ＳＩＯＣ膜である。

さらに、第２の層間絶縁膜４２の上に、絶縁膜（ハードマスク膜）４４としてＳＩＮ膜を例えばＳｉＨ_４ガスを用いたプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。絶縁膜４４の上には、ＢＡＲＣ膜（反射防止膜）４５を形成する。この後、ＢＡＲＣ膜４５の上にレジスト膜４６を塗布する。

次に、図１０Ｈに示す断面構造を得るまでの工程について説明する。
フォトリソグラフィ技術を用いてレジスト膜４６をパターニングしてマスクを形成する。さらに、マスクを用いてＢＡＲＣ膜４５と絶縁膜４４を順番にエッチングする。これによって、絶縁膜４４がパターニングされて、ハードマスク４４Ａが形成される。ドライエッチングの条件は、例えば、チャンバ内にＡｒガスを４００ｓｃｃｍ、Ｏ_２ガスを１５ｓｃｃｍ、ＣＦ_４ガスを１０ｓｃｃｍ、ＣＨ_２Ｆ_２ガスを２ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上部電極を１７５０Ｗ、下部電極を２００Ｗとする。

続いて、ハードマスク４４Ａを用いて第２の層間絶縁膜４２、酸化防止絶縁膜４１をエッチングして複数のビアホール４８を形成する。ビアホール４８は、第１の配線層３１の配線３０の上方に形成される。ビアホール４８は、配線３０に到達する深さまで形成される。さらに、ビアホール４８及びハードマスク４４Ａの全面にレジストマスクを形成し、第２の層間絶縁膜４２をエッチングして複数の配線溝４９を形成する。

この後、図１０Ｉに示すように、ハードマスク４４Ａを除去する。ここまでの処理で、図９のステップＳ１０１が終了する。

次に、ステップＳ１０２の欠陥試験の詳細について説明する。欠陥試験は、図１に示す欠陥試験装置９１を用いて試験を行う。
ウェハ１をテーブル９２上に載置したら、制御装置９６の装置制御部９７がウェハ１の上方に形成された第２の層間絶縁膜４３上の所定位置にレーザ光を１０°〜３０°の傾斜角度で照射する。ここで、図２に示す配線溝４９の溝幅Ｗ１は、０．１μｍ〜０．５μｍであった。また、配線溝４９の壁部４９Ａの幅Ｗ２は、０．１μｍ〜２．０μｍであった。これらの幅Ｗ１，Ｗ２は、第１の配線層３１における配線溝２７の溝幅及び壁部２７Ａの幅と同じである。

このような幅Ｗ２に形成されたスクラッチ７６，７７によって形成された凹部８３，８４にレーザ光が照射されると、第２の層間絶縁膜４３の表面で反射した散乱光が上方に配置された散乱光検出器９４によって検出される。散乱光検出器９４は、散乱光の強度に応じた信号を制御装置９５に出力する。

制御装置９５の判定部９８は、散乱光検出器９４が出力する信号の強度が予め定められている閾値を越えたら、欠陥が存在すると判定する。ここでの欠陥とは、バーンイン試験時の配線のショートの原因となり得る欠陥であり、第１の配線層３１のスクラッチ７６，７７によるものである。欠陥の判定に用いる散乱光の閾値は、配線溝２７の壁部２７Ａの大きさや、第２の層間絶縁膜４３の材料や膜厚によって異なる値であり、制御装置９５の記憶装置９６に予め登録されているものを使用する。例えば、閾値は、図２の凹部８３における散乱光の光強度は欠陥として判定されないが、凹部８４における散乱光の光強度は欠陥として判定されるような値である。

そして、制御装置９５の判定部９８は、欠陥の判定結果と、第２の層間絶縁膜４３上のレーザ光の照射位置とから、バーンイン試験などを行った場合に、動作不良を発生すると考えられるチップを特定し、記憶装置９６に記憶する。例えば、図２のチップ領域７５Ｂが減耗対象として登録される。これに対して、チップ領域７５Ａは、第１の凹部８３を有するが、第１の凹部８３のサイズが第１の配線層３１でショートを発生させる大きさではないので、減耗対象として登録されない。

次に、図９のステップＳ１０３の第２の配線層６１の製造工程について説明する。
最初に、図１１Ａに示す断面構造を得るまでの工程について説明する。
配線溝４９及びビアホール４７を含む第２の層間絶縁膜４０の全面に、不図示のバリアメタル膜を例えばスパッタ法によって形成する。さらに、バリアメタル膜の上に銅膜５０をメッキ法によって形成する。銅膜５０の膜厚は、例えば８００ｎｍとする。

続いて、図１１Ｂに断面構造を示すように、表面の銅膜５０と、バリアメタル膜と、ハードマスク４４ＡをＣＭＰ法による研磨で順番に除去する。これによって、ビアホール４７に導電性プラグ５１が形成されると共に、配線溝４９に配線５２が形成される。これによって、低誘電体膜である第２の層間絶縁膜４０に配線５２及び導電性プラグ５１を有する回路パターンが埋め込まれた第２の配線層６１が形成される。そして、２層の配線構造を有する半導体装置６８が形成される。ここで、半導体装置６８の配線は２層に限定されない。

ここで、図９のステップＳ１０４の前工程試験では、ステップＳ１０２の欠陥試験で除外されたチップ領域以外に対して機能検査を実施する。そして、機能検査を合格したチップ領域のみがウェハから切り出され、パッケージされた後に出荷される。

以上、説明したように、この実施の形態では、配線溝４９を形成した後、欠陥試験として第２の絶縁膜８０にレーザ光を斜めに照射し、その下層である第１の層間絶縁膜２０に生じたスクラッチ７６，７７のうち、配線ショートの原因になり得るものを検出するようにした。従って、図１の第１のスクラッチ７６のように浅いスクラッチなど、配線ショートを引き起こさない欠陥が廃棄されることが防止される。この結果、リジェクトすべきチップの選択効率が高まり、半導体装置６８の収率が向上する。

また、従来の半導体装置の製造方法の工程リストを図９に示すように、従来では、ステップＳ１０２の欠陥試験の代わりに表面検査を行い、その分ステップＳ１０３の後にストレス試験と、ストレス試験後の工程試験を実施する必要があった。これは、ストレス試験を実際に行わないと配線のショートを発見することができなかったためである。これに対して、この実施の形態では、従来の表面検査のタイミングで欠陥試験を行うことによって、配線がショートするチップ領域を調べることができるので、ストレス試験やストレス試験後の工程試験を省略できる。従って、半導体装置６８の生産性が向上する。

ここで、この実施の形態の変形例について説明する。
図１２には、実施の形態の変形例として、欠陥試験を多層配線構造の各層を形成する度に実施する場合の製造方法の工程リストが示されている。
まず、ステップＳ２０１で半導体素子、例えばトランジスタを形成する。続いて、ステップＳ２０２で半導体素子の上に第１の配線層３１の配線溝２７を形成してから、ステップＳ２０３で第１の欠陥試験を実施する。第１の欠陥試験は、図７の欠陥試験装置９１を用い、第１の層間絶縁膜２０の表面の検査を行う。

この段階では、下層にスクラッチを伴う配線層はないので、第１の配線層３１の配線溝形成工程の評価が行われる。例えば、配線溝２７をエッチングした時の異物やパターン不良、第１の層間絶縁膜２０を形成した時に発生した異物等を検出できる。第１の欠陥試験で検出された欠陥による機能不良は、前試験工程でリジェクトされる。

この後、ステップＳ２０４で配線溝２７に銅膜２９を埋め込んで第１の配線層３１を形成する。次に、ステップＳ２０５で第２の配線層６１の配線溝４９を形成したら、ステップＳ２０６で第２の欠陥試験を行う。第２の欠陥試験は、図７の欠陥試験装置９１を用い、第２の層間絶縁膜４３の表面の検査を行う。この試験工程は、前記の通りである。この後、ステップＳ２０７で配線溝４９に銅５０を埋め込んで第２の配線層６１を形成する。

さらに、ステップＳ２０８で第３の配線層の配線溝を形成したら、ステップＳ２０９で第３の欠陥試験を行う。第３の欠陥試験は、図７の欠陥試験装置９１を用い、第３の層間絶縁膜の表面の検査を行う。この試験工程では、第３の層間絶縁膜の表面の凹部を検出することによって、その下の第２の層間絶縁膜４３のスクラッチを検出し、配線５２のショートに繋がる欠陥が生じているか調べる。

この後、ステップＳ２１０で配線溝に銅を埋め込んで第３の配線層を形成する。第３の配線層の上にカバー膜を形成したら、ステップＳ２１１で第４の欠陥試験をする。第４の欠陥試験では、第１〜第３の欠陥試験で検出される不良チップをまとめて減耗する。さらに、ステップＳ２１２において、ウェハ状態で前工程試験を行い、動作不良のチップを廃棄する。ここまでで前工程が終了するので、以降は後工程を実施する。後工程では、ステップＳ２１３でパッケージ組み立てして半導体装置の製造が完了する。この後、ステップＳ２１４で、半導体装置が出荷される。

従来では、図１２の比較例に示すように、ステップＳ２０３、Ｓ２０６、Ｓ２０９の第１〜第３の欠陥試験の代わりに、表面検査を行って欠陥を有するチップを減耗していた。この実施の形態によれば、チップが減耗され過ぎることを防止し、半導体装置の収率の低下を防止できる。
さらに、従来では、ステップＳ２１３の後工程としてストレス試験と、ストレス試験後の工程試験を実施していた。この実施の形態では、これらの試験が不要になるので半導体装置の生産性が向上する。

ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。

以下に、前記の実施の形態の特徴を付記する。
（付記１）ウェハの上方にダマシン法を用いて第１の配線層を形成する工程と、
前記第１の配線層の上に絶縁膜を形成する工程と、
前記絶縁膜の表面にレーザ光を斜めに照射し、前記絶縁膜の表面における散乱光を散乱光検出器を用いて取得する工程と、
前記散乱光の強度が予め定められた閾値以上のときに、前記レーザ光を照射した領域に動作不良を発生する欠陥が生じていると制御装置が判定する工程と、
を含む半導体装置の製造方法。
（付記２）
前記レーザ光は、前記絶縁膜に対して１０°〜３０°の傾斜角度で入射することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記散乱光を取得する工程は、前記第１の配線層の配線材料を研磨によって除去するときに前記第１の配線層に形成されたスクラッチによって前記絶縁膜に形成された凹部における散乱光を受光することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）
第１の配線層の配線の間隔は、０．１μｍから２．０μｍであることを特徴とする付記１乃至付記３のいずれか一項に記載の半導体装置の製造方法。
（付記５）
前記レーザ光の照射による欠陥の判定工程は、ダマシン法を用いた配線の上に絶縁膜を形成する度に実施されることを特徴とする付記１乃至付記４のいずれか一項に記載の半導体装置の製造方法。
（付記６）
ウェハの上方にダマシン法を用いて製造した第１の配線層の上に形成された絶縁膜に、前記レーザ光を前記絶縁膜に対して１０°〜３０°の傾斜角度で入射する工程と、
前記絶縁膜の表面にレーザ光を斜めに照射し、前記絶縁膜の表面における散乱光を取得する工程と、
前記散乱光の強度が予め定められた閾値以上のときに、前記レーザ光を照射した領域に動作不良を発生する欠陥が生じていると判定する工程と、
を含む半導体装置の欠陥試験方法。
（付記７）
ダマシン法により形成された第１の配線層の上に配置された薄膜に対して１０°〜３０°の傾斜角度でレーザ光を照射するレーザ光源と、
前記薄膜の表面における前記レーザ光の散乱光を検出する散乱光検出器と、
前記散乱光検出器で検出した散乱光の強度が予め定められた閾値以上のときに、前記レーザ光を照射した領域に動作不良を発生する欠陥が生じていると判定する制御装置と、
を含むことを特徴とする半導体装置の欠陥試験装置。

１ウェハ
２９銅膜（配線材料）
３１第１の配線層
４３第２の層間絶縁膜
７６第１のスクラッチ
７７第２のスクラッチ
８３第１の凹部
８４第２の凹部
９１欠陥試験装置
９３レーザ光源
９４散乱光検出器
９５制御装置
９６記憶装置
９７装置制御部
９８判定部
α 傾斜角度

Claims

ウェハの上方にダマシン法を用いて第１の配線層を形成する工程と、
前記第１の配線層の上に絶縁膜を形成する工程と、
前記絶縁膜の表面にレーザ光を斜めに照射し、前記第１の配線層の配線材料を研磨によって除去するときに前記第１の配線層に形成されたスクラッチによって前記絶縁膜の表面に形成された凹部における散乱光を散乱光検出器を用いて取得する工程と、
前記散乱光の強度が予め定められた閾値以上のときに、前記レーザ光を照射した領域に動作不良を発生する欠陥が生じていると制御装置が判定する工程と、
を含む半導体装置の製造方法。
前記レーザ光は、前記絶縁膜に対して１０°〜３０°の傾斜角度で入射することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１の配線層の配線の間隔は、０．１μｍから２．０μｍであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
前記レーザ光の照射により前記欠陥が生じていると制御装置が判定する工程は、ダマシン法を用いた配線の上に絶縁膜を形成する度に実施されることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
ダマシン法により形成されたスクラッチを含む第１の配線層の上に配置された表面に凹部が形成された薄膜に対して１０°〜３０°の傾斜角度でレーザ光を照射するレーザ光源と、
前記薄膜の表面の凹部における前記レーザ光の散乱光を検出する散乱光検出器と、
前記散乱光検出器で検出した前記散乱光の強度が予め定められた閾値以上のときに、前記レーザ光を照射した領域に動作不良を発生する欠陥が生じていると判定する制御装置と、
を含むことを特徴とする半導体装置の欠陥試験装置。