JP5933610B2 - アナログ‐デジタル変換器の校正のためのシステム、方法および記録媒体 - Google Patents

Description

関連出願の相互参照
この出願は、２０１３年３月１５日に出願された米国仮出願通し番号第６１／７８９，９３９号「ＡＮＡＬＯＧ ＴＯ ＤＩＧＩＴＡＬ ＣＯＮＶＥＲＴＥＲ（ＡＤＣ）ＦＬＡＳＨ ＣＡＬＩＢＲＡＴＩＯＮ」に３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下で優先権の利益を主張するものであり、その仮出願は、その全体が参照によって本明細書に組み込まれる。

この開示は、一般に、アナログ‐デジタル変換器（ＡＤＣ）の分野に関するものであり、より詳細には、ＡＤＣにおける比較器の非理想性を訂正することに関するものである。

フラッシュ型ＡＤＣは、アナログ入力電圧を一連の参照電圧と比較するための一連の比較器を含む。ＡＤＣの出力は、入力電圧に最も近い参照電圧であって、しかしながら、その入力電圧を超えない参照電圧に対応する。しかしながら、製造の欠陥、例えばオフセットなどは、比較器に、アナログ入力電圧を比較器と関連付けられた公称参照電圧と異なる値と事実上は比較させる可能性がある。従って、訂正が、これらの欠陥を補償するために比較器に適用される。

従来では、内部フラッシュ型ＡＤＣに接続されたループフィルタを含むΔΣＡＤＣにおけるオフセット訂正を提供するための努力がなされた。この努力では、ＡＤＣのブロックがオフラインで取られており、ＤＣ校正方式が行われていた。特に、ＡＤＣ内の比較器は、まずループフィルタから接続を断たれていた。次いで、静的入力（一般に、共通モード）が、入力に適用されており、比較器の参照電圧としても適用されていた。比較器の校正コードは、比較器の出力が切り替えられるまで最低値から最高値まで掃引されていた。比較器の出力を切り換えるコードは、その比較器のオフセットの見積もりを示していた。次いで、手順は、フラッシュ型ＡＤＣ内の全ての比較器について繰り返されていた。比較器は、通常動作の場合、示された校正トリム（ｔｒｉｍ）コードを使用して、ループフィルタに再接続されていた。
概要

オーバーサンプリング率（ＯＳＲ）は、熱雑音がバックエンドのフラッシュ比較器からの量子化雑音を支配するように、一般に、ΔΣＡＤＣにおいて１０よりも大きく設計される。それ故、バックエンドのフラッシュ型ＡＤＣからの量子化雑音は、雑音量のかなりの部分である。とりわけ、量子化雑音は、熱雑音と同じレベルに近づくことが可能である。この場合において、シミュレーションは、フラッシュ型ＡＤＣを校正すること無く、ΔΣＡＤＣの大部分が、雑音仕様に合わないことになることを示した。量子化雑音自体は、フラッシュ型ＡＤＣ内の比較器のオフセットに起因して工程に依存するものであり、フラッシュ型ＡＤＣの分解能によって定められる。

本開示と、それらの特徴や利点とのより完全な理解を与えるために、参照が、添付の図面と併せて利用される以下の記載になされ、同じ参照数字は同じ部分を表す。

図１は、本開示の一実施形態に従うフラッシュ校正技法のためのシステムを例示する簡易ブロック図である。

図２は、本開示の一実施形態に従うフラッシュ型ＡＤＣを例示する簡易ブロック図である。

図３は、本開示の一実施形態に従う校正されていないＡＤＣおよび校正されたＡＤＣの高速フーリエ変換（ＦＦＴ）スペクトルを例示する。

図４は、本開示の一実施形態に従うＡＤＣのバンド内量子化雑音に対するＲＭＳ出力を例示するグラフである。

図５は、本開示の一実施形態に従うＲＭＳ計の２乗の和の実施態様を例示する簡易ブロック図である。

図６は、本開示の一実施形態と関連付けられた潜在的な動作を例示する簡易フロー図である。

実施形態例の詳細な説明
概要
ΔΣ（デルタシグマ）アナログ‐デジタル変換器（ＡＤＣ）のための校正システムは、一例について提供され、アナログ入力を受信する内部ＡＤＣであって、アナログ入力をデジタルマルチビットデータに変換する内部ＡＤＣと、内部ＡＤＣの比較器の参照値を組み替える参照組み替え回路と、内部ＡＤＣの比較器を校正する校正回路と、デジタルマルチビットデータに基づいて振幅を測定するデジタルブロックと、デジタルブロックの出力に基づいて校正回路を制御するように構成された校正ロジックと、を含む。

一実施態様では、参照組み替え方式は、比較器の１つ以上が経時的に遷移を経験することを確実にする方式で実装され、その方式は、データ加重平均（ＤＷＡ）方式、蛙飛び方式、およびスワッピング方式の１つを含む。別の実施態様では、校正回路は、内部ＡＤＣの比較器のオフセットを調整する。更に、デジタルブロックは、絶対値の和を計算すること、および２乗の和を計算することの１つによって、出力電力を見積もることができる電力計と併せて実装され得る。追加的に、校正ロジックは、埋め込み型のプログラム可能なマイクロプロセッサ上に実装され得る。加えて、校正ロジックは、カスタムロジックを含むオンチップのアーキテクチャとして実装され得る。更に、校正ロジックは、ランダムウォークアルゴリズム、焼きなましアルゴリズム、および遺伝的アルゴリズムの１つを用いて実装され得る。

別の例では、ΔΣ（デルタシグマ）アナログ‐デジタル変換器（ＡＤＣ）のための校正システムが提供され、アナログ入力を受信する内部ＡＤＣであって、アナログ入力をデジタルマルチビットデータに変換する内部ＡＤＣと、デジタルマルチビットデータに基づいて振幅を測定するデジタルブロックと、デジタルブロックの出力に基づいて内部ＡＤＣの校正回路を制御するように構成された校正ロジックと、を含む。内部ＡＤＣはまた、信号の統計が、先験的に知られ、内部ＡＤＣの状態を経時的に遷移を経験するようにもたらす、トレーニング信号を受信する。一実施態様では、トレーニング信号は、完全なΔΣＡＤＣと比べて大きな電力を伴う正弦波形である。別の実施態様では、トレーニング信号は、完全なΔΣＡＤＣと比べて大きな電力を伴うランダム雑音である。
実施形態例

図１は、本開示の一実施形態に従うフラッシュ校正技法のためのシステム１０を例示する簡易ブロック図である。システム１０は、ΔΣＡＤＣ１２、２乗平均（ＲＭＳ）電力計１８、および校正ロジック２０を含む。ΔΣＡＤＣ１２は、１７のレベルのデジタルデータをＲＭＳ電力計１８に出力する。一実施形態では、ＲＭＳ電力計１８は、ＲＭＳ値と平均値の両方を校正ロジック２０に出力する。

ΔΣＡＤＣ１２は、ループフィルタ１４およびフラッシュ型ＡＤＣ１６を含む。１７のレベルのデジタルデータは、フラッシュ型ＡＤＣ１６からループフィルタ１４に内部にフィードバックされる。加えて、フラッシュ型ＡＤＣ１６は、校正ロジック２０からフィードバックされたオフセット制御値を受信する。

図２は、本開示の一実施形態に従うフラッシュ型ＡＤＣ１６を例示する簡易ブロック図である。フラッシュ型ＡＤＣ１６は、交換マトリックス２４、組み替えロジック２６、および比較器２８ａ〜２８ｃを含む。フラッシュ型ＡＤＣ１６は、Ｎ＋１の出力レベルを有し、ここで、Ｎは、比較器の数を表す。上述した実施形態では、ＡＤＣは、１７の出力レベルを有し、１６個の比較器がある。フラッシュ型ＡＤＣ１６は、フラッシュ型ＡＤＣ１６へのアナログ入力に対応するデジタル値をＲＭＳ電力計１８に出力する。フラッシュ型ＡＤＣ１６は、それらの比較器のオフセットを調整する、比較器２８ａ〜２８ｃ内のアナログ回路を駆動するデジタル校正コードを校正ロジック２０から受信する。

典型的なフラッシュ型ＡＤＣでは、参照電圧は、比較器に直接的に接続される。それ故、アナログ入力がＶ_ＩＮに印加されないとき、フラッシュ型ＡＤＣ１６への入力は、同じ少しの比較器出力に経時的に遷移をもたらせる、非常に小さく、時間につれ変動する雑音状の信号である。それらの比較器だけが、不十分な変動性に起因して非常に高いか低い参照を伴う比較器にそれらの出力を変化させるように遷移する。

従って、フラッシュ型ＡＤＣ１６では、交換マトリックス２４は、各比較器２８ａ〜２８ｃが、結局は、異なる参照電圧を見ることになるように、参照電圧への接続を組み替える。例えば、交換マトリックス２４が最初にＲｅｆ１を比較器２８ａに、Ｒｅｆ２を比較器２８ｂに、およびＲｅｆ３を比較器２８ｃに印加する場合には、交換マトリックスは、後で、Ｒｅｆ１を比較器２８ｂに、Ｒｅｆ２を比較器２８ｃに、およびＲｅｆ３を比較器２８ａに印加することになる。ΔΣＡＤＣの一実施形態では、フラッシュ型ＡＤＣ１６における交換マトリックス２４は、全てのクロックサイクルの間に部分的にランダムな様式で参照電圧への接続を組み替える。

それ故、フラッシュ参照組み替え方式は、フラッシュ型ＡＤＣへの入力が非常に小さく、時間につれ変動する信号である場合でさえも、全ての比較器が経時的に遷移を経験することを確実にする。それらの遷移を通して、比較器２８ａ〜２８ｃは、ΔΣＡＤＣ１２の入力へのトレーニング信号の印加を用いずに校正され得る。１つ以上の比較器が経時的に遷移を経験することを確実にする他の方式は、データ加重平均（ＤＷＡ）方式、蛙飛び方式、スワッピング方式、およびランダム選択を含む。

一実施形態では、校正ロジック２０は、プログラム可能なマイクロプロセッサ内に実装される。別の実施形態では、校正ロジック２０は、カスタムロジックを含むオンチップのアーキテクチャとして実装される。更なる実施形態では、校正ロジック２０は、オフチップのアーキテクチャとして実装される。校正ロジックは処理手段の例である。校正ロジック２０は、デジタル通信インターフェース経由でフラッシュ型ＡＤＣ１６の校正ハードウェアおよびＲＭＳ計１８とインターフェースをとる。

ループフィルタ１４の出力は、入力信号とシステムに固有の雑音とを含有する。それ故、測定値から入力信号の特性を減結合するために、ループフィルタ１４の入力は、接続を断たれる。この方式では、フラッシュ型ＡＤＣ１６への入力は、それが熱雑音および量子化雑音だけから成るので、完全な信号のほんの一部である。次いで、ΔΣ変換器１２の出力のＦＦＴが取られ、バンド内ビンの電力が見つけられる。比較器のオフセットは白色雑音を導入するので、オフセットによってもたらされたバンド内雑音は、図３に例示されるように０からｆｓ／２までの全ＦＦＴスペクトルの電力を最小限にすることによって最適化され得る。図３は、校正されていないＡＤＣおよび校正されたＡＤＣの高速フーリエ変換（ＦＦＴ）スペクトルを例示する。パーセヴァルの定理を用いて、全ＦＦＴスペクトルの電力は、時間領域ＲＭＳ電力計で計算され得る。それ故、図１におけるＲＭＳ計１８は、フラッシュ型ＡＤＣ１６の出力のＲＭＳおよび平均を生成する。平均出力は、下記式によって、校正ロジックにおいてＲＭＳからＤＣ構成要素を取り除く選択肢を与える。
ここで、Ｅ（）は、予想動作であり、ｕは、ｘの平均である。

校正ロジック２０は、（ＤＣ構成要素無しまたは有りの）ＡＤＣ１６のＲＭＳ出力が最小限にされるように、校正コードを調整する。図４は、ＡＤＣのバンド内量子化雑音に対するＲＭＳ出力を例示するグラフである。図４は、ＡＤＣ１６のＲＭＳ出力とバンド内量子化雑音との間のシミュレーションされた相互関係を示す。シミュレーションは、比較器オフセット、参照組み替え、および熱雑音のためのモデルを含んでいた。

ＲＭＳ計１８は、多数のサンプルを取るべきである。雑音に固有の変動性が測定精度に影響を及ぼさないように、多数のサンプルが使用される。一実施形態では、ＲＭＳ計１８は、ＡＤＣの各チャネルについてのデジタルＡＤＣサンプル値の２乗と、また（２乗していない）デジタルＡＤＣ値の和の両方を累積する。
実際のＲＭＳ値は、以下の式を用いて累積順序の最後に算出され得る。

アルゴリズムは最小ＲＭＳ値を求めるので、ＲＭＳ値を実際に算出するのではなくて、累積を実行し、２乗の最低和を検索するだけで十分である。図５は、ＲＭＳ計１８の２乗部分の和を例示する簡易ブロック図である。

図５は、値Ｒｘが、２乗され、次いでＲｘの前の値の２乗に加えられる回路を示す。次いで、この和は、クロックＣＬＫおよび信号！ｃｏｕｎｔ＿ｄｏｎｅを含むロジックによって制御されるレジスタによってサンプルを取られる。レジスタ有効信号は、１から２^Ｎまでを数える計数器で始まる部分によって制御される。計数器は、可変の！ｃｏｕｎｔ＿ｄｏｎｅをＡＮＤゲートに出力する。ＡＮＤゲートはまた、クロック入力ＣＬＫを受信する。可変の！ｃｏｕｎｔ＿ｄｏｎｅは、計数器が２^Ｎまで数えていないときに設定される。これは、ＡＮＤゲートがクロックＣＬＫをレジスタに渡すことをもたらす。これは、レジスタが、クロックＣＬＫの全ての立ち上がり上の前のレジスタ出力でＲｘ^２の現在のサンプルの和のサンプルを取るデフォルト動作である。可変の！ｃｏｕｎｔ＿ｄｏｎｅは、計数器が２^Ｎまで数えられたときにクリアにされる。それ故、有効信号はクリアにされ、ＡＮＤゲートは、レジスタ更新のトリガリングを無効にし、和は、レジスタの上でもはやサンプルを取られないことになる。その時点で、累積された値である２乗和は、ＲＭＳ計１８の有効出力になる。

２乗の和を計算することに加えて、他の実施形態では、ＲＭＳ計１８はまた、フラッシュ型ＡＤＣ１６の出力の絶対値とサブサンプルとの和を計算することができる。

２乗の和およびＲＭＳ計１８からの和出力へのアクセスを用いて、校正ロジック２０は、ＤＣ構成要素を用いてまたは用いないで、ＡＤＣ１６のＲＭＳ出力を計算することができる。校正ロジック２０上に校正アルゴリズムを実装することは、セットアップに基づいて異なるアルゴリズムをローディングする際の柔軟性を可能にする。例えば、校正時間について最適化されたアルゴリズムが、試験の間に使用され得、一貫性について最適化された別のものが、フィールドにおけるスタートアップの間に使用され得る。

校正ロジック２０における最適化アルゴリズムは、コードを直交性に調整することだけによって検索スペースを著しく削減する。つまり、１つの比較器のための校正コードは、固定された他の比較器のためのコードで調整される。この方式は、各比較器のオフセットが相関関係が無いことを想定し、それは、ランダムなフラッシュ参照組み替え方式が使用される場合に真である。しかしながら、このＡＤＣ例におけるフラッシュ参照組み替え方式は、部分的にだけランダムであるので、アルゴリズムが極小状態にされることが可能である。この問題を回避するために、校正ロジック２０は、全ての校正コードを周期的に撹乱し、比較器２８が校正される順序をランダムに選ぶ。校正ロジックは、一定量だけ正の校正コードの全てを一方向に、負の校正コードを他の方向に動かすことによって撹乱を行い、最大および最小の校正コード範囲によって限定される。校正が無い比較器は、それらのコードをある方向にランダムに動かさせる。

ＡＤＣ１６のフラッシュ比較器におけるオフセットは、ＡＤＣの雑音および線形性を悪化させる。ＡＤＣ１６における全ての比較器は、オフセットをゼロに操るために使用され得る有限数の校正コードを有する。この校正方式は、最適化アルゴリズムを用いる全ての比較器のための正しい校正コードを見つけることを試みる。全ての可能な校正コードの徹底的な検索は、検索スペースの指数的な性質に起因して問題となり、すなわち、Ｘ^Ｙの組み合わせがあり、ここで、Ｘは校正レベルの数であり、Ｙは比較器の数である。最適化アルゴリズムは、検索スペースを削減するために使用されるべきである。以下に詳細にされるように、例示的な最適化アルゴリズムは、ランダムウォークアルゴリズム、焼きなましアルゴリズム、および遺伝的アルゴリズムを含む。最適化の基準はＡＤＣ雑音である。

図６は、本開示の一実施形態と関連付けられた潜在的な動作を例示する簡易フロー図である。動作は、Ｓ７００で始まり、Ｓ７０２に進み、Ｓ７０２では、比較器の校正コードの全てがゼロにされる。Ｓ７０４では、フラッシュ型ＡＤＣ１６における１６個の比較器の１つのためのオフセット制御が、切り替えられる。ＲＭＳ計１８の出力は、サンプルを取るようにＲＭＳ計に命令することによってＳ７０６で測定される。校正ロジック２０は、Ｓ７０８で、比較器の出力が最小限にされるかどうかを判断する。例えば、校正ロジックは、図４に例示されたグラフの左下の隅部に関してこの判断を行う。出力が最小限にされない場合、工程はＳ７０４に戻る。一方で、出力が最小限にされる場合、工程はＳ７１０に進む。それ故、校正ロジック２０は、最も低いＡＤＣ雑音を与える校正コードを判断する。

Ｓ７１０で、校正ロジック２０は、１６個の比較器の最後の出力が最小限にされたかどうかを判断する。比較器の最後がまだ最小限にされていない場合には、校正ロジック２０は、Ｓ７１２で次の比較器に進み、次いで、Ｓ７０４に戻る。比較器の最後の出力が最小限にされている場合には、校正ロジック２０は、Ｓ７１４で校正コードを組み替える。続いて、工程はＳ７１６で終了する。

校正アルゴリズムは、現在の繰り返しのための最初の条件として前の繰り返しの校正コードを使用することによって複数回繰り返され得る。しかしながら、最初の比較器のオフセットが一旦判断されていると、相互関係の問題は、他の比較器のオフセットに関して存在する。特に、多次元の最適化問題が生じる。従って、コードは、局所的なトラップを避けるためにＳ７１４で組み替えられる。校正ロジックは、フラッシュ組み替え動作の非理想的なランダム性に起因して生じる最適化トラップを克服するために、ランダムウォークアルゴリズム、焼きなましアルゴリズム、および遺伝的アルゴリズムを含む様々なアルゴリズムを利用する。もちろん、他のアルゴリズム、例えばタブー（ｔａｂｕ）アルゴリズムもまた、可能である。

ランダムウォークアルゴリズムの一例では、校正ロジックは、経時的に周期的に比較器のオフセットをランダムに増加するか減少する。

焼きなましアルゴリズムは、比較器のオフセットに対応する雑音の大域的最小値を見つけるための確率論的アプローチである。一例では、焼きなましアルゴリズムは、最初の比較器オフセットに隣接する状態を考慮し、現在のオフセットに留まるか隣接オフセットに遷移するかを確率論的に選ぶ。この文脈における用語「隣接する」は、オフセットが前のオフセットのすぐ近くに隣接するようなオフセットを要求するものではない。焼きなましアルゴリズムのいくつかの繰り返しにおいて、局所的な最適化トラップを避けるために許容可能な準最適な解決策が考慮される。

遺伝的アルゴリズムのある例において、複数の最初の比較器オフセットに対応する雑音レベルが判断される。所与の繰り返しでは、複数の最適なオフセットが、それらの最適なオフセットの修正版と共に、次の繰り返しのための候補として選択される。アルゴリズムは、十分に最適なオフセットが判断されるまでか、所与の数の繰り返しが完了するまで続く。

要約すれば、ＡＤＣにおける静的および動的なオフセットは、それが（その場で）動作可能であるときと同じ構成におけるＡＤＣで校正される。方法は、ＡＤＣの量子化雑音を観察し、量子化雑音が最適化されるまで、例えば最小限にされるまで、校正コードを調整するためにアルゴリズムを使用する。

少なくとも一態様では、本開示の一定の実施形態は、動作の外でブロックを取ることに代えてオフセットがその場で校正されるので、過去の慣例とは異なり得る。ブロックが通常動作にあるときにだけ存在する、動的効果や構成要素ローディングに起因するオフセットもまた、この開示では校正される。

開示された技法は、フラッシュ参照組み替え器を用いてΔΣＡＤＣにおけるフラッシュ比較器オフセットを校正することに関連して記述される。校正ロジック２０はまた、オフセットに加えて、内部マルチビットＡＤＣ１６のタイミングやゲイン誤差を調整するためにプログラムされ得る。

一実施態様は、ＡＤＣの出力ヒストグラムを観察し、ヒストグラムのコード周波数に適合する１組のオフセットを推論することによって、フラッシュオフセットを見積もる。オフセットが一旦知られると、校正後のオフセットの標準偏差が最小限にされるように、校正コードが生成され得る。精密なオフセット見積もりのために、任意の現在の参照組み替え器は、この実施態様では止められるべきであり、既知の理想的なヒストグラムを有する信号が、ＡＤＣの入力に印加されるべきである。この実施態様はその場での校正であるが、既知の非静的トレーニング信号が提供されるべきである。この実施態様はオフセットを見積もるだけであるので、校正後のＡＤＣ性能は、所望されるほど向上し得ない。

代替案は、ＡＤＣの出力ヒストグラムを観察し、ヒストグラムの形状を出来る限り理想に近づくように調整する校正コードを見つけることである。その場でフラッシュを校正するこのアプローチは、有効にされた参照組み替え器を用いて行われ得、非静的入力を要求しない。このアプローチでは、単一の比較器の校正コードを調整することは、ヒストグラムにおける複数のビンに影響を及ぼすことになる。それ故、複雑なアルゴリズムは、それが本当に可能である場合には、理にかなった校正時間に校正コードを最適化するために要求されることになる。

組み替え器は、必須ではないが、そうではない場合には非静的トレーニング信号が印加されるべきであるので、それは設計を簡易化することになる。そのようなトレーニング信号の統計は、先験的に知られ、内部ＡＤＣ１６の状態のほとんどに経時的に遷移を経験させる。一実施態様では、トレーニング信号は、完全なΔΣＡＤＣと比べて大きな電力を伴う正弦波形である。別の実施態様では、トレーニング信号は、完全なΔΣＡＤＣと比べて大きな電力を伴うランダム雑音である。一実施形態では、内部ＡＤＣへのアナログ入力がディザ処理される。

本開示は、アーキテクチャ例と併せて記述されるが、明示的にそのように限定されない。それの教示は、無数の変換器、枠組み、回路などに容易に適用可能である。追加的に、上記実施形態の記述において、ＡＤＣ、ＤＡＣ、計量器、フィルタ、電力源、増幅器、ゲート、レジスタ、およびキャパシタは、特定の回路の必要性に適応するために容易に取り替えられ、置換されるか、そうではない場合には修正され得る。補足的な電子デバイス、ハードウェア、ソフトウェアなどの使用は、本開示の教示を実装するために同様に実現可能な選択肢を提案する。

一実施形態例では、図面の任意の数の電気回路が、関連付けられた電子デバイスのマザーボード上に実装され得る。マザーボードは、電子デバイスの内部電子システムの様々な構成要素を保持し得、更に、他の周辺装置のためのコネクタを提供し得る汎用回路基板であり得る。より詳細には、マザーボードは、電気接続を提供することができ、その電気接続によって、システムの他の構成要素は、電気的に通信することができる。（デジタル信号プロセッサ、マイクロプロセッサ、支持チップセットなどを含めた）任意の適切なプロセッサ、メモリ素子などは、特定の構成の必要性、処理要求、コンピュータ設計などに基づいてマザーボードに適切に結合され得る。外部記憶装置、センサ、音声／映像表示のためのコントローラ、および周辺デバイスなどの他の構成要素は、差し込み式カードとして、ケーブル経由で、マザーボードに取り付けられ得るか、マザーボード自体に集積され得る。

例示的な実施態様では、校正ロジックは、１つ以上の有形の媒体内にコード化されたロジック（例えば、特定用途向け集積回路［ＡＳＩＣ］に提供された埋め込み型のロジック、プログラム可能なアレイロジック［ＰＡＬ］、汎用アレイロジック［ＧＡＬ］）によって実装される。ロジックは、代わりに、１つ以上の無形の媒体（例えば、デジタル信号プロセッサ［ＤＳＰ］命令、プロセッサまたは任意の他の類似の機械によって実行されることになる［潜在的にオブジェクトコードおよびソースコードを含めた］ソフトウェア、信号、伝搬波など）にコード化され得る。

メモリ素子は、この開示に記載された校正活動を遂行するために実行されるソフトウェア、ロジック、コード、またはプロセッサ命令を記憶することができる。そのようなメモリ素子の例は、コンパクトディスクＲＯＭ（ＣＤ‐ＲＯＭ）、デジタル多目的ディスクＲＯＭ（ＤＶＤ‐ＲＯＭ）、またはブルーレイディスク（ＢＤ）である。メモリ素子はまた、動作を実際に行うソフトウェアのみならず、関連付けられたドライバの両方を導入する導入ソフトウェアを記憶することができる。

別の事例では、この開示の動作は、サーバからダウンロードされたソフトウェアを実行するプロセッサによって行われる。そのような事例では、サーバは、プロセッサによって実行される同じ形式でソフトウェアを記憶することができる。別の事例では、サーバは、メモリ素子に関して上述したように、ソフトウェアおよび関連付けられたドライバを導入する実行可能なファイルを記憶する。更に、そのようなソフトウェアまたは実行可能なファイルは、複数のサーバにわたって広がり得る。

別の実施形態例では、図面の電気回路は、単独型のモジュール（例えば、関連付けられた構成要素と、特定用途または機能を実現するように構成された回路とを備えるデバイス）として実装され得るか、電子デバイスの特定用途向けハードウェアへの差し込み式モジュールとして実装され得る。本開示の特定の実施形態は、システムオンチップ（ＳＯＣ）パッケージに部分的にまたは全体的に容易に含まれ得る。ＳＯＣは、コンピュータまたは他の電子システムの構成要素を単一のチップに集積するＩＣを表す。それは、デジタル、アナログ、混合信号、および、しばしば無線周波数機能を含有し得、それらの全ては、単一のチップ基板上に提供され得る。他の実施形態は、複数の別個のＩＣが、単一の電子パッケージ内に位置し、電子パッケージを通して互いに密に相互作用するように構成された、マルチチップモジュール（ＭＣＭ）を含み得る。様々な他の実施形態では、増幅機能は、特定用途向け集積回路（ＡＳＩＣ）、フィールドでプログラム可能なゲートアレイ（ＦＰＧＡ）、および他の半導体チップにおける１つ以上のシリコンコアに実装され得る。

本明細書に概略を述べられた仕様、寸法、および関係性の全て（例えば、プロセッサやメモリ素子の数、ロジック動作など）は、例示および教示だけの目的のために単に提案された。そのような情報は、本開示の趣旨、または添付の特許請求の範囲を逸脱すること無く大幅に変えられ得る。仕様は、１つの非限定例だけに適用し、従って、それらはそのように解釈されるべきである。上述の記載において、実施形態例は、特定のプロセッサおよび／または構成要素の配置に関して記載された。様々な修正や変更が、添付の特許請求の範囲から逸脱することなくそのような実施形態になされ得る。従って、記載および図面は、限定的な意味ではなくて、例示的なものであるとみなされることになる。

本明細書に提供された非常に多くの例を用いて、相互作用は、２つ、３つ、４つ、またはそれ以上の電気構成要素に関して記載され得る。しかしながら、これは、明瞭さと例示の目的のためだけに行われた。システムは、任意の適切な手法に統合され得ることが認識されるべきである。類似の設計の代替案に従って、図面の例示された構成要素、モジュール、および素子のいずれもが、様々な可能な構成と組み合わされ得、それらの全ては、明らかにこの開示の広い範囲内にある。一定の場合では、限定された数の電気素子だけを参照することによってフローの所与の組の機能の１つ以上を記載することは簡単であろう。図面の電気回路やそれの教示は、容易に拡張可能であり、多くの数の構成要素、ならびにより複雑な／精巧な配置や構成を適応できることが認識されるべきである。従って、提供された例は、無数の他のアーキテクチャに潜在的に適用する際に、範囲を限定するべきではない、あるいは、電気回路の教示を妨げるべきではない。

この開示において、「一実施形態」、「実施形態例」、「ある実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替の実施形態」、および同様のものに含まれる様々な特徴（例えば、素子、構造、モジュール、構成要素、ステップ、動作、特性など）への参照は、任意のそのような特徴が本開示の１つ以上の実施形態に含まれるが、同じ実施形態に組み合わされ得るか、必ずしも同じ実施形態に組み合わされ得ないことを意味することを意図される。

非常に多くの他の変更、置換、変形、改変、および修正が、当業者に解明され得、本開示は、添付の特許請求の範囲内に属するように全てのそのような変更、置換、変形、改変、および修正を包含することが意図される。本明細書に添付された特許請求の範囲を解釈する際に、米国特許商標庁（ＵＳＰＴＯ）および、追加的に、この出願について発行された任意の特許の任意の読み手を支援するために、出願人は、出願人が、（ａ）添付の特許請求の範囲のいずれもが、用語「〜するための手段」または「〜するためのステップ」が特定の特許請求の範囲において特に使用されない限り、それが本明細書の出願日に存在するとして３５Ｕ．Ｓ．Ｃ．段落１１２（ｆ）を行使することを意図せず、（ｂ）そうでなければ添付の特許請求の範囲に反映されない何らかにこの開示を限定することを、明細書における任意の説明によって、意図しないことに留意することを願う。

本発明のいくつかの実施形態は、以下のように理解され得る。
（１）ΔΣアナログ‐デジタル変換器（ＡＤＣ）のための校正システムであって、
参照組み替えを用いるフラッシュ比較器と、
ＡＤＣの出力の振幅を測定するためのデジタルブロックと、
フラッシュ校正回路を制御する校正ロジックと、を備える、校正システム。
（２）フラッシュ参照組み替え方式は、１つ以上の比較器が経時的に遷移を経験することを確実にする方式で実装され、その方式は、データ加重平均（ＤＷＡ）方式、蛙飛び方式、およびスワッピング方式を含む、請求項１の校正システム。
（３）出力の振幅を測定するデジタルブロックは、絶対値の和を計算することによって出力電力を見積もることができる電力計と併せて実装される、請求項１の校正システム。
（４）校正ロジックは、埋め込み型のプログラム可能なマイクロプロセッサ上に実装される、請求項１の校正システム。
（５）校正ロジックは、カスタムロジック特定用途向け集積回路（ＡＳＩＣ）を含むオンチップのアーキテクチャとして実装される、請求項１の校正システム。
（６）実装された校正ロジックは、フラッシュ組み替え動作の非理想的なランダム性に起因して生じる最適化トラップを克服するために、ランダムウォークアルゴリズム、焼きなましアルゴリズム、および遺伝的アルゴリズムを含む様々なアルゴリズムを利用する、請求項１の校正システム。
（７）デルタシグマＡＤＣのための校正システムであって、
参照組み替えを用いないフラッシュ比較器と、
ＡＤＣの入力に印加されるトレーニング信号と、
ＡＤＣの出力の振幅で測定するデジタルブロックと、
フラッシュ校正回路を制御する校正ロジックと、を備える、校正システム。
（８）トレーニング信号は、ＡＤＣのフラッシュにおいて比較器に経時的に遷移を経験させる信号を含む、請求項７の校正システム。
（９）遷移は、大きな電力を伴う完全な正弦波形またはランダム雑音を含む、請求項８の校正システム。

Claims (17)

1. アナログ‐デジタル変換器（ＡＤＣ）のための校正システムであって、
   アナログ入力を受信し、前記アナログ入力をデジタルマルチビットデータに変換する内部ＡＤＣと、
   前記内部ＡＤＣの比較器の参照値を組み替える参照組み替え回路と、
   前記内部ＡＤＣの前記比較器を校正する校正回路と、
   前記デジタルマルチビットデータに基づいて振幅を測定するデジタルブロックと、
   前記デジタルブロックの出力に基づいて前記校正回路を制御するように構成され、ＡＤＣ雑音を削減する校正コードを決定する校正ロジックと、を備える、校正システム。
2. 参照組み替え方式は、前記比較器の１つ以上が経時的に遷移を経験することを確実にする方式で実装され、前記方式は、データ加重平均（ＤＷＡ）方式、蛙飛び方式、およびスワッピング方式の１つを含む、請求項１に記載の校正システム。
3. 前記校正回路は、前記内部ＡＤＣの前記比較器のオフセットを調整する、請求項１に記載の校正システム。
4. 前記デジタルブロックは、絶対値の和を計算すること、および２乗の和を計算することの１つによって、出力電力を見積もる電力計と併せて実装される、請求項１に記載の校正システム。
5. 前記校正ロジックは、埋め込み型のプログラム可能なマイクロプロセッサ上に実装される、請求項１に記載の校正システム。
6. 前記校正ロジックは、カスタムロジックを含むオンチップのアーキテクチャとして実装される、請求項１に記載の校正システム。
7. 前記校正ロジックは、ランダムウォークアルゴリズム、焼きなましアルゴリズム、および遺伝的アルゴリズムの１つを用いて実装される、請求項１に記載の校正システム。
8. アナログ‐デジタル変換器（ＡＤＣ）のための校正方法であって、
   アナログ入力を、内部ＡＤＣで、受信することと、
   前記内部ＡＤＣを用いて、前記アナログ入力をデジタルマルチビットデータに変換することと、
   前記内部ＡＤＣの比較器の参照値を組み替えることと、
   前記デジタルマルチビットデータに基づいて振幅を測定することと、
   前記振幅に基づいて、ＡＤＣ雑音を削減する校正コードを決定するように構成された校正ロジックを用いて、前記内部ＡＤＣの前記比較器を校正することと、を含む、
   前記校正方法。
9. 参照組み替え方式が、前記比較器の１つ以上が経時的に遷移を経験することを確実にする方式で実装され、前記方式は、データ加重平均（ＤＷＡ）方式、蛙飛び方式、およびスワッピング方式の１つを含む、請求項８に記載の校正方法。
10. 前記校正することは、前記内部ＡＤＣの前記比較器のオフセットを調整する、請求項８に記載の校正方法。
11. 前記測定することは、絶対値の和を計算すること、および２乗の和を計算することの１つによって、出力電力を見積もる電力計と併せて実装される、請求項８に記載の校正方法。
12. 前記校正ロジックは、埋め込み型のプログラム可能なマイクロプロセッサ上に、またはカスタムロジックを含むオンチップのアーキテクチャとして、実装される、請求項８に記載の校正方法。
13. 前記校正ロジックは、ランダムウォークアルゴリズム、焼きなましアルゴリズム、および遺伝的アルゴリズムの１つを用いて実装される、請求項８に記載の校正方法。
14. ＡＤＣ雑音を削減する実行のためのコードを含む１つ以上の有形の媒体内に、コード化されたロジックのプログラムであって、
    プロセッサによって実行されるときに、デジタルマルチビットデータに基づいて測定された振幅に基づいて、ＡＤＣの比較器を校正することを含む動作を行うために動作可能であり、前記内部ＡＤＣの前記比較器の参照値が組み替えられる、ロジックのプログラム。
15. 前記校正することは、前記内部ＡＤＣの前記比較器のオフセットを調整する、請求項１４に記載のロジックのプログラム。
16. 前記プロセッサは、埋め込み型のプログラム可能なマイクロプロセッサとして、またはカスタムロジックを含むオンチップのアーキテクチャとして実装される、請求項１４に記載のロジックのプログラム。
17. 前記校正することは、ランダムウォークアルゴリズム、焼きなましアルゴリズム、および遺伝的アルゴリズムの１つを用いて実装される、請求項１４に記載のロジックのプログラム。