JP5932901B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、高度なランプ演出などを安定して実行できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰り返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

特開２００９−０１１３６８号公報 特開２０１１−２０６１６６号公報

上記した演出動作は、液晶表示装置での画像演出が中心となるが、この画像演出に連動して、各種のランプを点滅させるランプ演出や、遊技者を盛り上げる音声を出力する音声演出や、可動物が移動する可動演出などが実行される。そして、これらの遊技演出を豊富化すればするほど、各制御動作に時間を要するので、回路構成や制御動作を最適化することが望まれる。

かかる観点からランプ演出を検討すると、各ランプの点灯／消灯状態を規定する駆動データを、一連のシリアルデータとして伝送する構成を採る場合、配線数が抑制できる利点がある。

しかし、通常の構成では、ランプの個数に対応してＣＰＵの処理負担が増加するので、他の制御動作に使用可能な制御時間が減少するという問題がある（例えば、特許文献１の図１０８など）。また、回転体に多数のランプを配置して、回転中のランプを適宜に点灯制御する方法は知られているが（特許文献２）、この構成では、駆動データに同期したクロック信号の伝送が必要であり、そのための配線が不可避となる。なお、これらの点は、可動演出を実現するためのモータ駆動データについても同様である。

本発明は、上記の問題点に鑑みてなされたものであって、ＣＰＵの処理負担が増加することなく、安定したシリアル伝送が可能で、且つ、回路構成も簡素化された遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、可動体の可動演出又は発光体のランプ演出を規定する駆動データを、アドレス情報と共に、プログラム処理によって、必要時にパラレル出力する演出制御手段と、演出制御手段からパラレル出力されたパラレルデータを受けて、これをシリアル変換してシリアルデータとして出力する上流回路と、上流回路が出力するシリアルデータを受けて、これをパラレル変換してパラレルデータとして出力可能な複数の下流回路と、上流回路と複数の下流回路との間を、差動伝送ライン又はシングルエンド伝送ラインで接続する単一のシリアル伝送路と、を有して構成され、複数の下流回路には、各々、アドレスが付番されており、上流回路は、演出制御手段からアドレス情報と駆動データを含んだ所定長のパラレルデータを受けると、これをシリアルデータとして出力する一方、前記シリアルデータを受けた複数の下流回路のうち、自らに付番されたアドレスに一致するアドレス情報を受けた下流回路は、前記シリアルデータに含まれる駆動データを取得して可動体又は発光体を駆動するよう構成され、上流回路は、演出制御手段が出力したパラレルデータの取得処理に対応することなく、自らの内部クロックに基づいて、取得済みのパラレルデータをシリアル変換してシリアル出力し、下流回路は、外部回路からの制御に基づくことなく、自走状態で駆動データを繰り返し出力するよう構成されている。

本発明は、ＣＰＵは、駆動データをパラレル出力するだけで足り、シリアル伝送処理に関与する必要がないので制御負担が大幅に緩和される。しかも、上流回路の送信部と、下流回路の複数の受信部とが単一のシリアル伝送路で接続されるので機器構成が極めて簡素化される。

本発明の上流回路と下流回路との間に、転送クロックを伝送する配線が設けない構成を採ると、機器構成の簡素化の観点から更に好ましい。上流回路は、演出制御手段の制御動作に基づいて、駆動データを単位バイト長毎に取得しているのが好ましく、この場合には駆動データの正当性が担保される。

下流回路は、外部回路からの制御に基づくことなく、自走状態で駆動データを繰り返し出力している。このような構成を採ると、駆動データのシリアル伝送時にビット化けが生じても、事実上、問題が生じない。

下流回路は、繰り返し受ける同一の駆動データを、繰り返しパラレル変換して、可動演出体の発光体を点灯駆動しているか、可動演出体を可動駆動しているのが好ましい。

上流回路のシリアル送信素子及び下流回路のシリアル受信素子は、電源投入時に電源リセットされる構成を採っても良いが、電源投入後も必要時まで機能しないよう構成されているのが好ましい。

上記した通り、本発明によれば、ＣＰＵの処理負担が増加することなく、シリアル伝送が可能で、且つ、回路構成を簡素化することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 演出制御部の回路構成を例示するブロック図である。 伝送ドライバの内部構成を示すブロック図である。 演出制御基板とランプ駆動基板の第１の接続構成を説明する図面である。 演出制御基板とランプ駆動基板の第２の接続構成を説明する図面である。 演出制御基板とランプ駆動基板の第３の接続構成を説明する図面である。 別の伝送ドライバの内部構成を示すブロック図である。 演出制御基板とランプ駆動基板の第４の接続構成を説明する図面である。 演出制御基板とランプ駆動基板の第５の接続構成を説明する図面である。 演出制御基板とランプ駆動基板の第６の接続構成を説明する図面である。 演出制御部の動作を説明するフローチャートである。 クロック埋め込み方式のＬＶＤＳ伝送を説明する図面である。 スタートビットを付加するＬＶＤＳ伝送を説明する図面である。 別の実施例を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成された表示装置ＤＳが配置されている。

表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。

遊技球が落下移動する遊技領域には、図柄始動口１５、大入賞口１６、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

図柄始動口１５は、左右一対の開閉爪１５ａを備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪１５ａが開放されるようになっている。

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

大入賞口１６は、前後方向に進退する開閉板１６ａを有して構成されている。大入賞口１６の動作は、特に限定されないが、典型的な大当り状態では、大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２’、画像制御部２３’、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２’を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３’を構成している。なお、演出制御部２２’、画像制御部２３’、及び払出制御部２４の全部又は一部がサブ制御部である。

また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材ＧＭ１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５と、ランプ駆動基板３６とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。

実施例のランプ駆動基板３６は、複数のＬＥＤが接続されて構成されて、回転演出体ＡＭＵの中に配置されている。そして、適宜なタイミングで駆動モータＭｏが回転を開始すると、ＬＥＤ群が回転しつつランプ演出動作を実行する。回転演出体ＡＭＵは、スリップリングＳＬを経由して、演出制御基板２２に電気接続されており、演出制御部２２’から受けるシリアル駆動信号ＳＤＡＴＡ０に基づいてＬＥＤ群が点灯駆動される。

ここで、スリップリングＳＬとは、回転演出体ＡＭＵに対して同心円状に配置された複数の環状導体路と、環状導体路に各々接触する摺動ブラシと、で構成された回転コネクタであり、回転演出体ＡＭＵの回転の有無に拘わらず、複数の導通路が維持される。

本実施例の場合、シリアル駆動信号ＳＤＡＴＡ０は、低電圧の差動信号ＬＶＤＳ（low Voltage Differential Signaling）の形式でシリアル伝送されており、また、クロック信号を伴うことなく２本の配線で伝送されている。すなわち、シリアル駆動信号ＳＤＡＴＡ０は、演出制御基板２２→演出インタフェイス基板（送信部ＴＲ）２７→枠中継基板３４→枠中継基板３５→スリップリングＳＬを経由して、ランプ駆動基板３６に搭載された受信部ＲＶに伝送されている。

この実施例では、送信部ＴＲ及び受信部ＲＶは、同一又は類似の構成を有する伝送ドライバ５０（図５）を使用し、一方を送信モードで使用し、他方を受信モードで使用している（図４）。なお、詳細については、図５などに関して後述する。

次に、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２’と画像制御部２３’に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２’と画像制御部２３’のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。

このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。なお、演出制御部２２’と画像制御部２３’は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

なお、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＲＡＭは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＲＡＭは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、直接的に、或いは、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

先に説明した通り、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２’は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４参照）。また、演出制御部２２’は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている（図３及び図４参照）。

そして、演出制御部２２’は、演出インタフェイス基板２７を経由して、ランプ駆動基板２９やランプ駆動基板３０にシリアル駆動信号ＳＤＡＴＡ１，ＳＤＡＴＡ２を供給している。特に限定されるものではないが、演出インタフェイス基板２７とランプ駆動基板２９，３０との間のシリアル伝送路は、演出インタフェイス基板２７とランプ駆動基板３６の間のシリアル伝送路とほぼ同一構成であり、送信モード又は受信モードに設定された同一又は類似の伝送ドライバ５０（Ｎ組＋Ｍ組）によって、低電圧の差動信号路が形成されている。すなわち、この実施例では、合計２×（１＋Ｎ＋Ｍ）個の伝送ドライバ５０が使用され、演出インタフェイス基板２７に配置された（１＋Ｎ＋Ｍ）個の伝送ドライバ５０が、（１＋Ｎ＋Ｍ）個の送信部ＴＲを構成し、ランプ駆動基板２９，３０，３６に配置された（１＋Ｎ＋Ｍ）個の伝送ドライバ５０が、（１＋Ｎ＋Ｍ）個の受信部ＲＶを構成している（図４参照）。

図３及び図４に示す通り、演出制御部２２’は、画像制御部２３’に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。

そして、画像制御部２３’では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている（図４参照）。

続いて、上記した演出制御部２２’の構成について更に詳細に説明する。図４に示す通り、演出インタフェイス基板２７は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、演出インタフェイス基板２７、ランプ駆動基板２９、ランプ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。

但し、演出制御基板２２には、直流電圧５Ｖが配電されておらず、１２ＶからＤＣ／ＤＣコンバータで降圧された直流電圧３．３Ｖと、３．３ＶからＤＣ／ＤＣコンバータで更に降圧された直流電圧１．８Ｖだけが、演出インタフェイス基板２７から演出制御基板２２に配電されている。

このように、本実施例の演出制御基板２２は、全ての回路が、電源電圧３．３Ｖ又はそれ以下の電源電圧で駆動されるので、電源電圧を５Ｖで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板２２の直上に演出インタフェイス基板２７を配置して積層しても放熱上の問題が生じない。

但し、電源基板２０から受けた直流電圧１２Ｖは、そのままデジタルアンプ４６の電源電圧として使用されると共に、ランプ駆動基板３０とランプ駆動基板２９に配電されて各ランプ群の電源電圧となる。また、直流電圧３２Ｖは、演出インタフェイス基板のＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、必要に応じて、演出モータＭ１〜Ｍｎの駆動電源として使用される。

図４に示すように、演出制御部２２’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０と、ワンチップマイコン４０の制御プログラムなどを記憶するフラッシュメモリ（flash memory）４１と、ワンチップマイコン４０からの指示に基づいて音声信号を再生して出力する音声合成回路４２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ４３とを備えて構成されている。

ワンチップマイコン４０、フラッシュメモリ４１、及び音声用メモリ４３は、電源電圧３．３Ｖで動作しており、また、音声合成回路４２は、電源電圧３．３Ｖ及び電源電圧１．８Ｖで動作しており大幅な省電力化が実現されている。ここで、１．８Ｖは、音声合成回路のコンピュータ・コア部の電源電圧であり、３．３Ｖは、Ｉ／Ｏ部の電源電圧である。

ワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯ（Ｐｉ＋Ｐｏ＋Ｐｏ’）が内蔵されている。なお、ワンピップマイコンには、シリアルポートも内蔵されているが、この実施例では、シリアルポートを使用することなく、パラレル出力ポートＰｏ’を経由して、ランプ演出やモータ演出を実現しており、ＣＰＵの制御負担が大幅に軽減されている。

パラレル入出力ポートＰＩＯの入力ポートＰｉには、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力され、コマンド出力ポートＰｏからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。

具体的には、入力ポートＰｉには、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ４４において、電源電圧３．３Ｖに対応する論理レベルに変換されて８ビット単位で供給される。割込み信号ＳＴＢは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部２２’は、制御コマンドＣＭＤを取得するよう構成されている。

演出制御部２２’が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した画像演出を実現するため、演出制御部２２’は、コマンド出力ポートＰｏを通して、画像制御部２３’に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力している。なお、演出制御部２２’は、図柄指定コマンドや、表示装置ＤＳに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力している。

上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には出力バッファ４５が設けられており、１６ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を画像インタフェイス基板２８に出力している。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。

また、演出インタフェイス基板２７には、音声合成回路４２から出力される音声信号を受けるデジタルアンプ４６が配置されている。先に説明した通り、音声合成回路４２は、３．３Ｖと１．８Ｖの電源電圧で動作しており、また、デジタルアンプ４６は、電源電圧１２ＶでＤ級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。

そして、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路４２とデジタルアンプ４６との配線が複雑化する。

そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル音声信号ＳＤ１，ＳＤ２との合計４ビットの信号線に抑制されている。なお、何れの信号も、通常のシングルエンド（single-ended）信号であって、その振幅レベルは理論値３．３Ｖである。

ここで、シリアル音声信号ＳＤ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、シリアル音声信号ＳＤ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声合成回路４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する（図４（ｂ）参照）。なお、重低音スピーカは本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。

何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少な。なお、アナログ伝送を採る場合には、ケーブル本数は同数であるが、３．３Ｖ振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。

このようなシリアル音声信号ＳＤ１，ＳＤ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。

また、演出インタフェイス基板２７には、ワンチップマイコン４０のパラレル出力ポートＰｏ’から出力されるパラレル信号を伝送する出力バッファ回路４７，４８，４９が設けられている。ここで、出力バッファ４７は、ランプ駆動基板３６に配置されたＬＥＤ群に関連し、出力バッファ４８は、ランプ駆動基板２９に配置されたＬＥＤ群に関連し、出力バッファ４９は、ランプ駆動基板３０に配置されたＬＥＤ群に関連している。なお、ランプ駆動基板３０には、必要に応じて演出モータＭ１〜Ｍｎが配置される。

図４に示す通り、出力バッファ回路４７，４８，４９は、伝送ドライバ５０で構成された一又は複数個の送信部ＴＲに各々接続されており、ワンチップマイコン４０から受けたパラレル信号を転送している。ここで、パラレル出力ポートＰｏ’から出力バッファ回路４７，４８，４９を経由して送信部ＴＲに伝送されるパラレル駆動信号は、シングルエンド信号であって、その振幅は、理論値で３．３Ｖである。なお、この実施例では、出力バッファ４７には送信部ＴＲが接続され、出力バッファ４８には複数Ｎ個の送信部ＴＲが接続され、出力バッファ４９には複数Ｍ個の送信部ＴＲが接続されている。

各送信部ＴＲは、出力バッファ回路４７，４８，４９から受けたパラレル駆動信号をシリアル変換して、シリアル駆動信号ＳＤＡＴＡ０〜ＳＤＡＴＡ２を生成し、低レベルの差動信号（ＬＶＤＳ信号）の形式で各々出力している。この構成に対応して、ランプ駆動基板２９，３０，３６には、各々、受信部ＲＶが配置されている。図示の通り、この実施例では、一又は複数個の送信部ＴＲに対応して、ランプ駆動基板３６には単一の受信部ＲＶが搭載され、ランプ駆動基板２９にはＮ個の受信部ＲＶが搭載され、ランプ駆動基板３０にはＭ個の受信部ＲＶが搭載されている。

各受信部ＲＶは、ＬＶＤＳ信号をパラレル変換して、ＬＥＤドライバやモータドライバにパラレル駆動信号を出力しており、ＬＥＤ群やモータ群は、ＬＥＤドライバやモータドライバに駆動されて所定態様で点灯又は回転される。

このように、本実施例は、ＬＶＤＳ信号の形式でシリアル駆動信号ＳＤＡＴＡ０〜ＳＤＡＴＡ２を伝送するので、コモンモードノイズの影響が排除され、外乱に基づくシリアル駆動信号のビット化けの可能性が大幅に抑制される。また、ＬＶＤＳ信号の電圧振幅は、数１００ｍＶ（例えば±３５０ｍＶ）に抑制されているので、シリアル伝送路から漏洩する高調波成分のエネルギーが効果的に抑制されることになり、ノイズ源となることもない。しかも、本実施例では、転送クロックを伝送しないので、回路配線が簡略化される上に、転送クロック伝送線からのノイズ発生もない。

図５は、伝送ドライバ５０の回路構成を説明するブロック図である。なお、先に説明した通り、実施例の伝送ドライバ５０は、送信モード又は受信モードで機能することで、図４に示す送信部ＴＲ又は受信部ＲＶとなる。そして、伝送ドライバ５０は、外部回路と１バイトデータ又は２バイトデータのデータ授受を実現する入出力回路５１と、ＰＳ変換（parallel to serial）又はＳＰ変換（serial to parallel）の動作を実行する直並列信号変換部５２と、内部回路の動作タイミングを規定する内部クロックを発生する発振部５３と、シングルエンド信号を差動信号に変換する信号形式変換部５４と、差動信号をシングルエンド信号に逆変換する信号形式逆変換部５５と、を有して構成されている。

また、伝送ドライバ５０は、１バイト長の入出力信号Ｄ−Ｄ７に関する入出力端子Ｄ０−Ｄ７と、一対の差動入出力信号ＩＯＰ，ＩＯＮに関する入出力端子ＩＯＰ，ＩＯＮと、モード制御信号ＴＸＥＮ，ＲＸＥＮを受ける制御信号入力端子ＴＸＥＮ，ＲＸＥＮと、動作制御信号ＣＴＬ０，ＣＴＬ１を受ける制御信号入力端子ＣＴＬ０，ＣＴＬ１と、リセット信号ＲＳＴＮを受ける入力端子ＲＳＴＮなどを有して構成されている。

ここで、入出力端子Ｄ０−Ｄ７は、伝送ドライバ５０が送信モードで機能している場合には、１バイト長の信号入力端子として機能し、受信モードで機能している場合には、１バイト長の信号出力端子として機能する。また、入出力端子ＩＯＰ，ＩＯＮは、伝送ドライバ５０が送信モードで機能している場合には、信号出力端子として機能し、受信モードで機能している場合には、信号入力端子として機能する。

図５に示す入出力回路５１は、伝送ドライバ５０が送信モードで機能しているか、受信モードで機能しているかに応じて、ラッチ機能を発揮する入力回路、又はセレクタ機能を発揮する出力回路として機能する。そこで、以下の説明では、入出力回路５１について、入力回路５１Ｔ（ラッチ回路５１Ｔ）、又は出力回路５１Ｒ（セレクタ回路５１Ｒ）と称することがある。また、直並列信号変換部５２については、シリアライザ５２Ｔ、又はデシリアライザ５２Ｒと称することがある。

図示の伝送ドライバ５０は、一対のモード制御信号ＴＸＥＮ，ＲＸＥＮで内部回路の動作が制御されて、送信部ＴＲ又は受信部ＲＶとして機能する。具体的には、ソフト設定又はハード設定に基づいて、モード制御信号ＴＸＥＮ＝Ｈ、モード制御信号ＲＸＥＮ＝Ｌに設定すれば、内部回路が送信モードで動作して、この伝送ドライバ５０が送信部ＴＲとなる。この送信モードでは、入力回路５１Ｔ（具体的にはラッチ回路５１Ｔ）が機能すると共に、シリアライザ５２Ｔと信号形式変換部５４が機能して、一対の出力信号端子ＩＯＰ，ＩＯＮから差動信号が出力される（図６参照）。

一方、モード制御信号ＴＸＥＮ＝Ｌ、モード制御信号ＲＸＥＮ＝Ｈに設定すれば、内部回路が受信モードで動作し、この伝送ドライバ５０が受信部ＲＶとなる。この受信モードでは、信号形式逆変換部５５が機能することで、受信した差動信号がシングルエンド信号に変換され、また、デシリアライザ５２Ｒが機能してパラレル信号が復元される。また、この受信モードでは、出力回路５１Ｒ（具体的にはセレクタ回路５１Ｒ）が機能する（図６参照）。

また、図５に示す実施例では、送信モードに設定された伝送ドライバ５０は、動作制御信号ＣＴＬ０，ＣＴＬ１に基づいて、１バイト長のシリアルデータを送信する１バイト伝送モードか、２バイトのシリアルデータを送信する２バイト伝送モードかを選択できるようになっている。具体的には、送信モードに設定された伝送ドライバ５０において、動作制御信号ＣＴＬ０，ＣＴＬ１を共にＬレベルに固定設定すると（図６参照）、１バイト伝送モードとなる。そして、ラッチ回路５１Ｔとして機能する入力回路５１Ｔが取得した下位１バイトデータが、伝送ドライバ５０の内部サンプリングクロックに同期して、繰り返しシリアル出力される。このシリアル出力処理は、外部回路（出力バッファ４７など）の動作と同期することなく実行され、この実施例では、２０μＳ程度の反復周期で、１バイトデータが繰り返しシリアル出力される。

一方、送信モードに設定された伝送ドライバ５０について、動作制御信号ＣＴＬ０，ＣＴＬ１を、相補的にＬレベル（アクティブレベル）に設定すると、伝送ドライバ５０（送信部ＴＲ）は、２バイト伝送モードとなり、動作制御信号ＣＴＬ０＝Ｈの状態で、動作制御信号ＣＴＬ１＝Ｌに設定すると、入力回路５１Ｔが外部回路（出力バッファ４７など）から上位１バイトを取得する。

この上位１バイト取得動作に続いて、動作制御信号ＣＴＬ１＝Ｈの状態で、動作制御信号ＣＴＬ０＝Ｌに設定すると、入力回路５１Ｔが、外部回路から下位１バイトを取得することになる。そして、このようにして取得された２バイトデータは、伝送ドライバ５０の内部サンプリングクロックに同期して、繰り返し２バイト単位でシリアル出力される（図７参照）。このシリアル出力処理も、外部回路（出力バッファ４７）の動作と同期することなく実行され、この実施例では、２０μＳ程度の反復周期で、２バイトデータが繰り返しシリアル出力される。

伝送ドライバ５０（送信部ＴＲ）が、１バイト伝送モードか又は２バイト伝送モードかで動作することに対応して、受信モードに設定された伝送ドライバ５０（受信部ＲＶ）も、動作制御信号ＣＴＬ０，ＣＴＬ１に基づいて、１バイト伝送モードか２バイト伝送モードかで動作するようになっている。具体的には、受信モードに設定された伝送ドライバ５０において、動作制御信号ＣＴＬ０＝Ｌ、動作制御信号ＣＴＬ１＝Ｈに固定設定すると（図６参照）、１バイト伝送モードとなり、送信部ＴＲから繰り返しシリアル出力されるシリアルデータ（下位１バイトデータ）が、デシリアライザ５２Ｒによってパラレル変換される。そして、パラレル変換された下位１バイトデータは、出力回路５１Ｒから繰り返し出力される。なお、この動作を、より正確に説明すると、デシリアライザ５２Ｒは、シリアル伝送された下位１バイトデータを含んだ２バイトデータをパラレル変換するが、無意味な上位１バイトは、出力回路５１Ｒから出力されることがないという意味である。何れにしても、出力回路５１Ｒの出力動作は、受信部ＲＶの内部クロックに基づき実行される。

一方、２バイト伝送モードで動作すべき受信部ＲＶは、動作制御信号ＣＴＬ０，ＣＴＬ１を相補的にＬレベル（アクティブレベル）に変化させる必要がある。なお、１バイト伝送モードであるか、２バイト伝送モードであるかに拘わらず、送信部ＴＲから繰り返しシリアル出力されるシリアルデータは、デシリアライザ５２Ｒによってパラレル変換されて２バイト長のパラレルデータとなることは上記した通りである。

そして、２バイト伝送モードで動作すべき受信部ＲＶに対して、外部回路が、動作制御信号ＣＴＬ０＝Ｈの状態で、動作制御信号ＣＴＬ１＝Ｌに設定すると、出力回路５１Ｒは、２バイト長のパラレルデータの上位１バイトを出力する。この出力動作に続いて、外部回路が、動作制御信号ＣＴＬ１＝Ｈの状態で、動作制御信号ＣＴＬ０＝Ｌに設定すると、出力回路５１Ｒが下位１バイトを出力することになる。

以上の動作説明を整理すると以下の通りである。すなわち、図５に示す伝送ドライバ５０は、モード制御信号ＴＸＥＮ，ＲＸＥＮに基づき、送信部ＴＲ又は受信部ＲＶとなり、また、送信部ＴＲ又は受信部ＲＶに設定された伝送ドライバ５０は、動作制御信号ＣＴＬ０，ＣＴＬ１に基づいて、１バイト伝送モード又は２バイト伝送モードで動作する。

以上を踏まえて、演出インタフェイス基板２７の出力バッファ４７と、ランプ駆動基板３６との接続関係を説明する。図６は、この回路構成を図示したものであり、出力バッファ４７と、送信モード且つ１バイト伝送モードに設定された伝送ドライバ５０（送信部ＴＲ）と、スリップリングＳＬと、受信モード且つ１バイト伝送モードに設定された伝送ドライバ５０（受信部ＲＶ）と、ＬＥＤドライバＤＶとが示されている。

なお、出力バッファ４８とランプ駆動基板２９との接続関係、及び、出力バッファ４９とランプ駆動基板３０との接続関係は、（１）送信部ＴＲ及び受信部ＲＶが複数組（Ｎ組又はＭ組）存在すること、（２）スリップリングＳＬが存在しないことを除けば、図６の回路構成と基本的には同じである。

最初に説明した通り、ランプ駆動基板３６は、駆動モータＭｏによって回転駆動される回転演出体ＡＭＵに内蔵されている。但し、ランプ駆動基板３６と演出制御部２２’が、スリップリングＳＬを経由して接続されているので、回転演出体ＡＭＵの回転に拘わらず、複数の導通路が安定して維持される。この実施例では、複数の導通路のうち、電源ラインＶＢ、グランドライン、及び、差動信号ラインＩＯＰ，ＩＯＮの４チャンネルを活用している。そして、ランプ駆動基板３６では、電源ラインＶＢの直流電圧をＬＥＤランプに供給すると共に、この直流電圧に基づいて、伝送ドライバ５０やその他の論理素子の電源電圧Ｖｃｃを生成している。

図６の回路構成について個々的に確認すると、出力バッファ４７に接続されている伝送ドライバ５０は、モード制御信号ＴＸＥＮ＝Ｈ、モード制御信号ＲＸＥＮ＝Ｌに固定設定されていることで送信モードとなり、動作制御信号ＣＴＬ０，ＣＴＬ１が共にＬレベルに固定設定されていることで、１バイト伝送モードの送信部ＴＲとして動作する。

一方、ＬＥＤドライバＤＶに接続されている伝送ドライバ５０は、モード制御信号ＴＸＥＮ＝Ｌ、モード制御信号ＲＸＥＮ＝Ｈに固定設定されていることで、受信モードとなり、動作制御信号ＣＴＬ０＝Ｌ、動作制御信号ＣＴＬ１＝Ｈに固定設定されていることで、１バイト伝送モードの受信部ＲＶとして動作する。

上記の構成に対応して、演出制御部２２’のＣＰＵは、適当なタイミングで１バイト長の駆動データを、出力ポートＰＯ’から出力する。ＣＰＵのソフトウェア処理は、このパラレルデータ出力処理だけで足り、シリアル伝送処理には何も関与する必要がない。すなわち、出力ポートＰＯ’から出力された１バイトデータのレベルが、その後も出力バッファ４７に保持される構成を採れば、送信部ＴＲと受信部ＲＶがシリアル伝送処理を所定の反復周期（例えば２０μＳ）で繰り返すので、ＬＥＤドライバＤＶは、駆動データを繰り返し受けることになる。

以下、この点を更に説明すると、送信部ＴＲのラッチ回路５１Ｔは、内部クロックに規定された所定時間毎に、出力バッファ４７の出力データ（下位１バイト）をラッチし、ラッチされた１バイトデータは、シリアライザ５２Ｔによってシリアル変換され、信号形式変換部５４は、このシリアルデータを差動信号として、出力信号端子ＩＯＰ，ＩＯＮから出力する。先に説明した通り、シリアライザ５２Ｔや信号形式変換部５４は、内部クロックから生成される内部サンプリングクロックに同期して、２０μＳ程度の反復周期で、１バイトデータのシリアル送信処理を自走的に繰り返す。

一方、受信部ＲＶのデシリアライザ５２Ｒは、送信部ＴＲから受けるシリアルデータをパラレル変換し、パラレル変換された１バイトデータは、出力回路５１Ｒから繰り返し出力される。そして、この出力回路５１Ｒの出力動作は、受信部ＲＶの内部クロックに基づいて自走的に実行される。

以上の説明から明らかな通り、送信部ＴＲによるデータラッチ処理、送信部ＴＲ及び受信部ＲＶによるシリアル伝送処理、受信部ＲＶによるデータ出力処理は、全て、演出制御部２２’のＣＰＵとは非同期で実行され、言い換えると、送信部ＴＲ及び受信部ＲＶは、演出制御部２２’の動作とは無関係に動作する。

特に、この実施例では、ラッチ回路５１Ｔが、内部クロックに規定された所定時間毎に、出力バッファ４７の出力データを自走的にラッチするので、演出制御部２２’のＣＰＵが駆動データを更新する更新時（駆動データのパラレル出力時）には、更新中の不合理な駆動データがシリアル伝送される可能性もある。

しかし、このシリアル伝送処理は、短い反復周期（２０μＳ）で繰り返されるので、仮に、不合理な駆動データがＬＥＤドライバＤＶに出力されたとしても、その２０μＳ後には、正当な駆動データがＬＥＤドライバＤＶに出力されるので、不合理な駆動データが人間の目に認識される可能性はない。また、シリアル伝送データに、万一ビット化けが生じても、その駆動データは、短時間の後には、正確な駆動データに置き換わるので、この場合にも事実上何の問題も生じない。

すなわち、本実施例では、演出制御部２２’の回路素子と無関係に自走動作する送信部ＴＲと受信部ＲＶを設けることで、演出制御部２２’のランプ演出に関する制御負担を極限的に軽減すると共に、発生する可能性のある点灯トラブルを合理的に解決している。

しかも、本実施例では、伝送クロックを伝送しないので、回路構成についても極限的に簡素化される。伝送クロックを伝送しない伝送ドライバの内部構成については、図５及び図６への記載を省略しているが、例えば、シリアル信号に伝送クロックを埋め込むクロック埋め込み方式が採用される。

次に、図７（ｃ）は、２バイト伝送モードを説明する図面であり、図６の変形回路構成図を示している。すなわち、図７（ｃ）には、演出制御部２２’の出力バッファ４７と、送信モード且つ２バイト伝送モードに設定された伝送ドライバ５０（送信部ＴＲ）と、スリップリングＳＬと、受信モード且つ２バイト伝送モードに設定された伝送ドライバ５０（受信部ＲＶ）と、受信部ＲＶから各々１バイトデータを受ける２個のラッチ回路ＬＴ０，ＬＴ１と、ラッチ回路ＬＴ０，ＬＴ１から各々１バイトデータを受ける２個のＬＥＤドライバＤＶ，ＤＶとが示されている。

図７（ｃ）の回路構成について確認すると、モード制御信号ＴＸＥＮ，ＲＸＥＮ＝Ｌについては、図６の場合と同様に固定設定されている。一方、送信部ＴＲの動作制御信号ＣＴＬ０，ＣＴＬ１については、出力バッファ４７を経由して、演出制御部２２’から受けている。先に説明した通り、２バイト伝送モードで動作する送信部ＴＲは、動作制御信号ＣＴＬ０，ＣＴＬ１に制御されて入力回路５１Ｔ（ラッチ回路５１Ｔ）が機能する。

その動作手順は、図７（ａ）に示す通りであり、動作制御信号ＣＴＬ０＝ＣＴＬ１＝Ｈの状態で、演出制御部２２’のＣＰＵが、出力ポートＰＯ’及び出力バッファ４７を経由して、動作制御信号ＣＴＬ１をＬレベルに降下させると、その後の動作制御信号ＣＴＬ１の立上りエッジで、入力回路５１Ｔが、出力バッファ４７の上位１バイトをラッチする。

次に、動作制御信号ＣＴＬ０＝ＣＴＬ１＝Ｈの状態で、演出制御部２２’が、出力ポートＰＯ’及び出力バッファ４７を経由して、動作制御信号ＣＴＬ０をＬレベルに降下させると、動作制御信号ＣＴＬ０の立上りエッジで、入力回路５１Ｔが、出力バッファ４７の下位１バイトをラッチする。また、動作制御信号ＣＴＬ０の立上りエッジで、シリアライザ５２Ｔは、２バイトデータを取得し、シリアル変換動作を開始する。

したがって、図７（ｃ）の回路構成によれば、演出制御部２２’は、１６ビット長の駆動データを、出力バッファ４７にパラレル出力した後、上記した手順で、動作制御信号ＣＴＬ０，ＣＴＬ１を相補的にアクティブにするだけで良いので、１６ビット長の駆動データのシリアル伝送処理の制御負担が低減化される。すなわち、２バイト長の駆動データを受けた送信部ＴＲでは、内部サンプリングクロックに同期して、所定の反復周期で、２バイトシリアル伝送処理を繰り返すので（図７（ｂ）参照）、演出制御部２２’のシリアル伝送についての制御負担が不要となる。

しかも、ラッチ回路５１Ｔのラッチ動作（ラッチ入力）は、ＣＰＵの制御に基づいて実行されるので、不合理な駆動データがラッチされる可能性がない。

次に、図７（ｃ）に示す受信部ＲＶについて説明する。図７（ｃ）に示す通り、受信部ＲＶの動作制御信号ＣＴＬ０は、発振器ＯＳＣから供給され、動作制御信号ＣＴＬ１は、遅延回路ＤＬＹから供給されている。発振器ＯＳＣの発振パルスΦは、受信部ＲＶが受けた駆動データを出力する反復周期Ｔを規定しており、その発振周期Ｔは、シリアル伝送周期（２０μＳ）より十分長い１ｍＳ程度に設定されている。また、発振パルスΦのパルス幅（Ｌレベル幅）は、シリアル伝送周期より十分短い１μＳ程度に設定されている。

また、遅延回路ＤＬＹは、発振パルスΦを適宜に遅延させる回路であり、発振パルスΦのＬレベルのパルス幅と同程度に設定されている。そして、遅延回路ＤＬＹが出力する遅延パルスΦ’は、動作制御信号ＣＴＬ０として、受信部ＲＶとラッチ回路ＬＴ０に供給され、発振回路ＯＳＣの発振パルスΦは、動作制御信号ＣＴＬ１として、受信部ＲＶとラッチ回路ＬＴ１に供給されている。先に説明した通り、２バイト伝送モードで動作する受信部ＲＶでは、動作制御信号ＣＴＬ０，ＣＴＬ１に制御されてセレクタ回路５１Ｒが機能するが、この実施例では、発振器ＯＳＣ及び遅延回路ＤＬＹが、受信部ＲＶにとっての外部回路となる。

具体的な動作手順は、図７（ｄ）に示す通りであり、動作制御信号ＣＴＬ０＝ＣＴＬ１＝Ｈの状態で、発振パルスΦが降下すると、セレクタ回路５１Ｒは、デシリアライザ５２Ｒから受けている２バイトデータ（駆動データ）のうち、上位１バイトを、発振パルスΦの立下りエッジで出力する。そして、その後の発振パルスΦの立上りエッジでは、ラッチ回路ＬＴ１が、セレクタ回路５１Ｒが出力する上位１バイトをラッチすると共に、ＬＥＤドライバＤＶに出力する。

その後、所定の遅延時間を経て、遅延パルスΦ’がＬレベルに降下すると、セレクタ回路５１Ｒは、デシリアライザ５２Ｒから受けている２バイトデータ（駆動データ）のうち、下位１バイトを、遅延パルスΦ’の立下りエッジで出力する。そして、その後の遅延パルスΦ’の立上りエッジでは、ラッチ回路ＬＴ０が、セレクタ回路５１Ｒが出力する下位１バイトをラッチすると共に、ＬＥＤドライバＤＶに出力する。

以上の動作は、発振パルスΦの発振周期Ｔに対応して、受信部ＲＶの内部動作とは無関係に実行され、換言すると、２バイトシリアル伝送処理の動作周期とは無関係に、非同期状態で駆動データの出力動作で実行される。但し、この実施例では、ＣＰＵが制御する動作制御信号ＣＴＬ０＝ＣＴＬ１に基づいて、出力バッファ４７の駆動データが、入力回路５１Ｔにラッチされるので、不合理な駆動データがＬＥＤドライバＤＶに出力される可能性はない。

続いて、出力バッファ４８に接続されたＮ個の送信部ＴＲと、ランプ駆動基板２９に搭載されたＮ個の受信部ＲＶとの関係について説明する。図８は、出力バッファ４８から出力されるＮ組の差動信号（駆動データＳＤＡＴＡ１）に基づいて、ランプ駆動基板２９に配置されたＬＥＤ群（Ｎ×８個以上）が、適宜に点灯制御される回路構成を示している。

Ｎ個の送信部ＴＲ１〜ＴＲｎは、図７（ｃ）に示す送信部ＴＲと同様に機能し、Ｎ個の受信部ＲＶ１〜ＲＶｎは、図６に示す受信部ＲＶと同様に機能している。すなわち、動作制御信号ＣＴＬ０＝ＣＴＬ１＝Ｈの状態で、演出制御部２２’が、動作制御信号ＣＴＬ０をＬレベルに降下させると、送信部ＴＲｉの入力回路５１Ｔは、その動作制御信号ＣＴＬ０の立上りエッジで、出力バッファ４７の下位１バイトをラッチする。また、このタイミングからシリアライザの動作が開始され、無意味な上位１バイトを含んだ１６ビットデータのシリアル伝送処理が開始される。そして、このシリアル伝送処理は、内部サンプリングクロックに同期して、その後も所定の反復周期で繰り返される。

一方、Ｎ個の受信部ＲＶ１〜ＲＶｎは、動作制御信号ＣＴＬ０，ＣＴＬ１がＬレベルに固定されているので、何れも、１バイト伝送モードで機能する。そのため、各受信部ＲＶ１〜ＲＶｎのデシリアライザ５２Ｒは、対応する送信部ＴＲ１〜ＴＲｎから、繰り返しシリアル出力されるシリアルデータをパラレル変換し、パラレル変換された下位１バイトデータが、各受信部ＲＶ１〜ＲＶｎの出力回路５１Ｒから繰り返し出力される。なお、出力回路５１Ｒの出力動作は、受信部ＲＶの内部クロックに基づき繰り返される。

以上の回路構成に対応して、演出制御部２２’のＣＰＵは、出力ポートＰＯ’を経由して、送信部ＴＲ１への駆動データを出力バッファ４８ａに供給した後、別の出力バッファ４８ｂに、送信部ＴＲ１用の動作制御信号ＣＴＬ０１を出力して、そのレベルをＨ→Ｌ→Ｈと変化させる。その結果、送信部ＴＲ１のラッチ回路５１Ｔは、出力バッファ４８から駆動データを取得することになる。

次に、演出制御部２２’のＣＰＵは、出力ポートＰＯ’を経由して、送信部ＴＲ２への駆動データを出力バッファ４８ａに供給した後、別の出力バッファ４８ｂを使用して、送信部ＴＲ２用の動作制御信号ＣＴＬ０２のレベルをＨ→Ｌ→Ｈと変化させる。その結果、送信部ＴＲ２のラッチ回路５１Ｔは、出力バッファ４８から駆動データを取得する。

その後も同様であり、演出制御部２２’のＣＰＵが上記と同様の処理を繰り返すことで、Ｎ個の送信部ＴＲ１〜ＴＲｎへの駆動データの更新処理が完了する。そして、これらの駆動データは、各送信部ＴＲ１〜ＴＲｎの内部クロックに同期して、所定の反復周期で、繰り返しシリアル伝送される。そして、各シリアルデータは、１バイト伝送モードで動作する各受信部ＲＶ１〜ＲＶｎに取得され、Ｎ個のＬＥＤドライバに出力される。したがって、本実施例では、シリアル伝送についての制御負担をＣＰＵに課すことなく、多数（Ｎ×８個又はそれ以上）のＬＥＤを使用したランプ演出が実現される。

続いて、出力バッファ４９とランプ駆動基板３０との接続関係について説明する。先に説明した通り、出力バッファ４９とランプ駆動基板３０との間には、Ｍ×２個の伝送ドライバ５０が配置され、Ｍ個の送信部ＴＲ１〜ＴＲｍから、Ｍ個の受信部ＲＶ１〜ＲＶｍに向けて、Ｍ種類のシリアル駆動信号ＳＤＡＴＡ２が各々ＬＶＤＳ信号の形式で伝送されている。具体的には、図５の内部構成を有する伝送ドライバ５０を、２×Ｍ個使用した図８と同様の回路構成となる。

以上、図５に示す伝送ドライバ５０に関して説明したが、ＬＥＤランプ数を増加するためには、図５とは別の内部構成を有する伝送ドライバを使用するのも好適である。図９は、そのような伝送ドライバ５０’を図示したものであり、この伝送ドライバ５０’も、送信モード又は受信モードで機能する。

内部構成も伝送ドライバ５０に類似しており、伝送ドライバ５０’は、外部回路と２バイトデータのデータ授受が可能な入出力回路５１と、ＰＳ変換（parallel to serial）又はＳＰ変換（serial to parallel）の動作を実行する直並列信号変換部５２と、内部回路の動作タイミングを規定する内部クロックを発生する発振部５３と、シングルエンド信号を差動信号に変換する信号形式変換部５４と、差動信号をシングルエンド信号に逆変換する信号形式逆変換部５５と、を有して構成されている。

また、伝送ドライバ５０’は、入出力端子Ｄ０−Ｄ１５と、一対の差動入出力信号ＩＯＰ，ＩＯＮに関する入出力端子ＩＯＰ，ＩＯＮと、データ幅信号ＷＩＤやモード切替信号ＢＩＤ，ＤＩＲなどを受ける信号入力端子ＷＩＤ,ＢＩＤ，ＤＩＲと、リセット信号ＲＳＴＮを受ける入力端子ＲＳＴＮなどを有して構成されている。但し、モード制御信号ＴＸＥＮ，ＲＸＥＮや、動作制御信号ＣＴＬ０，ＣＴＬ１は存在しない。

そのため、この伝送ドライバ５０’では、モード切替信号ＤＩＲによって、送信モード（ＤＩＲ＝Ｌ）か、受信モード（ＤＩＲ＝Ｈ）かを規定するよう構成されている。また、データ幅信号ＷＩＤによって、２バイト伝送モード（ＷＩＤ＝Ｈ）か、１バイト伝送モード（ＷＩＤ＝Ｌ）かを規定している。そして、データ幅信号ＷＩＤと、モード切替信号ＢＩＤ，ＤＩＲを適宜に組み合わせることで、送信部ＴＲと受信部ＲＶが一対一に対応する単純モードだけでなく、１個の送信部ＴＲと複数Ｎ個の受信部ＲＶとが一対Ｎに対応する多重モードで動作させることもできるようになっている。

また、１バイト伝送モード（ＷＩＤ＝Ｌ）で動作する伝送ドライバ５０’は、送信部ＴＲ及び受信部ＲＶとも、入出力端子Ｄ０−Ｄ７以外の所定の入力端子Ｄｘ，Ｄｙに供給される動作制御信号ＬＥＮ＿Ｕ，ＬＥＮ＿Ｌ，ＯＥＮ＿Ｕ，ＯＥＮ＿Ｌによって、ＣＴＬ０，ＣＴＬ１と同様のラッチ動作（入力ラッチ／出力ラッチ）を規定している。また、多重モードに設定されている受信部ＲＶでは、入出力端子Ｄ０−Ｄ７以外の所定の４ビット入力端子Ｄａ０−Ｄａ３がアドレス端子となり、その伝送ドライバ５０’の固有アドレスを設定するようになっている。

図１０は、２バイト伝送モード（ＷＩＤ＝Ｈ）で機能する伝送ドライバ５０’の使用例を図示したものであり、演出インタフェイス基板２７からランプ駆動基板３６へのシリアル駆動信号ＳＤＡＴＡ０の伝送路について、図６の変形例を示している。なお、この実施例において、伝送ドライバ５０’は、送信部ＴＲと受信部ＲＶが一対一に対応する単純モードで機能している。

図１０の回路構成では、演出制御部２２’のＣＰＵは、適当なタイミングで２バイト長の駆動データを、出力ポートＰＯ’から出力し、この２バイトデータを出力バッファ４７に保持させる。すると、送信部ＴＲと受信部ＲＶが、各々の内部クロックに基づき、２バイト伝送モードのシリアル伝送処理を所定の反復周期で繰り返すので、ＬＥＤドライバＤＶは、駆動データを繰り返し受けることになる。

具体的に確認すると、送信部ＴＲは、出力バッファ４７が出力する２バイトデータを、自らの内部クロックに基づき自走状態で取得して一方向にシリアル送信し、受信部ＲＶは、送信部ＴＲから受ける２バイトシリアルデータを、自らの内部クロックに基づき自走状態でＬＥＤドライバＤＶに出力する。したがって、この回路構成によれば、ＣＰＵの制御負担を増加させることなく、回転演出体ＡＭＵに配置できるＬＥＤランプの個数を、図６の場合の２倍に増加させることができる。

なお、図６の場合と同様、図１０の回路構成では、ラッチ回路５１Ｔが、ＣＰＵによる駆動データの更新動作とは無関係に、出力バッファ４７の出力データをラッチする。そのため、更新中の不合理な駆動データがシリアル伝送される可能性もあるが、事実上何の問題もないことは図６に関して説明した通りである。

ところで、図９に示す伝送ドライバ５０’を使用する場合には、Ｎ個の送信部ＴＲ１〜ＴＲｎと、Ｎ個の受信部ＲＶ１〜ＲＶｎとを一対一に対応させる図８の回路構成（単純モード）に代えて、１個の送信部ＴＲと、Ｎ個の受信部ＲＶ１〜ＲＶｎとを対応させる多重モードで使用することもできる。

図１１は、伝送ドライバ５０’を、１バイト伝送モード（ＷＩＤ＝Ｌ）且つ多重モードで使用する回路例を示しており、例えば、ランプ駆動基板３６やランプ駆動基板３０と、演出インタフェイス基板２７との一対Ｎのシリアル伝送に活用される。但し、Ｎ個の受信部ＲＶ１〜ＲＶｎの４ビット入力端子Ｄａ０，Ｄａ３ には、各々固有のアドレス値が設定される必要がある。因みに、図１１に示す回路例では、受信部ＲＶ１のアドレス値は、２進数００００に固定設定され、受信部ＲＶ２のアドレス値は、２進数０００１に固定設定されている。

本実施例の場合、送信モードで使用される伝送ドライバ５０（単一個）は、入力端子Ｄ０−Ｄ７を通して１バイトデータをラッチするが、ＣＰＵは、所定の入力端子Ｄｘ，Ｄｙに供給する動作制御信号ＬＥＮ＿Ｕ，ＬＥＮ＿Ｌによって入力ラッチ動作を制御している。具体的には、ＣＰＵが、特定の受信部ＲＶｉのアドレス情報（４ビット値ｉ）を、出力ポートＰＯ’を経由して出力バッファ４８ａに出力した後、別の出力バッファ４８ｂを利用して、動作制御信号ＬＥＮ＿ＵをＨ→Ｌ→Ｈに変化させる。すると、動作制御信号ＬＥＮ＿Ｕの立上りエッジに同期して、送信部ＴＲのラッチ回路５１Ｔが、出力バッファ４８ａのアドレス情報を取得する。

以上の動作の後、ＣＰＵは、先に指定した特定の受信部ＲＶｉに伝送すべき駆動データ（１バイト値）を、出力ポートＰＯ’を経由して出力バッファ４８ａに出力した後、別の出力バッファ４８ｂを利用して、動作制御信号ＬＥＮ＿ＬをＨ→Ｌ→Ｈに変化させる。すると、動作制御信号ＬＥＮ＿Ｌの立上りエッジに同期して、出力バッファ４８ａの駆動データが、送信部ＴＲのラッチ回路５１Ｔに取得される。

また、このラッチ動作に続いて、送信部ＴＲは、自らのタイミングで、２バイトデータ（アドレス情報＋駆動データ）を、Ｎ個の受信部ＲＶ１〜ＲＶｎに向けてシリアル送信する。なお、シリアル伝送処理は、送信部ＴＲの内部クロックに基づく内部サンプリングクロックに規定されて開始され、所定の反復周期に基づき、同じシリアル伝送処理が繰り返される。

このように、アドレス情報と駆動データを含んだ２バイトデータは、送信部ＴＲから受信部ＲＶ１〜ＲＶｎに向けて、繰り返しシリアル伝送される。そこで、各受信部ＲＶ１〜ＲＶｎでは、伝送されたアドレス情報を、自らの固有アドレスと照合し、固有アドレスに一致する場合には、これに続く駆動データを取得してＬＥＤドライバＤＶに出力する。したがって、図１１に示す実施例によれば、図８の回路構成と比較して、送信部ＴＲの個数を大幅に抑制できるにも拘らず、出力バッファ４８と送信部ＴＲとの回路接続が複雑化することがないという利点がある。

ところで、これまで説明した何れの実施例でも、送信部ＴＲは、自己の内部クロックに基づいて、自走状態でシリアル伝送処理を繰り返しており、このシリアル伝送処理の開始タイミングについては、演出制御部のＣＰＵの制御動作が及ばない。そのことによる弊害は事実上ないものの、ＣＰＵの制御動作を貫徹したい場合には、図１２のような回路構成を採るのが好ましい。

図１２に示す回路構成では、図９に示す伝送ドライバ５０’を使用し、送信部ＴＲ及び受信部ＲＶとも、１バイト伝送モード（ＷＩＤ＝Ｌ）で機能させ、また、送信部ＴＲと受信部ＲＶを一対一に配置して単純モードで機能させている。そして、演出制御部２２’は、ランプ駆動基板３０の演出モータＭ１〜Ｍｎを直接的に駆動制御している。

送信動作に関するＣＰＵの制御動作は、図７の場合とほぼ同じであり、演出制御部２２’のＣＰＵが、出力ポートＰＯ’及び出力バッファ４９ａを経由して、駆動データを送信部ＴＲに出力した後、別の出力バッファ４９ｂを経由して、動作制御信号ＬＥＮ＿ＵをＨ→Ｌ→Ｈレベルに変化させると、入力回路５１Ｔは、動作制御信号ＬＥＮ＿Ｕの立上りエッジで、出力バッファ４９ａの上位１バイトをラッチする。

次に、動作制御信号ＬＥＮ＿Ｕ＝ＬＥＮ＿Ｌ＝Ｈの状態で、演出制御部２２’のＣＰＵが、動作制御信号ＬＥＮ＿ＬをＬレベルに降下させると、その後の動作制御信号ＬＥＮ＿Ｌの立上りエッジで、入力回路５１Ｔが、出力バッファ４９ａの下位１バイトをラッチする。また、動作制御信号ＬＥＮ＿Ｌの立上りエッジで、シリアライザ５２Ｔは、２バイトデータを取得し、シリアル変換動作及びシリアル伝送動作を開始する。

具体的には、２バイト長の駆動データを受けた送信部ＴＲでは、内部サンプリングクロックに同期して、所定の反復周期で、２バイトシリアル伝送処理を繰り返す。そして、受信部ＲＶのデシリアライザ５２Ｒは、シリアル信号をパラレル変換して出力回路（セレクタ回路５１Ｒ）に出力する。なお、この受信部ＲＶによる２バイトシリアル伝送処理は、所定の反復周期で繰り返し実行される。

ところで、単純モードで機能する受信部ＲＶ（伝送ドライバ５０’） は、所定の入力端子Ｄｘ，Ｄｙに受ける動作制御信号ＯＥＮ＿Ｕ，ＯＥＮ＿Ｌによって出力ラッチ動作が制御されるようになっている。具体的には、動作制御信号ＯＥＮ＿Ｕ＝ＯＥＮ＿Ｌ＝Ｈの状態で、動作制御信号ＯＥＮ＿ＵがＬレベルに降下すると、その後の動作制御信号ＯＥＮ＿Ｕの立上りエッジで、セレクタ回路５１Ｒが、内部回路に取得済みの２バイトデータの上位１バイトを出力する。

次に、動作制御信号ＯＥＮ＿Ｕ＝ＯＥＮ＿Ｌ＝Ｈの状態で、動作制御信号ＯＥＮ＿ＬがＬレベルに降下すると、その後の動作制御信号ＯＥＮ＿Ｌの立上りエッジで、内部回路に取得済みの２バイトデータの下位１バイトを出力する。

そこで、図１２の実施例では、動作制御信号ＯＥＮ＿Ｕを演出制御部２２’から伝送すると共に、受信部ＲＶに近接して、遅延回路ＤＬＹとラッチ回路ＬＴ＿Ｕ，ＬＴ＿Ｌとを配置する構成を採っている。そして、動作制御信号ＯＥＮ＿Ｕは、遅延回路ＤＬＹと、受信部ＲＶの動作制御端子ＯＥＮ＿Ｕと、上位バイト用のラッチ回路ＬＴ＿Ｕに供給されている。

一方、遅延回路ＤＬＹを経由することで、適宜に時間遅延した動作制御信号ＯＥＮ＿Ｕは、受信部ＲＶの動作制御端子ＯＥＮ＿Ｌと、下位バイト用のラッチ回路ＬＴ＿Ｌに供給されている。ここで、時間遅延した動作制御信号ＯＥＮ＿Ｕは、動作制御信号ＯＥＮ＿Ｌとして機能している。また、ＮＯＴゲートは、動作制御信号ＯＥＮ＿Ｕと動作制御信号ＯＥＮ＿Ｌを各々、適宜に遅延させてラッチ回路ＬＴ＿Ｕ，ＬＴ＿Ｌに供給する機能を果たしている。

以上の構成に対応して、演出制御部２２’のＣＰＵは、送信部ＴＲに２バイト長の駆動データを取得させた後、その駆動データのシリアル伝送が確実に完了したタイミングで、出力ポートＰＯ’及び出力バッファ４９ｂを経由して、動作制御信号ＯＥＮ＿ＵをＨ→Ｌ→Ｈと変化させる。

図１２に示す通り、この動作制御信号ＯＥＮ＿Ｕは、遅延回路ＤＬＹと共に、受信部ＲＶの制御端子ＯＥＮ＿Ｕに供給されているので、動作制御信号ＯＥＮ＿Ｕの立上りエッジで、セレクタ回路５１Ｒが、内部回路に取得済みの２バイトデータの上位１バイトを出力し、この上位１バイトが、その後、上位バイトのラッチ回路ＬＴ＿Ｕに取得される。

次に、遅延回路ＤＬＹの出力が、Ｈ→Ｌ→Ｈと変化して、動作制御信号ＯＥＮ＿Ｌとして、受信部ＲＶの制御端子ＯＥＮ＿Ｕに供給される。そのため、動作制御信号ＯＥＮ＿Ｌの立上りエッジで、セレクタ回路５１Ｒが、内部回路に取得済みの２バイトデータの下位１バイトを出力し、この下位１バイトが、その後、下位バイト用のラッチ回路ＬＴ＿Ｌに取得される。

以上の通り、図１２の実施例によれば、完全なＣＰＵ制御に基づいて、駆動データを伝送することができるので、例えば、ステッピングモータなどで構成された演出モータについて、そのステップ回転の開始時などについて、意図した通りの制御が可能である。

ところで、上記した何れの実施例でも、電源投入後、伝送ドライバ５０，５０’のリセット端子ＲＳＴＮに、電源リセット信号ＲＳＴＮが自動的に供給される構成を有しており、全ての伝送ドライバ５０，５０’は、一斉に電源リセットされる。但し、電源投入時における演出モータなどの不審動作を回避するためには、ＣＰＵの制御に基づいて、モータ演出開始時までリセット状態（リセット信号ＲＳＴＮ＝Ｌ）を維持しておき、モータ演出開始時に、ＣＰＵの制御に基づいて、リセット信号ＲＳＴＮをＨレベルに復帰させて伝送ドライバ５０，５０’の動作を開始させるのが好ましい。

以上、ランプ制御基板に関して各種の実施例を説明したので、このような構成を有する遊技機における演出制御部２２’の制御動作について説明する。図１３は、演出制御部２２’の動作内容を説明するフローチャートであり、ワンチップマイコン４０のＣＰＵによって実行される。演出制御部２２’の動作は、ＣＰＵリセット後に無限ループ状に実行されるメイン処理（図１３（ａ））と、１ｍＳ毎に起動されるタイマ割込み処理（図１３（ｂ））と、主制御部が送信する制御コマンドを受信する受信割込み処理（不図示）と、を含んで実現される。

そこで、まず、タイマ割込み処理から説明する。なお、図１３（ｂ）は、演出モータＭ１〜Ｍｎを設けた場合の処理を破線で記載している。演出モータＭ１〜Ｍｎを設けた実施態様では、所定タイミング毎に、ステッピングモータを１ステップ歩進させるべく、必要時に駆動データを更新する（ＳＴ２０）。そして、この駆動データを各演出モータＭ１〜Ｍｎに出力すると共に、図１２の回路構成の場合には、動作制御信号ＬＥＮ＿Ｕ，ＬＥＮ＿Ｌ，ＯＥＮ＿Ｕを適宜なタイミングで出力する。

また、画像制御部２３’に送信すべき制御コマンドＣＭＤ’が存在する場合には、これを画像制御部２３’に向けて出力する（ＳＴ２２）。最後に、割込みカウンタをインクリメントして割込み処理を終える（ＳＴ２３）。

続いて、メイン処理について説明すると、ＣＰＵは、割込みカウンタを繰り返しチェックして、割込みカウンタの値が１６になるのを待機する（ＳＴ１０）。上記したように、割込みカウンタは、１ｍＳ毎に更新されているので（ＳＴ２３）、ステップＳＴ１０では、前回のステップＳＴ１１の処理から、１６ｍＳ経過するまでの経過時間を待機することになる。すなわち、この実施例では、ステップＳＴ１１〜ＳＴ１７の処理が１６ｍＳ毎に繰り返される。

そこで、１６ｍＳの待機時間が経過した場合には、割込みカウンタをゼロクリアした上で（ＳＴ１１）、主制御部２１から送信された制御コマンドＣＭＤを解析して、制御コマンドＣＭＤに対応した動作を実行するべく、必要な開始処理を実行する。例えば、変動パターンコマンドＣＭＤを受けた場合には、その制御コマンドＣＭＤに基づいてランプ演出や音声演出などの開始処理を実行する。

次に、チャンスボタン１１などのスイッチ信号を判定し（ＳＴ１３）、新規に実行を開始する演出について、その演出シナリオを構築するか、実行中の演出についての演出シナリオを更新する（ＳＴ１４）。そして、演出シナリオに対応して、音声再生動作を進行させる（ＳＴ１５）。

続いて、各ランプ駆動基板３６，２９，３０に接続されているＬＥＤについて、その輝度を規定した輝度データを更新して、出力バッファテーブルＴＢＬ（図１３（ｃ））に格納する（ＳＴ１６）。

次に、ステップＳＴ１６の処理で更新された出力バッファテーブルＴＢＬの輝度データを、パラレルポートＰＯ’を経由して、順番に、出力バッファ４７，４８，４９に出力する（ＳＴ１７）。この場合、一対の伝送ドライバ５０，５０’が図６や図１０の回路構成を採る場合には、ＣＰＵは、１バイトデータ又は２バイトデータをパラレル出力するだけでステップＳＴ１７の処理を終えることができる。

一方、伝送ドライバ５０が図７の回路構成を採る場合には、ＣＰＵは、１バイトデータをパラレルポートＰＯ’にパラレル出力した後、動作制御信号ＣＴＬ１と、動作制御信号ＣＴＬ０を、この順番で所定時間だけアクティブレベルに推移させる（図７（ａ）参照）。また、図８の回路構成を採る場合には、１バイト長の駆動データを出力した後、動作制御信号ＣＴＬ０を、所定時間だけアクティブレベルに推移させる動作を、送信部ＴＲの個数だけ繰り返す。一方、図１１の回路構成を採る場合には、アドレス情報の出力処理、及び、制御信号ＬＥＮ＿Ｕ，ＬＥＮ＿Ｌの出力処理を、受信部ＲＶの個数だけ繰り返す。

何れにしても、ＣＰＵのプログラム処理は、パラレルポートＰＯ’へのパラレル出力処理だけであり、シリアル伝送に関する処理がないので制御負担が極めて軽微である。

以上、伝送クロックを伝送することなく、１バイト伝送モード又は２バイト伝送モードでシリアル伝送処理を実現する伝送ドライバ５０，５０’について詳細に説明した。そして、この伝送ドライバ５０，５０’では、シリアル信号に伝送クロックを埋め込むクロック埋め込み方式を採っている。そこで、以下、念のためこの回路構成も説明しておく。

＜クロック埋め込み方式＞
図１４は、送信部ＴＲの信号形式変換部５４と、受信部ＲＶの信号形式逆変換部５５の構成を詳細に示す回路ブロック図である。説明の都合上、信号形式変換部５４と信号形式逆変換部５５とを纏めて記載しているが、図１４では、クロック信号ＣＫと、シリアル信号ＳＤＡＴＡとを結合回路６０で一体化させた後に差動ラインドライバＤｒｉに供給し、差動ラインレシーバＲｅｃの出力を分離回路６６で、元の２つの信号ＣＫ，ＳＤＡＴＡに戻す回路構成を示している。

結合回路６０は、ＮＲＺ（Non-Return-to-Zero）信号であるシリアル信号ＳＤＡＴＡ（図１４（ａ））を、図１４（ｂ）に示すＲＺ（Return-to-Zero）信号に変換すると共に、論理反転した幅狭のクロック信号ＣＫ（＝ＰＬ１）に重合させる回路である。

結合回路６０の回路構成は、図１４（ｈ）に示す通りであり、クロック信号ＣＫの立下りエッジで動作するワンショットマルチバイブレータ６１と、クロック信号ＣＫの立上りエッジで動作するワンショットマルチバイブレータ６２と、３個のＮＯＴゲートによる遅延回路６３と、ＡＮＤゲート６４と、ＯＲゲート６５とを有して構成されている。

ここで、ワンショットマルチバイブレータ６１は、パルス幅τ（例えばduty比５０％）のクロック信号ＣＫの立下りエッジに同期して動作することで、論理反転されたパルス幅＝τ／２（例えばduty比２５％）程度のクロック信号ＰＬ１を生成している。一方、ワンショットマルチバイブレータ６２は、クロック信号ＣＫの立上りエッジに同期して動作することで、パルス幅＝τ×４／５（例えばduty比４０％）程度に変形されたクロック信号ＰＬ２を生成している（図１４（ｇ）参照）。

そして、クロック信号ＰＬ２は、３個のＮＯＴゲートによる遅延回路６３を通過して時間遅延すると共に、論理反転されて反転クロック信号ＰＬ２”として、ＡＮＤゲート６４に供給される（図１４（ｇ））。このＡＮＤゲート６４には、ＮＲＺ信号であるシリアル信号ＳＤＡＴＡも供給されているので、ＡＮＤゲート６４の出力は、ＲＺ信号となり、これがクロック信号ＰＬ１とＯＲ演算されることで、図１４（ｄ）に示す複合差動信号ＤＩＦとなる。

なお、ＡＮＤゲート６４の出力は、反転クロック信号ＰＬ２”によってＬ期間がやや延長されるため、図１４（ｂ）に示すＲＺ信号とは正確には一致しないが、クロック信号ＰＬ１と重合されることで、実質的に、図１４（ｂ）と同一のＲＺ波形となる。

このような複合差動信号ＤＩＦ（クロック信号ＰＬ１＋ＲＺ信号）は、差動ラインドライバＤｒｉに供給され、低レベルの複合差動信号ＤＩＦとして、差動ラインレシーバＲｅｃまで伝送され、その後、分離回路６６において、元の信号ＣＫ，ＳＤＡＴＡに戻される。なお、シリアル信号ＳＤＡＴＡを伝送しないタイミングでは、複合差動信号ＤＩＦはＬレベルに維持されるよう構成されている。

分離回路６６は、図１４（ｉ）に示の通りであり、複合差動信号ＤＩＦの立上りエッジで動作するワンショットマルチバイブレータ６７と、ワンショットマルチバイブレータ６７の出力信号の立下りエッジに同期して、そのタイミングの複合差動信号ＤＩＦのレベルを記憶するＤラッチ６８とを有して構成されている。

分離回路６６の動作内容は、図１４（ｄ）〜図１４（ｆ）に示す通りであり、クロック信号ＣＫと、シリアル信号ＳＤＡＴＡとが、クロック信号ＣＫの半周期分だけ位相遅れした状態で復元される。そして、復元されたクロック信号ＣＫと、シリアル信号ＳＤＡＴＡは、ドライバＤＲｉｊに供給されることで、所定のランプを、シリアル信号ＳＤＡＴＡで指定された輝度で点灯させることになる。

＜クロック埋め込み方式を採らない場合＞
以上、ＬＶＤＳ信号として、ＲＺ信号にクロック信号ＰＬ１を重合させたクロック埋め込み式の複合差動信号ＤＩＦについて説明したが、特に限定されるものではない。例えば、一連のシリアル信号ＳＤＡＴＡに先行してスタートビットＳＴを付記することで、クロック信号の伝送を省略することもできる。

図１５は、このような回路構成を例示したものであり、送信部ＴＲから受信部ＲＶに対して、１６ビット長の駆動データＤＡＴを、ＬＶＤＳ伝送する場合を示している。なお、スタートビットＳＴの論理値は、適宜に設定されるが、例えば、非伝送時のシリアル信号ＳＤＡＴＡがＨレベルに維持される場合には、スタートビットＳＴの論理値がＬとなる（図１５（ａ））。また、スタートビットは、内部回路で自動的に付加される。

この場合のＬＶＤＳ信号（シリアル伝送信号ＳＧＮ）は、定常レベル（Ｈ）からＬレベルに立下るスタートビットＳＴが、１６ビット長の駆動データに先行するビットパターンとなる（図１５（ａ））。

この送信部ＴＲの構成に対応して、受信部ＲＶには、シリアル伝送信号ＳＧＮの１６ビット区間だけ再生クロックＲＣＫを生成する再生クロック生成部８０と、シリアル伝送信号ＳＧＮと再生クロックＲＣＫを受けて駆動データＤＡＴを再生する信号再生部８１と、が設けられている。信号再生部８１は、１６ビット長の駆動データＤＡＴを、シリアルデータとして受けるシフトレジスタＲＧと、１６ビット長の駆動データＤＡＴを、パラレルデータとして保存する出力バッファＢＵＦとを有して構成されている。

図１５（ｄ）に示す通り、再生クロック生成部８０は、所定の時間区間だけ基準クロックＣＫを受ける１６×Ｎ進カウンタ８２と、スタートビットＳＴの立下りエッジに対応してセットパルスを生成するワンショットマルチバイブレータ８３と、ワンショットマルチバイブレータ８３からのセットパルス、及び、１６×Ｎ進カウンタ８２からのリセットパルスを受けるＲＳフリップフロップ８４と、を備えて構成されている。

そして、ワンショットマルチバイブレータ８３には、シリアル伝送信号ＳＧＮの反転信号と、ＲＳフリップフロップ８４のＱバー出力と、を受けるＡＮＤゲート８５の出力信号が供給される。また、１６×Ｎ進カウンタ８２の計数端子には、基準クロックＣＫと、ＲＳフリップフロップ８４のＱ出力と、を受けるＡＮＤゲート８６の出力信号が供給される。なお、この実施例では、例えば、Ｎ＝２であるので、以下、１６×Ｎ進カウンタ８２を３２進カウンタ８２と表現する。

このような回路構成の再生クロック生成部８０において、ＲＳフリップフロップ８４は、初期状態でリセット状態であり、そのＱ出力がＬレベル、Ｑバー出力がＨレベルである。そのため、ＡＮＤゲート８５は開状態で待機し、ＡＮＤゲート８６は閉状態で動作開始を待機することになる。

このような待機状態において、シリアル伝送信号ＳＧＮが伝送されると、スタートビットＳＴが反転してワンショットマルチバイブレータ８３に供給されることになり、所定時間だけＨレベルを維持するセットパルスが生成される。この時、ＲＳフリップフロップ８４のリセット端子はＬレベルであるので、ＲＳフリップフロップ８４はセット状態となり、Ｑ出力がＨレベルに遷移する一方、Ｑバー出力がＬレベルに遷移する。

その結果、ＨレベルのＱ出力を受けるＡＮＤゲート８６が閉状態から開状態に変化する。また、ＬレベルのＱバー出力が多少の時間遅延の後にＡＮＤゲート８５に供給されるので、その後は、ＡＮＤゲート８５は閉状態となる。このＲＳフリップフロップ８４の動作状態は、セットパルスが消滅した後も維持されるので、スタートビットＳＴ以降のシリアル伝送信号ＳＧＮが、ワンショットマルチバイブレータ８３に影響を与えることがない。そのため、ＡＮＤゲート８６の開状態と、ＡＮＤゲート８５の閉状態は、その後も維持されることになる。

このような動作状態において、３２進カウンタ８２は、計数動作を繰り返すが、そのＮ分周出力は、再生クロックＲＣＫとして信号再生部８１に供給される。図１５（ｂ）と図１５（ｃ）は、基準クロックＣＫと、再生クロックＲＣＫとの関係を図示したものであり、Ｎ＝２であるこの実施例では、基準クロックＣＫの２分周出力が再生クロックＲＣＫとなることを示している。

ところで、３２進カウンタ８２は、３２個目の基準クロックＣＫを受けるとキャリー信号ＣＹを出力する。このキャリー信号ＣＹは、ＲＳフリップフロップ８４のリセット端子に供給されるので、ＲＳフリップフロップ８４は、このタイミングでリセット状態となり、その結果、ＡＮＤゲート８６が開状態に遷移する一方、ＡＮＤゲート８５は開状態に遷移する。

ＲＳフリップフロップ８４のリセット状態は、キャリー信号ＣＹの消滅後も維持されるので、ＡＮＤゲート８６の開状態と、ＡＮＤゲート８５の開状態が、その後も維持されることになり、その後のシリアル伝送信号ＳＧＮのスタートビットＳＴを待つ待機状態を維持する。なお、キャリー信号ＣＹは時間遅延を経て、論理反転されて３２進カウンタ８２のクリア端子に供給されるので、カウンタ値は初期状態に戻ることになり、再生クロック生成部８０が次のシリアル伝送信号ＳＧＮのスタートビットＳＴを受けた後は、上記と同じ動作を実行することになる。

以上の通り、この実施例では、シリアル伝送信号ＳＧＮの１６ビット区間だけ、再生クロック生成部８０が再生クロックＲＣＫを出力することで、シリアル伝送信号ＳＧＮから駆動データＤＡＴが抽出される。抽出された駆動データＤＡＴは、シリアル信号からパラレル信号に変換されて信号再生部８１の出力バッファＢＵＦに格納される。以上の通り、図１５（ｄ）の回路構成によれば、クロック信号を埋め込むことなく、簡易にＬＶＤＳ伝送することができる。

ところで、ここまでの説明では、演出制御部２２’が、駆動データをパラレル出力する構成を説明したが、逆に、演出制御部２２’が、センサ信号などのデータをパラレル入力することもできる。すなわち、図５や図９に示す伝送ドライバ５０，５０’を使用すれば、演出モータＭ１〜Ｍｎの原点位置を検出する原点センサのセンサ信号や、演出進行に遊技者を関与させるためのチャンスボタン１１などスイッチ信号を、演出制御部２２’に対して、繰り返しシリアル伝送することもできる。

図１６は、その回路構成を例示したものであり、図１６（ａ）では伝送ドライバ５０又は伝送ドライバ５０’で構成された送信部ＴＲと受信部ＲＶを、一対一に接続し、センサ信号やスイッチ信号を含んだ１バイト又は２バイトのデータを、繰り返しシリアル伝送している。

そして、ＣＰＵは、適宜なタイミングで入力ポートをＲＥＡＤアクセスすることで、１バイト又は２バイトのパラレルデータを受信部ＲＶから取得する。この実施例でも、送信部ＴＲは、センサ信号などの変化タイミングとは無関係に動作するので、ＣＰＵが取得するデータの正当性が、常に担保されるわけではないが、同一のデータが複数回、連続して取得できる場合には、そのデータが正当であると判定することができる。

また、図１６（ｂ）の構成では、伝送ドライバ５０を使用して、Ｎ個の送信部ＴＲと、Ｎ個の受信部ＲＶを接続しており、ＣＰＵは、動作制御信号ＣＴＬ１＝Ｈの状態で、動作制御信号ＣＴＬ０を変化させることで、特定の受信部ＲＶｎからパラレルデータを取得することができる。

以上、実施例について詳細に説明したが、具体的な回路構成や制御手順は何ら本発明を限定するものではなく、適宜に変更可能である。なお、本発明は、弾球遊技機や回胴遊技機だけでなく、その他の遊技機にも好適に適用される。

２２’ 演出制御手段
ＴＲ 上流回路
ＲＶ１〜ＲＶｎ 下流回路

Claims (1)

1. 可動体の可動演出又は発光体のランプ演出を規定する駆動データを、アドレス情報と共に、プログラム処理によって、必要時にパラレル出力する演出制御手段と、
   演出制御手段からパラレル出力されたパラレルデータを受けて、これをシリアル変換してシリアルデータとして出力する上流回路と、
   上流回路が出力するシリアルデータを受けて、これをパラレル変換してパラレルデータとして出力可能な複数の下流回路と、
   上流回路と複数の下流回路との間を、差動伝送ライン又はシングルエンド伝送ラインで接続する単一のシリアル伝送路と、を有して構成され、
   複数の下流回路には、各々、アドレスが付番されており、
   上流回路は、演出制御手段からアドレス情報と駆動データを含んだ所定長のパラレルデータを受けると、これをシリアルデータとして出力する一方、
   前記シリアルデータを受けた複数の下流回路のうち、自らに付番されたアドレスに一致するアドレス情報を受けた下流回路は、前記シリアルデータに含まれる駆動データを取得して可動体又は発光体を駆動するよう構成され、
   上流回路は、演出制御手段が出力したパラレルデータの取得処理に対応することなく、自らの内部クロックに基づいて、取得済みのパラレルデータをシリアル変換してシリアル出力し、
   下流回路は、外部回路からの制御に基づくことなく、自走状態で駆動データを繰り返し出力するよう構成されていることを特徴とする遊技機。

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