JP5924110B2 - Semiconductor device, semiconductor device module, and semiconductor device manufacturing method - Google Patents
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Description
本願の開示する技術は、半導体装置、半導体装置モジュールおよび半導体装置の製造方法に関する。 The technology disclosed in the present application relates to a semiconductor device, a semiconductor device module, and a method for manufacturing a semiconductor device.
下記特許文献1、2には、配線基板上に搭載された高出力半導体素子または高周波半導体素子の上に他の半導体素子を積層搭載したものが提案されている。高出力半導体素子または高周波半導体素子は、配線基板の貫通ビアを介して配線基板の底面に設けられた外部接続端子に接続されている。
下記特許文献3には、高出力半導体素子の上面に接する放熱用部材を設けるとともに、下面に信号用バンプと同じ大きさの放熱用のダミーバンプを設けることにより、高出力半導体素子の上下両面からの放熱を行っている。
下記特許文献4には、配線基板の開口内に配設され絶縁層により封止されたチップの下面の端子を、該絶縁層内の配線を介して、パッケージの下面に表出させたものが開示されている。
下記特許文献5には、封止樹脂内に第1及び第2のチップを配設し、下側のチップ下面の電極を、樹脂に埋め込まれたリードを介してパッケージ下面に表出する端子に接続している。
In
In the following
In the following Patent Document 5, the first and second chips are arranged in the sealing resin, and the electrode on the lower chip lower surface is used as a terminal exposed on the lower surface of the package through a lead embedded in the resin. Connected.
本願の開示する技術の一目的は、少なくとも2つの半導体素子を積層搭載した構造の半導体装置であって、大きい電流を流すことができ、効果的に放熱することができる半導体装置、半導体装置モジュールおよび半導体装置の製造方法を提供することにある。 One object of the technology disclosed in the present application is a semiconductor device having a structure in which at least two semiconductor elements are stacked and mounted, and can flow a large current and effectively dissipate heat, a semiconductor device module, and a semiconductor device An object of the present invention is to provide a method for manufacturing a semiconductor device.
本願の開示する技術の第1の態様によれば、第1の電極と、第2の電極と、前記第1の電極と前記第2の電極との間を流れる電流を制御する制御電極と、を第1の面に有する第1の半導体素子と、前記第1の電極、前記第2の電極および前記制御電極の各々の直下に設けられ且つ前記第1の電極、前記第2の電極および前記制御電極の各々に接続された突起電極と、前記第1の半導体素子の前記第1の面とは反対側の第2の面の全体が接合されたダイステージと、前記突起電極が延在する面内に接続部を有する複数のリードを含み、前記複数のリードのうちの少なくとも1つが前記ダイステージに直結されたリードフレームと、前記ダイステージの前記第1の半導体素子が接合された面とは反対側の面に接合され、前記複数のリードのいずれかに接続された第2の半導体素子と、前記突起電極および前記複数のリードの前記接続部を露出させるように前記第1の半導体素子および前記第2の半導体素子を封止する封止部材と、を備える半導体装置が提供される。
According to a first aspect of the technology disclosed in the present application, a first electrode, a second electrode, a control electrode for controlling a current flowing between the first electrode and the second electrode, On the first surface, the first electrode, the second electrode, and the control electrode, and the first electrode, the second electrode, and the control electrode. A protruding electrode connected to each of the control electrodes, a die stage in which the entire second surface opposite to the first surface of the first semiconductor element is bonded, and the protruding electrode extends A lead frame including a plurality of leads each having a connecting portion in a plane, wherein at least one of the plurality of leads is directly connected to the die stage; and a surface to which the first semiconductor element of the die stage is bonded; Is bonded to the opposite surface, and any of the plurality of leads A sealing member for sealing the first semiconductor element and the second semiconductor element so as to expose the connection portion of the protruding electrode and the plurality of leads; A semiconductor device is provided.
本願の開示する技術の第2の態様によれば、上記半導体装置と、前記突起電極および前記複数のリードの各々に接続された配線基板と、を備える半導体装置モジュールが提供される。
According to a second aspect of the technology disclosed in the present application, a semiconductor device module including the semiconductor device and a wiring board connected to each of the protruding electrodes and the plurality of leads is provided.
本願の開示する技術の第3の態様によれば、第1の電極と、第2の電極と、前記第1の電極と前記第2の電極との間を流れる電流を制御する制御電極と、を第1の面に有する第1の半導体素子と、前記第1の電極、前記第2の電極および前記制御電極の各々の直下に設けられ且つ前記第1の電極、前記第2の電極および前記制御電極の各々に接続された突起電極と、前記第1の半導体素子の前記第1の面とは反対側の第2の面の全体が接合されたダイステージと、前記突起電極が延在する面内に接続部を有する複数のリードを含み、前記複数のリードのうちの少なくとも1つが前記ダイステージに直結されたリードフレームと、前記ダイステージの前記第1の半導体素子が接合された面とは反対側の面に接合され、前記複数のリードのいずれかに接続された第2の半導体素子と、を備える組立体を準備する工程と、前記突起電極を保護シートで覆った状態で、少なくとも前記第1の半導体素子および前記第2の半導体素子を封止部材で封止する工程と、前記保護シートを剥がして、前記突起電極を露出させる工程と、を備える半導体装置の製造方法が提供される。
According to a third aspect of the technology disclosed in the present application, a first electrode, a second electrode, a control electrode for controlling a current flowing between the first electrode and the second electrode, On the first surface, the first electrode, the second electrode, and the control electrode, and the first electrode, the second electrode, and the control electrode. A protruding electrode connected to each of the control electrodes, a die stage in which the entire second surface opposite to the first surface of the first semiconductor element is bonded, and the protruding electrode extends A lead frame including a plurality of leads each having a connecting portion in a plane, wherein at least one of the plurality of leads is directly connected to the die stage; and a surface to which the first semiconductor element of the die stage is bonded; Is bonded to the opposite surface, and any of the plurality of leads A step of preparing an assembly comprising: a second semiconductor element connected to the substrate; and at least sealing the first semiconductor element and the second semiconductor element with the protruding electrode covered with a protective sheet There is provided a method for manufacturing a semiconductor device, comprising: a step of sealing with a member; and a step of peeling off the protective sheet to expose the protruding electrodes.
本願の開示する技術によれば、大きい電流を流すことができ、放熱効率の良い半導体装置、半導体装置モジュールおよび半導体装置の製造方法が提供される。 According to the technique disclosed in the present application, a semiconductor device, a semiconductor device module, and a method for manufacturing a semiconductor device that can flow a large current and have high heat dissipation efficiency are provided.
上述したように、配線基板上に搭載された高出力半導体素子または高周波半導体素子の上に他の半導体素子を積層搭載した半導体装置が提案されている。これらの半導体装置では、高出力半導体素子または高周波半導体素子は、配線基板の貫通ビアを介して配線基板の底面に設けられた外部接続端子に接続されている。 As described above, there has been proposed a semiconductor device in which another semiconductor element is stacked and mounted on a high-power semiconductor element or a high-frequency semiconductor element mounted on a wiring board. In these semiconductor devices, the high-power semiconductor element or the high-frequency semiconductor element is connected to an external connection terminal provided on the bottom surface of the wiring board through a through via of the wiring board.
本発明者達は、この構造の半導体装置を鋭意研究した結果、次の問題点があることを見出した。高出力半導体素子または高周波半導体素子は、貫通ビアを介して外部接続端子に接続されており、貫通ビアの抵抗値を十分に低くすることが困難なため、大電流を流すことが困難である。また、貫通ビアのインダクタンスを十分に低くすることが困難なため、高速動作をさせることが困難である。本願の開示する技術は、このような知見に基づいて、本願発明者達が案出したものである。 As a result of intensive studies on the semiconductor device having this structure, the present inventors have found that there are the following problems. The high-power semiconductor element or the high-frequency semiconductor element is connected to the external connection terminal through the through via, and it is difficult to sufficiently reduce the resistance value of the through via, and thus it is difficult to flow a large current. In addition, since it is difficult to sufficiently reduce the inductance of the through via, it is difficult to operate at high speed. The technology disclosed by the present application has been devised by the present inventors based on such knowledge.
次に、本願の開示する技術の好ましい実施の形態について図面を参照して説明する。 Next, preferred embodiments of the technology disclosed in the present application will be described with reference to the drawings.
図1(A)を参照すれば、第1〜第3の実施の形態の半導体装置に好適に用いられるGaNチップ10は、窒化ガリウム(GaN)基板11と、GaN基板11の表面20上に形成されたソース電極12、ドレイン電極13と、ゲート電極14とを備えている。尚、ソース電極12、ドレイン電極13は、ゲート電極14よりも面積が大きい。GaN基板11の表面には、AlGaN層(図示せず)が設けられている。AlGaN層は、GaN基板とヘテロ接合を形成している。GaNチップ10は、このAlGaNとGaNとの間のヘテロ接合界面に発生する2次元電子ガスを利用する半導体素子であり、HEMT(High Electron Mobility Transistor)型の構造を備えている。GaNチップ10は、2次元電子ガスの高い移動度により高周波半導体素子として機能する。また、GaNはバンドギャップが大きく、破壊電圧強度が大きいので、GaNチップ10は、高出力半導体素子として用いられる。従って、GaNチップ10は、AlGaNとGaNとのヘテロ接合を備える窒化ガリウム系高周波高出力半導体素子として用いられる。ソース電極12とドレイン電極13との間にゲート(図示せず)が設けられている。ゲート(図示せず)はGaN基板11上のゲート配線(図示せず)を介してゲート電極14に接続されている。ゲート電極14は、ソース電極12とドレイン電極13との間を流れる電流を制御する制御電極として機能する。
Referring to FIG. 1A, a GaN
図2を参照すれば、GaNチップ10には、半田バンプ22、23、24が設けられている。GaN基板11の表面20上に形成されたソース電極12と、ドレイン電極13と、ゲート電極14を覆ってSiO2膜15が設けられている。SiO2膜15上には有機保護膜16が設けられている。有機保護膜16としては、例えば、ポリイミド樹脂やエポキシ樹脂が好適に用いられる。SiO2膜15および有機保護膜16には、ソース電極12、ドレイン電極13およびゲート電極14をそれぞれ露出する貫通孔17、18、19が形成されている。貫通孔17、18、19にはCu電極25、26、27がそれぞれ形成されている。ソース電極12、ドレイン電極13とおよびゲート電極14には、半田バンプ22、23、24がCu電極25、26、27をそれぞれ介してそれぞれ接続されている。半田バンプ22、23、24は、突起電極の一例であり、外部接続端子の一例である。半田バンプ22、23は外部接続副端子の一例であり、半田バンプ24は、外部接続制御端子の一例である。半田バンプ22、23、24によってGaNチップ10は、表面実装される。
Referring to FIG. 2,
図3を参照して、他の表面実装の形態のGaNチップ10を説明する、GaNチップ10には、半田ボール35、36、37が設けられている。GaN基板11の表面20上に形成されたソース電極12と、ドレイン電極13と、ゲート電極14を覆ってSiO2膜15および有機保護膜16が設けられている。有機保護膜16としては、例えば、ポリイミド樹脂が好適に用いられる。SiO2膜15および有機保護膜16には、ソース電極12、ドレイン電極13およびゲート電極14をそれぞれ露出する貫通孔17、18、19が形成されている。貫通孔17、18、19にはCu電極25、26、27がそれぞれ形成されている。Cu電極25、26、27上には、Cuポスト32、33、34がそれぞれ形成されている。Cuポスト32、33、34、Cu電極25、26、27および有機保護膜16を覆って樹脂封止層31が設けられている。樹脂封止層31としては、例えば、エポキシ樹脂が好適に用いられる。Cuポスト32、33、34上には半田ボール35、36、37がそれぞれ形成されている。ソース電極12には、半田ボール35がCu電極25およびCuポスト32を介して接続されている。ドレイン電極13には、半田ボール36がCu電極26およびCuポスト33を介して接続されている。ゲート電極14には、半田ボール37がCu電極27およびCuポスト34を介して接続されている。半田ボール35、36、37は、突起電極の一例であり、外部接続端子の一例である。半田ボール35、36は外部接続副端子の一例であり、半田ボール37は、外部接続制御端子の一例である。半田ボール35、36、37によってGaNチップ10は、表面実装される。
With reference to FIG. 3,
図1(B)を参照すれば、第1〜第4の実施の形態の半導体装置および半導体装置モジュールに好適に用いられる制御チップ(ロジックチップ)40は、周辺に複数の端子41が設けられている。制御チップ40は、GaNチップ10の動作を制御する制御用半導体素子の一例である。制御チップ40は、GaNチップ10の動作を制御するためのゲートドライバーを内蔵している。複数の端子41のうちの一つの端子41aが、GaNチップ10のゲート電極14に接続される。
Referring to FIG. 1B, a control chip (logic chip) 40 suitably used in the semiconductor devices and semiconductor device modules of the first to fourth embodiments is provided with a plurality of
(第1の実施の形態)
次に、図4を参照して、第1の実施の形態の半導体装置1および半導体装置モジュール101について説明する。半導体装置1は、GaNチップ10と、制御チップ40と、リードフレーム50と、封止樹脂70とを備えている。GaNチップ10と制御チップ40とが1パッケージ化されている。半導体装置モジュール101は、半導体装置1と、マザーボード80とを備えている。マザーボード80は配線基板の一例である。
(First embodiment)
Next, the
本実施の形態の半導体装置1は、図12に示すような、QFP(Quad Flat Package)型のパッケージを使用している。チップ40をダイステージ51上に搭載し、チップ40の端子をリード端子54の内側部分56にボンディングワイヤ68で接続している。リード端子54は途中で曲げられ、リード端子54の外側部分55は、QFPを搭載する配線基板の表面と平行になっている。リード端子54は、パッケージの4辺に設けられている。チップ40、ダイステージ51、リード端子54の内側部分56は、モールド樹脂等の封止部材70で封止されている。リード端子54の外側部分55が、配線基板の配線と接続される。
The
再び、図4を参照すれば、GaNチップ10は、その表面20に、外部接続端子45を備えている。外部接続端子45は、外部接続副端子42、43と外部接続制御端子44とを有している。外部接続副端子42はソース電極12(図1、2、3参照)に接続されている。外部接続副端子43はドレイン電極13(図1、2、3参照)に接続されている。外部接続制御端子44はゲート電極14(図1、2、3参照)に接続されている。外部接続副端子42、43および外部接続制御端子44は、例えば、半田バンプ22、23、24(図2参照)、半田ボール35、36、37(図3参照)によって好適に形成される。半田バンプ22、23、24や半田ボール35、36、37は、半田に代えてCu/Ni等で形成してもよい。
Referring again to FIG. 4, the
リードフレーム50は、ダイステージ51と、複数のリード端子54とを備えている。GaNチップ10は、ダイステージ51の下面52にダイボンディング材65によって搭載されている。ダイボンディング材65は導電性である。GaNチップ10の裏面21がダイステージ51の下面52と面しており、GaNチップ10の表面20と外部接続端子45はダイステージ51とは反対側を向いている。このように、GaNチップ10は、ダイステージ51の下面52にファイスダウン搭載されている。
The
制御チップ40は、ダイステージ51の上面53にダイボンディング材66によって搭載されている。ダイボンディング材66は導電性である。制御チップ40の端子41は、リード端子54の内側部分56にボンディングワイヤ68で接続されている。ボンディングワイヤ68には、例えば、金線が好適に用いられる。
The
GaNチップ10、制御チップ40およびダイステージ51は封止樹脂70で封止されている。ボンディングワイヤ68も封止樹脂70で封止されている。リード端子54の内側部分56は封止樹脂70で封止されている。リード端子54の外側部分55は封止樹脂70から露出している。GaNチップ10の外部接続端子45は封止樹脂70の裏面71から露出している。
The
リード端子54は途中で曲げられ、リード端子54の外側部分55の下面55sは、GaNチップ10の外部接続副端子42、43および外部接続制御端子44の下面42s、43s、44sとほぼ同じ高さである。
The
マザーボード80は、基板81とその上面83上に形成された配線82とを有している。リード端子54の外側部分55は半田67を介して配線82に接続されている。制御チップ40はリード端子54を介してマザーボード80に接続されて、マザーボード80に実装されている。GaNチップ10の外部接続端子45(外部接続副端子42、43および外部接続制御端子44)は、配線82に接続されている。GaNチップ10は外部接続端子45を介して、マザーボード80に直接接続されて、マザーボード80に実装されている。
The
ゲート電極14(図1、2、3参照)は、外部接続制御端子44、マザーボード80の配線82a、リード端子54aおよびボンディングワイヤ68aを介して、制御チップ40のゲート接続用端子41aに接続されている。
The gate electrode 14 (see FIGS. 1, 2, and 3) is connected to the
ダイステージ51は、複数のリード端子54のうちの1本のリード端子54bまたは複数本のリード端子54bと直結されている。
The
本実施の形態では、GaNチップ10と、制御チップ40とを上下に積層して1パッケージ化しているので、実装面積を小さくできる。
In the present embodiment, the
また、GaNチップ10と、制御チップ40とを1パッケージ化しているので、組み立て工程が簡略化される。
In addition, since the
リード端子54の下面55sは、GaNチップ10の外部接続副端子42、43および外部接続制御端子44の下面42s、43s、44sとほぼ同じ高さであるので、リード端子54と、GaNチップ10の外部接続端子45はマザーボード80に共に接続される。
Since the lower surface 55s of the
外部接続端子45(外部接続副端子42、43および外部接続制御端子44)が、封止樹脂70の裏面71から露出している。そして、GaNチップ10は外部接続端子45を介して、マザーボード80に直接接続されているので、大電流を流すことができる。また、放熱板を設けることなくGaNチップ10の熱を、外部接続端子45から直接マザーボード80に効果的に放熱することができる。また、外部接続副端子42、43の面積、即ち放熱面積を大きくすることで、GaNチップ10の熱を、効果的に放熱することができる。その結果、本実施の形態の半導体装置1は、GaNチップ10等の高出力半導体素子に好適に適用される。また、外部接続端子45のインダクタンスを十分に低くすることができるので、高速動作をさせることができる。従って、本実施の形態の半導体装置1は、GaNチップ10等の高周波半導体素子に好適に適用される。
External connection terminals 45 (external connection sub-terminals 42 and 43 and external connection control terminal 44) are exposed from the
特に、ソース電極12(図1、2、3参照)に接続されている外部接続副端子42およびドレイン電極13(図1、2、3参照)に接続されている外部接続副端子43がマザーボード80に直接接続される。従って、ソース、ドレインの配線インダクタンスを大幅に軽減でき、余計なワイヤやリード、基板の配線を介さないので高速スイッチングが可能で且つ容易に大電流を流すことができる。 In particular, the external connection subterminal 42 connected to the source electrode 12 (see FIGS. 1, 2 and 3) and the external connection subterminal 43 connected to the drain electrode 13 (see FIGS. Connected directly to. Accordingly, the wiring inductance of the source and drain can be greatly reduced, and since there are no extra wires, leads, or wiring on the substrate, high-speed switching is possible and a large current can be easily passed.
また、ゲート電極14(図1、2、3参照)に接続されている外部接続制御端子44も、マザーボード80に直接接続される。そして、マザーボード80の配線82a、リード端子54aおよびボンディングワイヤ68aを介して、制御チップ40のゲート接続用端子41aに接続されている。このように、GaNチップ10のゲートとそれを制御する制御チップ40とをマザーボード80を介して接続できるのでシンプルな構造となっている。
The external
GaNチップ10と、制御チップ40とを1パッケージ化するのに、リードフレーム50を用いているので、安価に半導体装置1を製造できる。
Since the
GaNチップ10の裏面21は、ダイステージ51に導電性のダイボンディング材65によって接続されている。そして、ダイステージ51は、複数のリード端子54のうちの1本のリード端子54bまたは複数本のリード端子54bと直結されている。従って、GaNチップ10の裏面21の電位を容易に確保できる。また、GaNチップ10の裏面21側の熱もリード端子54bを介して容易に逃がすことができる。
The
次に、図7および図8、9を参照して、第1の実施の形態の半導体装置1の製造方法の一例を説明する。
Next, an example of a method of manufacturing the
まず、パワーデバイスの一例としての、GaNとヘテロ接合を形成するAlGaN層を備え、ソース電極、ドレイン電極およびゲート電極を備えるGaN系高周波高出力半導体素子をGaNウエハに複数形成する(図7、ステップS101参照)。 First, as an example of a power device, a plurality of GaN-based high-frequency high-power semiconductor elements each including an AlGaN layer that forms a heterojunction with GaN and including a source electrode, a drain electrode, and a gate electrode are formed on a GaN wafer (FIG. 7, step) (See S101).
次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプや半田ボールを形成して、表面実装用の外部接続端子を形成する(図7、ステップS102参照)。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ(WLCSP:Wafer Level Chip Size package)化してもよい。 Next, solder bumps and solder balls connected to the source electrode, the drain electrode, and the gate electrode are formed to form external connection terminals for surface mounting (see FIG. 7, step S102). In place of forming solder bumps or solder balls, a wafer level package (WLCSP) may be used.
次に、ダイシング処理をして、GaNウエハを複数のGaNチップ10(図2、3参照)に切断する(図7、ステップS103参照)。 Next, dicing is performed to cut the GaN wafer into a plurality of GaN chips 10 (see FIGS. 2 and 3) (see FIG. 7, step S103).
これらの工程は別に、制御(ロジック)用の半導体素子をシリコンウエハに複数形成する(図7、ステップS201参照)。 Separately from these steps, a plurality of semiconductor elements for control (logic) are formed on a silicon wafer (see step S201 in FIG. 7).
次に、ダイシング処理をして、シリコンウエハを複数の制御チップ40(図1(B)参照)に切断する(図7、ステップS202参照)。 Next, dicing is performed to cut the silicon wafer into a plurality of control chips 40 (see FIG. 1B) (see FIG. 7, step S202).
さらにこれらの工程とは別に、リードフレームを製造する(図7、ステップS301参照)。 In addition to these steps, a lead frame is manufactured (see step S301 in FIG. 7).
次に、パワーデバイスの一例としてのGaNチップ10を、リードフレーム50のダイステージ51の下面52にダイボンディング材65によってフェイスダウンで搭載する(図7のステップS104、図8(A)参照)。GaNチップ10の裏面21がダイステージ51の下面52と面しており、GaNチップ10の表面20と外部接続端子45はダイステージ51とは反対側を向いている。
Next, the
次に、制御チップ40を、ダイステージ51の上面53にダイボンディング材66によってフェイスアップで搭載する(図7のステップS105、図8(B)参照)。
Next, the
次に、制御チップ40の端子41を、リード端子54の内側部分56にボンディングワイヤ68で接続する(図7のステップS106、図8(C)参照)。なお、GaNチップ10はワイヤボンディングしない。
Next, the
次に、封止金型(図示せず)の下型に耐圧性の保護シート90をセットし、保護シート90と共にモールド封止を施す(図7のステップS107、図8(D)参照)。このとき、GaNチップ10の外部接続端子45や表面20は保護シート90で覆われる。GaNチップ10、制御チップ40、ダイステージ51、ボンディングワイヤ68およびリード端子54の内側部分56を封止樹脂70で封止する。保護シート90としては、例えば、PTFEが好適に使用される。保護シート90は、GaNチップ10の表面20や外部接続端子45に封止樹脂70が回り込むのを防止したり、GaNチップ10の表面20や外部接続端子45を保護するために使用される。
Next, a pressure-resistant
モールド封止完了後に、保護シート90を剥がし、パッケージ底面にGaNチップ10の表面20を露出させる(図7のステップS108、図9(A)参照)。このとき、GaNチップ10の外部接続端子45が露出する。このように保護シート90を使用すれば、保護シート90を設ける工程と、剥がす工程とを追加するだけで、容易にGaNチップ10の外部接続端子45を露出させることができる。
After the mold sealing is completed, the
次に、リード端子54を途中で曲げ加工する(図7のステップS109、図9(B)参照)。この加工により、リード端子54の外側部分55の下面55sを、GaNチップ10の外部接続端子45の下面(外部接続副端子42、43および外部接続制御端子44の下面42s、43s、44s)とほぼ同じ高さにする。
Next, the
以上のようにして、パッケージを完成して、半導体装置1を作成する(図7のステップS110参照)。
As described above, the package is completed and the
(第2の実施の形態)
次に、図5を参照して、第2の実施の形態の半導体装置2および半導体装置モジュール102について説明する。
(Second Embodiment)
Next, the
本実施の形態の半導体装置2および半導体装置モジュール102は、第1の実施の形態の半導体装置1および半導体装置モジュール101とは、次の点で異なるが、他の点は同じであるので、同じ点の構造および作用効果の説明は省略する。
The
第1の実施の形態の半導体装置1では、QFP(Quad Flat Package)型のパッケージを使用している。パッケージの4辺にリード端子54が設けられている。リード端子54は途中で曲げられ、リード端子54の外側部分55の下面55sは、GaNチップ10の外部接続副端子42、43および外部接続制御端子44の下面42s、43s、44sとほぼ同じ高さである。第1の実施の形態の半導体装置モジュール101では、リード端子54の下面55sは、GaNチップ10の外部接続副端子42、43および外部接続制御端子44の下面42s、43s、44sと共に、マザーボード80の配線82上に半田67で接続されている。これに対して、本実施の形態では、半導体装置2は、DIP(Dual Inline Package)型のパッケージを使用している。パッケージの対向する2辺にリード端子54が設けられている。リード端子54は途中で90°曲げられ、リード端子54の外側部分55は、封止樹脂70の裏面71とほぼ垂直である。マザーボード80は、基板81とその上面83上に形成された配線82と、下面86上に形成された配線85と、配線82と配線85との間の基板81に設けられたスルーホール84と、スルーホール84の側面に設けられたメタル層86とを有している。第2の実施の形態の半導体装置モジュール102では、リード端子54の外側部分55は、スルーホール84に挿入され、基板81の上面83の配線82および下面86の配線85と半田67、69でそれぞれ接続されている。本実施の形態では、スルーホール84を介して半導体装置2をマザーボード80に実装しているので、リード端子54の高さの調整が容易である。
In the
本実施の形態の半導体装置2の製造方法は、図7の保護シート剥離工程(ステップS108)までは、第1の実施の形態の半導体装置1の製造方法とほぼ同じである。その後、リード加工工程(ステップS109)で、リード端子54を途中で90°曲げ、リード端子54の外側部分55を、封止樹脂70の裏面71とほぼ垂直にする。以上のようにして、パッケージを完成して、半導体装置2を作成する(図7のステップS110参照)。
The manufacturing method of the
(第3の実施の形態)
次に、図6を参照して、第3の実施の形態の半導体装置3および半導体装置モジュール103について説明する。
(Third embodiment)
Next, the
本実施の形態の半導体装置3および半導体装置モジュール103は、第1の実施の形態の半導体装置1および半導体装置モジュール101とは、次の点で異なるが、他の点は同じであるので、同じ点の構造および作用効果の説明は省略する。
The
第1の実施の形態の半導体装置1では、QFP(Quad Flat Package)型のパッケージを使用している。パッケージの4辺にリード端子54が設けられている。リード端子54は、その内側部分56は封止樹脂70で封止されているが、途中から封止樹脂70から露出し、マザーボード80の配線82と接続される外側部分55は、封止樹脂70から突き出されて完全に露出している。これに対して、本実施の形態の半導体装置3は、図13に示すような、QFN(Quad Flat Non-lead Package)型のパッケージを使用している。パッケージの4辺にリード端子55が設けられている。チップ40の端子41をリード端子55にボンディングワイヤ68で接続している。図6、図13を参照すれば、リード端子55は、QFNを搭載する配線基板80の上面83と平行になっている。リード端子55は、封止樹脂70に封止されているが、リード端子55の下面55sは、封止樹脂70の裏面71から露出している。リード端子55の下面55sは、GaNチップ10の外部接続副端子42、43および外部接続制御端子44の下面42s、43s、44sとほぼ同じ高さである。本実施の形態の半導体装置モジュール103では、リード端子55と、GaNチップ10の外部接続端子45(外部接続副端子42、43および外部接続制御端子44)は、半田67を介してマザーボード80の配線82に接続されている。本実施の形態では、リードがパッケージの中に入っているので、リードを短くすることができる。その結果、より高速なスイッチング動作が可能となり、また、パッケージを小型化できる。なお、第1の実施の形態の半導体装置1では、GaNチップ10は、ダイステージ51の下面52にダイボンディング材65によって搭載されている。本実施の形態では、GaNチップ10は、ダイステージ51の下面52に導電ペーストもしくは半田65‘によって搭載されている。
In the
次に、図7および図10、11を参照して、第3の実施の形態の半導体装置3の製造方法の一例を説明する。
Next, an example of a method of manufacturing the
まず、パワーデバイスの一例としての、GaNとヘテロ接合を形成するAlGaN層を備え、ソース電極、ドレイン電極およびゲート電極を備えるGaN系高周波高出力半導体素子をGaNウエハに複数形成する(図7、ステップS101参照)。 First, as an example of a power device, a plurality of GaN-based high-frequency high-power semiconductor elements each including an AlGaN layer that forms a heterojunction with GaN and including a source electrode, a drain electrode, and a gate electrode are formed on a GaN wafer (FIG. 7, step) (See S101).
次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプや半田ボールを形成して、表面実装用の外部接続端子を形成する(図7、ステップS102参照)。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ(WLCSP:Wafer Level Chip Size package)化してもよい。 Next, solder bumps and solder balls connected to the source electrode, the drain electrode, and the gate electrode are formed to form external connection terminals for surface mounting (see FIG. 7, step S102). In place of forming solder bumps or solder balls, a wafer level package (WLCSP) may be used.
次に、ダイシング処理をして、GaNウエハを複数のGaNチップ10(図2、3参照)に切断する(図7、ステップS103参照)。 Next, dicing is performed to cut the GaN wafer into a plurality of GaN chips 10 (see FIGS. 2 and 3) (see FIG. 7, step S103).
これらの工程は別に、制御(ロジック)用の半導体素子をシリコンウエハに複数形成する(図7、ステップS201参照)。 Separately from these steps, a plurality of semiconductor elements for control (logic) are formed on a silicon wafer (see step S201 in FIG. 7).
次に、ダイシング処理をして、シリコンウエハを複数の制御チップ40(図1(B)参照)に切断する(図7、ステップS202参照)。 Next, dicing is performed to cut the silicon wafer into a plurality of control chips 40 (see FIG. 1B) (see FIG. 7, step S202).
さらにこれらの工程とは別に、リードフレームを製造する(図7、ステップS301参照)。このとき、図10(A)に示すように、リードフレーム50を逆曲げ(逆曲げディプレス)して、リード端子55をダイステージ51よりも低くする。
In addition to these steps, a lead frame is manufactured (see step S301 in FIG. 7). At this time, as shown in FIG. 10A, the
次に、パワーデバイスの一例としてのGaNチップ10を、リードフレーム50のダイステージ51の下面52に導電ペーストもしくは半田65‘によってフェイスダウンで搭載する(図7のステップS104、図10(A)参照)。GaNチップ10の裏面21がダイステージ51の下面52と面しており、GaNチップ10の表面20と外部接続端子45はダイステージ51とは反対側を向いている。
Next, the
次に、制御チップ40を、ダイステージ51の上面53にダイボンディング材66によってフェイスアップで搭載する(図7のステップS105、図10(B)参照)。
Next, the
次に、制御チップ40の端子41を、リード端子55にボンディングワイヤ68で接続する(図7のステップS106、図10(C)参照)。なお、GaNチップ10はワイヤボンディングしない。
Next, the
次に、封止金型(図示せず)の下型に耐圧性の保護シート90をセットし、保護シート90と共にモールド封止を施す(図7のステップS107、図10(D)参照)。このとき、GaNチップ10の外部接続端子45や表面20およびリード端子55の下面55sは、保護シート90で覆われる。GaNチップ10、制御チップ40、ダイステージ51、ボンディングワイヤ68およびリード端子55を封止樹脂70で封止する。保護シート90としては、例えば、PTFEが好適に使用される。保護シート90は、GaNチップ10の表面20や外部接続端子45およびリード端子55の下面55sに封止樹脂70が回り込むのを防止したり、GaNチップ10の表面20や外部接続端子45およびリード端子55の下面55sを保護するために使用される。
Next, a pressure-resistant
モールド封止完了後に、保護シート90を剥がし、パッケージ底面にGaNチップ10の表面20を露出させる(図7のステップS108、図11(A)参照)。このとき、GaNチップ10の外部接続端子45やリード端子55の下面55sが露出する。このように保護シート90を使用すれば、保護シート90を設ける工程と、剥がす工程とを追加するだけで、容易にGaNチップ10の外部接続端子45の下面やリード端子55の下面55sを露出させることができる。リード端子55の下面55sは、GaNチップ10の外部接続端子45の下面(外部接続副端子42、43および外部接続制御端子44の下面42s、43s、44s)とほぼ同じ高さである(図11(B)参照)。なお、本実施の形態では、リード端子54を途中で曲げ加工する等のリード加工工程(図7のステップS109参照)は不要である。
After the mold sealing is completed, the
以上のようにして、パッケージを完成して、半導体装置3を作成する(図7のステップS110参照)。
As described above, the package is completed and the
(第4の実施の形態)
次に、図14、15を参照して、第4の実施の形態の半導体装置4および半導体装置モジュール104について説明する。半導体装置4は、GaNチップ10と、制御チップ40と、インターポーザ(薄型配線基板)90と、封止樹脂70とを備えている。GaNチップ10と制御チップ40とが1パッケージ化されている。半導体装置モジュール104は、半導体装置4と、マザーボード80とを備えている。インターポーザ90は中継基板の一例である。マザーボード80は配線基板の一例である。
(Fourth embodiment)
Next, the
GaNチップ10は、その表面20に、外部接続端子45を備えている。外部接続端子45は、外部接続副端子42、43と外部接続制御端子44とを有している。外部接続副端子42はソース電極12(図1、2、3参照)に接続されている。外部接続副端子43はドレイン電極13(図1、2、3参照)に接続されている。外部接続制御端子44はゲート電極14(図1、2、3参照)に接続されている。外部接続副端子42、43および外部接続制御端子44は、例えば、半田バンプ22、23、24(図2参照)、半田ボール35、36、37(図3参照)によって好適に形成される。半田バンプ22、23、24や半田ボール35、36、37は、半田に代えてCu/Ni等で形成してもよい。
The
インターポーザ90では、樹脂基板91の表面95に半田ボール93が格子状に配置されている。樹脂基板91の裏面94には端子92や配線(図示せず)が配置されている。半田ボール93と端子92は、樹脂基板91内に設けられたスルーホール(図示せず)や樹脂基板91の裏面94の配線(図示せず)や樹脂基板91内に設けられた配線(多層基板の場合)(図示せず)によって接続されている。インターポーザ90の中央部には開口96が形成されている。半田ボール93は、開口96を除いた樹脂基板91の4辺の表面95に設けられている。
In the
本実施の形態の半導体装置4は、BGA(Ball Grid Array)型のパッケージとして構成されている。インターポーザ90の中央部にGaNチップ10と制御チップ40とが配置されている。インターポーザ90の中央部の開口96内にGaNチップ10が配置されている。GaNチップ10の表面20が下向きに配置され、GaNチップ10は、フェイスダウン搭載されている。GaNチップ10の裏面21と制御チップ40の裏面47が接着剤64で接着されている。GaNチップ10の裏面21に制御チップ40がフェイスアップで搭載されている。制御チップ40の表面46の端子41は、インターポーザ90の裏面94の端子92にボンディングワイヤ68で接続されている。ボンディングワイヤ68には、例えば、金線が好適に用いられる。
The
GaNチップ10、制御チップ40およびインターポーザ90は封止樹脂70で封止されている。ボンディングワイヤ68も封止樹脂70で封止されている。GaNチップ10の表面20および外部接続端子45ならびにインターポーザ90の表面95および半田ボール93は、封止樹脂70から露出している。GaNチップ10の外部接続端子45およびインターポーザ90の半田ボール93は、ほぼ同じ高さである。
The
マザーボード80は、基板81とその上面83上に形成された配線82とを有している。インターポーザ90の半田ボール93は、配線82に接続されている。制御チップ40はインターポーザ90を介してマザーボード80に接続されて、マザーボード80に実装されている。GaNチップ10の外部接続端子45(外部接続副端子42、43および外部接続制御端子44)は、配線82に接続されている。GaNチップ10は外部接続端子45を介して、マザーボード80に直接接続されて、マザーボード80に実装されている。
The
ゲート電極14(図1、2、3参照)は、外部接続制御端子44、マザーボード80の配線82a、半田ボール93aおよびボンディングワイヤ68aを介して、制御チップ40のゲート接続用端子41aに接続されている。
The gate electrode 14 (see FIGS. 1, 2, and 3) is connected to the
本実施の形態では、GaNチップ10と、制御チップ40とを上下に積層して1パッケージ化しているので、実装面積を小さくできる。
In the present embodiment, the
また、GaNチップ10と、制御チップ40とを1パッケージ化しているので、組み立て工程が簡略化される。
In addition, since the
GaNチップ10の外部接続端子45およびインターポーザ90の半田ボール93は、ほぼ同じ高さであるので、半田ボール93と、GaNチップ10の外部接続端子45はマザーボード80に共に接続される。
Since the
外部接続端子45(外部接続副端子42、43および外部接続制御端子44)が、封止樹脂70の裏面71から露出している。そして、GaNチップ10は外部接続端子45を介して、マザーボード80に直接接続されているので、大電流を流すことができる。また、放熱板を設けることなくGaNチップ10の熱を、外部接続端子45から直接マザーボード80に効果的に放熱することができる。また、外部接続副端子42、43の数を多くして合計の面積、即ち放熱面積を大きくすることで、GaNチップ10の熱を、効果的に放熱することができる。その結果、本実施の形態の半導体装置4は、GaNチップ10等の高出力半導体素子に好適に適用される。また、外部接続端子45のインダクタンスを十分に低くすることができるので、高速動作をさせることができる。従って、本実施の形態の半導体装置4は、GaNチップ10等の高周波半導体素子に好適に適用される。
External connection terminals 45 (external connection sub-terminals 42 and 43 and external connection control terminal 44) are exposed from the
特に、ソース電極12(図1、2、3参照)に接続されている外部接続副端子42およびドレイン電極13(図1、2、3参照)に接続されている外部接続副端子43がマザーボード80に直接接続される。従って、ソース、ドレインの配線インダクタンスを大幅に軽減でき、余計なワイヤやリード、基板の配線を介さないので高速スイッチングが可能で且つ容易に大電流を流すことができる。 In particular, the external connection subterminal 42 connected to the source electrode 12 (see FIGS. 1, 2 and 3) and the external connection subterminal 43 connected to the drain electrode 13 (see FIGS. Connected directly to. Accordingly, the wiring inductance of the source and drain can be greatly reduced, and since there are no extra wires, leads, or wiring on the substrate, high-speed switching is possible and a large current can be easily passed.
また、ゲート電極14(図1、2、3参照)に接続されている外部接続制御端子44も、マザーボード80に直接接続される。そして、マザーボード80の配線82a、半田ボール93aおよびボンディングワイヤ68a等を介して、制御チップ40のゲート接続用端子41aに接続されている。このように、GaNチップ10のゲートとそれを制御する制御チップ40とをマザーボード80を介して接続できるのでシンプルな構造となっている。
The external
次に、図16および図17、18を参照して、第4の実施の形態の半導体装置4の製造方法の一例を説明する。
Next, an example of a method of manufacturing the
まず、パワーデバイスの一例としての、GaNとヘテロ接合を形成するAlGaN層を備え、ソース電極、ドレイン電極およびゲート電極を備えるGaN系高周波高出力半導体素子をGaNウエハに複数形成する(図16、ステップS401参照)。 First, as an example of a power device, a plurality of GaN-based high-frequency high-power semiconductor elements each including an AlGaN layer forming a heterojunction with GaN and including a source electrode, a drain electrode, and a gate electrode are formed on a GaN wafer (FIG. 16, step). (See S401).
次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプ22、23、24(図2参照)や半田ボール35、36、37(図3参照)を形成して、表面実装用の外部接続端子を形成する(図16、ステップS402参照)。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ(WLCSP:Wafer Level Chip Size package)化してもよい。
Next, solder bumps 22, 23, and 24 (see FIG. 2) and
次に、ダイシング処理をして、GaNウエハを複数のGaNチップ10(図2、3参照)に切断する(図16、ステップS403参照)。 Next, dicing is performed to cut the GaN wafer into a plurality of GaN chips 10 (see FIGS. 2 and 3) (see FIG. 16, step S403).
これらの工程は別に、制御(ロジック)用の半導体素子をシリコンウエハに複数形成する(図16、ステップS501参照)。 Separately from these steps, a plurality of semiconductor elements for control (logic) are formed on a silicon wafer (see FIG. 16, step S501).
次に、ダイシング処理をして、シリコンウエハを複数の制御チップ40(図1(B)参照)に切断する(図16、ステップS502参照)。 Next, dicing is performed to cut the silicon wafer into a plurality of control chips 40 (see FIG. 1B) (see FIG. 16, step S502).
さらにこれらの工程とは別に、インターポーザ90を製造する(図16、ステップS601、図17(A)参照)。インターポーザ90は、多数個取りのシート状である。シート状のインターポーザ90には、複数の開口96が設けられている(図17(A)参照)。次に、インターポーザ90の表面95に粘着フィルム99を貼り付ける((図16、ステップS602、図17(A)参照)。粘着フィルム99は、GaNチップ10の外部接続端子45が埋め込まれる柔軟な接着層(図示せず)を備えている。なお、このとき、GaNチップ10の表面10には、実装可能な半田バンプ22、23、24(図2参照)や半田ボール35、36、37(図3参照)が未だ形成されていなくてもよい。
Further, separately from these steps, the
次に、パワーデバイスの一例としてのGaNチップ10を、インターポーザ90の開口96に挿入して、GaNチップ10を、インターポーザ90にフェイスダウンで搭載する(図16のステップS404、図17(B)参照)。このとき、外部接続端子45が設けられたGaNチップ10の表面20が下側となり、裏面21が上側となる。GaNチップ10の外部接続端子45が粘着フィルム99の柔軟な接着層(図示せず)に埋め込まれる
Next, the
次に、制御チップ40の表面(回路面)46を上側として、制御チップ40の裏面47を、GaNチップ10の裏面21に設けられた接着剤64を介して貼り合わせる(図16のステップS405、図17(C)参照)。制御チップ40をGaNチップ10上にフェイスアップで搭載する。なお、接着剤64は、ペースト状の接着剤またはフィルム状の接着剤のいずれのものも使用することができる。
Next, with the front surface (circuit surface) 46 of the
次に、制御チップ40の端子41を、インターポーザ90の所定の端子92にボンディングワイヤ68で接続する(図16のステップS406、図17(D)参照)。なお、GaNチップ10はワイヤボンディングしない。
Next, the
次に、封止樹脂70を形成してモールド封止する(図16のステップS407、図18(A)参照)。このとき、GaNチップ10の外部接続端子45や表面20およびインターポーザ90の表面95は、粘着フィルム99で覆われたままである。GaNチップ10、制御チップ40、インターポーザ90およびボンディングワイヤ68を封止樹脂70で封止する。粘着フィルム99としては、例えば、ポリイミド系フィルムが好適に使用される。粘着フィルム99は、モールド封止時の熱に耐えられるものを使用する。また、加熱することによって粘着力を弱くすることができるものを好適には使用する。粘着フィルム99は、GaNチップ10の表面20や外部接続端子45およびインターポーザ90の表面95に封止樹脂70が回り込むのを防止したり、GaNチップ10の表面20や外部接続端子45およびインターポーザ90の表面95を保護するためにも使用される。
Next, the sealing
モールド封止完了後に、粘着フィルム99を剥がし、GaNチップ10の表面20およびインターポーザ90の表面95を露出させる(図16のステップS408、図18(B)参照)。このとき、GaNチップ10の外部接続端子45が露出する。
After completion of mold sealing, the
次に、インターポーザ90の表面95に半田ボール93を形成する(図16のステップS409、図18(C)参照)。なお、GaNチップ10の表面10に、外部接続端子45としての、半田バンプ22、23、24(図2参照)や半田ボール35、36、37(図3参照)が形成されていない場合には、半田バンプ22、23、24(図2参照)または半田ボール35、36、37(図3参照)を形成する。半田バンプ22、23、24、半田ボール93、半田ボール35、36、37は、半田メッキ、半田印刷法、ボール搭載法で形成する。
Next,
その後、ダイシングブレード200等により個片化して(図16のステップS410、図18(C)参照)、パッケージを完成して、半導体装置4を作成する(図16のステップS411、図18(D)参照)。なお、個片化は、金型等を使用して打抜きで行ってもよい。
Thereafter, it is separated into pieces by a
以上の各実施の形態では、GaNチップ10を高周波高出力半導体素子の一例として使用したが、GaN系だけでなく他の材料を使用した高周波高出力半導体素子も、GaNチップ10に代えて好適に使用することができる。また、電界効果トランジスタのみならず、バイポーラトランジスタもGaNチップ10に代えて好適に使用することができる。また、高周波動作ではない高出力半導体素子、例えば、SiC系高出力半導体素子もGaNチップ10に代えて好適に使用することができる。また、高出力ではない、高周波半導体素子、GaAs系高周波半導体素子もGaNチップ10に代えて好適に使用することができる。
In each of the above embodiments, the
以上の第1〜第4の実施の形態を含む実施の形態に関し、さらに以下の付記を開示する。 With respect to the embodiments including the first to fourth embodiments, the following additional notes are disclosed.
(付記1)
前記第1の半導体素子は、高出力半導体素子または高周波半導体素子である請求項1〜7のいずれか一項に記載の半導体装置。
(Appendix 1)
The semiconductor device according to
(付記2)
前記第1の半導体素子は、高周波高出力半導体素子である付記1記載の半導体装置。
(Appendix 2)
The semiconductor device according to
(付記3)
前記第1の半導体素子は、窒化ガリウム系高周波高出力半導体素子である付記2記載の半導体装置。
(Appendix 3)
The semiconductor device according to
(付記4)
前記第1の半導体素子は、AlGaNとGaNとのヘテロ接合を備える窒化ガリウム系高周波高出力半導体素子である付記3記載の半導体装置。
(Appendix 4)
The semiconductor device according to
(付記5)
前記第2の半導体素子は、前記第1の半導体素子の動作を制御する制御用半導体素子である請求項1〜7および付記1〜4のいずれかに記載の半導体装置。
(Appendix 5)
The semiconductor device according to
(付記6)
前記第1の外部接続端子は、突起電極である請求項1〜7および付記1〜5のいずれかに記載の半導体装置。
(Appendix 6)
The semiconductor device according to
(付記7)
前記突起電極は、バンプまたはボールである付記6記載の半導体装置。
(Appendix 7)
The semiconductor device according to appendix 6, wherein the protruding electrode is a bump or a ball.
(付記8)
前記第2の半導体素子と第2の外部接続端子はワイヤで接続されている請求項1〜7および付記1〜7のいずれかに記載の半導体装置。
(Appendix 8)
The semiconductor device according to
(付記9)
前記半導体装置は、QFP型である請求項1〜5のいずれかに記載の半導体装置。
(Appendix 9)
The semiconductor device according to
(付記10)
前記半導体装置は、DIP型である請求項1〜5のいずれかに記載の半導体装置。
(Appendix 10)
The semiconductor device according to
(付記11)
前記半導体装置は、QFN型である請求項1〜5のいずれかに記載の半導体装置。
(Appendix 11)
The semiconductor device according to
(付記12)
前記半導体装置は、BGAである請求項1〜3、6および7のいずれかに記載の半導体装置。
(Appendix 12)
The semiconductor device according to
以上、本願の開示する技術の典型的な実施の形態を説明してきたが、本願の開示する技術はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。 As mentioned above, although typical embodiment of the technique which this application discloses is described, the technique which this application discloses is not limited to those embodiment. Accordingly, the scope of the invention is limited only by the following claims.
1、2、3、4 半導体装置
10 GaNチップ
11 GaN基板
12 ソース電極
13 ドレイン電極
14 ゲート電極
15 SiO2膜
16 有機保護膜
17、18、19 貫通孔
20 表面
21 裏面
22、23、24 半田バンプ
25、26、27 Cu電極
31 樹脂封止層
32、33、34 Cuポスト
35、36、37 半田ボール
40 制御チップ
41 端子
42、43 外部接続副端子
44 外部接続制御端子
42s、43s、44s 下面
45 外部接続端子
47 裏面
50 リードフレーム
51 ダイステージ
52 下面
53 上面
54、55 リード端子
55s 下面
64 接着剤
65、66 ダイボンディング材
65‘ 導電ペーストもしくは半田
67、69 半田
68 ボンディングワイヤ
70 封止樹脂
71 裏面
80 マザーボード
81 基板
82、85 配線
83 上面
90 インターポーザ
91 樹脂基板
93 半田ボール
92 端子
94 裏面
95 表面
96 開口
101、102、103、104 半導体装置モジュール
1, 2, 3, 4
Claims (5)
前記第1の電極、前記第2の電極および前記制御電極の各々の直下に設けられ且つ前記第1の電極、前記第2の電極および前記制御電極の各々に接続された突起電極と、
前記第1の半導体素子の前記第1の面とは反対側の第2の面の全体が接合されたダイステージと、前記突起電極が延在する面内に接続部を有する複数のリードを含み、前記複数のリードのうちの少なくとも1つが前記ダイステージに直結されたリードフレームと、
前記ダイステージの前記第1の半導体素子が接合された面とは反対側の面に接合され、前記複数のリードのいずれかに接続された第2の半導体素子と、
前記突起電極および前記複数のリードの前記接続部を露出させるように前記第1の半導体素子および前記第2の半導体素子を封止する封止部材と、
を備える半導体装置。 A first semiconductor element having, on a first surface, a first electrode, a second electrode, and a control electrode for controlling a current flowing between the first electrode and the second electrode ;
A protruding electrode provided directly below each of the first electrode, the second electrode and the control electrode and connected to each of the first electrode, the second electrode and the control electrode;
A die stage in which the entire second surface opposite to the first surface of the first semiconductor element is joined; and a plurality of leads having connection portions in a surface in which the protruding electrode extends. A lead frame in which at least one of the plurality of leads is directly connected to the die stage;
A second semiconductor element bonded to a surface of the die stage opposite to the surface to which the first semiconductor element is bonded, and connected to one of the plurality of leads ;
A sealing member for sealing the first semiconductor element and the second semiconductor element so as to expose the connection portions of the protruding electrodes and the plurality of leads ;
A semiconductor device comprising:
請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein the first electrode and the second electrode are larger than the control electrode.
請求項3記載の半導体装置モジュール。 The second semiconductor element is a control semiconductor element for controlling the operation of said first semiconductor element, the control electrode, said lead and said wire second through wiring substrate of the lead frame The semiconductor device module according to claim 3, connected to the semiconductor element.
前記突起電極を保護シートで覆った状態で、少なくとも前記第1の半導体素子および前記第2の半導体素子を封止部材で封止する工程と、
前記保護シートを剥がして、前記突起電極を露出させる工程と、
を備える半導体装置の製造方法。
A first semiconductor element having, on a first surface, a first electrode, a second electrode, and a control electrode for controlling a current flowing between the first electrode and the second electrode ; A protruding electrode provided immediately below each of the first electrode, the second electrode, and the control electrode and connected to each of the first electrode, the second electrode, and the control electrode; A die stage in which the entire second surface opposite to the first surface of one semiconductor element is bonded, and a plurality of leads having connection portions in a surface in which the protruding electrode extends, At least one of a plurality of leads is bonded to a lead frame directly connected to the die stage, and is bonded to a surface of the die stage opposite to a surface to which the first semiconductor element is bonded. comprising a second semiconductor element connected to either the A step of preparing the assembly,
A step of sealing at least the first semiconductor element and the second semiconductor element with a sealing member in a state where the protruding electrode is covered with a protective sheet;
Peeling the protective sheet to expose the protruding electrodes ;
A method for manufacturing a semiconductor device comprising:
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