JP5924110B2 - Semiconductor device, semiconductor device module, and semiconductor device manufacturing method - Google Patents

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Description

本願の開示する技術は、半導体装置、半導体装置モジュールおよび半導体装置の製造方法に関する。   The technology disclosed in the present application relates to a semiconductor device, a semiconductor device module, and a method for manufacturing a semiconductor device.

下記特許文献１、２には、配線基板上に搭載された高出力半導体素子または高周波半導体素子の上に他の半導体素子を積層搭載したものが提案されている。高出力半導体素子または高周波半導体素子は、配線基板の貫通ビアを介して配線基板の底面に設けられた外部接続端子に接続されている。
下記特許文献３には、高出力半導体素子の上面に接する放熱用部材を設けるとともに、下面に信号用バンプと同じ大きさの放熱用のダミーバンプを設けることにより、高出力半導体素子の上下両面からの放熱を行っている。
下記特許文献４には、配線基板の開口内に配設され絶縁層により封止されたチップの下面の端子を、該絶縁層内の配線を介して、パッケージの下面に表出させたものが開示されている。
下記特許文献５には、封止樹脂内に第１及び第２のチップを配設し、下側のチップ下面の電極を、樹脂に埋め込まれたリードを介してパッケージ下面に表出する端子に接続している。 Patent Documents 1 and 2 below propose a semiconductor device in which another semiconductor element is stacked and mounted on a high-power semiconductor element or a high-frequency semiconductor element mounted on a wiring board. The high-power semiconductor element or the high-frequency semiconductor element is connected to an external connection terminal provided on the bottom surface of the wiring board through a through via of the wiring board.
In Patent Document 3 below, a heat radiating member in contact with the upper surface of the high-power semiconductor element is provided and a heat-radiating dummy bump having the same size as that of the signal bump is provided on the lower surface. Dissipates heat.
In the following Patent Document 4, a terminal on the lower surface of a chip disposed in an opening of a wiring board and sealed with an insulating layer is exposed on the lower surface of the package via the wiring in the insulating layer. It is disclosed.
In the following Patent Document 5, the first and second chips are arranged in the sealing resin, and the electrode on the lower chip lower surface is used as a terminal exposed on the lower surface of the package through a lead embedded in the resin. Connected.

特開２００５−３２７８０５号公報JP 2005-327805 A 特開２００７−２３４６８３号公報JP 2007-234683 A 特開２００９−１７６８３９号公報JP 2009-176839 A 特開２００９−２１２２５０号公報JP 2009-212250 A 特開２００８−９１４１８号公報JP 2008-91418 A

本願の開示する技術の一目的は、少なくとも２つの半導体素子を積層搭載した構造の半導体装置であって、大きい電流を流すことができ、効果的に放熱することができる半導体装置、半導体装置モジュールおよび半導体装置の製造方法を提供することにある。   One object of the technology disclosed in the present application is a semiconductor device having a structure in which at least two semiconductor elements are stacked and mounted, and can flow a large current and effectively dissipate heat, a semiconductor device module, and a semiconductor device An object of the present invention is to provide a method for manufacturing a semiconductor device.

本願の開示する技術の第１の態様によれば、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間を流れる電流を制御する制御電極と、を第１の面に有する第１の半導体素子と、前記第１の電極、前記第２の電極および前記制御電極の各々の直下に設けられ且つ前記第１の電極、前記第２の電極および前記制御電極の各々に接続された突起電極と、前記第１の半導体素子の前記第１の面とは反対側の第２の面の全体が接合されたダイステージと、前記突起電極が延在する面内に接続部を有する複数のリードを含み、前記複数のリードのうちの少なくとも１つが前記ダイステージに直結されたリードフレームと、前記ダイステージの前記第１の半導体素子が接合された面とは反対側の面に接合され、前記複数のリードのいずれかに接続された第２の半導体素子と、前記突起電極および前記複数のリードの前記接続部を露出させるように前記第１の半導体素子および前記第２の半導体素子を封止する封止部材と、を備える半導体装置が提供される。
According to a first aspect of the technology disclosed in the present application, a first electrode, a second electrode, a control electrode for controlling a current flowing between the first electrode and the second electrode, On the first surface, the first electrode, the second electrode, and the control electrode, and the first electrode, the second electrode, and the control electrode. A protruding electrode connected to each of the control electrodes, a die stage in which the entire second surface opposite to the first surface of the first semiconductor element is bonded, and the protruding electrode extends A lead frame including a plurality of leads each having a connecting portion in a plane, wherein at least one of the plurality of leads is directly connected to the die stage; and a surface to which the first semiconductor element of the die stage is bonded; Is bonded to the opposite surface, and any of the plurality of leads A sealing member for sealing the first semiconductor element and the second semiconductor element so as to expose the connection portion of the protruding electrode and the plurality of leads; A semiconductor device is provided.

本願の開示する技術の第２の態様によれば、上記半導体装置と、前記突起電極および前記複数のリードの各々に接続された配線基板と、を備える半導体装置モジュールが提供される。
According to a second aspect of the technology disclosed in the present application, a semiconductor device module including the semiconductor device and a wiring board connected to each of the protruding electrodes and the plurality of leads is provided.

本願の開示する技術の第３の態様によれば、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間を流れる電流を制御する制御電極と、を第１の面に有する第１の半導体素子と、前記第１の電極、前記第２の電極および前記制御電極の各々の直下に設けられ且つ前記第１の電極、前記第２の電極および前記制御電極の各々に接続された突起電極と、前記第１の半導体素子の前記第１の面とは反対側の第２の面の全体が接合されたダイステージと、前記突起電極が延在する面内に接続部を有する複数のリードを含み、前記複数のリードのうちの少なくとも１つが前記ダイステージに直結されたリードフレームと、前記ダイステージの前記第１の半導体素子が接合された面とは反対側の面に接合され、前記複数のリードのいずれかに接続された第２の半導体素子と、を備える組立体を準備する工程と、前記突起電極を保護シートで覆った状態で、少なくとも前記第１の半導体素子および前記第２の半導体素子を封止部材で封止する工程と、前記保護シートを剥がして、前記突起電極を露出させる工程と、を備える半導体装置の製造方法が提供される。
According to a third aspect of the technology disclosed in the present application, a first electrode, a second electrode, a control electrode for controlling a current flowing between the first electrode and the second electrode, On the first surface, the first electrode, the second electrode, and the control electrode, and the first electrode, the second electrode, and the control electrode. A protruding electrode connected to each of the control electrodes, a die stage in which the entire second surface opposite to the first surface of the first semiconductor element is bonded, and the protruding electrode extends A lead frame including a plurality of leads each having a connecting portion in a plane, wherein at least one of the plurality of leads is directly connected to the die stage; and a surface to which the first semiconductor element of the die stage is bonded; Is bonded to the opposite surface, and any of the plurality of leads A step of preparing an assembly comprising: a second semiconductor element connected to the substrate; and at least sealing the first semiconductor element and the second semiconductor element with the protruding electrode covered with a protective sheet There is provided a method for manufacturing a semiconductor device, comprising: a step of sealing with a member; and a step of peeling off the protective sheet to expose the protruding electrodes.

本願の開示する技術によれば、大きい電流を流すことができ、放熱効率の良い半導体装置、半導体装置モジュールおよび半導体装置の製造方法が提供される。   According to the technique disclosed in the present application, a semiconductor device, a semiconductor device module, and a method for manufacturing a semiconductor device that can flow a large current and have high heat dissipation efficiency are provided.

図１（Ａ）は、第１〜第３の実施の形態の半導体装置および半導体装置モジュールに好適に用いられるＧａＮチップを説明するための概略平面図である。図１（Ｂ）は、第１〜第４の実施の形態の半導体装置および半導体装置モジュールに好適に用いられる制御チップを説明するための概略平面図である。FIG. 1A is a schematic plan view for explaining a GaN chip suitably used for the semiconductor devices and semiconductor device modules of the first to third embodiments. FIG. 1B is a schematic plan view for explaining a control chip suitably used for the semiconductor devices and semiconductor device modules of the first to fourth embodiments. 図２は、第１〜第４の実施の形態の半導体装置および半導体装置モジュールに好適に用いられるＧａＮチップの一例を説明するための概略縦断面図である。FIG. 2 is a schematic longitudinal sectional view for explaining an example of a GaN chip suitably used for the semiconductor device and the semiconductor device module of the first to fourth embodiments. 図３は、第１〜第４の実施の形態の半導体装置および半導体装置モジュールに好適に用いられるＧａＮチップの他の例を説明するための概略縦断面図である。FIG. 3 is a schematic longitudinal sectional view for explaining another example of the GaN chip suitably used for the semiconductor device and the semiconductor device module of the first to fourth embodiments. 図４は、第１の実施の形態の半導体装置および半導体装置モジュールを説明するための概略縦断面図である。FIG. 4 is a schematic longitudinal sectional view for explaining the semiconductor device and the semiconductor device module according to the first embodiment. 図５は、第２の実施の形態の半導体装置および半導体装置モジュールを説明するための概略縦断面図である。FIG. 5 is a schematic longitudinal sectional view for explaining the semiconductor device and the semiconductor device module according to the second embodiment. 図６は、第３の実施の形態の半導体装置および半導体装置モジュールを説明するための概略縦断面図である。FIG. 6 is a schematic longitudinal sectional view for explaining the semiconductor device and the semiconductor device module according to the third embodiment. 図７は、第１〜第３の実施の形態の半導体装置の製造方法を説明するためのフローチャートである。FIG. 7 is a flowchart for explaining a method of manufacturing the semiconductor device according to the first to third embodiments. 図８は、第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。FIG. 8 is a schematic longitudinal sectional view for explaining the method for manufacturing the semiconductor device of the first embodiment. 図９は、第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。FIG. 9 is a schematic longitudinal sectional view for explaining the method for manufacturing the semiconductor device of the first embodiment. 図１０は、第３の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。FIG. 10 is a schematic longitudinal sectional view for explaining the method for manufacturing the semiconductor device of the third embodiment. 図１１は、第３の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。FIG. 11 is a schematic longitudinal sectional view for explaining the method for manufacturing the semiconductor device of the third embodiment. 図１２は、ＱＦＰタイプのパッケージを説明するための、一部切り欠き概略斜視図である。FIG. 12 is a partially cutaway schematic perspective view for explaining a QFP type package. 図１３は、ＱＦＮタイプのパッケージを説明するための、一部切り欠き概略斜視図である。FIG. 13 is a partially cutaway schematic perspective view for explaining a QFN type package. 図１４は、第４の実施の形態の半導体装置および半導体装置モジュールを説明するための概略縦断面図である。FIG. 14 is a schematic longitudinal sectional view for explaining a semiconductor device and a semiconductor device module according to the fourth embodiment. 図１５は、第４の実施の形態の半導体装置を説明するための概略縦断面図である。FIG. 15 is a schematic longitudinal sectional view for explaining the semiconductor device according to the fourth embodiment. 図１６は、第４の実施の形態の半導体装置の製造方法を説明するためのフローチャートである。FIG. 16 is a flowchart for explaining a manufacturing method of the semiconductor device of the fourth embodiment. 図１７は、第４の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。FIG. 17 is a schematic longitudinal sectional view for explaining the method for manufacturing the semiconductor device of the fourth embodiment. 図１８は、第４の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。FIG. 18 is a schematic longitudinal sectional view for explaining the method for manufacturing the semiconductor device of the fourth embodiment.

上述したように、配線基板上に搭載された高出力半導体素子または高周波半導体素子の上に他の半導体素子を積層搭載した半導体装置が提案されている。これらの半導体装置では、高出力半導体素子または高周波半導体素子は、配線基板の貫通ビアを介して配線基板の底面に設けられた外部接続端子に接続されている。   As described above, there has been proposed a semiconductor device in which another semiconductor element is stacked and mounted on a high-power semiconductor element or a high-frequency semiconductor element mounted on a wiring board. In these semiconductor devices, the high-power semiconductor element or the high-frequency semiconductor element is connected to an external connection terminal provided on the bottom surface of the wiring board through a through via of the wiring board.

本発明者達は、この構造の半導体装置を鋭意研究した結果、次の問題点があることを見出した。高出力半導体素子または高周波半導体素子は、貫通ビアを介して外部接続端子に接続されており、貫通ビアの抵抗値を十分に低くすることが困難なため、大電流を流すことが困難である。また、貫通ビアのインダクタンスを十分に低くすることが困難なため、高速動作をさせることが困難である。本願の開示する技術は、このような知見に基づいて、本願発明者達が案出したものである。   As a result of intensive studies on the semiconductor device having this structure, the present inventors have found that there are the following problems. The high-power semiconductor element or the high-frequency semiconductor element is connected to the external connection terminal through the through via, and it is difficult to sufficiently reduce the resistance value of the through via, and thus it is difficult to flow a large current. In addition, since it is difficult to sufficiently reduce the inductance of the through via, it is difficult to operate at high speed. The technology disclosed by the present application has been devised by the present inventors based on such knowledge.

次に、本願の開示する技術の好ましい実施の形態について図面を参照して説明する。   Next, preferred embodiments of the technology disclosed in the present application will be described with reference to the drawings.

図１（Ａ）を参照すれば、第１〜第３の実施の形態の半導体装置に好適に用いられるＧａＮチップ１０は、窒化ガリウム（ＧａＮ）基板１１と、ＧａＮ基板１１の表面２０上に形成されたソース電極１２、ドレイン電極１３と、ゲート電極１４とを備えている。尚、ソース電極１２、ドレイン電極１３は、ゲート電極１４よりも面積が大きい。ＧａＮ基板１１の表面には、ＡｌＧａＮ層（図示せず）が設けられている。ＡｌＧａＮ層は、ＧａＮ基板とヘテロ接合を形成している。ＧａＮチップ１０は、このＡｌＧａＮとＧａＮとの間のヘテロ接合界面に発生する２次元電子ガスを利用する半導体素子であり、ＨＥＭＴ（High Electron Mobility Transistor）型の構造を備えている。ＧａＮチップ１０は、２次元電子ガスの高い移動度により高周波半導体素子として機能する。また、ＧａＮはバンドギャップが大きく、破壊電圧強度が大きいので、ＧａＮチップ１０は、高出力半導体素子として用いられる。従って、ＧａＮチップ１０は、ＡｌＧａＮとＧａＮとのヘテロ接合を備える窒化ガリウム系高周波高出力半導体素子として用いられる。ソース電極１２とドレイン電極１３との間にゲート（図示せず）が設けられている。ゲート（図示せず）はＧａＮ基板１１上のゲート配線（図示せず）を介してゲート電極１４に接続されている。ゲート電極１４は、ソース電極１２とドレイン電極１３との間を流れる電流を制御する制御電極として機能する。   Referring to FIG. 1A, a GaN chip 10 suitably used in the semiconductor devices of the first to third embodiments is formed on a gallium nitride (GaN) substrate 11 and a surface 20 of the GaN substrate 11. Source electrode 12, drain electrode 13, and gate electrode 14 are provided. The source electrode 12 and the drain electrode 13 have a larger area than the gate electrode 14. An AlGaN layer (not shown) is provided on the surface of the GaN substrate 11. The AlGaN layer forms a heterojunction with the GaN substrate. The GaN chip 10 is a semiconductor element using a two-dimensional electron gas generated at the heterojunction interface between AlGaN and GaN, and has a HEMT (High Electron Mobility Transistor) type structure. The GaN chip 10 functions as a high-frequency semiconductor element due to the high mobility of the two-dimensional electron gas. Further, since GaN has a large band gap and a high breakdown voltage strength, the GaN chip 10 is used as a high-power semiconductor element. Therefore, the GaN chip 10 is used as a gallium nitride-based high-frequency high-power semiconductor element having a heterojunction of AlGaN and GaN. A gate (not shown) is provided between the source electrode 12 and the drain electrode 13. A gate (not shown) is connected to the gate electrode 14 via a gate wiring (not shown) on the GaN substrate 11. The gate electrode 14 functions as a control electrode that controls a current flowing between the source electrode 12 and the drain electrode 13.

図２を参照すれば、ＧａＮチップ１０には、半田バンプ２２、２３、２４が設けられている。ＧａＮ基板１１の表面２０上に形成されたソース電極１２と、ドレイン電極１３と、ゲート電極１４を覆ってＳｉＯ２膜１５が設けられている。ＳｉＯ２膜１５上には有機保護膜１６が設けられている。有機保護膜１６としては、例えば、ポリイミド樹脂やエポキシ樹脂が好適に用いられる。ＳｉＯ２膜１５および有機保護膜１６には、ソース電極１２、ドレイン電極１３およびゲート電極１４をそれぞれ露出する貫通孔１７、１８、１９が形成されている。貫通孔１７、１８、１９にはＣｕ電極２５、２６、２７がそれぞれ形成されている。ソース電極１２、ドレイン電極１３とおよびゲート電極１４には、半田バンプ２２、２３、２４がＣｕ電極２５、２６、２７をそれぞれ介してそれぞれ接続されている。半田バンプ２２、２３、２４は、突起電極の一例であり、外部接続端子の一例である。半田バンプ２２、２３は外部接続副端子の一例であり、半田バンプ２４は、外部接続制御端子の一例である。半田バンプ２２、２３、２４によってＧａＮチップ１０は、表面実装される。 Referring to FIG. 2, solder bumps 22, 23, and 24 are provided on the GaN chip 10. A SiO 2 film 15 is provided to cover the source electrode 12, the drain electrode 13, and the gate electrode 14 formed on the surface 20 of the GaN substrate 11. An organic protective film 16 is provided on the SiO 2 film 15. As the organic protective film 16, for example, a polyimide resin or an epoxy resin is preferably used. The SiO 2 film 15 and the organic protective film 16 are formed with through holes 17, 18, and 19 that expose the source electrode 12, the drain electrode 13, and the gate electrode 14, respectively. Cu electrodes 25, 26, and 27 are formed in the through holes 17, 18, and 19, respectively. Solder bumps 22, 23, and 24 are connected to the source electrode 12, the drain electrode 13, and the gate electrode 14 through Cu electrodes 25, 26, and 27, respectively. The solder bumps 22, 23, and 24 are examples of protruding electrodes and examples of external connection terminals. The solder bumps 22 and 23 are examples of external connection sub-terminals, and the solder bumps 24 are examples of external connection control terminals. The GaN chip 10 is surface-mounted by the solder bumps 22, 23 and 24.

図３を参照して、他の表面実装の形態のＧａＮチップ１０を説明する、ＧａＮチップ１０には、半田ボール３５、３６、３７が設けられている。ＧａＮ基板１１の表面２０上に形成されたソース電極１２と、ドレイン電極１３と、ゲート電極１４を覆ってＳｉＯ２膜１５および有機保護膜１６が設けられている。有機保護膜１６としては、例えば、ポリイミド樹脂が好適に用いられる。ＳｉＯ２膜１５および有機保護膜１６には、ソース電極１２、ドレイン電極１３およびゲート電極１４をそれぞれ露出する貫通孔１７、１８、１９が形成されている。貫通孔１７、１８、１９にはＣｕ電極２５、２６、２７がそれぞれ形成されている。Ｃｕ電極２５、２６、２７上には、Ｃｕポスト３２、３３、３４がそれぞれ形成されている。Ｃｕポスト３２、３３、３４、Ｃｕ電極２５、２６、２７および有機保護膜１６を覆って樹脂封止層３１が設けられている。樹脂封止層３１としては、例えば、エポキシ樹脂が好適に用いられる。Ｃｕポスト３２、３３、３４上には半田ボール３５、３６、３７がそれぞれ形成されている。ソース電極１２には、半田ボール３５がＣｕ電極２５およびＣｕポスト３２を介して接続されている。ドレイン電極１３には、半田ボール３６がＣｕ電極２６およびＣｕポスト３３を介して接続されている。ゲート電極１４には、半田ボール３７がＣｕ電極２７およびＣｕポスト３４を介して接続されている。半田ボール３５、３６、３７は、突起電極の一例であり、外部接続端子の一例である。半田ボール３５、３６は外部接続副端子の一例であり、半田ボール３７は、外部接続制御端子の一例である。半田ボール３５、３６、３７によってＧａＮチップ１０は、表面実装される。 With reference to FIG. 3, GaN chip 10 in another surface mounting form will be described. GaN chip 10 is provided with solder balls 35, 36, and 37. A SiO 2 film 15 and an organic protective film 16 are provided so as to cover the source electrode 12, the drain electrode 13, and the gate electrode 14 formed on the surface 20 of the GaN substrate 11. For example, a polyimide resin is preferably used as the organic protective film 16. The SiO 2 film 15 and the organic protective film 16 are formed with through holes 17, 18, and 19 that expose the source electrode 12, the drain electrode 13, and the gate electrode 14, respectively. Cu electrodes 25, 26, and 27 are formed in the through holes 17, 18, and 19, respectively. Cu posts 32, 33, and 34 are formed on the Cu electrodes 25, 26, and 27, respectively. A resin sealing layer 31 is provided so as to cover the Cu posts 32, 33, 34, the Cu electrodes 25, 26, 27 and the organic protective film 16. For example, an epoxy resin is suitably used as the resin sealing layer 31. Solder balls 35, 36, and 37 are formed on the Cu posts 32, 33, and 34, respectively. A solder ball 35 is connected to the source electrode 12 via a Cu electrode 25 and a Cu post 32. A solder ball 36 is connected to the drain electrode 13 via a Cu electrode 26 and a Cu post 33. A solder ball 37 is connected to the gate electrode 14 via a Cu electrode 27 and a Cu post 34. The solder balls 35, 36, and 37 are examples of protruding electrodes and examples of external connection terminals. The solder balls 35 and 36 are examples of external connection sub-terminals, and the solder balls 37 are examples of external connection control terminals. The GaN chip 10 is surface-mounted by the solder balls 35, 36 and 37.

図１（Ｂ）を参照すれば、第１〜第４の実施の形態の半導体装置および半導体装置モジュールに好適に用いられる制御チップ（ロジックチップ）４０は、周辺に複数の端子４１が設けられている。制御チップ４０は、ＧａＮチップ１０の動作を制御する制御用半導体素子の一例である。制御チップ４０は、ＧａＮチップ１０の動作を制御するためのゲートドライバーを内蔵している。複数の端子４１のうちの一つの端子４１ａが、ＧａＮチップ１０のゲート電極１４に接続される。   Referring to FIG. 1B, a control chip (logic chip) 40 suitably used in the semiconductor devices and semiconductor device modules of the first to fourth embodiments is provided with a plurality of terminals 41 in the periphery. Yes. The control chip 40 is an example of a control semiconductor element that controls the operation of the GaN chip 10. The control chip 40 has a built-in gate driver for controlling the operation of the GaN chip 10. One terminal 41 a of the plurality of terminals 41 is connected to the gate electrode 14 of the GaN chip 10.

（第１の実施の形態）
次に、図４を参照して、第１の実施の形態の半導体装置１および半導体装置モジュール１０１について説明する。半導体装置１は、ＧａＮチップ１０と、制御チップ４０と、リードフレーム５０と、封止樹脂７０とを備えている。ＧａＮチップ１０と制御チップ４０とが１パッケージ化されている。半導体装置モジュール１０１は、半導体装置１と、マザーボード８０とを備えている。マザーボード８０は配線基板の一例である。 (First embodiment)
Next, the semiconductor device 1 and the semiconductor device module 101 according to the first embodiment will be described with reference to FIG. The semiconductor device 1 includes a GaN chip 10, a control chip 40, a lead frame 50, and a sealing resin 70. The GaN chip 10 and the control chip 40 are packaged in one package. The semiconductor device module 101 includes the semiconductor device 1 and a mother board 80. The mother board 80 is an example of a wiring board.

本実施の形態の半導体装置１は、図１２に示すような、ＱＦＰ（Quad Flat Package）型のパッケージを使用している。チップ４０をダイステージ５１上に搭載し、チップ４０の端子をリード端子５４の内側部分５６にボンディングワイヤ６８で接続している。リード端子５４は途中で曲げられ、リード端子５４の外側部分５５は、ＱＦＰを搭載する配線基板の表面と平行になっている。リード端子５４は、パッケージの４辺に設けられている。チップ４０、ダイステージ５１、リード端子５４の内側部分５６は、モールド樹脂等の封止部材７０で封止されている。リード端子５４の外側部分５５が、配線基板の配線と接続される。   The semiconductor device 1 of the present embodiment uses a QFP (Quad Flat Package) type package as shown in FIG. The chip 40 is mounted on the die stage 51, and the terminals of the chip 40 are connected to the inner portions 56 of the lead terminals 54 with bonding wires 68. The lead terminal 54 is bent halfway, and the outer portion 55 of the lead terminal 54 is parallel to the surface of the wiring board on which the QFP is mounted. The lead terminals 54 are provided on the four sides of the package. The chip 40, the die stage 51, and the inner portions 56 of the lead terminals 54 are sealed with a sealing member 70 such as a mold resin. The outer portion 55 of the lead terminal 54 is connected to the wiring of the wiring board.

再び、図４を参照すれば、ＧａＮチップ１０は、その表面２０に、外部接続端子４５を備えている。外部接続端子４５は、外部接続副端子４２、４３と外部接続制御端子４４とを有している。外部接続副端子４２はソース電極１２（図１、２、３参照）に接続されている。外部接続副端子４３はドレイン電極１３（図１、２、３参照）に接続されている。外部接続制御端子４４はゲート電極１４（図１、２、３参照）に接続されている。外部接続副端子４２、４３および外部接続制御端子４４は、例えば、半田バンプ２２、２３、２４（図２参照）、半田ボール３５、３６、３７（図３参照）によって好適に形成される。半田バンプ２２、２３、２４や半田ボール３５、３６、３７は、半田に代えてＣｕ／Ｎｉ等で形成してもよい。   Referring again to FIG. 4, the GaN chip 10 includes an external connection terminal 45 on the surface 20 thereof. The external connection terminal 45 includes external connection sub-terminals 42 and 43 and an external connection control terminal 44. The external connection subterminal 42 is connected to the source electrode 12 (see FIGS. 1, 2, and 3). The external connection sub-terminal 43 is connected to the drain electrode 13 (see FIGS. 1, 2, and 3). The external connection control terminal 44 is connected to the gate electrode 14 (see FIGS. 1, 2, and 3). The external connection sub-terminals 42 and 43 and the external connection control terminal 44 are preferably formed by, for example, solder bumps 22, 23 and 24 (see FIG. 2) and solder balls 35, 36 and 37 (see FIG. 3). The solder bumps 22, 23, 24 and the solder balls 35, 36, 37 may be formed of Cu / Ni or the like instead of the solder.

リードフレーム５０は、ダイステージ５１と、複数のリード端子５４とを備えている。ＧａＮチップ１０は、ダイステージ５１の下面５２にダイボンディング材６５によって搭載されている。ダイボンディング材６５は導電性である。ＧａＮチップ１０の裏面２１がダイステージ５１の下面５２と面しており、ＧａＮチップ１０の表面２０と外部接続端子４５はダイステージ５１とは反対側を向いている。このように、ＧａＮチップ１０は、ダイステージ５１の下面５２にファイスダウン搭載されている。   The lead frame 50 includes a die stage 51 and a plurality of lead terminals 54. The GaN chip 10 is mounted on the lower surface 52 of the die stage 51 with a die bonding material 65. The die bonding material 65 is conductive. The rear surface 21 of the GaN chip 10 faces the lower surface 52 of the die stage 51, and the front surface 20 of the GaN chip 10 and the external connection terminal 45 face the opposite side of the die stage 51. As described above, the GaN chip 10 is mounted on the lower surface 52 of the die stage 51 in a face down manner.

制御チップ４０は、ダイステージ５１の上面５３にダイボンディング材６６によって搭載されている。ダイボンディング材６６は導電性である。制御チップ４０の端子４１は、リード端子５４の内側部分５６にボンディングワイヤ６８で接続されている。ボンディングワイヤ６８には、例えば、金線が好適に用いられる。   The control chip 40 is mounted on the upper surface 53 of the die stage 51 with a die bonding material 66. The die bonding material 66 is conductive. The terminal 41 of the control chip 40 is connected to the inner portion 56 of the lead terminal 54 with a bonding wire 68. For example, a gold wire is preferably used as the bonding wire 68.

ＧａＮチップ１０、制御チップ４０およびダイステージ５１は封止樹脂７０で封止されている。ボンディングワイヤ６８も封止樹脂７０で封止されている。リード端子５４の内側部分５６は封止樹脂７０で封止されている。リード端子５４の外側部分５５は封止樹脂７０から露出している。ＧａＮチップ１０の外部接続端子４５は封止樹脂７０の裏面７１から露出している。   The GaN chip 10, the control chip 40 and the die stage 51 are sealed with a sealing resin 70. The bonding wire 68 is also sealed with a sealing resin 70. An inner portion 56 of the lead terminal 54 is sealed with a sealing resin 70. The outer portion 55 of the lead terminal 54 is exposed from the sealing resin 70. The external connection terminal 45 of the GaN chip 10 is exposed from the back surface 71 of the sealing resin 70.

リード端子５４は途中で曲げられ、リード端子５４の外側部分５５の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓとほぼ同じ高さである。   The lead terminal 54 is bent halfway, and the lower surface 55s of the outer portion 55 of the lead terminal 54 is substantially the same height as the external connection subterminals 42 and 43 of the GaN chip 10 and the lower surfaces 42s, 43s and 44s of the external connection control terminal 44. It is.

マザーボード８０は、基板８１とその上面８３上に形成された配線８２とを有している。リード端子５４の外側部分５５は半田６７を介して配線８２に接続されている。制御チップ４０はリード端子５４を介してマザーボード８０に接続されて、マザーボード８０に実装されている。ＧａＮチップ１０の外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）は、配線８２に接続されている。ＧａＮチップ１０は外部接続端子４５を介して、マザーボード８０に直接接続されて、マザーボード８０に実装されている。   The motherboard 80 has a substrate 81 and wiring 82 formed on the upper surface 83 thereof. The outer portion 55 of the lead terminal 54 is connected to the wiring 82 via the solder 67. The control chip 40 is connected to the mother board 80 via the lead terminals 54 and mounted on the mother board 80. The external connection terminals 45 (external connection subterminals 42 and 43 and external connection control terminal 44) of the GaN chip 10 are connected to the wiring 82. The GaN chip 10 is directly connected to the mother board 80 via the external connection terminal 45 and mounted on the mother board 80.

ゲート電極１４（図１、２、３参照）は、外部接続制御端子４４、マザーボード８０の配線８２ａ、リード端子５４ａおよびボンディングワイヤ６８ａを介して、制御チップ４０のゲート接続用端子４１ａに接続されている。   The gate electrode 14 (see FIGS. 1, 2, and 3) is connected to the gate connection terminal 41a of the control chip 40 via the external connection control terminal 44, the wiring 82a of the motherboard 80, the lead terminal 54a, and the bonding wire 68a. Yes.

ダイステージ５１は、複数のリード端子５４のうちの１本のリード端子５４ｂまたは複数本のリード端子５４ｂと直結されている。   The die stage 51 is directly connected to one lead terminal 54b or the plurality of lead terminals 54b among the plurality of lead terminals 54.

本実施の形態では、ＧａＮチップ１０と、制御チップ４０とを上下に積層して１パッケージ化しているので、実装面積を小さくできる。   In the present embodiment, the GaN chip 10 and the control chip 40 are stacked one above the other to form one package, so that the mounting area can be reduced.

また、ＧａＮチップ１０と、制御チップ４０とを１パッケージ化しているので、組み立て工程が簡略化される。   In addition, since the GaN chip 10 and the control chip 40 are packaged in one package, the assembly process is simplified.

リード端子５４の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓとほぼ同じ高さであるので、リード端子５４と、ＧａＮチップ１０の外部接続端子４５はマザーボード８０に共に接続される。   Since the lower surface 55s of the lead terminal 54 is almost the same height as the external connection sub-terminals 42 and 43 of the GaN chip 10 and the lower surfaces 42s, 43s and 44s of the external connection control terminal 44, the lead terminal 54 and the GaN chip 10 The external connection terminals 45 are connected to the motherboard 80 together.

外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）が、封止樹脂７０の裏面７１から露出している。そして、ＧａＮチップ１０は外部接続端子４５を介して、マザーボード８０に直接接続されているので、大電流を流すことができる。また、放熱板を設けることなくＧａＮチップ１０の熱を、外部接続端子４５から直接マザーボード８０に効果的に放熱することができる。また、外部接続副端子４２、４３の面積、即ち放熱面積を大きくすることで、ＧａＮチップ１０の熱を、効果的に放熱することができる。その結果、本実施の形態の半導体装置１は、ＧａＮチップ１０等の高出力半導体素子に好適に適用される。また、外部接続端子４５のインダクタンスを十分に低くすることができるので、高速動作をさせることができる。従って、本実施の形態の半導体装置１は、ＧａＮチップ１０等の高周波半導体素子に好適に適用される。   External connection terminals 45 (external connection sub-terminals 42 and 43 and external connection control terminal 44) are exposed from the back surface 71 of the sealing resin 70. Since the GaN chip 10 is directly connected to the mother board 80 via the external connection terminal 45, a large current can flow. Further, the heat of the GaN chip 10 can be effectively radiated directly from the external connection terminal 45 to the mother board 80 without providing a heat radiating plate. Further, by increasing the area of the external connection sub-terminals 42, 43, that is, the heat dissipation area, the heat of the GaN chip 10 can be effectively dissipated. As a result, the semiconductor device 1 of the present embodiment is suitably applied to a high-power semiconductor element such as the GaN chip 10. In addition, since the inductance of the external connection terminal 45 can be sufficiently reduced, high-speed operation can be performed. Therefore, the semiconductor device 1 of the present embodiment is preferably applied to a high-frequency semiconductor element such as the GaN chip 10.

特に、ソース電極１２（図１、２、３参照）に接続されている外部接続副端子４２およびドレイン電極１３（図１、２、３参照）に接続されている外部接続副端子４３がマザーボード８０に直接接続される。従って、ソース、ドレインの配線インダクタンスを大幅に軽減でき、余計なワイヤやリード、基板の配線を介さないので高速スイッチングが可能で且つ容易に大電流を流すことができる。   In particular, the external connection subterminal 42 connected to the source electrode 12 (see FIGS. 1, 2 and 3) and the external connection subterminal 43 connected to the drain electrode 13 (see FIGS. Connected directly to. Accordingly, the wiring inductance of the source and drain can be greatly reduced, and since there are no extra wires, leads, or wiring on the substrate, high-speed switching is possible and a large current can be easily passed.

また、ゲート電極１４（図１、２、３参照）に接続されている外部接続制御端子４４も、マザーボード８０に直接接続される。そして、マザーボード８０の配線８２ａ、リード端子５４ａおよびボンディングワイヤ６８ａを介して、制御チップ４０のゲート接続用端子４１ａに接続されている。このように、ＧａＮチップ１０のゲートとそれを制御する制御チップ４０とをマザーボード８０を介して接続できるのでシンプルな構造となっている。   The external connection control terminal 44 connected to the gate electrode 14 (see FIGS. 1, 2, and 3) is also directly connected to the mother board 80. Then, it is connected to the gate connection terminal 41a of the control chip 40 via the wiring 82a of the mother board 80, the lead terminal 54a and the bonding wire 68a. Thus, since the gate of the GaN chip 10 and the control chip 40 for controlling it can be connected via the mother board 80, the structure is simple.

ＧａＮチップ１０と、制御チップ４０とを１パッケージ化するのに、リードフレーム５０を用いているので、安価に半導体装置１を製造できる。   Since the lead frame 50 is used to package the GaN chip 10 and the control chip 40 into one package, the semiconductor device 1 can be manufactured at low cost.

ＧａＮチップ１０の裏面２１は、ダイステージ５１に導電性のダイボンディング材６５によって接続されている。そして、ダイステージ５１は、複数のリード端子５４のうちの１本のリード端子５４ｂまたは複数本のリード端子５４ｂと直結されている。従って、ＧａＮチップ１０の裏面２１の電位を容易に確保できる。また、ＧａＮチップ１０の裏面２１側の熱もリード端子５４ｂを介して容易に逃がすことができる。   The back surface 21 of the GaN chip 10 is connected to the die stage 51 by a conductive die bonding material 65. The die stage 51 is directly connected to one lead terminal 54b or the plurality of lead terminals 54b among the plurality of lead terminals 54. Therefore, the potential of the back surface 21 of the GaN chip 10 can be easily secured. Further, the heat on the back surface 21 side of the GaN chip 10 can be easily released via the lead terminal 54b.

次に、図７および図８、９を参照して、第１の実施の形態の半導体装置１の製造方法の一例を説明する。   Next, an example of a method of manufacturing the semiconductor device 1 according to the first embodiment will be described with reference to FIGS.

まず、パワーデバイスの一例としての、ＧａＮとヘテロ接合を形成するＡｌＧａＮ層を備え、ソース電極、ドレイン電極およびゲート電極を備えるＧａＮ系高周波高出力半導体素子をＧａＮウエハに複数形成する（図７、ステップＳ１０１参照）。   First, as an example of a power device, a plurality of GaN-based high-frequency high-power semiconductor elements each including an AlGaN layer that forms a heterojunction with GaN and including a source electrode, a drain electrode, and a gate electrode are formed on a GaN wafer (FIG. 7, step) (See S101).

次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプや半田ボールを形成して、表面実装用の外部接続端子を形成する（図７、ステップＳ１０２参照）。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ（ＷＬＣＳＰ：Wafer Level Chip Size package）化してもよい。   Next, solder bumps and solder balls connected to the source electrode, the drain electrode, and the gate electrode are formed to form external connection terminals for surface mounting (see FIG. 7, step S102). In place of forming solder bumps or solder balls, a wafer level package (WLCSP) may be used.

次に、ダイシング処理をして、ＧａＮウエハを複数のＧａＮチップ１０（図２、３参照）に切断する（図７、ステップＳ１０３参照）。   Next, dicing is performed to cut the GaN wafer into a plurality of GaN chips 10 (see FIGS. 2 and 3) (see FIG. 7, step S103).

これらの工程は別に、制御（ロジック）用の半導体素子をシリコンウエハに複数形成する（図７、ステップＳ２０１参照）。   Separately from these steps, a plurality of semiconductor elements for control (logic) are formed on a silicon wafer (see step S201 in FIG. 7).

次に、ダイシング処理をして、シリコンウエハを複数の制御チップ４０（図１（Ｂ）参照）に切断する（図７、ステップＳ２０２参照）。   Next, dicing is performed to cut the silicon wafer into a plurality of control chips 40 (see FIG. 1B) (see FIG. 7, step S202).

さらにこれらの工程とは別に、リードフレームを製造する（図７、ステップＳ３０１参照）。   In addition to these steps, a lead frame is manufactured (see step S301 in FIG. 7).

次に、パワーデバイスの一例としてのＧａＮチップ１０を、リードフレーム５０のダイステージ５１の下面５２にダイボンディング材６５によってフェイスダウンで搭載する（図７のステップＳ１０４、図８（Ａ）参照）。ＧａＮチップ１０の裏面２１がダイステージ５１の下面５２と面しており、ＧａＮチップ１０の表面２０と外部接続端子４５はダイステージ５１とは反対側を向いている。   Next, the GaN chip 10 as an example of a power device is mounted face-down on the lower surface 52 of the die stage 51 of the lead frame 50 with the die bonding material 65 (see step S104 in FIG. 7, FIG. 8A). The rear surface 21 of the GaN chip 10 faces the lower surface 52 of the die stage 51, and the front surface 20 of the GaN chip 10 and the external connection terminal 45 face the opposite side of the die stage 51.

次に、制御チップ４０を、ダイステージ５１の上面５３にダイボンディング材６６によってフェイスアップで搭載する（図７のステップＳ１０５、図８（Ｂ）参照）。   Next, the control chip 40 is mounted face-up on the upper surface 53 of the die stage 51 with the die bonding material 66 (see step S105 in FIG. 7 and FIG. 8B).

次に、制御チップ４０の端子４１を、リード端子５４の内側部分５６にボンディングワイヤ６８で接続する（図７のステップＳ１０６、図８（Ｃ）参照）。なお、ＧａＮチップ１０はワイヤボンディングしない。   Next, the terminal 41 of the control chip 40 is connected to the inner portion 56 of the lead terminal 54 with a bonding wire 68 (see step S106 in FIG. 7, FIG. 8C). The GaN chip 10 is not wire bonded.

次に、封止金型（図示せず）の下型に耐圧性の保護シート９０をセットし、保護シート９０と共にモールド封止を施す（図７のステップＳ１０７、図８（Ｄ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５や表面２０は保護シート９０で覆われる。ＧａＮチップ１０、制御チップ４０、ダイステージ５１、ボンディングワイヤ６８およびリード端子５４の内側部分５６を封止樹脂７０で封止する。保護シート９０としては、例えば、ＰＴＦＥが好適に使用される。保護シート９０は、ＧａＮチップ１０の表面２０や外部接続端子４５に封止樹脂７０が回り込むのを防止したり、ＧａＮチップ１０の表面２０や外部接続端子４５を保護するために使用される。   Next, a pressure-resistant protective sheet 90 is set in a lower mold of a sealing mold (not shown), and mold sealing is performed together with the protective sheet 90 (see step S107 in FIG. 7 and FIG. 8D). At this time, the external connection terminals 45 and the surface 20 of the GaN chip 10 are covered with the protective sheet 90. The inner portion 56 of the GaN chip 10, the control chip 40, the die stage 51, the bonding wire 68 and the lead terminal 54 is sealed with a sealing resin 70. For example, PTFE is preferably used as the protective sheet 90. The protective sheet 90 is used for preventing the sealing resin 70 from entering the surface 20 and the external connection terminals 45 of the GaN chip 10 and protecting the surface 20 and the external connection terminals 45 of the GaN chip 10.

モールド封止完了後に、保護シート９０を剥がし、パッケージ底面にＧａＮチップ１０の表面２０を露出させる（図７のステップＳ１０８、図９（Ａ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５が露出する。このように保護シート９０を使用すれば、保護シート９０を設ける工程と、剥がす工程とを追加するだけで、容易にＧａＮチップ１０の外部接続端子４５を露出させることができる。   After the mold sealing is completed, the protective sheet 90 is peeled off to expose the surface 20 of the GaN chip 10 on the bottom surface of the package (see step S108 in FIG. 7, FIG. 9A). At this time, the external connection terminal 45 of the GaN chip 10 is exposed. If the protective sheet 90 is used in this way, the external connection terminals 45 of the GaN chip 10 can be easily exposed by simply adding the process of providing the protective sheet 90 and the process of peeling off.

次に、リード端子５４を途中で曲げ加工する（図７のステップＳ１０９、図９（Ｂ）参照）。この加工により、リード端子５４の外側部分５５の下面５５ｓを、ＧａＮチップ１０の外部接続端子４５の下面（外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓ）とほぼ同じ高さにする。   Next, the lead terminal 54 is bent halfway (see step S109 in FIG. 7 and FIG. 9B). By this processing, the lower surface 55s of the outer portion 55 of the lead terminal 54 is almost the same as the lower surface of the external connection terminal 45 of the GaN chip 10 (the lower surfaces 42s, 43s, 44s of the external connection subterminals 42 and 43 and the external connection control terminal 44). Make it the same height.

以上のようにして、パッケージを完成して、半導体装置１を作成する（図７のステップＳ１１０参照）。   As described above, the package is completed and the semiconductor device 1 is produced (see step S110 in FIG. 7).

（第２の実施の形態）
次に、図５を参照して、第２の実施の形態の半導体装置２および半導体装置モジュール１０２について説明する。 (Second Embodiment)
Next, the semiconductor device 2 and the semiconductor device module 102 according to the second embodiment will be described with reference to FIG.

本実施の形態の半導体装置２および半導体装置モジュール１０２は、第１の実施の形態の半導体装置１および半導体装置モジュール１０１とは、次の点で異なるが、他の点は同じであるので、同じ点の構造および作用効果の説明は省略する。   The semiconductor device 2 and the semiconductor device module 102 of the present embodiment are different from the semiconductor device 1 and the semiconductor device module 101 of the first embodiment in the following points, but are the same because the other points are the same. A description of the structure of the points and the effects is omitted.

第１の実施の形態の半導体装置１では、ＱＦＰ（Quad Flat Package）型のパッケージを使用している。パッケージの４辺にリード端子５４が設けられている。リード端子５４は途中で曲げられ、リード端子５４の外側部分５５の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓとほぼ同じ高さである。第１の実施の形態の半導体装置モジュール１０１では、リード端子５４の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓと共に、マザーボード８０の配線８２上に半田６７で接続されている。これに対して、本実施の形態では、半導体装置２は、ＤＩＰ（Dual Inline Package）型のパッケージを使用している。パッケージの対向する２辺にリード端子５４が設けられている。リード端子５４は途中で９０°曲げられ、リード端子５４の外側部分５５は、封止樹脂７０の裏面７１とほぼ垂直である。マザーボード８０は、基板８１とその上面８３上に形成された配線８２と、下面８６上に形成された配線８５と、配線８２と配線８５との間の基板８１に設けられたスルーホール８４と、スルーホール８４の側面に設けられたメタル層８６とを有している。第２の実施の形態の半導体装置モジュール１０２では、リード端子５４の外側部分５５は、スルーホール８４に挿入され、基板８１の上面８３の配線８２および下面８６の配線８５と半田６７、６９でそれぞれ接続されている。本実施の形態では、スルーホール８４を介して半導体装置２をマザーボード８０に実装しているので、リード端子５４の高さの調整が容易である。   In the semiconductor device 1 of the first embodiment, a QFP (Quad Flat Package) type package is used. Lead terminals 54 are provided on four sides of the package. The lead terminal 54 is bent halfway, and the lower surface 55s of the outer portion 55 of the lead terminal 54 is substantially the same height as the external connection subterminals 42 and 43 of the GaN chip 10 and the lower surfaces 42s, 43s and 44s of the external connection control terminal 44. It is. In the semiconductor device module 101 according to the first embodiment, the lower surface 55 s of the lead terminal 54 is connected to the external connection sub-terminals 42 and 43 of the GaN chip 10 and the lower surfaces 42 s, 43 s, and 44 s of the external connection control terminal 44. It is connected to the wiring 82 by solder 67. On the other hand, in the present embodiment, the semiconductor device 2 uses a DIP (Dual Inline Package) type package. Lead terminals 54 are provided on two opposite sides of the package. The lead terminal 54 is bent 90 ° in the middle, and the outer portion 55 of the lead terminal 54 is substantially perpendicular to the back surface 71 of the sealing resin 70. The motherboard 80 includes a substrate 81, a wiring 82 formed on the upper surface 83 thereof, a wiring 85 formed on the lower surface 86, a through hole 84 provided in the substrate 81 between the wiring 82 and the wiring 85, And a metal layer 86 provided on the side surface of the through hole 84. In the semiconductor device module 102 according to the second embodiment, the outer portion 55 of the lead terminal 54 is inserted into the through hole 84, and the wiring 82 on the upper surface 83 and the wiring 85 on the lower surface 86 and the solders 67 and 69, respectively. It is connected. In the present embodiment, since the semiconductor device 2 is mounted on the mother board 80 through the through hole 84, the height of the lead terminal 54 can be easily adjusted.

本実施の形態の半導体装置２の製造方法は、図７の保護シート剥離工程（ステップＳ１０８）までは、第１の実施の形態の半導体装置１の製造方法とほぼ同じである。その後、リード加工工程（ステップＳ１０９）で、リード端子５４を途中で９０°曲げ、リード端子５４の外側部分５５を、封止樹脂７０の裏面７１とほぼ垂直にする。以上のようにして、パッケージを完成して、半導体装置２を作成する（図７のステップＳ１１０参照）。   The manufacturing method of the semiconductor device 2 of the present embodiment is substantially the same as the manufacturing method of the semiconductor device 1 of the first embodiment until the protective sheet peeling step (step S108) in FIG. Thereafter, in the lead processing step (step S 109), the lead terminal 54 is bent 90 ° in the middle to make the outer portion 55 of the lead terminal 54 substantially perpendicular to the back surface 71 of the sealing resin 70. As described above, the package is completed and the semiconductor device 2 is created (see step S110 in FIG. 7).

（第３の実施の形態）
次に、図６を参照して、第３の実施の形態の半導体装置３および半導体装置モジュール１０３について説明する。 (Third embodiment)
Next, the semiconductor device 3 and the semiconductor device module 103 according to the third embodiment will be described with reference to FIG.

本実施の形態の半導体装置３および半導体装置モジュール１０３は、第１の実施の形態の半導体装置１および半導体装置モジュール１０１とは、次の点で異なるが、他の点は同じであるので、同じ点の構造および作用効果の説明は省略する。   The semiconductor device 3 and the semiconductor device module 103 of the present embodiment are different from the semiconductor device 1 and the semiconductor device module 101 of the first embodiment in the following points, but are the same because the other points are the same. A description of the structure of the points and the effects is omitted.

第１の実施の形態の半導体装置１では、ＱＦＰ（Quad Flat Package）型のパッケージを使用している。パッケージの４辺にリード端子５４が設けられている。リード端子５４は、その内側部分５６は封止樹脂７０で封止されているが、途中から封止樹脂７０から露出し、マザーボード８０の配線８２と接続される外側部分５５は、封止樹脂７０から突き出されて完全に露出している。これに対して、本実施の形態の半導体装置３は、図１３に示すような、ＱＦＮ（Quad Flat Non-lead Package）型のパッケージを使用している。パッケージの４辺にリード端子５５が設けられている。チップ４０の端子４１をリード端子５５にボンディングワイヤ６８で接続している。図６、図１３を参照すれば、リード端子５５は、ＱＦＮを搭載する配線基板８０の上面８３と平行になっている。リード端子５５は、封止樹脂７０に封止されているが、リード端子５５の下面５５ｓは、封止樹脂７０の裏面７１から露出している。リード端子５５の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓとほぼ同じ高さである。本実施の形態の半導体装置モジュール１０３では、リード端子５５と、ＧａＮチップ１０の外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）は、半田６７を介してマザーボード８０の配線８２に接続されている。本実施の形態では、リードがパッケージの中に入っているので、リードを短くすることができる。その結果、より高速なスイッチング動作が可能となり、また、パッケージを小型化できる。なお、第１の実施の形態の半導体装置１では、ＧａＮチップ１０は、ダイステージ５１の下面５２にダイボンディング材６５によって搭載されている。本実施の形態では、ＧａＮチップ１０は、ダイステージ５１の下面５２に導電ペーストもしくは半田６５‘によって搭載されている。   In the semiconductor device 1 of the first embodiment, a QFP (Quad Flat Package) type package is used. Lead terminals 54 are provided on four sides of the package. The lead terminal 54 has its inner portion 56 sealed with a sealing resin 70, but the outer portion 55 exposed from the sealing resin 70 in the middle and connected to the wiring 82 of the motherboard 80 has a sealing resin 70. It is protruded from and is completely exposed. On the other hand, the semiconductor device 3 of the present embodiment uses a QFN (Quad Flat Non-lead Package) type package as shown in FIG. Lead terminals 55 are provided on four sides of the package. The terminal 41 of the chip 40 is connected to the lead terminal 55 by a bonding wire 68. 6 and 13, the lead terminal 55 is parallel to the upper surface 83 of the wiring board 80 on which the QFN is mounted. The lead terminal 55 is sealed with the sealing resin 70, but the lower surface 55 s of the lead terminal 55 is exposed from the back surface 71 of the sealing resin 70. The lower surface 55 s of the lead terminal 55 is substantially the same height as the external connection sub-terminals 42 and 43 of the GaN chip 10 and the lower surfaces 42 s, 43 s and 44 s of the external connection control terminal 44. In the semiconductor device module 103 of the present embodiment, the lead terminal 55 and the external connection terminal 45 (external connection subterminals 42 and 43 and external connection control terminal 44) of the GaN chip 10 are wired to the mother board 80 via the solder 67. 82. In the present embodiment, since the lead is in the package, the lead can be shortened. As a result, a faster switching operation is possible and the package can be downsized. In the semiconductor device 1 of the first embodiment, the GaN chip 10 is mounted on the lower surface 52 of the die stage 51 with the die bonding material 65. In the present embodiment, the GaN chip 10 is mounted on the lower surface 52 of the die stage 51 with a conductive paste or solder 65 '.

次に、図７および図１０、１１を参照して、第３の実施の形態の半導体装置３の製造方法の一例を説明する。   Next, an example of a method of manufacturing the semiconductor device 3 according to the third embodiment will be described with reference to FIGS.

まず、パワーデバイスの一例としての、ＧａＮとヘテロ接合を形成するＡｌＧａＮ層を備え、ソース電極、ドレイン電極およびゲート電極を備えるＧａＮ系高周波高出力半導体素子をＧａＮウエハに複数形成する（図７、ステップＳ１０１参照）。   First, as an example of a power device, a plurality of GaN-based high-frequency high-power semiconductor elements each including an AlGaN layer that forms a heterojunction with GaN and including a source electrode, a drain electrode, and a gate electrode are formed on a GaN wafer (FIG. 7, step) (See S101).

次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプや半田ボールを形成して、表面実装用の外部接続端子を形成する（図７、ステップＳ１０２参照）。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ（ＷＬＣＳＰ：Wafer Level Chip Size package）化してもよい。   Next, solder bumps and solder balls connected to the source electrode, the drain electrode, and the gate electrode are formed to form external connection terminals for surface mounting (see FIG. 7, step S102). In place of forming solder bumps or solder balls, a wafer level package (WLCSP) may be used.

次に、ダイシング処理をして、ＧａＮウエハを複数のＧａＮチップ１０（図２、３参照）に切断する（図７、ステップＳ１０３参照）。   Next, dicing is performed to cut the GaN wafer into a plurality of GaN chips 10 (see FIGS. 2 and 3) (see FIG. 7, step S103).

これらの工程は別に、制御（ロジック）用の半導体素子をシリコンウエハに複数形成する（図７、ステップＳ２０１参照）。   Separately from these steps, a plurality of semiconductor elements for control (logic) are formed on a silicon wafer (see step S201 in FIG. 7).

次に、ダイシング処理をして、シリコンウエハを複数の制御チップ４０（図１（Ｂ）参照）に切断する（図７、ステップＳ２０２参照）。   Next, dicing is performed to cut the silicon wafer into a plurality of control chips 40 (see FIG. 1B) (see FIG. 7, step S202).

さらにこれらの工程とは別に、リードフレームを製造する（図７、ステップＳ３０１参照）。このとき、図１０（Ａ）に示すように、リードフレーム５０を逆曲げ（逆曲げディプレス）して、リード端子５５をダイステージ５１よりも低くする。   In addition to these steps, a lead frame is manufactured (see step S301 in FIG. 7). At this time, as shown in FIG. 10A, the lead frame 50 is reversely bent (reverse bend pressing) to lower the lead terminals 55 than the die stage 51.

次に、パワーデバイスの一例としてのＧａＮチップ１０を、リードフレーム５０のダイステージ５１の下面５２に導電ペーストもしくは半田６５‘によってフェイスダウンで搭載する（図７のステップＳ１０４、図１０（Ａ）参照）。ＧａＮチップ１０の裏面２１がダイステージ５１の下面５２と面しており、ＧａＮチップ１０の表面２０と外部接続端子４５はダイステージ５１とは反対側を向いている。   Next, the GaN chip 10 as an example of a power device is mounted face down on the lower surface 52 of the die stage 51 of the lead frame 50 with a conductive paste or solder 65 '(see step S104 in FIG. 7, FIG. 10A). ). The rear surface 21 of the GaN chip 10 faces the lower surface 52 of the die stage 51, and the front surface 20 of the GaN chip 10 and the external connection terminal 45 face the opposite side of the die stage 51.

次に、制御チップ４０を、ダイステージ５１の上面５３にダイボンディング材６６によってフェイスアップで搭載する（図７のステップＳ１０５、図１０（Ｂ）参照）。   Next, the control chip 40 is mounted face-up on the upper surface 53 of the die stage 51 with the die bonding material 66 (see step S105 in FIG. 7 and FIG. 10B).

次に、制御チップ４０の端子４１を、リード端子５５にボンディングワイヤ６８で接続する（図７のステップＳ１０６、図１０（Ｃ）参照）。なお、ＧａＮチップ１０はワイヤボンディングしない。   Next, the terminal 41 of the control chip 40 is connected to the lead terminal 55 with a bonding wire 68 (see step S106 in FIG. 7, FIG. 10C). The GaN chip 10 is not wire bonded.

次に、封止金型（図示せず）の下型に耐圧性の保護シート９０をセットし、保護シート９０と共にモールド封止を施す（図７のステップＳ１０７、図１０（Ｄ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５や表面２０およびリード端子５５の下面５５ｓは、保護シート９０で覆われる。ＧａＮチップ１０、制御チップ４０、ダイステージ５１、ボンディングワイヤ６８およびリード端子５５を封止樹脂７０で封止する。保護シート９０としては、例えば、ＰＴＦＥが好適に使用される。保護シート９０は、ＧａＮチップ１０の表面２０や外部接続端子４５およびリード端子５５の下面５５ｓに封止樹脂７０が回り込むのを防止したり、ＧａＮチップ１０の表面２０や外部接続端子４５およびリード端子５５の下面５５ｓを保護するために使用される。   Next, a pressure-resistant protective sheet 90 is set in a lower mold of a sealing mold (not shown), and mold sealing is performed together with the protective sheet 90 (see step S107 in FIG. 7 and FIG. 10D). At this time, the external connection terminal 45 and the surface 20 of the GaN chip 10 and the lower surface 55 s of the lead terminal 55 are covered with the protective sheet 90. The GaN chip 10, the control chip 40, the die stage 51, the bonding wire 68 and the lead terminal 55 are sealed with a sealing resin 70. For example, PTFE is preferably used as the protective sheet 90. The protective sheet 90 prevents the sealing resin 70 from entering the surface 20 of the GaN chip 10, the external connection terminal 45 and the lower surface 55 s of the lead terminal 55, or the surface 20 of the GaN chip 10, the external connection terminal 45 and the lead terminal. It is used to protect the lower surface 55s of 55.

モールド封止完了後に、保護シート９０を剥がし、パッケージ底面にＧａＮチップ１０の表面２０を露出させる（図７のステップＳ１０８、図１１（Ａ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５やリード端子５５の下面５５ｓが露出する。このように保護シート９０を使用すれば、保護シート９０を設ける工程と、剥がす工程とを追加するだけで、容易にＧａＮチップ１０の外部接続端子４５の下面やリード端子５５の下面５５ｓを露出させることができる。リード端子５５の下面５５ｓは、ＧａＮチップ１０の外部接続端子４５の下面（外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓ）とほぼ同じ高さである（図１１（Ｂ）参照）。なお、本実施の形態では、リード端子５４を途中で曲げ加工する等のリード加工工程（図７のステップＳ１０９参照）は不要である。   After the mold sealing is completed, the protective sheet 90 is peeled off to expose the surface 20 of the GaN chip 10 on the bottom surface of the package (see step S108 in FIG. 7 and FIG. 11A). At this time, the external connection terminal 45 of the GaN chip 10 and the lower surface 55s of the lead terminal 55 are exposed. If the protective sheet 90 is used in this way, the lower surface of the external connection terminal 45 of the GaN chip 10 and the lower surface 55s of the lead terminal 55 are easily exposed by simply adding the step of providing the protective sheet 90 and the step of peeling off. be able to. The lower surface 55s of the lead terminal 55 is substantially the same height as the lower surface of the external connection terminal 45 of the GaN chip 10 (the lower surfaces 42s, 43s, 44s of the external connection subterminals 42 and 43 and the external connection control terminal 44) (FIG. 11). (See (B)). In the present embodiment, a lead processing step (see step S109 in FIG. 7) such as bending the lead terminal 54 in the middle is unnecessary.

以上のようにして、パッケージを完成して、半導体装置３を作成する（図７のステップＳ１１０参照）。   As described above, the package is completed and the semiconductor device 3 is created (see step S110 in FIG. 7).

（第４の実施の形態）
次に、図１４、１５を参照して、第４の実施の形態の半導体装置４および半導体装置モジュール１０４について説明する。半導体装置４は、ＧａＮチップ１０と、制御チップ４０と、インターポーザ（薄型配線基板）９０と、封止樹脂７０とを備えている。ＧａＮチップ１０と制御チップ４０とが１パッケージ化されている。半導体装置モジュール１０４は、半導体装置４と、マザーボード８０とを備えている。インターポーザ９０は中継基板の一例である。マザーボード８０は配線基板の一例である。 (Fourth embodiment)
Next, the semiconductor device 4 and the semiconductor device module 104 according to the fourth embodiment will be described with reference to FIGS. The semiconductor device 4 includes a GaN chip 10, a control chip 40, an interposer (thin wiring substrate) 90, and a sealing resin 70. The GaN chip 10 and the control chip 40 are packaged in one package. The semiconductor device module 104 includes the semiconductor device 4 and a mother board 80. The interposer 90 is an example of a relay board. The mother board 80 is an example of a wiring board.

ＧａＮチップ１０は、その表面２０に、外部接続端子４５を備えている。外部接続端子４５は、外部接続副端子４２、４３と外部接続制御端子４４とを有している。外部接続副端子４２はソース電極１２（図１、２、３参照）に接続されている。外部接続副端子４３はドレイン電極１３（図１、２、３参照）に接続されている。外部接続制御端子４４はゲート電極１４（図１、２、３参照）に接続されている。外部接続副端子４２、４３および外部接続制御端子４４は、例えば、半田バンプ２２、２３、２４（図２参照）、半田ボール３５、３６、３７（図３参照）によって好適に形成される。半田バンプ２２、２３、２４や半田ボール３５、３６、３７は、半田に代えてＣｕ／Ｎｉ等で形成してもよい。   The GaN chip 10 includes an external connection terminal 45 on the surface 20 thereof. The external connection terminal 45 includes external connection sub-terminals 42 and 43 and an external connection control terminal 44. The external connection subterminal 42 is connected to the source electrode 12 (see FIGS. 1, 2, and 3). The external connection sub-terminal 43 is connected to the drain electrode 13 (see FIGS. 1, 2, and 3). The external connection control terminal 44 is connected to the gate electrode 14 (see FIGS. 1, 2, and 3). The external connection sub-terminals 42 and 43 and the external connection control terminal 44 are preferably formed by, for example, solder bumps 22, 23 and 24 (see FIG. 2) and solder balls 35, 36 and 37 (see FIG. 3). The solder bumps 22, 23, 24 and the solder balls 35, 36, 37 may be formed of Cu / Ni or the like instead of the solder.

インターポーザ９０では、樹脂基板９１の表面９５に半田ボール９３が格子状に配置されている。樹脂基板９１の裏面９４には端子９２や配線（図示せず）が配置されている。半田ボール９３と端子９２は、樹脂基板９１内に設けられたスルーホール（図示せず）や樹脂基板９１の裏面９４の配線（図示せず）や樹脂基板９１内に設けられた配線（多層基板の場合）（図示せず）によって接続されている。インターポーザ９０の中央部には開口９６が形成されている。半田ボール９３は、開口９６を除いた樹脂基板９１の４辺の表面９５に設けられている。   In the interposer 90, solder balls 93 are arranged on the surface 95 of the resin substrate 91 in a lattice shape. Terminals 92 and wiring (not shown) are arranged on the back surface 94 of the resin substrate 91. The solder ball 93 and the terminal 92 are a through-hole (not shown) provided in the resin substrate 91, a wiring (not shown) on the back surface 94 of the resin substrate 91, or a wiring (multilayer substrate) provided in the resin substrate 91. In the case of (not shown). An opening 96 is formed at the center of the interposer 90. The solder balls 93 are provided on the surfaces 95 on the four sides of the resin substrate 91 excluding the openings 96.

本実施の形態の半導体装置４は、ＢＧＡ（Ball Grid Array）型のパッケージとして構成されている。インターポーザ９０の中央部にＧａＮチップ１０と制御チップ４０とが配置されている。インターポーザ９０の中央部の開口９６内にＧａＮチップ１０が配置されている。ＧａＮチップ１０の表面２０が下向きに配置され、ＧａＮチップ１０は、フェイスダウン搭載されている。ＧａＮチップ１０の裏面２１と制御チップ４０の裏面４７が接着剤６４で接着されている。ＧａＮチップ１０の裏面２１に制御チップ４０がフェイスアップで搭載されている。制御チップ４０の表面４６の端子４１は、インターポーザ９０の裏面９４の端子９２にボンディングワイヤ６８で接続されている。ボンディングワイヤ６８には、例えば、金線が好適に用いられる。   The semiconductor device 4 of the present embodiment is configured as a BGA (Ball Grid Array) type package. The GaN chip 10 and the control chip 40 are arranged at the center of the interposer 90. The GaN chip 10 is disposed in the opening 96 at the center of the interposer 90. The surface 20 of the GaN chip 10 is disposed downward, and the GaN chip 10 is mounted face down. The back surface 21 of the GaN chip 10 and the back surface 47 of the control chip 40 are bonded with an adhesive 64. A control chip 40 is mounted face up on the back surface 21 of the GaN chip 10. The terminals 41 on the front surface 46 of the control chip 40 are connected to the terminals 92 on the back surface 94 of the interposer 90 by bonding wires 68. For example, a gold wire is preferably used as the bonding wire 68.

ＧａＮチップ１０、制御チップ４０およびインターポーザ９０は封止樹脂７０で封止されている。ボンディングワイヤ６８も封止樹脂７０で封止されている。ＧａＮチップ１０の表面２０および外部接続端子４５ならびにインターポーザ９０の表面９５および半田ボール９３は、封止樹脂７０から露出している。ＧａＮチップ１０の外部接続端子４５およびインターポーザ９０の半田ボール９３は、ほぼ同じ高さである。   The GaN chip 10, the control chip 40 and the interposer 90 are sealed with a sealing resin 70. The bonding wire 68 is also sealed with a sealing resin 70. The surface 20 and the external connection terminals 45 of the GaN chip 10, the surface 95 of the interposer 90, and the solder balls 93 are exposed from the sealing resin 70. The external connection terminals 45 of the GaN chip 10 and the solder balls 93 of the interposer 90 are substantially the same height.

マザーボード８０は、基板８１とその上面８３上に形成された配線８２とを有している。インターポーザ９０の半田ボール９３は、配線８２に接続されている。制御チップ４０はインターポーザ９０を介してマザーボード８０に接続されて、マザーボード８０に実装されている。ＧａＮチップ１０の外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）は、配線８２に接続されている。ＧａＮチップ１０は外部接続端子４５を介して、マザーボード８０に直接接続されて、マザーボード８０に実装されている。   The motherboard 80 has a substrate 81 and wiring 82 formed on the upper surface 83 thereof. The solder ball 93 of the interposer 90 is connected to the wiring 82. The control chip 40 is connected to the mother board 80 via the interposer 90 and is mounted on the mother board 80. The external connection terminals 45 (external connection subterminals 42 and 43 and external connection control terminal 44) of the GaN chip 10 are connected to the wiring 82. The GaN chip 10 is directly connected to the mother board 80 via the external connection terminal 45 and mounted on the mother board 80.

ゲート電極１４（図１、２、３参照）は、外部接続制御端子４４、マザーボード８０の配線８２ａ、半田ボール９３ａおよびボンディングワイヤ６８ａを介して、制御チップ４０のゲート接続用端子４１ａに接続されている。   The gate electrode 14 (see FIGS. 1, 2, and 3) is connected to the gate connection terminal 41a of the control chip 40 via the external connection control terminal 44, the wiring 82a of the mother board 80, the solder ball 93a, and the bonding wire 68a. Yes.

本実施の形態では、ＧａＮチップ１０と、制御チップ４０とを上下に積層して１パッケージ化しているので、実装面積を小さくできる。   In the present embodiment, the GaN chip 10 and the control chip 40 are stacked one above the other to form one package, so that the mounting area can be reduced.

また、ＧａＮチップ１０と、制御チップ４０とを１パッケージ化しているので、組み立て工程が簡略化される。   In addition, since the GaN chip 10 and the control chip 40 are packaged in one package, the assembly process is simplified.

ＧａＮチップ１０の外部接続端子４５およびインターポーザ９０の半田ボール９３は、ほぼ同じ高さであるので、半田ボール９３と、ＧａＮチップ１０の外部接続端子４５はマザーボード８０に共に接続される。   Since the external connection terminal 45 of the GaN chip 10 and the solder ball 93 of the interposer 90 are substantially the same height, the solder ball 93 and the external connection terminal 45 of the GaN chip 10 are connected together to the motherboard 80.

外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）が、封止樹脂７０の裏面７１から露出している。そして、ＧａＮチップ１０は外部接続端子４５を介して、マザーボード８０に直接接続されているので、大電流を流すことができる。また、放熱板を設けることなくＧａＮチップ１０の熱を、外部接続端子４５から直接マザーボード８０に効果的に放熱することができる。また、外部接続副端子４２、４３の数を多くして合計の面積、即ち放熱面積を大きくすることで、ＧａＮチップ１０の熱を、効果的に放熱することができる。その結果、本実施の形態の半導体装置４は、ＧａＮチップ１０等の高出力半導体素子に好適に適用される。また、外部接続端子４５のインダクタンスを十分に低くすることができるので、高速動作をさせることができる。従って、本実施の形態の半導体装置４は、ＧａＮチップ１０等の高周波半導体素子に好適に適用される。   External connection terminals 45 (external connection sub-terminals 42 and 43 and external connection control terminal 44) are exposed from the back surface 71 of the sealing resin 70. Since the GaN chip 10 is directly connected to the mother board 80 via the external connection terminal 45, a large current can flow. Further, the heat of the GaN chip 10 can be effectively radiated directly from the external connection terminal 45 to the mother board 80 without providing a heat radiating plate. In addition, by increasing the number of external connection sub-terminals 42 and 43 to increase the total area, that is, the heat dissipation area, the heat of the GaN chip 10 can be effectively dissipated. As a result, the semiconductor device 4 of the present embodiment is suitably applied to a high-power semiconductor element such as the GaN chip 10. In addition, since the inductance of the external connection terminal 45 can be sufficiently reduced, high-speed operation can be performed. Therefore, the semiconductor device 4 of the present embodiment is preferably applied to a high-frequency semiconductor element such as the GaN chip 10.

特に、ソース電極１２（図１、２、３参照）に接続されている外部接続副端子４２およびドレイン電極１３（図１、２、３参照）に接続されている外部接続副端子４３がマザーボード８０に直接接続される。従って、ソース、ドレインの配線インダクタンスを大幅に軽減でき、余計なワイヤやリード、基板の配線を介さないので高速スイッチングが可能で且つ容易に大電流を流すことができる。   In particular, the external connection subterminal 42 connected to the source electrode 12 (see FIGS. 1, 2 and 3) and the external connection subterminal 43 connected to the drain electrode 13 (see FIGS. Connected directly to. Accordingly, the wiring inductance of the source and drain can be greatly reduced, and since there are no extra wires, leads, or wiring on the substrate, high-speed switching is possible and a large current can be easily passed.

また、ゲート電極１４（図１、２、３参照）に接続されている外部接続制御端子４４も、マザーボード８０に直接接続される。そして、マザーボード８０の配線８２ａ、半田ボール９３ａおよびボンディングワイヤ６８ａ等を介して、制御チップ４０のゲート接続用端子４１ａに接続されている。このように、ＧａＮチップ１０のゲートとそれを制御する制御チップ４０とをマザーボード８０を介して接続できるのでシンプルな構造となっている。   The external connection control terminal 44 connected to the gate electrode 14 (see FIGS. 1, 2, and 3) is also directly connected to the mother board 80. Then, it is connected to the gate connection terminal 41a of the control chip 40 through the wiring 82a of the mother board 80, the solder ball 93a, the bonding wire 68a and the like. Thus, since the gate of the GaN chip 10 and the control chip 40 for controlling it can be connected via the mother board 80, the structure is simple.

次に、図１６および図１７、１８を参照して、第４の実施の形態の半導体装置４の製造方法の一例を説明する。   Next, an example of a method of manufacturing the semiconductor device 4 according to the fourth embodiment will be described with reference to FIGS.

まず、パワーデバイスの一例としての、ＧａＮとヘテロ接合を形成するＡｌＧａＮ層を備え、ソース電極、ドレイン電極およびゲート電極を備えるＧａＮ系高周波高出力半導体素子をＧａＮウエハに複数形成する（図１６、ステップＳ４０１参照）。   First, as an example of a power device, a plurality of GaN-based high-frequency high-power semiconductor elements each including an AlGaN layer forming a heterojunction with GaN and including a source electrode, a drain electrode, and a gate electrode are formed on a GaN wafer (FIG. 16, step). (See S401).

次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプ２２、２３、２４（図２参照）や半田ボール３５、３６、３７（図３参照）を形成して、表面実装用の外部接続端子を形成する（図１６、ステップＳ４０２参照）。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ（ＷＬＣＳＰ：Wafer Level Chip Size package）化してもよい。   Next, solder bumps 22, 23, and 24 (see FIG. 2) and solder balls 35, 36, and 37 (see FIG. 3) connected to the source electrode, the drain electrode, and the gate electrode, respectively, are formed. External connection terminals are formed (see step S402 in FIG. 16). In place of forming solder bumps or solder balls, a wafer level package (WLCSP) may be used.

次に、ダイシング処理をして、ＧａＮウエハを複数のＧａＮチップ１０（図２、３参照）に切断する（図１６、ステップＳ４０３参照）。   Next, dicing is performed to cut the GaN wafer into a plurality of GaN chips 10 (see FIGS. 2 and 3) (see FIG. 16, step S403).

これらの工程は別に、制御（ロジック）用の半導体素子をシリコンウエハに複数形成する（図１６、ステップＳ５０１参照）。   Separately from these steps, a plurality of semiconductor elements for control (logic) are formed on a silicon wafer (see FIG. 16, step S501).

次に、ダイシング処理をして、シリコンウエハを複数の制御チップ４０（図１（Ｂ）参照）に切断する（図１６、ステップＳ５０２参照）。   Next, dicing is performed to cut the silicon wafer into a plurality of control chips 40 (see FIG. 1B) (see FIG. 16, step S502).

さらにこれらの工程とは別に、インターポーザ９０を製造する（図１６、ステップＳ６０１、図１７（Ａ）参照）。インターポーザ９０は、多数個取りのシート状である。シート状のインターポーザ９０には、複数の開口９６が設けられている（図１７（Ａ）参照）。次に、インターポーザ９０の表面９５に粘着フィルム９９を貼り付ける（（図１６、ステップＳ６０２、図１７（Ａ）参照）。粘着フィルム９９は、ＧａＮチップ１０の外部接続端子４５が埋め込まれる柔軟な接着層（図示せず）を備えている。なお、このとき、ＧａＮチップ１０の表面１０には、実装可能な半田バンプ２２、２３、２４（図２参照）や半田ボール３５、３６、３７（図３参照）が未だ形成されていなくてもよい。   Further, separately from these steps, the interposer 90 is manufactured (see FIG. 16, step S601, FIG. 17A). The interposer 90 is a multi-piece sheet. The sheet-like interposer 90 is provided with a plurality of openings 96 (see FIG. 17A). Next, the adhesive film 99 is affixed to the surface 95 of the interposer 90 (see FIG. 16, step S602, FIG. 17A) .The adhesive film 99 is a flexible adhesive in which the external connection terminals 45 of the GaN chip 10 are embedded. At this time, the surface 10 of the GaN chip 10 has solder bumps 22, 23, 24 (see FIG. 2) and solder balls 35, 36, 37 (see FIG. 2). 3) may not yet be formed.

次に、パワーデバイスの一例としてのＧａＮチップ１０を、インターポーザ９０の開口９６に挿入して、ＧａＮチップ１０を、インターポーザ９０にフェイスダウンで搭載する（図１６のステップＳ４０４、図１７（Ｂ）参照）。このとき、外部接続端子４５が設けられたＧａＮチップ１０の表面２０が下側となり、裏面２１が上側となる。ＧａＮチップ１０の外部接続端子４５が粘着フィルム９９の柔軟な接着層（図示せず）に埋め込まれる   Next, the GaN chip 10 as an example of the power device is inserted into the opening 96 of the interposer 90, and the GaN chip 10 is mounted face down on the interposer 90 (see step S404 in FIG. 16, FIG. 17B). ). At this time, the front surface 20 of the GaN chip 10 provided with the external connection terminals 45 is on the lower side, and the rear surface 21 is on the upper side. The external connection terminal 45 of the GaN chip 10 is embedded in a flexible adhesive layer (not shown) of the adhesive film 99.

次に、制御チップ４０の表面（回路面）４６を上側として、制御チップ４０の裏面４７を、ＧａＮチップ１０の裏面２１に設けられた接着剤６４を介して貼り合わせる（図１６のステップＳ４０５、図１７（Ｃ）参照）。制御チップ４０をＧａＮチップ１０上にフェイスアップで搭載する。なお、接着剤６４は、ペースト状の接着剤またはフィルム状の接着剤のいずれのものも使用することができる。   Next, with the front surface (circuit surface) 46 of the control chip 40 as the upper side, the back surface 47 of the control chip 40 is bonded through the adhesive 64 provided on the back surface 21 of the GaN chip 10 (step S405 in FIG. 16). FIG. 17C). The control chip 40 is mounted face up on the GaN chip 10. Note that the adhesive 64 can be either a paste adhesive or a film adhesive.

次に、制御チップ４０の端子４１を、インターポーザ９０の所定の端子９２にボンディングワイヤ６８で接続する（図１６のステップＳ４０６、図１７（Ｄ）参照）。なお、ＧａＮチップ１０はワイヤボンディングしない。   Next, the terminal 41 of the control chip 40 is connected to a predetermined terminal 92 of the interposer 90 with a bonding wire 68 (see step S406 in FIG. 16, FIG. 17D). The GaN chip 10 is not wire bonded.

次に、封止樹脂７０を形成してモールド封止する（図１６のステップＳ４０７、図１８（Ａ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５や表面２０およびインターポーザ９０の表面９５は、粘着フィルム９９で覆われたままである。ＧａＮチップ１０、制御チップ４０、インターポーザ９０およびボンディングワイヤ６８を封止樹脂７０で封止する。粘着フィルム９９としては、例えば、ポリイミド系フィルムが好適に使用される。粘着フィルム９９は、モールド封止時の熱に耐えられるものを使用する。また、加熱することによって粘着力を弱くすることができるものを好適には使用する。粘着フィルム９９は、ＧａＮチップ１０の表面２０や外部接続端子４５およびインターポーザ９０の表面９５に封止樹脂７０が回り込むのを防止したり、ＧａＮチップ１０の表面２０や外部接続端子４５およびインターポーザ９０の表面９５を保護するためにも使用される。   Next, the sealing resin 70 is formed and mold-sealed (see step S407 in FIG. 16 and FIG. 18A). At this time, the external connection terminal 45 and the surface 20 of the GaN chip 10 and the surface 95 of the interposer 90 are still covered with the adhesive film 99. The GaN chip 10, the control chip 40, the interposer 90 and the bonding wire 68 are sealed with a sealing resin 70. As the adhesive film 99, for example, a polyimide film is suitably used. As the adhesive film 99, a film that can withstand heat during mold sealing is used. Moreover, what can weaken adhesive force by heating is used suitably. The adhesive film 99 prevents the sealing resin 70 from wrapping around the surface 20 of the GaN chip 10, the external connection terminals 45 and the surface 95 of the interposer 90, or the surface of the GaN chip 10, the external connection terminals 45 and the interposer 90. It is also used to protect the surface 95.

モールド封止完了後に、粘着フィルム９９を剥がし、ＧａＮチップ１０の表面２０およびインターポーザ９０の表面９５を露出させる（図１６のステップＳ４０８、図１８（Ｂ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５が露出する。   After completion of mold sealing, the adhesive film 99 is peeled off to expose the surface 20 of the GaN chip 10 and the surface 95 of the interposer 90 (see step S408 in FIG. 16, FIG. 18B). At this time, the external connection terminal 45 of the GaN chip 10 is exposed.

次に、インターポーザ９０の表面９５に半田ボール９３を形成する（図１６のステップＳ４０９、図１８（Ｃ）参照）。なお、ＧａＮチップ１０の表面１０に、外部接続端子４５としての、半田バンプ２２、２３、２４（図２参照）や半田ボール３５、３６、３７（図３参照）が形成されていない場合には、半田バンプ２２、２３、２４（図２参照）または半田ボール３５、３６、３７（図３参照）を形成する。半田バンプ２２、２３、２４、半田ボール９３、半田ボール３５、３６、３７は、半田メッキ、半田印刷法、ボール搭載法で形成する。   Next, solder balls 93 are formed on the surface 95 of the interposer 90 (see step S409 in FIG. 16, FIG. 18C). In the case where the solder bumps 22, 23, 24 (see FIG. 2) and the solder balls 35, 36, 37 (see FIG. 3) as the external connection terminals 45 are not formed on the surface 10 of the GaN chip 10. Then, solder bumps 22, 23, 24 (see FIG. 2) or solder balls 35, 36, 37 (see FIG. 3) are formed. The solder bumps 22, 23, 24, the solder balls 93, and the solder balls 35, 36, 37 are formed by solder plating, solder printing, or ball mounting.

その後、ダイシングブレード２００等により個片化して（図１６のステップＳ４１０、図１８（Ｃ）参照）、パッケージを完成して、半導体装置４を作成する（図１６のステップＳ４１１、図１８（Ｄ）参照）。なお、個片化は、金型等を使用して打抜きで行ってもよい。   Thereafter, it is separated into pieces by a dicing blade 200 or the like (see step S410 in FIG. 16, FIG. 18C), the package is completed, and the semiconductor device 4 is created (step S411 in FIG. 16, FIG. 18D). reference). The singulation may be performed by punching using a mold or the like.

以上の各実施の形態では、ＧａＮチップ１０を高周波高出力半導体素子の一例として使用したが、ＧａＮ系だけでなく他の材料を使用した高周波高出力半導体素子も、ＧａＮチップ１０に代えて好適に使用することができる。また、電界効果トランジスタのみならず、バイポーラトランジスタもＧａＮチップ１０に代えて好適に使用することができる。また、高周波動作ではない高出力半導体素子、例えば、ＳｉＣ系高出力半導体素子もＧａＮチップ１０に代えて好適に使用することができる。また、高出力ではない、高周波半導体素子、ＧａＡｓ系高周波半導体素子もＧａＮチップ１０に代えて好適に使用することができる。   In each of the above embodiments, the GaN chip 10 is used as an example of the high-frequency high-power semiconductor element. However, not only the GaN-based high-frequency semiconductor element using other materials but also the GaN chip 10 can be suitably used. Can be used. Further, not only the field effect transistor but also a bipolar transistor can be suitably used in place of the GaN chip 10. Further, a high-power semiconductor element that does not operate at high frequency, for example, a SiC-based high-power semiconductor element, can be suitably used in place of the GaN chip 10. In addition, high-frequency semiconductor elements and GaAs-based high-frequency semiconductor elements that are not of high output can be suitably used in place of the GaN chip 10.

以上の第１〜第４の実施の形態を含む実施の形態に関し、さらに以下の付記を開示する。   With respect to the embodiments including the first to fourth embodiments, the following additional notes are disclosed.

（付記１）
前記第１の半導体素子は、高出力半導体素子または高周波半導体素子である請求項１〜７のいずれか一項に記載の半導体装置。 (Appendix 1)
The semiconductor device according to claim 1, wherein the first semiconductor element is a high-power semiconductor element or a high-frequency semiconductor element.

（付記２）
前記第１の半導体素子は、高周波高出力半導体素子である付記１記載の半導体装置。 (Appendix 2)
The semiconductor device according to appendix 1, wherein the first semiconductor element is a high-frequency high-power semiconductor element.

（付記３）
前記第１の半導体素子は、窒化ガリウム系高周波高出力半導体素子である付記２記載の半導体装置。 (Appendix 3)
The semiconductor device according to appendix 2, wherein the first semiconductor element is a gallium nitride high-frequency high-power semiconductor element.

（付記４）
前記第１の半導体素子は、ＡｌＧａＮとＧａＮとのヘテロ接合を備える窒化ガリウム系高周波高出力半導体素子である付記３記載の半導体装置。 (Appendix 4)
The semiconductor device according to appendix 3, wherein the first semiconductor element is a gallium nitride-based high-frequency high-power semiconductor element having a heterojunction of AlGaN and GaN.

（付記５）
前記第２の半導体素子は、前記第１の半導体素子の動作を制御する制御用半導体素子である請求項１〜７および付記１〜４のいずれかに記載の半導体装置。 (Appendix 5)
The semiconductor device according to claim 1, wherein the second semiconductor element is a control semiconductor element that controls an operation of the first semiconductor element.

（付記６）
前記第１の外部接続端子は、突起電極である請求項１〜７および付記１〜５のいずれかに記載の半導体装置。 (Appendix 6)
The semiconductor device according to claim 1, wherein the first external connection terminal is a protruding electrode.

（付記７）
前記突起電極は、バンプまたはボールである付記６記載の半導体装置。 (Appendix 7)
The semiconductor device according to appendix 6, wherein the protruding electrode is a bump or a ball.

（付記８）
前記第２の半導体素子と第２の外部接続端子はワイヤで接続されている請求項１〜７および付記１〜７のいずれかに記載の半導体装置。 (Appendix 8)
The semiconductor device according to claim 1, wherein the second semiconductor element and the second external connection terminal are connected by a wire.

（付記９）
前記半導体装置は、ＱＦＰ型である請求項１〜５のいずれかに記載の半導体装置。 (Appendix 9)
The semiconductor device according to claim 1, wherein the semiconductor device is a QFP type.

（付記１０）
前記半導体装置は、ＤＩＰ型である請求項１〜５のいずれかに記載の半導体装置。 (Appendix 10)
The semiconductor device according to claim 1, wherein the semiconductor device is a DIP type.

（付記１１）
前記半導体装置は、ＱＦＮ型である請求項１〜５のいずれかに記載の半導体装置。 (Appendix 11)
The semiconductor device according to claim 1, wherein the semiconductor device is a QFN type.

（付記１２）
前記半導体装置は、ＢＧＡである請求項１〜３、６および７のいずれかに記載の半導体装置。 (Appendix 12)
The semiconductor device according to claim 1, wherein the semiconductor device is a BGA.

以上、本願の開示する技術の典型的な実施の形態を説明してきたが、本願の開示する技術はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。   As mentioned above, although typical embodiment of the technique which this application discloses is described, the technique which this application discloses is not limited to those embodiment. Accordingly, the scope of the invention is limited only by the following claims.

１、２、３、４ 半導体装置
１０ ＧａＮチップ
１１ ＧａＮ基板
１２ ソース電極
１３ ドレイン電極
１４ ゲート電極
１５ ＳｉＯ２膜
１６ 有機保護膜
１７、１８、１９ 貫通孔
２０ 表面
２１ 裏面
２２、２３、２４ 半田バンプ
２５、２６、２７ Ｃｕ電極
３１ 樹脂封止層
３２、３３、３４ Ｃｕポスト
３５、３６、３７ 半田ボール
４０ 制御チップ
４１ 端子
４２、４３ 外部接続副端子
４４ 外部接続制御端子
４２ｓ、４３ｓ、４４ｓ 下面
４５ 外部接続端子
４７ 裏面
５０ リードフレーム
５１ ダイステージ
５２ 下面
５３ 上面
５４、５５ リード端子
５５ｓ 下面
６４ 接着剤
６５、６６ ダイボンディング材
６５‘ 導電ペーストもしくは半田
６７、６９ 半田
６８ ボンディングワイヤ
７０ 封止樹脂
７１ 裏面
８０ マザーボード
８１ 基板
８２、８５ 配線
８３ 上面
９０ インターポーザ
９１ 樹脂基板
９３ 半田ボール
９２ 端子
９４ 裏面
９５ 表面
９６ 開口
１０１、１０２、１０３、１０４ 半導体装置モジュール 1, 2, 3, 4 Semiconductor device 10 GaN chip 11 GaN substrate 12 Source electrode 13 Drain electrode 14 Gate electrode 15 SiO 2 film 16 Organic protective film 17, 18, 19 Through hole 20 Front surface 21 Back surface 22, 23, 24 Solder bump 25, 26, 27 Cu electrode 31 Resin sealing layers 32, 33, 34 Cu posts 35, 36, 37 Solder balls 40 Control chip 41 Terminals 42, 43 External connection sub-terminals 44 External connection control terminals 42s, 43s, 44s Lower surface 45 External connection terminal 47 Back surface 50 Lead frame 51 Die stage 52 Lower surface 53 Upper surface 54, 55 Lead terminal 55s Lower surface 64 Adhesive 65, 66 Die bonding material 65 ′ Conductive paste or solder 67, 69 Solder 68 Bonding wire 70 Sealing resin 71 Back surface 80 Motherboard 81 Substrate 82, 85 Wiring 8 Top 90 interposer 91 resin substrate 93 the solder ball 92 pin 94 back face 95 surface 96 opening 101,102,103,104 semiconductor device module

Claims (5)

第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間を流れる電流を制御する制御電極と、を第１の面に有する第１の半導体素子と、
前記第１の電極、前記第２の電極および前記制御電極の各々の直下に設けられ且つ前記第１の電極、前記第２の電極および前記制御電極の各々に接続された突起電極と、
前記第１の半導体素子の前記第１の面とは反対側の第２の面の全体が接合されたダイステージと、前記突起電極が延在する面内に接続部を有する複数のリードを含み、前記複数のリードのうちの少なくとも１つが前記ダイステージに直結されたリードフレームと、
前記ダイステージの前記第１の半導体素子が接合された面とは反対側の面に接合され、前記複数のリードのいずれかに接続された第２の半導体素子と、
前記突起電極および前記複数のリードの前記接続部を露出させるように前記第１の半導体素子および前記第２の半導体素子を封止する封止部材と、
を備える半導体装置。 A first semiconductor element having, on a first surface, a first electrode, a second electrode, and a control electrode for controlling a current flowing between the first electrode and the second electrode ;
A protruding electrode provided directly below each of the first electrode, the second electrode and the control electrode and connected to each of the first electrode, the second electrode and the control electrode;
A die stage in which the entire second surface opposite to the first surface of the first semiconductor element is joined; and a plurality of leads having connection portions in a surface in which the protruding electrode extends. A lead frame in which at least one of the plurality of leads is directly connected to the die stage;
A second semiconductor element bonded to a surface of the die stage opposite to the surface to which the first semiconductor element is bonded, and connected to one of the plurality of leads ;
A sealing member for sealing the first semiconductor element and the second semiconductor element so as to expose the connection portions of the protruding electrodes and the plurality of leads ;
A semiconductor device comprising: 前記第１の電極および前記第２の電極は、前記制御電極よりも大きい
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the first electrode and the second electrode are larger than the control electrode. 請求項１または請求項２に記載の半導体装置と、前記突起電極および前記複数のリードの各々に接続された配線基板と、を備える半導体装置モジュール。 The semiconductor device module comprising a semi-conductor device according, and a wiring board connected to each of the protruding electrodes and the plurality of leads in claim 1 or claim 2. 前記第２の半導体素子は、前記第１の半導体素子の動作を制御する制御用半導体素子であり、前記制御電極は、前記リードフレームの前記リードおよび前記配線基板の配線を介して前記第２の半導体素子に接続されている
請求項３記載の半導体装置モジュール。 The second semiconductor element is a control semiconductor element for controlling the operation of said first semiconductor element, the control electrode, said lead and said wire second through wiring substrate of the lead frame The semiconductor device module according to claim 3, connected to the semiconductor element. 第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間を流れる電流を制御する制御電極と、を第１の面に有する第１の半導体素子と、前記第１の電極、前記第２の電極および前記制御電極の各々の直下に設けられ且つ前記第１の電極、前記第２の電極および前記制御電極の各々に接続された突起電極と、前記第１の半導体素子の前記第１の面とは反対側の第２の面の全体が接合されたダイステージと、前記突起電極が延在する面内に接続部を有する複数のリードを含み、前記複数のリードのうちの少なくとも１つが前記ダイステージに直結されたリードフレームと、前記ダイステージの前記第１の半導体素子が接合された面とは反対側の面に接合され、前記複数のリードのいずれかに接続された第２の半導体素子と、を備える組立体を準備する工程と、
前記突起電極を保護シートで覆った状態で、少なくとも前記第１の半導体素子および前記第２の半導体素子を封止部材で封止する工程と、
前記保護シートを剥がして、前記突起電極を露出させる工程と、
を備える半導体装置の製造方法。
 A first semiconductor element having, on a first surface, a first electrode, a second electrode, and a control electrode for controlling a current flowing between the first electrode and the second electrode ; A protruding electrode provided immediately below each of the first electrode, the second electrode, and the control electrode and connected to each of the first electrode, the second electrode, and the control electrode; A die stage in which the entire second surface opposite to the first surface of one semiconductor element is bonded, and a plurality of leads having connection portions in a surface in which the protruding electrode extends, At least one of a plurality of leads is bonded to a lead frame directly connected to the die stage, and is bonded to a surface of the die stage opposite to a surface to which the first semiconductor element is bonded. comprising a second semiconductor element connected to either the A step of preparing the assembly,
A step of sealing at least the first semiconductor element and the second semiconductor element with a sealing member in a state where the protruding electrode is covered with a protective sheet;
Peeling the protective sheet to expose the protruding electrodes ;
A method for manufacturing a semiconductor device comprising:
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