JP5914773B2

JP5914773B2 - 非対称のメモリ構成要素を有するメモリサブシステム内でメモリを動的に割り振るためのシステムおよび方法

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Publication number: JP5914773B2
Application number: JP2015546478A
Authority: JP
Inventors: リチャード・エー・スチュワート; デクスター・ティー・チュン
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2012-12-10
Filing date: 2013-11-04
Publication date: 2016-05-11
Anticipated expiration: 2033-11-04
Also published as: KR101627478B1; TW201435589A; US20140164720A1; CN104854572B; JP2015537317A; KR20150095724A; TWI525435B; CN104854572A; EP2929447A1; US9110795B2; WO2014092884A1; EP2929447B1

Description

優先権および関連出願の陳述
本出願は、「System and Method for Managing Performance of a Computing Device Having Dissimilar Memory Types」と題する、2012年12月10日に出願され、仮特許番号第61/735,352号(整理番号第123065P1号)が割り当てられた米国仮特許出願に対する米国特許法第119条(e)項に基づく優先権を主張する、「System and Method for Managing Performance of a Computing Device Having Dissimilar Memory Types」と題する、2012年12月24日に出願された同時係属の米国特許出願第13/726,537号(整理番号第123065U1号)の一部継続出願である。

システムのパフォーマンス要件および電力要件は、コンピュータシステムおよびコンピュータデバイスにおいて、特に、携帯電話、携帯情報端末(PDA)、携帯ゲーム機、パームトップコンピュータ、タブレットコンピュータ、および他の携帯型電子デバイスなどのポータブルコンピューティングデバイス(PCD)においてますます厳しくなっている。そのようなデバイスは、特定の目的のために最適化された2つ以上のタイプの処理ユニットを備え得る。たとえば、1つまたは複数の中央処理装置(CPU)は、一般的なシステムレベルのパフォーマンスまたは他の目的のために使用される場合があり、グラフィックス処理装置(GPU)は、ディスプレイデバイスに出力するためのコンピュータグラフィックスを操作するために特に設計される場合がある。各プロセッサはより高いパフォーマンスを必要とするので、各プロセッサの特定の目的を可能にするように設計された、より高速でより特化されたメモリデバイスに対する必要性が存在する。メモリアーキテクチャは、通常、特定の用途向けに最適化される。CPUは、許容できるシステムレベルのパフォーマンスを有する高密度メモリを必要とする場合があり、GPUは、CPUよりも実質的に高いパフォーマンスを有する比較的低い密度のメモリを必要とする場合がある。

結果として、PCDなどの単一のコンピュータデバイスは、その特別な目的のために最適化され、特定の処理ユニットと対にされ、特定の処理ユニット専用の各々特化されたメモリデバイスを有する、2つ以上の異なるメモリデバイスを含む場合がある。(「離散」アーキテクチャと呼ばれる)この従来のアーキテクチャでは、各々の専用処理ユニットは、各々が対応するメモリチャネルを有する複数の物理/制御レイヤを介して、異なるタイプのメモリデバイスに物理的に結合される。各々の専用処理ユニットは、その意図された目的のために最適化された異なるデータレートで、対応するメモリデバイスに物理的にアクセスする。たとえば、例示的な一構成では、汎用CPUは、最適化されたデータ帯域幅(たとえば、17Gb/s)で、第1のタイプのダイナミックランダムアクセスメモリ(DRAM)デバイスに物理的にアクセスすることができる。より高いパフォーマンスの専用GPUは、より高いデータ帯域幅(たとえば、34Gb/s)で、第2のタイプのDRAMデバイスに物理的にアクセスすることができる。離散アーキテクチャは、CPUのパフォーマンスとGPUのパフォーマンスを個別に最適化するが、いくつかの重要な欠点が存在する。

より高いパフォーマンスを得るためには、GPU専用メモリは、すべての潜在的な使用事例、表示解像度、およびシステム設定を扱うように、サイズ変更および構成されなければならない。その上、GPUだけがより高いデータ帯域幅でGPU専用メモリに物理的にアクセスすることができるので、より高いパフォーマンスは「局所化」される。CPUはGPU専用メモリにアクセスすることができ、GPUはCPU専用メモリにアクセスすることができるが、離散アーキテクチャは、いずれのタイプのメモリデバイス向けに最適化された帯域幅よりも通常小さい、低減されたデータ帯域幅で、GPUとCPUとの間の物理的な相互接続バス(たとえば、周辺構成要素相互接続エクスプレス(PCIE))を介してこのアクセスを提供する。GPUとCPUとの間の物理的な相互接続バスがパフォーマンスの「ボトルネック」として機能しない場合でも、離散アーキテクチャは、GPUまたはCPUのいずれかが2つの異なるタイプのメモリデバイスの合成された合計利用可能帯域幅を利用することを可能にしない。それぞれのメモリデバイスのメモリ空間は、メモリアドレスの別々の連続ブロックに配置される。言い換えれば、メモリマップ全体は、1つの連続ブロックに第1のタイプのメモリデバイスを配置し、異なる連続ブロックに第2のタイプのメモリデバイスを別々に配置することができる。同じ連続ブロック内に存在して物理的なアクセスをサポートする、異なるメモリデバイスのメモリポート間のハードウェア調整は存在しない。

したがって、コンピュータシステム内のより特化されたメモリデバイスが、コンピュータデバイス内でますます高いシステムおよび電力のパフォーマンスを実現することに対する需要が高まっているが、異なるメモリデバイスを管理するための改善されたシステムおよび方法に対する必要性が当技術分野に残っている。

例示的な実施形態は、ポータブルコンピューティングデバイス内でメモリサブシステムを動的に割り振るための方法を含む。方法は、非対称のメモリ容量をもつメモリ構成要素を有するメモリサブシステムの第1の部分を完全にインターリーブすることを伴う。メモリサブシステムの第2の残りの部分は、インターリーブ帯域幅比に従って部分的にインターリーブされる。メモリサブシステムの第1の部分は、1つまたは複数の高パフォーマンスのメモリクライアントに割り振られる。第2の残りの部分は、1つまたは複数の比較的低いパフォーマンスのメモリクライアントに割り振られる。

図の中では、別段に指定されない限り、様々な図の全体を通して、同様の参照番号は同様の部分を指す。「102A」または「102B」などの文字指定を伴う参照番号の場合、文字指定は、同じ図に存在する2つの同様の部分または要素を区別することができる。参照番号がすべての図において同じ参照番号を有するすべての部分を包含することが意図されるとき、参照番号に対する文字指定は省略される場合がある。

異なるメモリデバイスを管理するためのシステムの一実施形態のブロック図である。異なるメモリデバイスを管理するための、図1のメモリチャネル最適化モジュールによって実行される方法の一実施形態のフローチャートである。様々なタイプの異なるメモリデバイス用のインターリーブ帯域幅比を示す例示的な表である。図1のメモリチャネル最適化モジュールの構成要素を示すブロック図である。様々なインターリーブ帯域幅比に基づくメモリチャネルアドレスのリマッピングを示す例示的な表である。図4のチャネルリマッピングモジュールの一実施形態の一般的な動作、アーキテクチャ、および機能を示す合成フロー/ブロック図である。異なるメモリデバイスにわたって複数の論理的なゾーンを作成するためのインターリーブ方法の一実施形態を示す図である。ポータブルコンピューティングデバイス内のメモリチャネル最適化モジュールの例示的な実装形態を示すブロック図である。非対称のメモリ容量をもつメモリ構成要素を有する単体のメモリサブシステムに結合されたメモリチャネル最適化モジュールを備えるシステムの別の実施形態を示すブロック図である。単体のメモリサブシステム内のメモリを高パフォーマンス領域および低パフォーマンス領域に動的に割り振るための、図9のチャネルリマッピングモジュールの一実施形態を示すブロック図である。高パフォーマンス領域および低パフォーマンス領域を構成および調整するための、チャネルリマッピングモジュールのアーキテクチャ、動作、および/または機能を示す合成ブロック/フロー図である。図9のシステム内でメモリを動的に割り振るための方法の一実施形態を示すフローチャートである。

「例示的な」という単語は、「例、事例、または例示として機能する」ことを意味するように本明細書で使用される。「例示的な」ものとして本明細書に記載されるいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるとは限らない。

本明細書では、「アプリケーション」という用語は、オブジェクトコード、スクリプト、バイトコード、マークアップ言語ファイル、およびパッチなどの実行可能なコンテンツを有するファイルを含む場合もある。加えて、本明細書で言及される「アプリケーション」は、開封される必要があり得るドキュメント、またはアクセスされる必要がある他のデータファイルなどの、本質的に実行可能ではないファイルを含む場合もある。

「コンテンツ」という用語は、オブジェクトコード、スクリプト、バイトコード、マークアップ言語ファイル、およびパッチなどの実行可能なコンテンツを有するファイルを含む場合もある。加えて、本明細書で言及される「コンテンツ」は、開封される必要があり得るドキュメント、またはアクセスされる必要がある他のデータファイルなどの、本質的に実行可能ではないファイルを含む場合もある。

本明細書で使用されるように、「構成要素」、「データベース」、「モジュール」、「システム」などの用語は、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアのいずれかである、コンピュータ関連のエンティティを指すものとする。たとえば、構成要素は、プロセッサ上で実行されているプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラム、および/またはコンピュータであり得るが、これらに限定されない。例として、コンピューティングデバイス上で実行されているアプリケーションとコンピューティングデバイスの両方は、構成要素であり得る。1つまたは複数の構成要素は、プロセスおよび/または実行スレッド内に存在する場合があり、1つの構成要素は、1つのコンピュータに局所化され、かつ/または2つ以上のコンピュータ間で分散される場合がある。加えて、これらの構成要素は、様々なデータ構造を記憶している様々なコンピュータ可読記録媒体から実行することができる。構成要素は、1つまたは複数のデータパケット(たとえば、信号によって、ローカルシステム、分散システムにおいて別の構成要素と対話し、かつ/またはインターネットなどのネットワークにわたって他のシステムと対話する、1つの構成要素からのデータ)を有する信号に従うなどする、ローカルプロセスおよび/またはリモートプロセスによって通信することができる。

本明細書では、「通信デバイス」、「ワイヤレスデバイス」、「ワイヤレス電話」、「ワイヤレス通信デバイス」、および「ワイヤレスハンドセット」という用語は、互換的に使用される。第3世代(「3G」)ワイヤレス技術および第4世代(「4G」)が出現したことによって、利用可能な帯域幅が拡大されたので、より多様なワイヤレス機能を備えた、より携帯が容易なコンピューティングデバイスが利用可能になっている。したがって、ポータブルコンピューティングデバイスには、携帯電話、ページャ、PDA、スマートフォン、ナビゲーションデバイス、またはワイヤレス接続もしくはワイヤレスリンクを有するハンドヘルドコンピュータが含まれ得る。

図1は、(「異なるメモリデバイス」と呼ばれる)異なるデータ帯域幅を有する、異なるタイプまたは同様のタイプのメモリデバイスのうちの2つ以上のメモリデバイスにアクセスするための2つ以上の専用処理ユニットを有する、任意の適切なコンピューティングデバイスに実装され得るメモリ管理アーキテクチャを備えるシステム100を示す。コンピューティングデバイスは、パーソナルコンピュータと、ワークステーションと、サーバと、携帯電話、携帯情報端末(PDA)、携帯ゲーム機、パームトップコンピュータ、またはタブレットコンピュータなどのポータブルコンピューティングデバイス(PCD)と、2つ以上の異なるメモリデバイスを有する任意の他のコンピューティングデバイスとを含む場合がある。下記でより詳細に記載されるように、メモリ管理アーキテクチャは、2つの動作モード、すなわち統合モードおよび離散モードを選択的に提供するように構成される。離散モードでは、メモリ管理アーキテクチャは、上述された従来の方式における「離散アーキテクチャ」として動作し、その中で、各々の専用処理ユニットは、その意図された目的のために最適化された対応するメモリデバイスにアクセスする。たとえば、専用の汎用中央処理装置(CPU)は、最適化されたデータ帯域幅で第1のタイプのメモリデバイスにアクセスすることができ、高パフォーマンスの専用グラフィックス処理装置(GPU)は、より高いデータ帯域幅で第2のタイプのメモリデバイスにアクセスすることができる。統合モードでは、メモリ管理アーキテクチャは、異なるメモリデバイスを統合し、専用処理ユニットが、異なるメモリデバイスまたはそれらの部分の合成された帯域幅で、個別または組合せのいずれかで選択的にアクセスすることを可能にするように構成される。

図1の実施形態に示されたように、システム100は、2つの異なるタイプのダイナミックランダムアクセスメモリ(DRAM)デバイス104aおよび104b、ならびにDRAMデバイス104aおよび104bにアクセスすることができる2つ以上の専用処理ユニット(たとえば、CPU108およびGPU106)に電気的に接続された、メモリチャネル最適化モジュール102を備える。GPU106は、電気的な接続110を介してメモリチャネル最適化モジュール102に結合される。CPU108は、電気的な接続112を介してメモリチャネル最適化モジュール102に結合される。メモリチャネル最適化モジュール102はさらに、DRAMデバイス104aおよび104bに結合するための複数のハードウェア接続を備える。ハードウェア接続は、メモリデバイスのタイプに応じて異なる場合がある。図1の例では、DRAM104aは、それぞれ物理/制御接続116a、116b、116c、および116dに接続する、4つのチャネル114a、114b、114c、および114dをサポートする。DRAM104bは、それぞれ物理/制御接続120aおよび120bに接続する、2つのチャネル118aおよび118bをサポートする。物理/制御接続の数および構成は、メモリアドレスのサイズ(たとえば、32ビット、64ビットなど)を含む、メモリデバイスのタイプに応じて異なる場合があることを諒解されたい。

図2は、異なるメモリデバイス(たとえば、DRAMデバイス104aおよび104b)をインターリーブすることによって、統合動作モードを実装するためのメモリチャネル最適化モジュール102によって実行される方法200を示す。ブロック202で、メモリチャネル最適化モジュール102は、DRAMデバイス104aおよび104bについてのデータ帯域幅の比を含むインターリーブ帯域幅比を決定する。データ帯域幅は、コンピューティングデバイスの立上げ時に決定される場合がある。

一実施形態では、インターリーブ帯域幅比は、図1に示された表300などのデータ構造にアクセスすることによって決定される場合がある。表300は、2つのDRAMデバイス104aおよび104bを実装するための異なるメモリデバイスのタイプの様々な組合せについてのインターリーブ帯域幅比を識別する。列302は、DRAMデバイス104aについての様々な構成を載せる。行304は、DRAMデバイス104bについての様々な構成を載せる。この点について、各数値データフィールドは、対応する行/列構成についてのインターリーブ帯域幅比を識別する。たとえば、表300の上部の第1のデータフィールドは、黒色で強調表示され、DRAMデバイス104aについての12.8GB/sの帯域幅、およびDRAMデバイス104bについての6.4GB/sのデータ帯域幅に対応する、2.00のインターリーブ帯域幅比を載せる。図3では、DRAMデバイス104aおよび104bは、モバイルコンピューティングシステムで使用するために最適化される。DRAMデバイス104bは、低電力ダブルデータレート(LPDDR)メモリデバイスを備え、LPDDRメモリデバイスは、従来、CPU108による専用の使用のための離散モードで使用するために最適化される場合がある。DRAMデバイス104aは、ワイドI/O(ワイドIO)メモリデバイスを備え、ワイドI/Oメモリデバイスは、従来、GPU106による専用の使用のための離散モードで使用するために最適化される場合がある。この点について、数値は、メモリアドレスのビットサイズ(×64、×128、×256、×512)、クロック速度(MHz)、およびデータ帯域幅(GB/s)などの様々なパフォーマンスパラメータに従って、DRAMデバイス104aおよび104bについてのインターリーブ帯域幅比を識別する。メモリチャネル最適化モジュール102は、探索を実行して、DRAMデバイス104aおよび104bに関連付けられたインターリーブ帯域幅比を取得することができる。図2のブロック202で、メモリチャネル最適化モジュール102は、(たとえば、表300から、またはDRAMデバイス104aおよび104bから直接)数値のデータ帯域幅を決定し、次いでこのデータを使用してインターリーブ帯域幅比を計算することもできる。

メモリデバイスのタイプおよびパフォーマンスパラメータは、システム100が実装されているコンピューティングデバイス、システムアプリケーションなどの特定のタイプに応じて異なる場合があることを諒解されたい。図3に示された例示的なタイプおよびパフォーマンスパラメータは、本明細書では、モバイルシステム内のメモリチャネル最適化モジュール102によって実行される例示的なインターリーブする方法を記載するために使用されるにすぎない。メモリチャネル最適化モジュール102に適した他のランダムアクセスメモリ技術のいくつかの例には、NORフラッシュ、EEPROM、EPROM、DDR-NVM、PSRAM、SRAM、PROM、およびROMが含まれる。様々な代替のインターリービングの方式および方法が実行され得ることを、当業者なら容易に諒解されよう。

再び図2を参照すると、ブロック204で、メモリチャネル最適化モジュール102は、ブロック202で決定されたインターリーブ帯域幅比に従って、DRAMデバイス104aおよび104bをインターリーブする。インターリービングプロセスは、それぞれDRAMデバイス104aおよび104b用のメモリチャネル114a、114b、114c、114d、ならびに118aおよび118bの各々へのトラフィックを、特定のチャネルの利用可能な帯域幅に適合させる。たとえば、DRAMデバイス104aが34GB/sのデータ帯域幅を有し、DRAMデバイス104bが17GB/sのデータ帯域幅を有する場合、インターリーブ帯域幅比は2:1である。これは、DRAMデバイス104aのデータレートがDRAMデバイス104bのデータレートの2倍速いことを意味する。

図4に示されたように、メモリチャネル最適化モジュール102は、インターリーブ帯域幅比に従ってDRAMデバイス104aおよび104bについての仮想アドレスマッピングテーブルを構成および維持し、インターリーブ帯域幅比に従ってDRAMデバイス104aおよび104bにトラフィックを分散させるための、1つまたは複数のチャネルリマッピングモジュール400を備える場合がある。例示的なアドレスマッピングテーブル500が図5に示されている。アドレスマッピングテーブル500は、インターリーブ帯域幅比に基づいて、対応するチャネルおよび/またはメモリデバイスの割当てを有する、(任意のサイズであり得る)アドレスブロックのリスト502を含む。たとえば、図5では、列504は、1:1のインターリーブ帯域幅比に基づいて、DRAMデバイス104a(「wideio2」)とDRAMデバイス104b(「lpddr3e」)との間の交互の割当てを示す。偶数番号のアドレスブロック(N、N+2、N+4、N+6など)はwideio2に割り当てられ、奇数番号のアドレスブロック(N+1、N+3、N+5など)はlpddr3eに割り当てられる。

列506は、2:1のインターリーブ帯域幅比についての別の割当てを示す。DRAMデバイス104a(「wideio2」)がDRAMデバイス104b(「lpddr3e」)の2倍速いレートを有する場合、lpddr3eに割り当てられた1つのアドレスブロックごとに、2つの連続するアドレスブロックがwideio2に割り当てられる。たとえば、アドレスブロックNおよびN+1はwideio2に割り当てられる。ブロックN+2はlpddr3eに割り当てられる。ブロックN+3およびN+4はwideio2に割り当てられる、以下同様。列508は、1:2のインターリーブ帯域幅比についての別の割当てを示し、その中では、DRAMデバイス104b(「lpddr3e」)がDRAMデバイス104a(「wideio2」)の2倍速いので、割当て方式が反転される。

再び図2のフローチャートを参照すると、ブロック206で、GPU106およびCPU108は、メモリチャネル最適化モジュール102にメモリアドレス要求を送ることによって、従来の方式で、インターリーブされたメモリにアクセスすることができる。図6に示されたように、トラフィックは、アドレスブロックN、N+1、N+2、N+3、N+4、N+5などに対応する要求606、608、610、612、614、616などの入力ストリームとして、チャネルリマッピング論理手段600によって受信することができる(図5)。チャネルリマッピング論理手段600は、インターリーブ帯域幅比およびアドレスマッピングテーブル500に含まれている適切な割当て方式(たとえば、列504、506、508など)に従って、DRAMデバイス104aおよび104bにトラフィックを分散させる(ブロック208-図2)ように構成される。

2:1のインターリーブ帯域幅比の上記の例に従って、チャネルリマッピング論理手段600は、図6に示されたように要求606、608、610、612、614、および616を導く。それぞれアドレスブロックN、N+1、N+3、およびN+4向けの要求606、608、612、および614は、DRAMデバイス104aに導くことができる。それぞれアドレスブロックN+2およびN+5向けの要求610および616は、DRAMデバイス104bに導くことができる。このようにして、GPU106およびCPU108から入って来るトラフィックは、DRAMデバイス104a用のメモリチャネル114および/またはDRAMデバイス104b用のメモリチャネル118のうちのいずれの利用可能な帯域幅にも最適に適合することができる。この統合動作モードにより、GPU106およびCPU108が、従来の離散動作モードの「局所化された」高パフォーマンス動作に限定されるのではなく、異なるメモリデバイスの合成された帯域幅に、個別に、かつ/または一括してアクセスすることが可能になる。

上述されたように、メモリチャネル最適化モジュール102は、様々な望ましい使用シナリオ、システム設定などに基づいて、統合モードまたは離散モードのいずれかを選択的に有効にするように構成することができる。その上、メモリデバイス全体をインターリーブするのではなく、異なるメモリデバイスの部分をインターリーブすることができることを諒解されたい。図7は、複数の「論理的な」デバイスまたは「論理的な」ゾーンを作成するために、メモリチャネル最適化モジュール102によって実装することができる、マルチレイヤのインターリーブ技法を示す。2:1のインターリーブ帯域幅比を使用する上記の例に従って、DRAMデバイス104aは、従来GPU106向けに最適化された34GB/sの高パフォーマンス帯域幅を有する、0.5GBのメモリデバイス702および704のペアを備える場合がある。DRAMデバイス104bは、従来CPU108向けに最適化された17GB/sのより低い帯域幅を各々が有する、1GBのメモリデバイス706および2GBのメモリデバイス708を備える場合がある。マルチレイヤのインターリーブ技法は、2つのインターリーブされたゾーン710および712、ならびにインターリーブされていないゾーン714を作成することができる。ゾーン710は、4方向にインターリーブされて、102GB/sの合成された帯域幅で合成された1.5GBを提供することができる。ゾーン712は、2方向にインターリーブされて、34GB/sで合成された1.5GBを提供することができる。ゾーン714は、インターリーブされないで、17GB/sで1GBを提供することができる。インターリーブされたゾーン710および712のコンテンツが、駆逐可能または移動可能なデータ構造およびバッファ用に明示的に指定される場合があり、一方インターリーブされていないゾーン714のコンテンツが、カーネル動作および/または他の低メモリプロセスなどの処理向けに指定される場合があるので、システム100のメモリ管理アーキテクチャと組み合わされたマルチレイヤのインターリーブ技法により、インターリーブされた部分とインターリーブされていない部分との間の遷移が容易になる場合がある。

上述されたように、メモリチャネル最適化モジュール102は、任意の望ましいコンピューティングシステムの中に組み込まれる場合がある。図8は、例示的なポータブルコンピューティングデバイス(PCD)800に組み込まれたメモリチャネル最適化モジュール102を示す。メモリチャネル最適化モジュール102は、ポータブルコンピューティングデバイス800用の設計物の中に個別に製造され、組み込まれる場合がある、システムオンチップ(SoC)または組込みシステムを備える場合がある。

図示されたように、PCD800は、マルチコアCPU402Aを含むオンチップシステム322を含む。マルチコアCPU402Aは、第0のコア410、第1のコア412、および第Nのコア414を含む場合がある。コアのうちの1つは、たとえばGPU106を備え、他のコアのうちの1つまたは複数は、CPU108を備える場合がある。代替の例示的な実施形態によれば、CPU402Aは、単一コアのタイプのコアを備え、複数のコアを有するCPUではない場合もあり、その場合、CPU108およびGPU106は、システム100で示されたような専用プロセッサであり得る。

ディスプレイコントローラ328およびタッチスクリーンコントローラ330は、GPU106に結合される場合がある。一方、オンチップシステム322の外部にあるタッチスクリーンディスプレイ108は、ディスプレイコントローラ328およびタッチスクリーンコントローラ330に結合される場合がある。

図8はさらに、ビデオエンコーダ334、たとえば位相反転線(PAL)エンコーダ、順次式カラーメモリ(SECAM)エンコーダ、または全米テレビジョン方式委員会(NTSC)エンコーダがマルチコアCPU402Aに結合されること示す。さらに、ビデオ増幅器336は、ビデオエンコーダ334およびタッチスクリーンディスプレイ108に結合される。また、ビデオポート338はビデオ増幅器336に結合される。図8に示されたように、ユニバーサルシリアルバス(USB)コントローラ340は、マルチコアCPU402Aに結合される。また、USBポート342はUSBコントローラ340に結合される。メモリ404Aおよび加入者識別モジュール(SIM)カード346も、マルチコアCPU402Aに結合される場合がある。メモリ404Aは、上述されたように、2つ以上の異なるメモリデバイス(たとえば、DRAMデバイス104aおよび104b)を備える場合がある。メモリチャネル最適化モジュール102は、(たとえば、CPU108およびGPU106を含む)CPU402Aに結合される場合があり、メモリ404Aは、2つ以上の異なるメモリデバイスを備える場合がある。メモリチャネル最適化モジュール102は、個別のシステムオンチップ(SoC)として、またはSoC322の構成要素として組み込まれる場合がある。

さらに、図8に示されたように、デジタルカメラ348は、マルチコアCPU402Aに結合される場合がある。例示的な態様では、デジタルカメラ348は、電荷結合デバイス(CCD)カメラまたは相補型金属酸化物半導体(CMOS)カメラである。

図8にさらに示されたように、ステレオオーディオコーダ-デコーダ(コーデック)350は、マルチコアCPU402Aに結合される場合がある。その上、オーディオ増幅器352は、ステレオオーディオコーデック350に結合される場合がある。例示的な態様では、第1のステレオスピーカ354および第2のステレオスピーカ356は、オーディオ増幅器352に結合される。図8は、マイクロフォン増幅器358がステレオオーディオコーデック350に結合される場合もあることを示す。加えて、マイクロフォン360は、マイクロフォン増幅器358に結合される場合がある。特定の態様では、周波数変調(FM)ラジオチューナ362は、ステレオオーディオコーデック350に結合される場合がある。また、FMアンテナ364は、FMラジオチューナ362に結合される。さらに、ステレオヘッドフォン366は、ステレオオーディオコーデック350に結合される場合がある。

図8はさらに、無線周波(RF)トランシーバ368がマルチコアCPU402Aに結合される場合があることを示す。RFスイッチ370は、RFトランシーバ368およびRFアンテナ372に結合される場合がある。図8に示されたように、キーパッド374は、マルチコアCPU402Aに結合される場合がある。また、マイクロフォン付きモノヘッドセット376は、マルチコアCPU402Aに結合される場合がある。さらに、バイブレータデバイス378は、マルチコアCPU402Aに結合される場合がある。

図8はまた、電源380がオンチップシステム322に結合される場合があることを示す。特定の態様では、電源380は、電力を必要とするPCD800の様々な構成要素に電力を供給する直流(DC)電源である。さらに、特定の態様では、電源は、充電式DCバッテリ、または交流(AC)電源に接続されたAC-DC変換器から導出されるDC電源である。

図8はさらに、PCD800がデータネットワーク、たとえばローカルエリアネットワーク、パーソナルエリアネットワーク、または任意の他のネットワークにアクセスするために使用され得るネットワークカード388を含む場合もあることを示す。ネットワークカード388は、Bluetooth（登録商標）ネットワークカード、WiFiネットワークカード、パーソナルエリアネットワーク(PAN)カード、パーソナルエリアネットワーク超低電力技術(PeANUT)ネットワークカード、または当技術分野でよく知られている任意の他のネットワークカードであり得る。さらに、ネットワークカード388は、チップに組み込まれる場合があり、すなわち、ネットワークカード388は、チップ内のフルソリューションであり得るし、個別のネットワークカード388ではない場合がある。

図8に描写されたように、タッチスクリーンディスプレイ108、ビデオポート338、USBポート342、カメラ348、第1のステレオスピーカ354、第2のステレオスピーカ356、マイクロフォン360、FMアンテナ364、ステレオヘッドフォン366、RFスイッチ370、RFアンテナ372、キーパッド374、モノヘッドセット376、バイブレータ378、および電源380は、オンチップシステム322の外部にある場合がある。

図9は、上述されたチャネルリマッピングソリューションを全般的に実装して、メモリサブシステム内でメモリを動的に割り振るためのシステム900の別の実施形態を示す。メモリサブシステムは、非対称のメモリ容量(たとえば、それぞれ容量Aおよび容量B)をもつ2つ以上の組込みメモリ構成要素(たとえば、メモリ構成要素904aおよび904b)を有する単体メモリデバイスを備える非対称メモリサブシステム902を備える場合がある。非対称のメモリ容量、または非対称構成要素のサイジングは、1つのチャネルに接続されたメモリ容量が第2のチャネルに接続されたメモリ容量と異なる状況を指すことを、当業者なら諒解されよう。たとえば、非対称メモリサブシステム902では、メモリ構成要素904aは1GBの容量の構成要素を有する場合があり、メモリ構成要素904bは2GBの構成要素を有する場合がある。

メモリサブシステム内の非対称構成要素のサイジングは、様々な状況で発生する可能性がある。相手先商標製造会社(OEM)、またはハードウェアおよび/もしくはソフトウェアのいずれかの他の関連プロバイダは、非対称構成要素のサイジングの使用を要求して、たとえばコスト目標、パフォーマンス/コストのトレードオフなどを達成することができる。非対称構成要素のサイジングは特定のコストまたは他の利点を実現することができるが、それは、メモリパフォーマンスを犠牲にして得られる。当技術分野で知られ、かつ上述されたように、動作上のメモリパフォーマンスは、インターリーブされたメモリを介して向上する場合がある。しかしながら、非対称構成要素のサイジングで構成された従来のメモリシステムでは、システムメモリ構成は、いかなるパフォーマンス向上もなしにインターリーブされていないメモリとして構成されるか、またはいくつかのパフォーマンス向上を実現するために部分的にインターリーブされるかのいずれかであるように要求される場合がある。

部分的にインターリーブされたメモリ構成を採用する既存のソリューションでは、メモリ帯域幅の影響を受ける使用のための完全にインターリーブされたメモリ割振りを指示する必要がある。この問題は、より複雑で高価なソフトウェアソリューションを必要とする。たとえば、直接割振りは、第2のメモリアロケータまたはメモリプールアロケータを必要とする場合がある。様々な技術プラットフォームおよび/またはオペレーティングシステムをサポートするために、さらなる複雑さおよび費用が発生する可能性がある。これらの複雑さのために、既存のシステムは、非対称構成要素の構成内のインターリービングを回避し、代わりに従来の単一メモリアロケータを使用する場合がある。結果として、インターリーブされたメモリを必要とするか、またはそれから恩恵を受ける場合があるアプリケーションは、パフォーマンスの劣化を被る。

これらの問題に対処する別の手法は、2つのメモリアロケータを採用することであった。1つのメモリアロケータは、高パフォーマンスのインターリーブされたプールにメモリを割り振るように構成され、別のメモリアロケータは、比較的低いパフォーマンスのインターリーブされていないプールに割り振る。そのような手法には多くの欠点が存在する。

たとえば、実行アプリケーションは、完全にインターリーブされたプールから割り振るために高パフォーマンスのメモリアロケータを知っていなければならない。他のアプリケーションは、たとえば、当技術分野で知られているメモリ割振り関数(すなわち、malloc())などの標準のメモリアロケータを介して割り振らなければならない。メモリ割振り関数の実施は、メモリを収集し分散させる2つの方法のうちの1つだけを有する。どのプールから引くかを決定するアルゴリズムを使用して、上述されたように無駄の多いインターリーブされていないプールから引くか、または比較的低いパフォーマンスのインターリーブされていないプールから、かつインターリーブされたプールから引くかのいずれかである。この状況により、標準のメモリアロケータを使用するアプリケーションについての一貫性のないパフォーマンスがもたらされる。標準のメモリアロケータを使用するアプリケーションがどのプールからメモリを受信するかを判断するプロセスは、非決定論的である。この問題に対処するために、メモリアロケータはカスタマイズされたインターフェースを提供することができる。カスタマイズされたソリューションは、たとえば、あらゆるアプリケーションによって行われた割振りごとに、各割振りがどのパフォーマンスプールから行われたかの履歴を記録および維持し、次いでそのデータをパワーサイクルにわたって記憶するように構成することができる。しかしながら、これらなどのカスタマイズされたソリューションは、複雑かつ高価である。

その上、代替のアロケータを使用するように特別に構成されているアプリケーションだけが、高パフォーマンスプールを使用することができる。高パフォーマンスメモリプールは、物理メモリ構成の特性の故に常に最大のメモリプールなので、これは非常に無駄の多い手法である。プロセッサのイメージを高パフォーマンスメモリの中に配置することなどの無駄を削減するために、最適化を行うことができるか、または他の手で調整された最適化だが、最終的に、動的に割振り可能なメモリの大部分は、その意図された共有される使用に利用可能ではない。この手法の修正形態では、いくつかの既存システムは、高パフォーマンスメモリが高パフォーマンス要件を有する既知のアプリケーションに事前に割り振られる「開拓」の概念を導入する。それにもかかわらず、すべての知られた既存のソリューションは、高パフォーマンスプールから直接かつ明確に割り振らないメモリユーザに対するメモリ割振りの非効率または一貫性のないパフォーマンスに悩まされる。

図9に示されたシステム900は、非対称の容量をもつメモリ構成要素904aおよび904bを有する非対称メモリシステム902内のメモリパフォーマンスを最適化することについて上述された問題のうちの1つまたは複数に対処するユニークなソリューションを提供することができる。たとえば、システム900は、さらに様々なパフォーマンスレベルを有するメモリプールに均一のパフォーマンスメモリを提供しながら、標準のメモリ割振りで実装することができる。下記でより詳細に記載されるように、他の実施形態では、システム900は、インターリーブされたメモリプールのうちの多かれ少なかれが標準のアロケータに利用可能になる場合、たとえば、インターリーブ帯域幅比をリマップすることによって、2つ以上のメモリプールに関連付けられたパフォーマンスを調整するように構成することができる。

一般に、システム900は、メモリチャネル最適化モジュール102を組み込み、図1〜図8を参照して上述されたチャネルリマッピング手法を活用して、2つ以上のメモリ領域またはメモリパーティションにメモリを動的に割り振る。図9の実施形態に示されたように、システム900は、非対称メモリシステム902、および非対称メモリシステム902にアクセスすることができる任意の数の処理ユニットに電気的に結合された、メモリチャネル最適化モジュール102を備える。処理ユニットは、専用処理ユニット(たとえば、CPU108およびGPU106)または他のプログラマブルプロセッサ906を含む場合がある。GPU106は、電気的な接続110を介してメモリチャネル最適化モジュール102に結合される。CPU108は、電気的な接続112を介してメモリチャネル最適化モジュール102に結合される。プログラマブルプロセッサ906は、接続910を介してメモリチャネル最適化モジュール102に結合される。専用処理ユニット、プログラマブルプロセッサ906、およびアプリケーション912は、一般に、非対称メモリシステム902および/またはメモリチャネル最適化モジュール102の「クライアント」と呼ばれる場合がある。

プログラマブルプロセッサ906は、たとえば、ビデオアプリケーション、オーディオアプリケーション、または任意の他のアプリケーション912を含む、専用および/または汎用のアプリケーション用のデジタル信号プロセッサ(DSP)を備える場合がある。専用処理ユニットおよび/またはプログラマブルプロセッサ906は、HSAファウンデーションによって発行されたHSA規格に開示されたアーキテクチャなどの異種システムアーキテクチャ(HSA)をサポートするように構成された、異種コンピューティングプラットフォームをサポートすることができる。現在の規格は、AMDのI/O仮想化技術(IOMMU)仕様(公開番号第48882号、レビジョン2.00、2011年3月24日発行)である。

当技術分野で知られているように、HSAは、主流のプログラマブルコンピューティング要素の利点および能力をアプリケーション912に公開する、改善されたプロセッサ設計を作成する。HSAを用いて、アプリケーション912は、単一の統合されたアドレス空間内のデータ構造を作成することができ、所与のタスクに最も適切なハードウェア上で並行して作業項目を開始することができる。コンピューティング要素間でデータを共有することは、ポインタを送ることと同じように簡単である。複数のコンピューティングタスクは、データの同期を維持するために必要なバリアおよび原子メモリ動作を利用して、同じコヒーレントなメモリ領域上で動作することができる。

下記でより詳細に記載されるように、一実施形態では、システム900は、2つ以上のメモリ領域(たとえば、高パフォーマンス領域1001および低パフォーマンス領域1003-図10)にクライアント用のメモリを動的に割り振ることによって、HSAのコンテキストにおいて有利なメモリシステム構成を提供することができる。

再び図9を参照すると、メモリチャネル最適化モジュール102はさらに、非対称メモリシステム902に結合するための複数のハードウェア接続を備える。ハードウェア接続は、メモリデバイスのタイプに応じて異なる場合がある。一実施形態では、メモリデバイスは、他のタイプおよび構成が適切であり得るが、非対称構成要素のサイジングを有するダブルデータレート(DDR)メモリデバイスを備える。図9の例では、非対称メモリシステム902は、それぞれ物理/制御接続116a、116b、116c、および116dに接続する、4つのチャネル114a、114b、114c、および114dをサポートする。チャネル114aおよび114bは、メモリ構成要素904aに関連付けられる場合があり、チャネル114cおよび114dは、メモリ構成要素904bに関連付けられる場合がある。物理/制御接続の数および構成は、メモリアドレスのサイズ(たとえば、32ビット、64ビットなど)を含む、メモリデバイスのタイプに応じて異なる場合があることを諒解されたい。

システム900内のメモリチャネル最適化モジュール102は、仮想アドレスマッピングテーブルを構成および維持するための1つまたは複数のチャネルリマッピングモジュール400と、2つ以上のメモリ領域の中にメモリを動的に割り振るための関連するメモリコントローラ402とを備える場合がある。

図10の実施形態に示されたように、メモリ領域は、第1の高パフォーマンスメモリ領域1001と、第2の比較的低いパフォーマンスのメモリ領域1003とを備える場合がある。高パフォーマンスメモリ領域1001は、非対称メモリシステム902の完全にインターリーブされた部分を備える場合がある。チャネルリマッピングモジュール400は、アプリケーション912または他のクライアントに高パフォーマンスメモリ領域1001を割り振ることができる。この点について、アプリケーション912、GPU106、CPU108、およびプログラマブルプロセッサ906のうちの1つまたは複数は、高パフォーマンスメモリ領域1001から割り振るカスタムアプリケーションプログラムインターフェース(API)を利用するように構成することができる。高パフォーマンスメモリ領域1001は、特にそれぞれのクライアントの予想される高パフォーマンスメモリ利用要件のためにサイズ変更することができる。非対称メモリシステム902内のメモリの残りの部分は、低パフォーマンス領域1003を備える場合がある。参照番号1005は、高パフォーマンスメモリ領域1001と低パフォーマンスメモリ領域1003との間のアドレス範囲内のメモリ境界を表す。

図10の実施形態では、メモリ割振りモジュール1002は、高パフォーマンスメモリ領域1001および低パフォーマンスメモリ領域1003のアドレス範囲を構成し、ブートする。高パフォーマンスメモリ領域1001は、比較的高い帯域幅のクライアントに最適なパフォーマンスを提供するために、完全にインターリーブすることができる。低パフォーマンスメモリ領域1003は、たとえば、非対称メモリシステム902内のインターリーブされたメモリブロックとインターリーブされていないメモリブロックの相対部分に従って、最適なインターリーブ帯域幅比でインターリーブされたメモリ帯域幅であり得る。図1〜図8に関して上述された方式または他の方式で、インターリーブ帯域幅比を決定し、メモリを動的に割り振ることができる。この手法により、メモリチャネル最適化モジュール102が利用可能なシステムメモリをより最適に使用することが可能になる場合があり、より多くのメモリがメモリの標準のクライアントに利用可能なので、チャネルリマッピングモジュール400は、割り振られたメモリ内の一貫したパフォーマンスを保証することができることを、当業者なら諒解されよう。

高パフォーマンスメモリ領域1001および低パフォーマンスメモリ領域1003のサイズは、システム900の動作中固定されたままであり得る。他の実施形態では、メモリ境界1005は、システム900の動作中動的に調整することができる。たとえば、メモリ領域1001または1003のうちの1つの中のメモリアドレスのすべてが割り振られており(または所定のしきい値に接近し)、他の領域が利用可能なアドレスを有する場合、メモリ領域調整モジュール1006は、メモリ境界1005を調整して削除されるメモリ領域のサイズを増大させることができる。メモリ領域調整モジュール1006は、たとえば、従来のしきい値技法、またはヒステリシスを有するしきい値および/もしくはしきい値技法を使用して、メモリ領域1001および1003を修正する必要性を判断することができる。別の実施形態では、メモリ領域パフォーマンスモジュール1004は、高パフォーマンスメモリ領域1001および/または低パフォーマンスメモリ領域1003のパフォーマンスを監視するように構成することができる。監視されたパフォーマンスに基づいて、メモリ領域調整モジュール1006は、調整に対する必要性を判断するように構成することができる。

メモリ境界1005を調整する必要性を判断した後、チャネルリマッピングモジュール400は、修正された領域境界で構成することができる。修正されたメモリ境界は、たとえば、システム設計レベルで構成することができる。他の実施形態では、メモリ領域1001および1003のうちの1つまたは両方にわたってパフォーマンスレベルを保証するために、メモリ境界1005は、修正されたインターリーブ帯域幅比を決定することによって調整することができる。たとえば、システム900のパフォーマンスは、低パフォーマンスメモリ領域1003が増大しているか、または縮小しているかに応じて、向上するか、または劣化する場合がある。当技術分野で知られているように、低パフォーマンスメモリ領域1003のパフォーマンスは、一般に、それが完全にインターリーブされたメモリのより大きい部分を備えることになるので、領域のサイズが増大するにつれて向上する。

図11は、システム900の動作中、高パフォーマンスメモリ領域1001および低パフォーマンスメモリ領域1003を調整するためのチャネルリマッピングモジュール400の一実施形態を示す。ステップ1102で、メモリ割振りモジュール1002は、対応するメモリ境界領域1005aを有する第1の状態1000aで、高パフォーマンスメモリ領域1001および低パフォーマンスメモリ領域1003を最初に構成する。この例では、高パフォーマンスメモリ領域1001は、低パフォーマンスメモリ領域1003よりも大きい部分を備える。システム900の動作中、メモリ領域パフォーマンスモジュール1004は、両方のメモリ領域のパフォーマンスを監視する(ステップ1104および1106)。監視されたパフォーマンスに基づいてメモリ境界1005aを調整する必要性がある場合(ステップ1108)、メモリ領域調整モジュール1006は、ステップ1110で、修正されたメモリ境界1005bをトリガすることができる。修正されたメモリ境界1005bは、高パフォーマンスメモリ領域1001のサイズが縮小され、低パフォーマンスメモリ領域1003のサイズが増大された第2の状態1000bに対応する。メモリ領域1001または1003のいずれかのサイズは、様々な望ましいパフォーマンス状況に適応するために、増大または縮小することができることを諒解されたい。

図12は、システム900内でメモリを動的に割り振るための方法の一実施形態を示す。ブロック1202で、メモリサブシステムの第1の部分が、完全にインターリーブされる。ブロック1204で、メモリサブシステムの第2の残りの部分が、インターリーブ帯域幅比に従って部分的にインターリーブされる。ブロック1206で、第1の部分が、高パフォーマンスメモリクライアントに割り振られる。ブロック1208で、第2の部分が、比較的低いパフォーマンスのメモリクライアントに割り振られる。インターリービングおよび/またはメモリ割振りは、上述された方式で、メモリチャネル最適化モジュール102、チャネルリマッピングモジュール400、および/またはメモリ割振りモジュール1002(図1、図4、図9、図10、および図11)によって実行することができる。ブロック1210で、第1の部分および/または第2の部分のパフォーマンスは、たとえば、メモリ領域パフォーマンスモジュール1004(図10および図11)により、既定のパフォーマンスしきい値、動作状態、または利用可能なメモリアドレスに従って、監視することができる。判定ブロック1212で、メモリ領域調整モジュール1006(図10および図11)は、メモリ領域の境界が調整されるべきかどうかを判定する。調整が必要でない場合、フローはブロック1210に戻る。メモリ領域の境界が調整されるべきと判定された場合、ブロック1214で、チャネルリマッピングモジュールおよび/またはメモリチャネル最適化モジュール102は、第2の部分用の修正されたインターリーブ帯域幅比を決定する。ブロック1216で、メモリチャネル最適化モジュール102、チャネルリマッピングモジュール400、および/またはメモリ割振りモジュール1002のうちの1つまたは複数を介して、修正された帯域幅比に従ってメモリ領域の境界が調整される。

本明細書に記載された方法ステップのうちの1つまたは複数は、上述されたモジュールなどのコンピュータプログラム命令としてメモリに記憶される場合があることを諒解されたい。これらの命令は、本明細に記載された方法を実施するために、対応するモジュールと組合せまたは協働して、任意の適切なプロセッサによって実行される場合がある。

本発明が記載されたように機能するために、本明細書に記載されたプロセスまたはプロセスフロー内のあるステップが他のステップよりも先行するのは当然である。しかしながら、そのような順序またはシーケンスが本発明の機能を変えない場合、本発明は記載されたステップの順序に限定されない。すなわち、あるステップは、他のステップの前に実施されるか、後に実施されるか、または他のステップと並行して(実質的に同時に)実施される場合があることを認識されたい。場合によっては、特定のステップは、省略されるか、または実行されない場合がある。さらに、「その後」、「次いで」、「次に」などの単語は、ステップの順序を限定するものではない。これらの単語は、単に例示的な方法の説明を通して読者を導くために使用される。

加えて、プログラミングの当業者は、たとえば本明細書内のフローチャートおよび関連する説明に基づいて、コンピュータコードを書くか、または適切なハードウェアおよび/もしくは回路を識別して、開示された発明を容易に実施することができる。

したがって、特定の1組のプログラムコード命令または詳細なハードウェアデバイスの開示が、本発明をどのように製作し使用すべきかについて適切に理解するために必要であるとは見なされない。特許請求されるコンピュータ実装の処理の発明性のある機能は、上記の説明において、かつ様々な処理の流れを示すことができる図面とともに、より詳細に説明される。

1つまたは複数の例示的な態様では、記載された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せに実装される場合がある。ソフトウェアに実装される場合、機能は、1つまたは複数の命令またはコードとして、コンピュータ可読記録媒体上に記憶されるか、またはコンピュータ可読記録媒体上で送信される場合がある。コンピュータ可読記録媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読記録媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形式で所望のプログラムコードを搬送もしくは記憶するために使用され得るし、コンピュータによってアクセスされ得る任意の他の媒体を含む場合がある。

また、任意の接続はコンピュータ可読記録媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線(「DSL」)、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。

本明細書で使用する場合、ディスク(disk)およびディスク(disc)は、コンパクトディスク(CD)、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク(DVD)、フロッピー（登録商標）ディスク、およびブルーレイディスクを含み、ディスク(disk)は、通常、磁気的にデータを再生するが、ディスク(disc)は、レーザーで光学的にデータを再生する。前述の組合せも、コンピュータ可読記録媒体の範囲内に含まれるべきである。

本発明が関係する代替の実施形態は、当業者には明かになるであろう。したがって、選択された態様が詳細に図示および説明されたが、以下の特許請求の範囲によって定義されるように、各態様において様々な置換および改変を実施できることが理解されよう。

100 システム
102 メモリチャネル最適化モジュール
104a DRAMデバイス
104b DRAMデバイス
106 グラフィックス処理装置(GPU)
108 中央処理装置(CPU)
108 タッチスクリーンディスプレイ
110 電気的な接続
112 電気的な接続
114a チャネル
114b チャネル
114c チャネル
114d チャネル
116a 物理/制御接続
116b 物理/制御接続
116c 物理/制御接続
116d 物理/制御接続
118a チャネル
118b チャネル
120a 物理/制御接続
120b 物理/制御接続
200 統合動作モードを実装するための方法
202 ブロック
204 ブロック
206 ブロック
208 ブロック
300 インターリーブ帯域幅比を示す表
302 列
304 行
322 オンチップシステム
328 ディスプレイコントローラ
330 タッチスクリーンコントローラ
334 ビデオエンコーダ
336 ビデオ増幅器
338 ビデオポート
340 ユニバーサルシリアルバス(USB)コントローラ
342 USBポート
346 加入者識別モジュール(SIM)カード
348 デジタルカメラ
350 ステレオオーディオコーダ-デコーダ(コーデック)
352 オーディオ増幅器
354 第1のステレオスピーカ
356 第2のステレオスピーカ
358 マイクロフォン増幅器
360 マイクロフォン
362 周波数変調(FM)ラジオチューナ
364 FMアンテナ
366 ステレオヘッドフォン
368 無線周波(RF)トランシーバ
370 RFスイッチ
372 RFアンテナ
374 キーパッド
376 マイクロフォン付きモノヘッドセット
378 バイブレータデバイス
380 電源
388 ネットワークカード
400 チャネルリマッピングモジュール
402 メモリコントローラ
402A マルチコアCPU
404A メモリ
410 第0のコア
412 第1のコア
414 第Nのコア
500 アドレスマッピングテーブル
502 アドレスブロックのリスト
504 列
506 列
508 列
600 チャネルリマッピング論理手段
606 要求
608 要求
610 要求
612 要求
614 要求
616 要求
702 メモリデバイス
704 メモリデバイス
706 メモリデバイス
708 メモリデバイス
710 ゾーン
712 ゾーン
714 ゾーン
800 ポータブルコンピューティングデバイス(PCD)
900 システム
902 非対称メモリサブシステム
904a メモリ構成要素
904b メモリ構成要素
906 プログラマブルプロセッサ
910 接続
912 アプリケーション
1000a 第1の状態
1000b 第2の状態
1001 高パフォーマンスメモリ領域
1002 メモリ割振りモジュール
1003 低パフォーマンスメモリ領域
1004 メモリ領域パフォーマンスモジュール
1005 メモリ境界
1005a メモリ境界
1005b メモリ境界
1006 メモリ領域調整モジュール

Claims

メモリサブシステムを動的に割り振るための方法であって、
非対称のメモリ容量をもつメモリ構成要素を有するメモリサブシステムの第1の部分を完全にインターリーブするステップであって、前記第１の部分が複数の前記メモリ構成要素に渡る、ステップと、
インターリーブ帯域幅比に従って、前記メモリサブシステムの残りの第2の部分を部分的にインターリーブするステップであって、前記インターリーブ帯域幅比が、前記メモリサブシステムの前記第1の部分と前記第2の部分についてのデータ帯域幅の比を含む、ステップと、
1つまたは複数の高パフォーマンスメモリクライアントに、前記メモリサブシステムの前記第1の部分を割り振るステップと、
1つまたは複数の比較的低いパフォーマンスのメモリクライアントに、前記メモリサブシステムの残りの前記第2の部分を割り振るステップと、
前記メモリサブシステムの前記第1の部分および前記第2の部分のパフォーマンスを監視するステップと、
前記監視されたパフォーマンスに応答して、前記メモリサブシステムの前記第1の部分と前記第2の部分との間の相対的なメモリ割振りを調整するステップであって、前記相対的なメモリ割振りが、メモリ領域の境界を含み、前記メモリサブシステムの前記第1の部分と前記第2の部分との間の相対的なメモリ割振りを調整する前記ステップが、前記監視されたパフォーマンスに基づいて、修正されたインターリーブ帯域幅比を決定するステップを含む、ステップと
を含む、方法。
前記メモリクライアントが、アプリケーション、中央処理装置、グラフィックス処理装置、およびプログラマブルプロセッサのうちの1つまたは複数を備える、請求項1に記載の方法。
前記インターリーブ帯域幅比が、インターリーブされたメモリブロックとインターリーブされていないメモリブロックについての帯域幅の比を含む、請求項1に記載の方法。
前記メモリサブシステムが、ダブルデータレート(DDR)メモリデバイスを備える、請求項1に記載の方法。
前記1つまたは複数の高パフォーマンスメモリクライアントが、異種システムアーキテクチャをサポートする、請求項1に記載の方法。
メモリチャネル最適化モジュールが前記メモリ割振りを実行し、前記メモリクライアントが前記メモリチャネル最適化モジュールに結合される、請求項1に記載の方法。
メモリサブシステムを動的に割り振るためのシステムであって、
非対称のメモリ容量をもつメモリ構成要素を有するメモリサブシステムの第1の部分を完全にインターリーブするための手段であって、前記第１の部分が複数の前記メモリ構成要素に渡る、手段と、
インターリーブ帯域幅比に従って、前記メモリサブシステムの残りの第2の部分を部分的にインターリーブするための手段であって、前記インターリーブ帯域幅比が、前記メモリサブシステムの前記第1の部分と前記第2の部分についてのデータ帯域幅の比を含む、手段と、
1つまたは複数の高パフォーマンスメモリクライアントに、前記メモリサブシステムの前記第1の部分を割り振るための手段と、
1つまたは複数の比較的低いパフォーマンスのメモリクライアントに、前記メモリサブシステムの残りの前記第2の部分を割り振るための手段と、
前記メモリサブシステムの前記第1の部分および前記第2の部分のパフォーマンスを監視するための手段と、
前記監視されたパフォーマンスに応答して、前記メモリサブシステムの前記第1の部分と前記第2の部分との間の相対的なメモリ割振りを調整するための手段であって、前記相対的なメモリ割振りが、メモリ領域の境界を含み、前記メモリサブシステムの前記第1の部分と前記第2の部分との間の相対的なメモリ割振りを調整するための前記手段が、前記監視されたパフォーマンスに基づいて、修正されたインターリーブ帯域幅比を決定するための手段を含む、手段と
を備える、システム。
前記メモリクライアントが、アプリケーション、中央処理装置、グラフィックス処理装置、およびプログラマブルプロセッサのうちの1つまたは複数を備える、請求項7に記載のシステム。
前記インターリーブ帯域幅比が、インターリーブされたメモリブロックとインターリーブされていないメモリブロックについての帯域幅の比を含む、請求項7に記載のシステム。
前記メモリサブシステムが、ダブルデータレート(DDR)メモリデバイスを備える、請求項7に記載のシステム。
前記1つまたは複数の高パフォーマンスメモリクライアントが、異種システムアーキテクチャをサポートする、請求項7に記載のシステム。
ポータブルコンピューティングデバイス内でメモリを動的に割り振るためのメモリシステムであって、
非対称のメモリ容量をもつメモリ構成要素を有するメモリサブシステムと、
それぞれの電気的な接続を介して複数のチャネルを提供するための、前記メモリサブシステムに電気的に結合されたメモリチャネル最適化モジュールであって、
非対称のメモリ容量をもつメモリ構成要素を有するメモリサブシステムの第1の部分を完全にインターリーブすることであって、前記第１の部分が複数の前記メモリ構成要素に渡る、ことと、
インターリーブ帯域幅比に従って、前記メモリサブシステムの残りの第2の部分を部分的にインターリーブすることであって、前記インターリーブ帯域幅比が、前記メモリサブシステムの前記第1の部分と前記第2の部分についてのデータ帯域幅の比を含む、インターリーブすることと、
1つまたは複数の高パフォーマンスメモリクライアントに、前記メモリサブシステムの前記第1の部分を割り振ることと、
1つまたは複数の比較的低いパフォーマンスのメモリクライアントに、前記メモリサブシステムの残りの前記第2の部分を割り振ることと、
前記メモリサブシステムの前記第1の部分および前記第2の部分のパフォーマンスを監視することと、
前記監視されたパフォーマンスに応答して、前記メモリサブシステムの前記第1の部分と前記第2の部分との間の相対的なメモリ割振りを調整することであって、前記相対的なメモリ割振りが、メモリ領域の境界を含む、ことと、
を行うように構成された論理手段を備える、メモリチャネル最適化モジュールと
を備え、
前記メモリサブシステムの前記第1の部分と前記第2の部分との間の相対的なメモリ割振りを調整することは、前記監視されたパフォーマンスに基づいて、修正されたインターリーブ帯域幅比を決定することを含む、
メモリシステム。
前記メモリクライアントが、アプリケーション、中央処理装置、グラフィックス処理装置、およびプログラマブルプロセッサのうちの1つまたは複数を備える、請求項12に記載のメモリシステム。
前記インターリーブ帯域幅比が、インターリーブされたメモリブロックとインターリーブされていないメモリブロックについての帯域幅の比を含む、請求項12に記載のメモリシステム。
前記メモリサブシステムが、ダブルデータレート(DDR)メモリデバイスを備える、請求項12に記載のメモリシステム。
前記1つまたは複数の高パフォーマンスメモリクライアントが、異種システムアーキテクチャをサポートする、請求項12に記載のメモリシステム。
コンピュータ可読プログラムコードを備えるコンピュータプログラムであって、前記コンピュータ可読プログラムコードが、ポータブルコンピュータデバイス内でメモリを動的に割り振るための方法を実施するために実行されるように適合され、前記方法が、
非対称のメモリ容量をもつメモリ構成要素を有するメモリサブシステムの第1の部分を完全にインターリーブするステップであって、前記第１の部分が複数の前記メモリ構成要素に渡る、ステップと、
インターリーブ帯域幅比に従って、前記メモリサブシステムの残りの第2の部分を部分的にインターリーブするステップであって、前記インターリーブ帯域幅比が、前記メモリサブシステムの前記第1の部分と前記第2の部分についてのデータ帯域幅の比を含む、ステップと、
1つまたは複数の高パフォーマンスメモリクライアントに、前記メモリサブシステムの前記第1の部分を割り振るステップと、
1つまたは複数の比較的低いパフォーマンスのメモリクライアントに、前記メモリサブシステムの残りの前記第2の部分を割り振るステップと、
前記メモリサブシステムの前記第1の部分および前記第2の部分のパフォーマンスを監視するステップと、
前記監視されたパフォーマンスに応答して、前記メモリサブシステムの前記第1の部分と前記第2の部分との間の相対的なメモリ割振りを調整するステップであって、前記相対的なメモリ割振りが、メモリ領域の境界を含み、前記メモリサブシステムの前記第1の部分と前記第2の部分との間の相対的なメモリ割振りを調整する前記ステップが、前記監視されたパフォーマンスに基づいて、修正されたインターリーブ帯域幅比を決定するステップを含む、ステップと
を含む、コンピュータプログラム。
前記メモリクライアントが、アプリケーション、中央処理装置、グラフィックス処理装置、およびプログラマブルプロセッサのうちの1つまたは複数を備える、請求項17に記載のコンピュータプログラム。
前記インターリーブ帯域幅比が、インターリーブされたメモリブロックとインターリーブされていないメモリブロックについての帯域幅の比を含む、請求項17に記載のコンピュータプログラム。
前記メモリサブシステムが、ダブルデータレート(DDR)メモリデバイスを備える、請求項17に記載のコンピュータプログラム。
前記1つまたは複数の高パフォーマンスメモリクライアントが、異種システムアーキテクチャをサポートする、請求項17に記載のコンピュータプログラム。