JP5899740B2 - Manufacturing method of semiconductor device - Google Patents

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Description

この発明は、下地電極上に形成された外部接続用の金属電極を有する半導体装置の製造方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor device having a metal electrode for external connection formed on a base electrode.

半導体基板に構成される素子として、半導体基板の厚さ方向に電流が流れる縦型素子、換言すれば、電流の流れる一対の電極が半導体基板の主面と該主面の裏面に分けて配置された両面電極素子、を備える半導体装置が知られている。このような半導体装置では、半導体基板を裏面から研削し、所定の厚さまで薄くすることで、縦型素子の低オン抵抗化を図るのが一般的である。   As an element configured on the semiconductor substrate, a vertical element in which a current flows in the thickness direction of the semiconductor substrate, in other words, a pair of electrodes through which a current flows is arranged separately on the main surface of the semiconductor substrate and the back surface of the main surface. A semiconductor device including a double-sided electrode element is known. In such a semiconductor device, it is common to reduce the on-resistance of the vertical element by grinding the semiconductor substrate from the back surface and reducing the thickness to a predetermined thickness.

一方、特許文献１に記載のように、パターニングにホトリソグラフィー工程を用いずに、外部接続用の金属電極を形成する技術が示されている。特許文献１では、半導体基板の主面上に下地電極を形成し、下地電極の上に保護膜を形成し、保護膜に開口部を形成するとともに、開口部から臨む下地電極の表面上に、金属電極を形成してなる半導体装置において、切削又は研削加工により、保護膜上の金属膜の部分を、保護膜の一部とともに除去することで、金属電極を形成している。   On the other hand, as described in Patent Document 1, a technique of forming a metal electrode for external connection without using a photolithography process for patterning is shown. In Patent Document 1, a base electrode is formed on the main surface of a semiconductor substrate, a protective film is formed on the base electrode, an opening is formed in the protective film, and on the surface of the base electrode facing the opening, In a semiconductor device in which a metal electrode is formed, the metal electrode is formed by removing a part of the metal film on the protective film together with a part of the protective film by cutting or grinding.

ところが、半導体基板の裏面研削後に、切削又は研削加工を用いて金属電極を形成すると、以下の問題が生じる。この問題を、図７及び図８を用いて説明する。なお、図７及び図８では、後述の［発明を実施するための形態］中で示す構成要素と同一乃至関連する要素について、同一の符号を付与している。   However, when the metal electrode is formed by cutting or grinding after the back surface grinding of the semiconductor substrate, the following problems occur. This problem will be described with reference to FIGS. 7 and 8, the same reference numerals are given to elements that are the same as or related to the constituent elements shown in [Description of Embodiments] described later.

先ず図７（ａ）に示すように、半導体基板１２の主面１２ａ上に、例えばアルミニウム系材料を用いて下地電極１４を形成する。次いで、下地電極１４を覆うように主面１２ａ全面に、例えばポリイミドからなる保護膜１６を形成するとともに、保護膜１６における金属電極の形成位置に開口部１６ａを形成する。これにより、下地電極１４が開口部１６ａの底をなす。   First, as shown in FIG. 7A, the base electrode 14 is formed on the main surface 12a of the semiconductor substrate 12 using, for example, an aluminum-based material. Next, a protective film 16 made of, for example, polyimide is formed on the entire main surface 12 a so as to cover the base electrode 14, and an opening 16 a is formed at the formation position of the metal electrode in the protective film 16. Thereby, the base electrode 14 forms the bottom of the opening 16a.

このように下地電極１４及び保護膜１６を形成した後、半導体基板１２を裏面１２ｂから研削する裏面研削を行う。裏面研削は、半導体基板１２の主面１２ａ側に、保護テープ３２を貼り付けた状態で行う。保護テープ３２は、平板状のベース樹脂層３２ａと該ベース樹脂層３２ａの一面に設けられた糊層３２ｂを有する。この裏面研削では、砥石３８により半導体基板１２を削るときの圧力で、半導体基板１２の主面１２ａ側の凹凸のうち、凹部が保護テープ３２の糊層３２ｂに食い込み、主面凹凸が半導体基板１２の裏面１２ｂに転写される。具体的には、半導体基板１２の主面１２ａ側が平坦となるように、保護膜１６の上面１６ｂに対して凹んだ位置にある、例えば開口部１６ａ内に位置する下地電極１４の部分が、図７（ｃ）に示すように、糊層３２ｂに食い込む。したがって、裏面研削後において、半導体基板１２の厚さは場所によって異なり、図７（ｄ）に示すように、保護テープ３２を剥がした状態で、主面１２ａ側において、半導体基板１２の主面１２ａからの高さが高い部分ほど、半導体基板１２の厚さが薄く、高さの低い部分ほど、厚さが厚くなる。なお、図７（ｃ）に示す符号Ｐ２は、研削の基準面である。   After the base electrode 14 and the protective film 16 are thus formed, back surface grinding is performed by grinding the semiconductor substrate 12 from the back surface 12b. The back surface grinding is performed in a state where the protective tape 32 is attached to the main surface 12 a side of the semiconductor substrate 12. The protective tape 32 has a flat base resin layer 32a and an adhesive layer 32b provided on one surface of the base resin layer 32a. In this backside grinding, of the unevenness on the main surface 12 a side of the semiconductor substrate 12, the recesses bite into the glue layer 32 b of the protective tape 32 and the main surface unevenness is the semiconductor substrate 12 by the pressure when the semiconductor substrate 12 is shaved with the grindstone 38. Is transferred to the back surface 12b. Specifically, a portion of the base electrode 14 located in the opening 16a, for example, is in a position recessed with respect to the upper surface 16b of the protective film 16 so that the main surface 12a side of the semiconductor substrate 12 is flat. As shown in FIG. 7 (c), it bites into the glue layer 32b. Therefore, after the back surface grinding, the thickness of the semiconductor substrate 12 varies depending on the location. As shown in FIG. 7D, the main surface 12a of the semiconductor substrate 12 on the main surface 12a side in the state where the protective tape 32 is peeled off. The thickness of the semiconductor substrate 12 is thinner as the height from the height is lower, and the thickness is thicker as the height is lower. In addition, the code | symbol P2 shown in FIG.7 (c) is a reference plane of grinding.

そして、裏面研削後に、金属電極１８を形成する。先ず図８（ａ）に示すように、開口部１６ａから臨む下地電極１４及び保護膜１６を覆うように、半導体基板１２の主面１２ａ上に金属膜４０を形成する。次いで、開口部１６ａ内に金属電極１８が形成されるように、金属膜４０を切削又は研削加工によりパターニングする。このパターニングでは、保護膜１６上の金属膜４０の部分を、保護膜１６の一部（上部）とともに除去する。このとき、図８（ｂ）に示すように、裏面１２ｂを搭載面として半導体基板１２を吸着ステージ３０に吸着固定すると、裏面１２ｂが吸着ステージ３０に沿って平坦となる反面、裏面１２ｂの凹凸が主面１２ａ側に転写される。このため、金属膜４０をパターニングするための基準面Ｐ１を、保護膜１６上の金属膜４０の部分を除去しつつ開口部１６ａ内に金属膜４０を残すように設定するのが困難である。換言すれば、切削又は研削の切り込み量の余裕がなくなる。なお、図８（ｃ）では、バイト２８を用い、基準面Ｐ１にて切削加工する例を示している。開口部１６ａ内において、その殆どで下地電極１４が露出し、下地電極１４の周囲に、金属膜４０をパターニングしてなる金属電極１８が僅かに存在している。   And the metal electrode 18 is formed after back surface grinding. First, as shown in FIG. 8A, a metal film 40 is formed on the main surface 12a of the semiconductor substrate 12 so as to cover the base electrode 14 and the protective film 16 facing the opening 16a. Next, the metal film 40 is patterned by cutting or grinding so that the metal electrode 18 is formed in the opening 16a. In this patterning, the metal film 40 on the protective film 16 is removed together with a part (upper part) of the protective film 16. At this time, as shown in FIG. 8B, when the semiconductor substrate 12 is sucked and fixed to the suction stage 30 with the back surface 12 b as a mounting surface, the back surface 12 b becomes flat along the suction stage 30, but the back surface 12 b has unevenness. Transferred to the main surface 12a side. For this reason, it is difficult to set the reference plane P1 for patterning the metal film 40 so that the metal film 40 is left in the opening 16a while removing the portion of the metal film 40 on the protective film 16. In other words, there is no allowance for the amount of cutting or grinding. FIG. 8C shows an example in which cutting is performed on the reference plane P1 using the cutting tool 28. In most of the openings 16 a, the base electrode 14 is exposed, and the metal electrode 18 formed by patterning the metal film 40 slightly exists around the base electrode 14.

これに対し、特許文献２では、裏面研削工程で、半導体基板主面の凹凸が裏面に転写されるのを抑制するため、半導体基板の主面上に、フォトレジスト、ポリイミド、若しくはシリコンゴムからなる層間膜を形成し、該層間膜上に保護テープを形成するようにしている。   On the other hand, in Patent Document 2, in order to suppress the unevenness of the main surface of the semiconductor substrate from being transferred to the back surface in the back surface grinding step, the main surface of the semiconductor substrate is made of photoresist, polyimide, or silicon rubber. An interlayer film is formed, and a protective tape is formed on the interlayer film.

特開２００６−１８６３０４号公報JP 2006-186304 A 特開平５−１０９６７９号公報JP-A-5-109679

しかしながら、特許文献２に記載の方法を用いると、半導体基板の主面凹凸の転写を防ぐために、例えばフォトレジストを形成し、裏面研削工程後にフォトレジストを除去しなければならない。このように、半導体装置として不要な部材を半導体基板上に形成するとともに、後に除去しなければならず、コストが増大してしまう。   However, when the method described in Patent Document 2 is used, in order to prevent the transfer of the main surface unevenness of the semiconductor substrate, for example, a photoresist is formed, and the photoresist must be removed after the back surface grinding step. Thus, unnecessary members as a semiconductor device must be formed on the semiconductor substrate and removed later, which increases the cost.

本発明は上記問題点に鑑み、切削又は研削加工を用いつつ、低コストで金属電極を形成することができる半導体装置の製造方法を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a semiconductor device manufacturing method capable of forming a metal electrode at low cost while using cutting or grinding.

上記目的を達成するために、請求項１に記載の半導体装置の製造方法は、
半導体基板の主面に、該半導体基板に構成された素子と電気的に接続される下地電極を形成する下地電極形成工程と、
下地電極を覆う保護膜を形成するとともに、該保護膜に下地電極を露出させる開口部を形成する保護膜形成工程と、
保護膜及び開口部から臨む下地電極の表面を覆うように第１金属膜を形成する第１金属膜形成工程と、
第１金属膜が形成された半導体基板を、主面と反対の裏面を搭載面として、吸着ステージに吸着固定した状態で、吸着ステージと平行に設定された基準面上に位置する保護膜の部分及び第１金属膜の部分を、切削又は研削により除去して、第１金属膜をパターニングするパターニング工程と、
パターニング工程後、裏面から半導体基板を研削し、半導体基板の厚さを所定厚さまで薄くする裏面研削工程と、を備え、
下地電極に接触して配置される外部接続用の金属電極を形成する工程として、第１金属膜形成工程及びパターニング工程を含むとともに、さらに、第１金属膜を構成する金属よりもはんだに対する濡れ性が良好な貴金属からなる第２金属膜を、開口部から臨む下地電極の表面を覆う第１金属膜の部分に形成する第２金属膜形成工程を含み、
裏面研削工程では、厚さを薄くした半導体基板の裏面に、貴金属による半導体基板の汚染を抑制するための裏面バリア層を含んで裏面電極を形成し、
第２金属膜形成工程は、裏面研削工程後に、開口部から臨む下地電極の表面を覆う第１金属膜の部分に対応して開口部を有するマスクを用いたスパッタにより行うことを特徴とする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to claim 1 comprises:
A base electrode forming step of forming a base electrode electrically connected to an element configured on the semiconductor substrate on a main surface of the semiconductor substrate;
A protective film forming step of forming a protective film covering the base electrode and forming an opening exposing the base electrode in the protective film;
A first metal film forming step of forming a first metal film so as to cover the surface of the base electrode facing the protective film and the opening;
The portion of the protective film positioned on the reference surface set in parallel with the suction stage in a state where the semiconductor substrate on which the first metal film is formed is sucked and fixed to the suction stage with the back surface opposite to the main surface as the mounting surface And a patterning step of patterning the first metal film by removing a portion of the first metal film by cutting or grinding;
After the patterning step, the semiconductor substrate is ground from the back surface, and the back surface grinding step of reducing the thickness of the semiconductor substrate to a predetermined thickness,
The step of forming a metal electrode for external connection arranged in contact with the base electrode includes a first metal film forming step and a patterning step, and further, wettability to solder than the metal constituting the first metal film. A second metal film forming step of forming a second metal film made of a good noble metal on a portion of the first metal film covering the surface of the base electrode facing the opening,
In the back surface grinding process, a back surface electrode is formed on the back surface of the semiconductor substrate with a reduced thickness, including a back surface barrier layer for suppressing contamination of the semiconductor substrate with noble metal,
The second metal film forming step is performed by sputtering using a mask having an opening corresponding to the portion of the first metal film covering the surface of the base electrode facing the opening after the back surface grinding step .

本発明では、第１金属膜を形成した後、裏面研削により半導体基板を薄くする前に、切削又は研削加工により、第１金属膜のパターニングを実施する。このように、半導体基板が厚い状態で、切削又は研削加工による第１金属膜のパターニングを実施するため、従来に較べて切削又は研削の切り込み量に余裕がある。換言すれば、切削又は研削の基準面と開口部に位置する下地電極の表面との間に所定の隙間がある。したがって、切削又は研削を用いて、第１金属膜、ひいては金属電極を精度よく形成することができる。   In the present invention, after the first metal film is formed, the first metal film is patterned by cutting or grinding before thinning the semiconductor substrate by back surface grinding. As described above, since the first metal film is patterned by cutting or grinding in a state where the semiconductor substrate is thick, there is a margin in the amount of cutting or grinding in comparison with the conventional case. In other words, there is a predetermined gap between the reference surface for cutting or grinding and the surface of the base electrode located at the opening. Therefore, the first metal film, and thus the metal electrode can be formed with high accuracy using cutting or grinding.

また、従来のように、フォトレジストなどの層間膜を必要としないため、製造コストを低減することができる。   Further, since an interlayer film such as a photoresist is not required as in the prior art, the manufacturing cost can be reduced.

また、金属電極が第２金属膜を含む。金属電極が第１金属膜のみからなる構成に較べて、金属電極とはんだとの濡れ性を向上し、はんだ接続信頼性を向上することができる。 The metal electrode includes a second metal film. Metal electrode compared to the configuration comprising only the first metal film, to improve the wettability between the metal electrode and the solder can be improved solder connection reliability.

その反面、第２金属膜を構成するＡｕなどの貴金属は、第１金属膜を構成する金属（合金含む）よりも半導体基板への拡散が早い。したがって、第１金属膜上に第２金属膜を積層して金属電極を形成する構成において、第２金属膜の形成後に裏面研削を実施すると、第２金属膜により半導体基板が汚染され、素子の特性に影響を及ぼすこととなる。これに対し、本発明では、裏面研削工程において、半導体基板の厚さを薄くした後に、裏面バリア層を含む裏面電極を形成し、裏面研削工程後に、第２金属膜をマスクスパッタにより形成する。このように、第１金属膜の形成及びパターニングは、半導体基板が厚い状態で行い、汚染の虞のある第２金属膜の形成は、半導体基板を薄くして裏面バリア層（裏面電極）を形成した後に行うと、切り込み量に余裕をもたせつつ、Ａｕなどの貴金属が素子に悪影響を及ぼすのを抑制することができる。   On the other hand, the noble metal such as Au constituting the second metal film diffuses faster into the semiconductor substrate than the metal (including the alloy) constituting the first metal film. Therefore, in the configuration in which the second metal film is laminated on the first metal film to form the metal electrode, if the back surface grinding is performed after the formation of the second metal film, the semiconductor substrate is contaminated by the second metal film, and the element It will affect the characteristics. On the other hand, in the present invention, in the back grinding process, after the thickness of the semiconductor substrate is reduced, the back electrode including the back barrier layer is formed, and after the back grinding process, the second metal film is formed by mask sputtering. As described above, the first metal film is formed and patterned in a state where the semiconductor substrate is thick, and the second metal film which may be contaminated is formed by thinning the semiconductor substrate to form a back barrier layer (back electrode). If it is performed after this, it is possible to suppress a noble metal such as Au from adversely affecting the element while providing a margin for the cutting depth.

請求項２に記載のように、
第１金属膜が、その表面に、不動態を形成できる金属又は該金属を含む合金からなる金属層を有する場合には、
パターニング工程後であって裏面研削工程の前に、第１金属膜の表面に、不動態膜として不動態を形成できる金属の酸化膜を形成する不動態膜形成工程を備え、
第２金属膜形成工程では、不動態膜を除去し、その後に第２金属膜を第１金属膜上に成膜することが好ましい。 As claimed in claim 2 ,
When the first metal film has a metal layer made of a metal capable of forming a passive state or an alloy containing the metal on the surface thereof,
After the patterning step and before the back surface grinding step, a passivation film forming step of forming a metal oxide film capable of forming a passivation as a passivation film on the surface of the first metal film,
In the second metal film forming step, it is preferable to remove the passive film and then form the second metal film on the first metal film.

第１金属膜の表面に、該金属膜を構成する金属の水酸化物膜が形成されると、大気下（酸素の存在下）において水酸化物膜が成長し、これにより第１金属膜の厚さが薄くなる。このため、放熱性の低下など、金属電極が所望の特性を果たせなくなる。このような水酸化物膜は、高温多湿環境で形成される。そこで、本発明では、パターニング工程後から第２金属膜を形成するまでの間、すなわち裏面研削工程において、第１金属膜の表面に水酸化物膜が形成されるのを防ぐべく、裏面研削工程の前に、不動態膜である酸化膜を形成する。酸化膜は、水酸化物膜のように成長することはない。したがって、金属電極に要求される特性を確保することができる。また、第２金属膜形成工程では、先ず不動態膜を除去し、その後、第２金属膜を第１金属膜上に成膜するため、第１金属膜上に第２金属膜を積層してなる金属電極を形成することができる。   When a metal hydroxide film constituting the metal film is formed on the surface of the first metal film, the hydroxide film grows in the atmosphere (in the presence of oxygen). The thickness becomes thinner. For this reason, a metal electrode cannot fulfill desired characteristics, such as a fall of heat dissipation. Such a hydroxide film is formed in a high temperature and high humidity environment. Therefore, in the present invention, the back grinding process is performed in order to prevent a hydroxide film from being formed on the surface of the first metal film after the patterning process until the second metal film is formed, that is, in the back grinding process. Before the step, an oxide film which is a passive film is formed. An oxide film does not grow like a hydroxide film. Therefore, the characteristics required for the metal electrode can be ensured. In the second metal film forming step, the passive film is first removed, and then the second metal film is laminated on the first metal film in order to form the second metal film on the first metal film. A metal electrode can be formed.

請求項３に記載のように、
第１金属膜は、その表面に、金属層としてＮｉ又はＮｉ合金層を有し、Ｎｉ又はＮｉ合金層の単層構造、又は、Ｎｉ又はＮｉ合金層と下地電極との間に表面バリア層を有する２層構造をなす構成を採用することができる。 As claimed in claim 3 ,
The first metal film has a Ni or Ni alloy layer as a metal layer on the surface thereof, and a single layer structure of the Ni or Ni alloy layer, or a surface barrier layer between the Ni or Ni alloy layer and the base electrode. A configuration having a two-layer structure can be employed.

なお、本発明の第１金属膜によれば、不動態膜であるＮｉＯを形成することができる。   In addition, according to the 1st metal film of this invention, NiO which is a passive film can be formed.

請求項４に記載のように、
裏面研削工程後、半導体基板をチップ単位にダイシングするダイシング工程を備えても良い。 As claimed in claim 4 ,
A dicing step of dicing the semiconductor substrate in units of chips may be provided after the back surface grinding step.

このように、上記した半導体基板は、ウエハ状態の半導体基板でも良い。なお、半導体基板としては、ウエハ状態に限定される、ダイシング後のチップ状態の半導体基板を用いることもできる。   Thus, the semiconductor substrate described above may be a semiconductor substrate in a wafer state. In addition, as a semiconductor substrate, the semiconductor substrate of the chip | tip state after dicing limited to a wafer state can also be used.

本発明の第１実施形態に係る製造方法により形成された半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device formed with the manufacturing method which concerns on 1st Embodiment of this invention. 半導体装置を形成する工程のうち、（ａ）は下地電極及び保護膜形成工程、（ｂ）は第１金属膜形成工程、（ｃ）はパターニング工程を示す断面図である。Among the steps of forming a semiconductor device, (a) is a base electrode and protective film forming step, (b) is a first metal film forming step, and (c) is a cross-sectional view showing a patterning step. 半導体装置を形成する工程のうち、（ａ）は不動態膜形成工程、（ｂ）は裏面研削工程、（ｃ）は裏面電極形成工程、（ｄ）第２金属膜としての貴金属膜の形成工程を示す断面図である。Among the steps of forming a semiconductor device, (a) is a passive film forming step, (b) is a back grinding step, (c) is a back electrode forming step, and (d) a noble metal film is formed as a second metal film. FIG. パターニング工程を示す断面図であり、（ａ）本実施形態のように半導体基板が厚い状態、（ｂ）は比較例としての半導体基板が薄い状態を示す。It is sectional drawing which shows a patterning process, (a) As for this embodiment, a semiconductor substrate is a thick state, (b) shows the state where the semiconductor substrate as a comparative example is thin. 第２実施形態に係る製造方法により形成された半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device formed with the manufacturing method which concerns on 2nd Embodiment. 第３実施形態に係る製造方法により形成された半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device formed with the manufacturing method which concerns on 3rd Embodiment. 半導体装置を形成する従来の工程のうち、（ａ）は下地電極及び保護膜形成工程、（ｂ）〜（ｄ）は裏面研削工程を示す断面図である。（ｂ）は保護テープを張り付けた状態（研削前）、（ｃ）は砥石による裏面研削中の状態、（ｄ）は裏面研削が終了し、保護テープを剥がした状態を示している。(A) is a base electrode and protective film formation process, (b)-(d) is sectional drawing which shows a back surface grinding process among the conventional processes which form a semiconductor device. (B) is a state where a protective tape is applied (before grinding), (c) is a state during back surface grinding with a grindstone, and (d) is a state where back surface grinding is completed and the protective tape is peeled off. 半導体装置を形成する従来の工程のうち、（ａ）は金属膜形成工程、（ｂ），（ｃ）はパターニング工程を示す断面図である。（ｂ）は吸着ステージに半導体基板を吸着させた状態、（ｃ）はバイトにより切削した状態を示している。Among conventional processes for forming a semiconductor device, (a) is a metal film forming process, and (b) and (c) are cross-sectional views showing a patterning process. (B) shows a state in which the semiconductor substrate is adsorbed on the adsorption stage, and (c) shows a state in which the semiconductor substrate is cut with a cutting tool.

以下、本発明の実施の形態を、図面を参照して説明する。なお、以下に示す各図において、共通乃至関連する要素には同一の符号を付与するものとする。また、半導体基板の厚さ方向を単に厚さ方向と示し、該厚さ方向に垂直な方向を単に垂直方向と示す。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings shown below, common or related elements are given the same reference numerals. Further, the thickness direction of the semiconductor substrate is simply referred to as a thickness direction, and a direction perpendicular to the thickness direction is simply referred to as a vertical direction.

（第1実施形態）
図１に示すように、半導体装置１０は、シリコン等からなり、素子が構成された半導体基板１２と、素子の電極であり、半導体基板１２の主面１２ａに形成された下地電極１４と、絶縁材料からなり、主面１２ａと下地電極１４の一部とを覆う保護膜１６と、保護膜１６に形成された開口部１６ａを介して下地電極１４と接続された金属電極１８と、半導体基板１２の主面１２ａと反対の裏面１２ｂに形成された裏面電極２０を備える。 (First embodiment)
As shown in FIG. 1, a semiconductor device 10 is made of silicon or the like, and includes a semiconductor substrate 12 on which elements are formed, and an electrode of the element. A protective film 16 made of a material and covering the main surface 12a and a part of the base electrode 14, a metal electrode 18 connected to the base electrode 14 through an opening 16a formed in the protective film 16, and the semiconductor substrate 12 The back surface electrode 20 formed on the back surface 12b opposite to the main surface 12a is provided.

半導体基板１２に構成される素子（半導体素子）としては、特に限定されるものではない。本実施形態では、単結晶シリコンからなる厚さ５０μｍ〜２００μｍ程度の半導体基板１２に対し、厚み方向に電流が流れる縦型トランジスタ素子としてのＩＧＢＴが構成されている。なお、縦型トランジスタ素子としては、ＩＧＢＴ以外にも、縦型のＭＯＳＦＥＴがある。これらゲートを有する縦型トランジスタ素子は、例えば負荷を駆動するためのインバータを構成するパワーデバイスとして用いられる。また、このような半導体基板１２を備える半導体装置１０は、所謂パワーカードなどに用いられる。   The element (semiconductor element) configured on the semiconductor substrate 12 is not particularly limited. In the present embodiment, an IGBT as a vertical transistor element in which a current flows in the thickness direction is formed on a semiconductor substrate 12 made of single crystal silicon and having a thickness of about 50 μm to 200 μm. As the vertical transistor element, there is a vertical MOSFET other than the IGBT. The vertical transistor element having these gates is used as a power device constituting an inverter for driving a load, for example. The semiconductor device 10 including such a semiconductor substrate 12 is used for a so-called power card or the like.

下地電極１４は、半導体基板１２に構成された素子と電気的に接続される電極のうち、素子と直接的に接続される部分である。本実施形態では、シリコンからなる半導体基板１２に対し、純Ａｌや、Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−ＣｕなどのＡｌ合金といったＡｌ系材料を用い、５μｍ程度の厚さを有して形成されている。また、半導体基板１２に構成されたＩＧＢＴのエミッタやゲートと接続されている。なお、図１に示す下地電極１４は全てエミッタと接続されたものである。以下においても、エミッタと接続されたもののみを例示する。   The base electrode 14 is a portion directly connected to the element among the electrodes electrically connected to the element configured on the semiconductor substrate 12. In the present embodiment, the semiconductor substrate 12 made of silicon is formed to have a thickness of about 5 μm using an Al-based material such as pure Al or an Al alloy such as Al—Si or Al—Si—Cu. Yes. Further, it is connected to the emitter and gate of the IGBT configured on the semiconductor substrate 12. Note that the base electrode 14 shown in FIG. 1 is all connected to the emitter. In the following, only those connected to the emitter will be exemplified.

保護膜１６は、半導体基板１２に形成された素子や配線を保護するためのものであり、ポリイミド等の有機樹脂膜、及び、ＳｉＮやＳｉＯ２などの無機膜のいずれかを用いて形成されている。なお、単層構造、多層構造のいずれを採用することもできる。この保護膜１６には、下地電極１４を露出させる開口部１６ａが形成されている。保護膜１６は、下地電極１４の周縁部を全周にわたって被覆しており、保護膜１６の上面１６ｂに対して、開口部１６ａから臨む下地電極１４の上面１４ａが引っ込むように段差が形成されている。本実施形態では、保護膜１６として、厚さ１０μｍ〜２０μｍ程度のポリイミド系樹脂を採用している。 Protective film 16 is intended to protect the elements and wirings formed on the semiconductor substrate 12, an organic resin film such as polyimide, and is formed using any of the inorganic film such as SiN or SiO 2 Yes. Note that either a single layer structure or a multilayer structure can be adopted. The protective film 16 has an opening 16a that exposes the base electrode 14. The protective film 16 covers the entire periphery of the base electrode 14, and a step is formed with respect to the upper surface 16 b of the protective film 16 so that the upper surface 14 a of the base electrode 14 facing the opening 16 a is retracted. Yes. In the present embodiment, a polyimide resin having a thickness of about 10 μm to 20 μm is employed as the protective film 16.

金属電極１８は、素子と電気的に接続される電極のうち、はんだやボンディングワイヤなどの部材により、他の部材と接続される部分である。本実施形態では、金属電極１８が、垂直方向において開口部１６ａ内のみに形成されており、開口部１６ａ内に位置する下地電極１４の上面１４ａと、開口部１６ａを構成する保護膜１６の側壁とを覆って形成されている。また、金属電極１８が、下地電極１４側から、第１金属膜２２、第２金属膜としての貴金属膜２４、の順に積層して形成されている。   The metal electrode 18 is a portion that is connected to another member by a member such as solder or a bonding wire among electrodes electrically connected to the element. In this embodiment, the metal electrode 18 is formed only in the opening 16a in the vertical direction, and the upper surface 14a of the base electrode 14 located in the opening 16a and the side wall of the protective film 16 constituting the opening 16a. And is formed to cover. Further, the metal electrode 18 is formed by laminating the first metal film 22 and the noble metal film 24 as the second metal film in this order from the base electrode 14 side.

第１金属膜２２としては、下地電極１４及び貴金属膜２４（第２金属膜）のそれぞれと良好な接合を形成できる構成を採用することができる。本実施形態では、下地電極１４側から、Ｔｉ層、Ｎｉ層の順に積層して第１金属膜２２を採用している．この第１金属膜２２は、０．５μｍ〜５μｍ程度の厚さを有している。   As the first metal film 22, it is possible to adopt a configuration capable of forming a good bond with each of the base electrode 14 and the noble metal film 24 (second metal film). In this embodiment, the first metal film 22 is employed by laminating the Ti layer and the Ni layer in this order from the base electrode 14 side. The first metal film 22 has a thickness of about 0.5 μm to 5 μm.

Ｔｉ層は、下地電極１４を構成するＡｌと、第１金属膜２２を構成するＮｉ膜との両方と、良好な接合を形成する。このＴｉ層は、はんだ接合する際に、はんだ中の例えばＳｎが下地電極１４を構成するアルミニウムへ拡散するのをブロックする表面バリア層としての機能も果たす。なお、表面バリア層として、Ｔｉ層に代えて、Ｃｒ、Ｖなど周知のバリアメタルからなる層を採用することができる。ただし、Ｔｉ層を用いると、Ｔｉが下地電極１４表面の酸化膜（Ａｌの酸化膜）を還元し、自らを酸化することによって良好な界面が形成されるため、上記酸化膜の除去工程を不要とすることができる。   The Ti layer forms a good bond with both the Al constituting the base electrode 14 and the Ni film constituting the first metal film 22. This Ti layer also functions as a surface barrier layer that blocks, for example, Sn in the solder from diffusing into aluminum constituting the base electrode 14 when soldering. As the surface barrier layer, a layer made of a known barrier metal such as Cr or V can be employed instead of the Ti layer. However, when a Ti layer is used, Ti reduces the oxide film (Al oxide film) on the surface of the base electrode 14 and forms a good interface by oxidizing itself, so that the oxide film removal step is unnecessary. It can be.

一方、Ｎｉ層は、純Ｎｉ、又は、Ｎｉ合金（例えばＮｉＶ）からなる。このＮｉは、周知のごとく、その表面に不動態である酸化膜（ＮｉＯ）を形成することが金属である。このＮｉ層も、Ｔｉ層同様、はんだ接合する際に、はんだ中の例えばＳｎが下地電極１４を構成するアルミニウムへ拡散するのをブロックする機能を果たす。本実施形態では、Ｎｉ層が純Ｎｉからなる。   On the other hand, the Ni layer is made of pure Ni or a Ni alloy (for example, NiV). As is well known, Ni is a metal that forms a passive oxide film (NiO) on its surface. Similar to the Ti layer, this Ni layer also functions to block, for example, Sn in the solder from diffusing into the aluminum constituting the base electrode 14 when soldering. In the present embodiment, the Ni layer is made of pure Ni.

第２金属膜としての貴金属膜２４は、金属電極１８のはんだ濡れ性を向上するための膜であり、第１金属膜２２、より詳しくは第１金属膜２２を構成する上層（Ｎｉ層）よりも、はんだの濡れ性が良好な膜である。この貴金属膜２４を形成する材料としては、Ａｕ、Ａｇ、Ｐｔ、Ｐｄなどがある。本実施形態では、貴金属膜２４がＡｕからなり、０．０５μｍ〜０．２μｍ程度の厚さを有している。このように、金属電極１８は、Ｔｉ／Ｎｉ／Ａｕの多層膜構造となっている。   The noble metal film 24 as the second metal film is a film for improving the solder wettability of the metal electrode 18, and more specifically from the first metal film 22, more specifically from the upper layer (Ni layer) constituting the first metal film 22. Is a film with good solder wettability. Examples of the material for forming the noble metal film 24 include Au, Ag, Pt, and Pd. In the present embodiment, the noble metal film 24 is made of Au and has a thickness of about 0.05 μm to 0.2 μm. Thus, the metal electrode 18 has a multilayer film structure of Ti / Ni / Au.

裏面電極２０は、半導体基板１２に構成された素子と電気的に接続される電極である。本実施形態では、半導体基板１２に構成されたＩＧＢＴのコレクタと接続されたコレクタ電極となっている。また、半導体基板１２の裏面１２ｂ側から、Ａｌ／Ｔｉ／Ｎｉ／Ａｕの順に積層された多層膜構造となっている。すなわち、主面１２ａ側に形成された下地電極１４と金属電極１８を合わせた構造となっている。   The back electrode 20 is an electrode that is electrically connected to an element formed on the semiconductor substrate 12. In the present embodiment, the collector electrode is connected to the collector of the IGBT configured on the semiconductor substrate 12. In addition, the semiconductor substrate 12 has a multilayer structure in which Al / Ti / Ni / Au are stacked in this order from the back surface 12b side. That is, the base electrode 14 and the metal electrode 18 formed on the main surface 12a side are combined.

なお、図１に示す半導体装置１０において、半導体基板１２は、ウエハをダイシングしてなるチップ状態となっており、垂直方向において保護膜１６よりも外側の外周部分が、半導体基板１２の主面１２ａ上に、下地電極１４及び保護膜１６の位置しないスクライブ領域（スクライブライン）となっている。このスクライブ領域には、第１金属膜２２の残渣２２ｃが形成されており、この残渣２２ｃの表面には、不動態膜２６が形成されている。なお、残渣２２ｃは、主面１２ａ側からＴｉ／Ｎｉの多層膜構造をなしており、不動態膜２６はＮｉの酸化膜（ＮｉＯ）である。これら残渣２２ｃ及び不動態膜２６は、保護膜１６により、下地電極１４及び金属電極１８と分離されている。   In the semiconductor device 10 shown in FIG. 1, the semiconductor substrate 12 is in a chip state formed by dicing the wafer, and the outer peripheral portion outside the protective film 16 in the vertical direction is the main surface 12a of the semiconductor substrate 12. A scribe region (scribe line) in which the base electrode 14 and the protective film 16 are not located is formed. A residue 22c of the first metal film 22 is formed in the scribe region, and a passive film 26 is formed on the surface of the residue 22c. The residue 22c has a Ti / Ni multilayer structure from the main surface 12a side, and the passive film 26 is a Ni oxide film (NiO). The residue 22 c and the passive film 26 are separated from the base electrode 14 and the metal electrode 18 by the protective film 16.

次に、半導体装置１０の製造方法のうち、特に金属電極１８の形成方法について説明する。   Next, a method for forming the metal electrode 18 among the methods for manufacturing the semiconductor device 10 will be described.

まず、図示しない素子が構成された半導体基板１２を準備する。本実施形態では、ウエハ状態の半導体基板１２に対し、その主面１２ａ表層に、ＩＧＢＴの主面１２ａ側の部分（エミッタ、ゲートなど）を形成しておく。   First, a semiconductor substrate 12 on which elements not shown are configured is prepared. In this embodiment, a portion (emitter, gate, etc.) on the main surface 12a side of the IGBT is formed on the surface of the main surface 12a of the semiconductor substrate 12 in a wafer state.

次いで、例えばスパッタ法により、図２（ａ）に示すように、半導体基板１２の主面１２ａ全面にＡｌ−Ｓｉ膜を成膜し、このＡｌ−Ｓｉ膜をホトリソグラフィー法によりパターニングして下地電極１４を形成する。   Next, as shown in FIG. 2A, for example, an Al—Si film is formed on the entire main surface 12a of the semiconductor substrate 12 by sputtering, and the Al—Si film is patterned by photolithography to form a base electrode. 14 is formed.

下地電極１４の形成後、例えばスピンコート法により、下地電極１４を覆うように、半導体基板１２の主面１２ａ全面にポリイミド系樹脂からなる厚さ１０μｍの保護膜１６を形成する。そして、ホトリソグラフィー法により、下地電極１４の一部を露出させるべく、保護膜１６の所定部位に開口部１６ａを形成する。このように、保護膜１６として樹脂系材料を用いることにより、厚さがある下地電極１４を適切に覆うことができる。また、開口部１６ａが形成された状態で、厚さ方向において、保護膜１６の上面１６ｂのほうが、開口部１６ａから臨む下地電極１４の上面１４ａよりも、高い位置（主面１２ａから離れた位置）となり、保護膜１６の内側の側面と下地電極１４の上面１４ａとで凹部（段差）が形成される。   After the formation of the base electrode 14, a protective film 16 made of polyimide resin is formed on the entire main surface 12a of the semiconductor substrate 12 so as to cover the base electrode 14 by, for example, spin coating. Then, an opening 16a is formed at a predetermined portion of the protective film 16 so as to expose a part of the base electrode 14 by photolithography. Thus, by using a resin-based material as the protective film 16, the thick base electrode 14 can be covered appropriately. In addition, in the thickness direction, the upper surface 16b of the protective film 16 is higher than the upper surface 14a of the base electrode 14 facing the opening 16a in the thickness direction (a position away from the main surface 12a). Thus, a recess (step) is formed between the inner side surface of the protective film 16 and the upper surface 14a of the base electrode 14.

開口部１６ａを有する保護膜１６の形成後、例えばスパッタ法により、図２（ｂ）に示すように、半導体基板１２の主面１２ａ全面に、下地電極１４及び保護膜１６を覆って第１金属膜２２を形成する。本実施形態では、Ｔｉ膜、Ｎｉ膜の順に積層して、多層構造の第１金属膜２２を形成する。このように、金属電極１８を形成する第１金属膜２２及び貴金属膜２４のうち、先に第１金属膜２２のみを形成する。   After the formation of the protective film 16 having the opening 16a, the first metal covers the base electrode 14 and the protective film 16 over the entire main surface 12a of the semiconductor substrate 12, as shown in FIG. A film 22 is formed. In the present embodiment, the first metal film 22 having a multilayer structure is formed by laminating the Ti film and the Ni film in this order. In this way, only the first metal film 22 is formed first out of the first metal film 22 and the noble metal film 24 that form the metal electrode 18.

第１金属膜２２の形成後、図２（ｃ）に示すように、吸着ステージ３０の吸着面３０ａに、裏面１２ｂを搭載面として半導体基板１２を吸着固定する。そして、吸着ステージ３０の吸着面３０ａと平行に設定された切削面Ｐ１（基準面に相当）に沿って、バイト２８により切削加工を行う。この切削加工では、切削面Ｐ１上に位置する保護膜１６の部分及び第１金属膜２２の部分を除去し、第１金属膜２２をパターニングする。より詳しくは、開口部１６ａ内に金属電極１８を形成すべく、開口部１６ａ内において下地電極１４上に第１金属膜２２を残し、保護膜１６の上面１６ｂ上に位置する第１金属膜２２を除去するため、切削面Ｐ１を、切削前の保護膜１６の上面１６ｂと下地電極１４の上面１４ａとの間に設定する。本実施形態では、図２（ｃ）に示すように、第１金属膜２２のうち、開口部１６ａ内に位置して下地電極１４の上面１４ａと略平行とされた上面２２ａよりも高い位置に切削面Ｐ１を設定する。このため、切削後の第１金属膜２２は、保護膜１６の切削後の上面１６ｂと略面一な上面２２ｂの部分を有し、上面２２ｂに対して上面２２ａが凹んだ形状をなす。   After the formation of the first metal film 22, as shown in FIG. 2C, the semiconductor substrate 12 is sucked and fixed to the suction surface 30a of the suction stage 30 with the back surface 12b as the mounting surface. Then, cutting is performed by the cutting tool 28 along the cutting surface P1 (corresponding to the reference surface) set parallel to the suction surface 30a of the suction stage 30. In this cutting process, the part of the protective film 16 and the part of the first metal film 22 located on the cutting surface P1 are removed, and the first metal film 22 is patterned. More specifically, in order to form the metal electrode 18 in the opening 16 a, the first metal film 22 is left on the base electrode 14 in the opening 16 a and is located on the upper surface 16 b of the protective film 16. Is removed, the cutting surface P1 is set between the upper surface 16b of the protective film 16 and the upper surface 14a of the base electrode 14 before cutting. In the present embodiment, as shown in FIG. 2C, the first metal film 22 is positioned higher than the upper surface 22a located in the opening 16a and substantially parallel to the upper surface 14a of the base electrode 14. The cutting surface P1 is set. For this reason, the first metal film 22 after cutting has a portion of the upper surface 22b that is substantially flush with the upper surface 16b of the protective film 16 after cutting, and the upper surface 22a has a concave shape.

なお、吸着ステージ３０には、真空ポンプなどの図示しない吸着装置を用いて生じる吸着力を、半導体基板１２に作用させる吸着孔３０ｂが形成されており、吸着面３０ａには、図示しない複数のピンが、所定ピッチで剣山状に形成されている。また、バイト２８としては、ダイヤモンドやｃＢＮ（cubic Boron Nitride：立方晶窒化ホウ素）からなるものを採用する。本実施形態では、バイト２８と半導体基板１２との相対速度は２０ｍ／ｓ、切削加工のピッチは７０μｍに設定した。また、バイト２８の第１金属膜２２に対する高さ精度は０．１μｍ以下とした。   The suction stage 30 is formed with suction holes 30b for causing the suction force generated by using a suction device (not shown) such as a vacuum pump to act on the semiconductor substrate 12. The suction surface 30a has a plurality of pins (not shown). However, it is formed in a sword mountain shape at a predetermined pitch. As the cutting tool 28, a tool made of diamond or cBN (cubic Boron Nitride) is employed. In the present embodiment, the relative speed between the cutting tool 28 and the semiconductor substrate 12 is set to 20 m / s, and the cutting pitch is set to 70 μm. The height accuracy of the cutting tool 28 with respect to the first metal film 22 was set to 0.1 μm or less.

切削加工による第１金属膜２２のパターニング後、後述する裏面研削の前に、第１金属膜２２の表面に、不動態膜２６を形成する。この不動態膜２６は、第１金属膜２２の表層に位置する、不動態膜を形成できる金属（合金を含む）の酸化膜であり、第１金属膜２２を構成する表層の金属が残るように、その一部を用いて薄膜形成される。本実施形態では、不動態膜２６として、厚さ数ｎｍ程度のＮｉの酸化膜（ＮｉＯ）を形成する。   After the patterning of the first metal film 22 by cutting, a passivation film 26 is formed on the surface of the first metal film 22 before back surface grinding described later. This passivation film 26 is an oxide film of a metal (including an alloy) that can form a passivation film, located on the surface layer of the first metal film 22, so that the surface layer metal that constitutes the first metal film 22 remains. In addition, a thin film is formed by using a part thereof. In this embodiment, a Ni oxide film (NiO) having a thickness of about several nm is formed as the passive film 26.

不動態膜２６の形成後、半導体基板１２を裏面１２ｂから研削し、半導体基板１２の厚さを所定厚さまで薄くする。このように、本実施形態では、第１金属膜２２の切削加工を行った後に、図示しない砥石（図７（ｂ）参照）を用いて半導体基板１２の裏面研削を行う。この裏面研削は、上記（図７（ｂ）参照）のごとく、図３（ｂ）に示すように、半導体基板１２の主面１２ａ側に、保護テープ３２を貼り付けた状態で行う。保護テープ３２は、平板状のベース樹脂層３２ａと該ベース樹脂層３２ａの一面に設けられた糊層３２ｂを有し、糊層３２ｂが半導体基板１２の主面１２ａに密着される。この裏面研削により、半導体基板１２を、例えば７２５μｍの厚さから９０μｍの厚さとなるまで薄くする。このように、半導体基板１２を薄くすることで、例えば半導体基板１２に構成された素子のオン抵抗を低減することができる。   After the passivation film 26 is formed, the semiconductor substrate 12 is ground from the back surface 12b to reduce the thickness of the semiconductor substrate 12 to a predetermined thickness. As described above, in this embodiment, after the first metal film 22 is cut, the back surface of the semiconductor substrate 12 is ground using a grindstone (not shown) (see FIG. 7B). As described above (see FIG. 7B), this back surface grinding is performed with the protective tape 32 attached to the main surface 12a side of the semiconductor substrate 12, as shown in FIG. 3B. The protective tape 32 has a flat base resin layer 32 a and a glue layer 32 b provided on one surface of the base resin layer 32 a, and the glue layer 32 b is in close contact with the main surface 12 a of the semiconductor substrate 12. By this back surface grinding, the semiconductor substrate 12 is thinned to a thickness of, for example, 725 μm to 90 μm. Thus, by reducing the thickness of the semiconductor substrate 12, for example, the on-resistance of an element formed on the semiconductor substrate 12 can be reduced.

そして、裏面研削後、スパッタ法などにより、図３（ｃ）に示すように、厚さを薄くした半導体基板１２の裏面１２ｂに、裏面電極２０を形成する。この裏面電極２０は、後述する貴金属膜２４の形成において、半導体基板１２の汚染を抑制するための裏面バリア層を含む。本実施形態では、半導体基板１２の裏面１２ｂ側から、Ａｌ／Ｔｉ／Ｎｉ／Ａｕの順に積層して、多層膜構造の裏面電極２０を形成する。この裏面電極２０のうち、主としてＴｉ層が、半導体基板１２に貴金属が拡散するのをブロックする裏面バリア層として機能する。なお、本実施形態に示すように、半導体基板１２を構成するシリコンへの拡散が、第１金属膜２２を構成する金属よりも早い貴金属膜２４を形成する場合、上記した裏面研削工程及び裏面電極形成工程が、特許請求の範囲に記載の裏面研削工程に相当する。   Then, after the back surface grinding, the back electrode 20 is formed on the back surface 12b of the semiconductor substrate 12 having a reduced thickness by sputtering or the like, as shown in FIG. The back electrode 20 includes a back barrier layer for suppressing contamination of the semiconductor substrate 12 in the formation of the noble metal film 24 described later. In the present embodiment, the back electrode 20 having a multilayer structure is formed by laminating Al / Ti / Ni / Au in this order from the back surface 12b side of the semiconductor substrate 12. Of the back electrode 20, the Ti layer mainly functions as a back barrier layer that blocks the diffusion of the noble metal into the semiconductor substrate 12. As shown in the present embodiment, when the noble metal film 24 is diffused faster than the metal constituting the first metal film 22 in the silicon constituting the semiconductor substrate 12, the above-described back grinding step and back electrode are performed. The forming step corresponds to the back grinding step described in the claims.

裏面電極２０の形成後、開口部１６ａから臨む下地電極１４の上面１４ａを覆う第１金属膜２２の部分に、貴金属膜２４（第２金属膜）を形成する。貴金属膜２４（第２金属膜）の形成は、開口部１６ａ内に位置する第１金属膜２２に対応して開口部３４ａを有するマスク３４を用いたスパッタ、所謂マスクスパッタにより行う。また、開口部１６ａ内に位置する第１金属膜２２の表面に形成された不動態膜２６を除去してから、マスクスパッタを行う。この不動態膜２６の除去は、例えばＡｒを用いたプラズマエッチングにより行う。   After the back electrode 20 is formed, a noble metal film 24 (second metal film) is formed on the portion of the first metal film 22 that covers the upper surface 14a of the base electrode 14 facing the opening 16a. The noble metal film 24 (second metal film) is formed by sputtering using a mask 34 having an opening 34a corresponding to the first metal film 22 located in the opening 16a, so-called mask sputtering. Further, after removing the passivation film 26 formed on the surface of the first metal film 22 located in the opening 16a, mask sputtering is performed. The passivation film 26 is removed by plasma etching using Ar, for example.

マスクスパッタに用いるマスク３４としては、ＳＵＳ４３０、ＳＵＳ３０４、コバール、４２アロイ、インバー等からなるメタルマスク、又は、石英、有機樹脂、金属酸化物などからなる絶縁性マスクを採用することができる。そして、図示しない金属ターゲットと、半導体基板１２との間に、図３（ｄ）に示すようにマスク３４を配置し、スパッタ法により、貴金属膜２４としてのＡｕ膜を成膜する。なお、マスク３４は、第１金属膜２２などが形成された半導体基板１２に接触させても良いし、半導体基板１２と離間して設けても良い。これにより、垂直方向において、開口部１６ａ内に第１金属膜２２と接して貴金属膜２４が形成され、第１金属膜２２と貴金属膜２４が積層してなる金属電極１８が形成される。以上でウエハ状態の半導体装置１０を得ることができる。そして、図示しないダイシング工程を経ることで、図１に示すチップ状態の半導体装置１０を得ることができる。   As the mask 34 used for mask sputtering, a metal mask made of SUS430, SUS304, Kovar, 42 alloy, Invar, or an insulating mask made of quartz, organic resin, metal oxide, or the like can be used. Then, a mask 34 is disposed between the metal target (not shown) and the semiconductor substrate 12 as shown in FIG. 3D, and an Au film as the noble metal film 24 is formed by sputtering. The mask 34 may be in contact with the semiconductor substrate 12 on which the first metal film 22 or the like is formed, or may be provided apart from the semiconductor substrate 12. Thereby, in the vertical direction, the noble metal film 24 is formed in contact with the first metal film 22 in the opening 16a, and the metal electrode 18 formed by laminating the first metal film 22 and the noble metal film 24 is formed. Thus, the semiconductor device 10 in a wafer state can be obtained. Then, through a dicing process (not shown), the semiconductor device 10 in a chip state shown in FIG. 1 can be obtained.

次に、上記した半導体装置１０の製造方法（金属電極１８の形成方法）について、特徴部分の効果を説明する。   Next, the effects of the features of the method for manufacturing the semiconductor device 10 (method for forming the metal electrode 18) will be described.

本実施形態では、金属電極１８を構成する第１金属膜２２を形成した後、裏面研削により半導体基板１２を薄くする前に、切削加工により、第１金属膜２２のパターニングを実施する。このように、半導体基板１２が厚い状態で、切削加工による第１金属膜２２のパターニングを実施するため、図７及び図８に示した従来構成のように、切削加工の前に、半導体基板１２の裏面１２ｂに凹凸があり、半導体基板１２の厚さが面内でばらついている場合に較べて、切削の切り込み量に余裕がある。換言すれば、切削の基準面Ｐ１と開口部１６ａ内に位置する下地電極１４の上面１４ａとの間に所定の隙間がある。したがって、切削を用いて、精度よく第１金属膜２２、ひいては金属電極１８を形成することができる。具体的には、開口部１６ａ内に位置する下地電極１４を、第１金属膜２２で被覆しつつ、保護膜１６の上面１６ｂ上に位置する第１金属膜２２を除去することができる。   In the present embodiment, after the first metal film 22 constituting the metal electrode 18 is formed, the first metal film 22 is patterned by cutting before the semiconductor substrate 12 is thinned by back grinding. In this way, in order to perform the patterning of the first metal film 22 by cutting while the semiconductor substrate 12 is thick, the semiconductor substrate 12 is cut before cutting as in the conventional configuration shown in FIGS. Compared to the case where the back surface 12b of the semiconductor substrate 12 is uneven and the thickness of the semiconductor substrate 12 varies within the surface, there is a margin in the cutting depth. In other words, there is a predetermined gap between the cutting reference plane P1 and the upper surface 14a of the base electrode 14 located in the opening 16a. Therefore, the first metal film 22 and, consequently, the metal electrode 18 can be formed with high accuracy using cutting. Specifically, the first metal film 22 located on the upper surface 16 b of the protective film 16 can be removed while the base electrode 14 located in the opening 16 a is covered with the first metal film 22.

なお、半導体基板１２の厚さが薄い状態、すなわち裏面研削後に、切削加工により、第１金属膜２２のパターニングを実施すると、半導体基板１２の厚さが薄く、その剛性が低いため、図４（ｂ）に示すように、吸着ステージ３０の吸着面３０ａに、剣山状に設けられたピン３０ｃ間において、半導体基板１２が撓んでしまう。これにより、第１金属膜２２のパターニングの精度が低下する。一方、図４（ａ）に示すように、半導体基板１２の厚さが厚い状態、すなわち本実施形態に示すように、裏面研削前に第１金属膜２２のパターニングを実施すると、ピン３０ｃのピッチが同じであっても、ピン３０ｃ間において半導体基板１２の撓みが生じるのを抑制することができる。この点においても、本実施形態によれば、精度よく第１金属膜２２、ひいては金属電極１８を形成することができる。   Note that when the semiconductor substrate 12 is thin, that is, after the back surface grinding, the first metal film 22 is patterned by cutting, the thickness of the semiconductor substrate 12 is thin and its rigidity is low. As shown in b), the semiconductor substrate 12 is bent between the pins 30c provided in the sword mountain shape on the suction surface 30a of the suction stage 30. As a result, the patterning accuracy of the first metal film 22 decreases. On the other hand, as shown in FIG. 4A, when the patterning of the first metal film 22 is performed before the back surface grinding as shown in the present embodiment, that is, as shown in the present embodiment, the pitch of the pins 30c. Even if they are the same, it is possible to suppress the bending of the semiconductor substrate 12 between the pins 30c. Also in this respect, according to the present embodiment, the first metal film 22 and, in turn, the metal electrode 18 can be formed with high accuracy.

また、本実施形態では、従来のように、フォトレジストなどの層間膜を必要としないため、製造コストを低減することもできる。   Further, in the present embodiment, unlike the prior art, an interlayer film such as a photoresist is not required, so that the manufacturing cost can be reduced.

また、本実施形態では、第１金属膜２２と貴金属膜２４とにより、金属電極１８を構成している。Ａｕなどの貴金属は、第１金属膜２２を構成する表層のＮｉよりもはんだに対する濡れ性に優れるため、金属電極１８とはんだとの濡れ性を向上し、はんだ接続信頼性を向上することができる。   In the present embodiment, the first metal film 22 and the noble metal film 24 constitute the metal electrode 18. A noble metal such as Au has better wettability with respect to solder than Ni of the surface layer constituting the first metal film 22, so that wettability between the metal electrode 18 and solder can be improved, and solder connection reliability can be improved. .

その反面、Ａｕなどの貴金属は、第１金属膜２２を構成する金属（Ｎｉなど）よりも半導体基板１２への拡散が早い。したがって、第１金属膜２２上に貴金属膜２４を積層して金属電極１８を形成する構成において、貴金属膜２４の形成後に裏面研削を実施すると、貴金属により半導体基板１２が裏面１２ｂ側から汚染され、素子の特性に影響を及ぼすこととなる。これに対し、本実施形態では、裏面研削により、半導体基板１２の厚さを薄くした後に、裏面バリア層を含む裏面電極２０を形成し、その後、貴金属膜２４をマスクスパッタにより形成する。このように、第１金属膜２２の形成及びパターニングは、半導体基板１２が厚い状態で行い、汚染の虞のある貴金属膜２４の形成は、半導体基板１２を薄くして裏面バリア層（裏面電極２０）を形成した後に行うため、切り込み量に余裕をもたせつつ、Ａｕなどの貴金属が素子に悪影響を及ぼすのを抑制することができる。   On the other hand, a noble metal such as Au diffuses faster into the semiconductor substrate 12 than a metal (Ni or the like) constituting the first metal film 22. Therefore, in the configuration in which the noble metal film 24 is stacked on the first metal film 22 to form the metal electrode 18, when the back surface grinding is performed after the noble metal film 24 is formed, the noble metal contaminates the semiconductor substrate 12 from the back surface 12b side. This will affect the characteristics of the device. On the other hand, in this embodiment, after the thickness of the semiconductor substrate 12 is reduced by backside grinding, the backside electrode 20 including the backside barrier layer is formed, and then the noble metal film 24 is formed by mask sputtering. As described above, the formation and patterning of the first metal film 22 are performed in a state where the semiconductor substrate 12 is thick, and the formation of the noble metal film 24 that may be contaminated is formed by thinning the semiconductor substrate 12 and forming the back barrier layer (the back electrode 20). ) Is performed, it is possible to prevent the noble metal such as Au from adversely affecting the device while allowing a margin for the cut amount.

また、本実施形態では、第１金属膜２２として、その表層に、不動態を形成できる金属（Ｎｉ）層を形成する。このように、第１金属膜２２の表面に、不動態を形成できる金属層を有する場合、金属層の表面に該金属層を構成する金属の水酸化物膜（例えば水酸化ニッケル）が形成されると、大気下（酸素の存在下）において水酸化物膜が成長し、これにより第１金属膜２２の厚さが薄くなる。このため、放熱性の低下など、金属電極１８が所望の特性を果たせなくなる。このような水酸化物膜は、高温多湿環境で形成される。   In the present embodiment, as the first metal film 22, a metal (Ni) layer capable of forming a passive state is formed on the surface layer. Thus, when the surface of the first metal film 22 has a metal layer capable of forming a passive state, a metal hydroxide film (for example, nickel hydroxide) constituting the metal layer is formed on the surface of the metal layer. Then, a hydroxide film grows in the atmosphere (in the presence of oxygen), thereby reducing the thickness of the first metal film 22. For this reason, the metal electrode 18 cannot perform desired characteristics such as a decrease in heat dissipation. Such a hydroxide film is formed in a high temperature and high humidity environment.

これに対し、本実施形態では、第１金属膜２２のパターニング後、貴金属膜２４が形成されるまでの間、すなわち裏面研削及び裏面電極２０の形成において、第１金属膜２２の表面に水酸化物膜が形成されるのを防ぐべく、裏面研削工程の前（例えば第１金属膜２２のパターニングの直後）に、不動態膜である酸化膜（ＮｉＯ）を形成する。この酸化膜は、水酸化物膜のように成長することはない。したがって、金属電極１８に要求される特性を確保することができる。また、貴金属膜２４を形成する際には、上記したように先ず不動態膜を除去し、その後、貴金属膜２４を第１金属膜２２上に成膜するため、第１金属膜２２上に貴金属膜２４を積層してなる金属電極１８を形成することができる
（変形例）
上記した製造方法を、ウエハ状態の半導体基板１２のみでなく、チップ状態の半導体基板１２に適用しても良い。 On the other hand, in the present embodiment, after the patterning of the first metal film 22 until the noble metal film 24 is formed, that is, in the back surface grinding and the formation of the back electrode 20, the surface of the first metal film 22 is hydroxylated. In order to prevent the formation of the material film, an oxide film (NiO) which is a passive film is formed before the back grinding process (for example, immediately after the patterning of the first metal film 22). This oxide film does not grow like a hydroxide film. Therefore, the characteristics required for the metal electrode 18 can be ensured. Further, when forming the noble metal film 24, the passive film is first removed as described above, and then the noble metal film 24 is formed on the first metal film 22, so that the noble metal is formed on the first metal film 22. The metal electrode 18 formed by laminating the film 24 can be formed (Modification)
The above manufacturing method may be applied not only to the semiconductor substrate 12 in the wafer state but also to the semiconductor substrate 12 in the chip state.

第１金属膜２２を、表面バリア層を有さないＮｉ層のみの単層構造としても良い。   The first metal film 22 may have a single layer structure having only a Ni layer having no surface barrier layer.

第１金属膜２２を、不動態膜２６の形成されない金属（合金含む）を用いて形成しても良い。   The first metal film 22 may be formed using a metal (including an alloy) on which the passive film 26 is not formed.

切削加工に代えて、研削加工により、第１金属膜２２をパターニングしても良い。その場合、研削の砥石として、ダイヤモンド又はｃＢＮからなる砥石を採用すると良い。   Instead of cutting, the first metal film 22 may be patterned by grinding. In that case, it is preferable to use a grindstone made of diamond or cBN as a grindstone.

（第２実施形態）
本実施形態において、上記実施形態に示した半導体装置１０及び半導体装置１０の製造方法と共通する部分についての説明は割愛する。第１実施形態では、第２金属膜として貴金属膜２４の例を示した。また、貴金属膜２４を形成する際に、開口部１６ａにおける第１金属膜２２上の不動態膜２６を除去してから、貴金属膜２４を形成する例を示した。 (Second Embodiment)
In the present embodiment, the description of parts common to the semiconductor device 10 and the method for manufacturing the semiconductor device 10 described in the above embodiment is omitted. In the first embodiment, the example of the noble metal film 24 is shown as the second metal film. Moreover, when forming the noble metal film 24, the example in which the noble metal film 24 is formed after removing the passivation film 26 on the first metal film 22 in the opening 16a has been shown.

これに対し、本実施形態では、図５に示すように、第２金属膜として、はんだ膜３６を形成する点を第１の特徴とする。また、はんだ膜３６を形成する前に、開口部１６ａにおける第１金属膜２２上の不動態膜２６を除去しない点を第２の特徴とする。すなわち、半導体装置１０は、開口部１６ａにおける第１金属膜２２とはんだ膜３６の間に、不動態膜２６を有している。   On the other hand, in this embodiment, as shown in FIG. 5, the first feature is that a solder film 36 is formed as the second metal film. The second feature is that the passive film 26 on the first metal film 22 in the opening 16a is not removed before the solder film 36 is formed. That is, the semiconductor device 10 has the passive film 26 between the first metal film 22 and the solder film 36 in the opening 16a.

はんだ膜３６も、貴金属膜２４同様、少なくとも裏面研削工程後に形成する。また、貴金属膜２４同様、マスクスパッタにより形成することができる。本実施形態では、第１実施形態同様、裏面電極２０の形成後に、開口部１６ａにおける第１金属膜２２上の不動態膜２６を除去せず、不動態膜２６を覆うように、第２金属膜であるはんだ膜３６を形成する。また、はんだ膜３６は、リフロー時に溶融して、不動態膜２６を破壊できる金属、例えばＳｎやＳｎ合金からなる。   Similarly to the noble metal film 24, the solder film 36 is also formed at least after the back surface grinding step. Further, like the noble metal film 24, it can be formed by mask sputtering. In the present embodiment, like the first embodiment, after the back electrode 20 is formed, the second metal is formed so as to cover the passivation film 26 without removing the passivation film 26 on the first metal film 22 in the opening 16a. A solder film 36 which is a film is formed. The solder film 36 is made of a metal that can be melted at the time of reflow and break the passive film 26, for example, Sn or Sn alloy.

本実施形態によれば、第１金属膜２２上に、第２金属膜としてはんだ膜３６を形成するため、金属電極１８がはんだを有する。したがって、金属電極１８の一部を用いて、半導体装置１０を他の部材と接合することができる。   According to this embodiment, in order to form the solder film 36 as the second metal film on the first metal film 22, the metal electrode 18 has solder. Therefore, a part of the metal electrode 18 can be used to join the semiconductor device 10 to another member.

また、リフロー時に、加圧しつつ加熱することで、はんだ膜３６が不動態膜２６を突き破り、第１金属膜２２に拡散する。これにより、はんだ膜３６と第１金属膜２２が電気的に接続される。したがって、本実施形態では、リフロー前の半導体装置１０の状態で、開口部１６ａにおける第１金属膜２２とはんだ膜３６の間に、不動態膜２６を有していても良い。この形態を採用すると、不動態膜２６の除去工程を不要とできるので、製造工程を簡素化することができる。なお、第１実施形態同様、不動態膜２６を除去してからはんだ膜３６を形成しても良い。   In addition, the solder film 36 breaks through the passive film 26 and diffuses into the first metal film 22 by heating while applying pressure during reflow. Thereby, the solder film 36 and the first metal film 22 are electrically connected. Therefore, in this embodiment, the passive film 26 may be provided between the first metal film 22 and the solder film 36 in the opening 16a in the state of the semiconductor device 10 before reflow. If this form is adopted, the removal process of the passive film 26 can be made unnecessary, so that the manufacturing process can be simplified. As in the first embodiment, the solder film 36 may be formed after the passivation film 26 is removed.

（第３実施形態）
本実施形態において、上記実施形態に示した半導体装置１０及び半導体装置１０の製造方法と共通する部分についての説明は割愛する。上記実施形態では、金属電極１８が第２金属膜（貴金属膜２４、はんだ膜３６）を有する例を示した。 (Third embodiment)
In the present embodiment, the description of parts common to the semiconductor device 10 and the method for manufacturing the semiconductor device 10 described in the above embodiment is omitted. In the above embodiment, an example in which the metal electrode 18 includes the second metal film (the noble metal film 24 and the solder film 36) has been described.

これに対し、本実施形態では、図６に示すように、金属電極１８が、第１金属膜２２のみを有し、第２金属膜を有さない点を第１の特徴とする。この場合、第２金属膜の形成工程を不要とすることができる。   On the other hand, in this embodiment, as shown in FIG. 6, the first feature is that the metal electrode 18 has only the first metal film 22 and does not have the second metal film. In this case, the process of forming the second metal film can be eliminated.

また、図６に示す構成では、上記実施形態同様、第１金属膜２２の表層に、不動態を形成できる金属（例えばＮｉ）からなる金属層を有しており、第１金属膜２２上に不動態膜２６を形成している。この不動態膜２６は、第１実施形態同様、第１金属膜２２のパターニング後、裏面研削の前に形成する。   Further, in the configuration shown in FIG. 6, as in the above embodiment, the surface layer of the first metal film 22 has a metal layer made of a metal (for example, Ni) that can form a passive state, and on the first metal film 22. A passive film 26 is formed. The passivation film 26 is formed after the patterning of the first metal film 22 and before the back surface grinding, as in the first embodiment.

このように、半導体装置１０は、開口部１６ａにおいて、金属電極１８を構成する第１金属膜２２上に不動態膜２６を有している。しかしながら、図示しないボンディングワイヤを金属電極１８に接続する際に、ボンディングワイヤが、不動態膜２６を突き破り、第１金属膜２２（金属電極１８）に到達する。したがって、不動態膜２６を除去しなくとも、外部と電気的に接続することができる。   Thus, the semiconductor device 10 has the passive film 26 on the first metal film 22 constituting the metal electrode 18 in the opening 16a. However, when a bonding wire (not shown) is connected to the metal electrode 18, the bonding wire breaks through the passive film 26 and reaches the first metal film 22 (metal electrode 18). Therefore, it is possible to electrically connect to the outside without removing the passive film 26.

以上、本発明の好ましい実施形態について説明したが、本発明は上記実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。   The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

本実施形態では、半導体基板１２に素子としてＩＧＢＴが構成される例を示した。しかしながら、縦型のパワーＭＯＳＦＥＴを採用しても良い。さらには、半導体基板１２を裏面研削するものであれば、ＬＤＭＯＳトランジスタ素子やバイポーラトランジスタ素子などの横型の素子を採用しても良い。   In the present embodiment, an example in which an IGBT is configured as an element on the semiconductor substrate 12 has been described. However, a vertical power MOSFET may be employed. Furthermore, a lateral element such as an LDMOS transistor element or a bipolar transistor element may be employed as long as the semiconductor substrate 12 is ground on the back surface.

１０・・・半導体装置
１２・・・半導体基板
１２ａ・・・主面
１２ｂ・・・裏面
１４・・・下地電極
１４ａ・・・上面
１６・・・保護膜
１６ａ・・・開口部
１８・・・金属電極
２０・・・裏面電極
２２・・・第１金属膜
２４・・・貴金属膜（第２金属膜）
２６・・・不動態膜
２８・・・バイト
３０・・・吸着ステージ
３２・・・保護テープ
３４・・・マスク DESCRIPTION OF SYMBOLS 10 ... Semiconductor device 12 ... Semiconductor substrate 12a ... Main surface 12b ... Back surface 14 ... Base electrode 14a ... Upper surface 16 ... Protective film 16a ... Opening 18 ... Metal electrode 20 ... back electrode 22 ... first metal film 24 ... noble metal film (second metal film)
26 ... Passive film 28 ... Bit 30 ... Adsorption stage 32 ... Protective tape 34 ... Mask

Claims (4)

半導体基板の主面に、該半導体基板に構成された素子と電気的に接続される下地電極を形成する下地電極形成工程と、
前記下地電極を覆う保護膜を形成するとともに、該保護膜に前記下地電極を露出させる開口部を形成する保護膜形成工程と、
前記保護膜及び前記開口部から臨む下地電極の表面を覆うように第１金属膜を形成する第１金属膜形成工程と、
前記第１金属膜が形成された半導体基板を、前記主面と反対の裏面を搭載面として、吸着ステージに吸着固定した状態で、前記吸着ステージと平行に設定された基準面上に位置する前記保護膜の部分及び前記第１金属膜の部分を、切削又は研削により除去して、前記第１金属膜をパターニングするパターニング工程と、
前記パターニング工程後、前記裏面から半導体基板を研削し、前記半導体基板の厚さを所定厚さまで薄くする裏面研削工程と、を備え、
前記下地電極に接触して配置される外部接続用の金属電極を形成する工程として、前記第１金属膜形成工程及び前記パターニング工程を含むとともに、さらに、前記第１金属膜を構成する金属よりもはんだに対する濡れ性が良好な貴金属からなる第２金属膜を、前記開口部から臨む下地電極の表面を覆う第１金属膜の部分に形成する第２金属膜形成工程を含み、
前記裏面研削工程では、厚さを薄くした前記半導体基板の裏面に、前記貴金属による前記半導体基板の汚染を抑制するための裏面バリア層を含んで裏面電極を形成し、
前記第２金属膜形成工程は、前記裏面研削工程後に、前記開口部から臨む下地電極の表面を覆う第１金属膜の部分に対応して開口部を有するマスクを用いたスパッタにより行うことを特徴とする半導体装置の製造方法。 A base electrode forming step of forming a base electrode electrically connected to an element configured on the semiconductor substrate on a main surface of the semiconductor substrate;
Forming a protective film covering the base electrode, and forming a protective film forming step of forming an opening exposing the base electrode in the protective film;
A first metal film forming step of forming a first metal film so as to cover the surface of the base electrode facing the protective film and the opening;
The semiconductor substrate on which the first metal film is formed is positioned on a reference surface set in parallel to the suction stage in a state where the back surface opposite to the main surface is mounted and fixed to the suction stage. A patterning step of patterning the first metal film by removing a part of the protective film and a part of the first metal film by cutting or grinding;
After the patterning step, the semiconductor substrate is ground from the back surface, and the back surface grinding step of reducing the thickness of the semiconductor substrate to a predetermined thickness,
The step of forming a metal electrode for external connection arranged in contact with the base electrode includes the first metal film forming step and the patterning step, and moreover than the metal constituting the first metal film. Including a second metal film forming step of forming a second metal film made of a noble metal having good wettability with respect to solder on a portion of the first metal film covering the surface of the base electrode facing the opening,
In the back surface grinding step, on the back surface of the semiconductor substrate having a reduced thickness, a back surface electrode is formed including a back surface barrier layer for suppressing contamination of the semiconductor substrate by the noble metal,
The second metal film forming step is performed by sputtering using a mask having an opening corresponding to a portion of the first metal film covering the surface of the base electrode facing the opening after the back surface grinding step. A method for manufacturing a semiconductor device. 前記第１金属膜は、その表面に、不動態を形成できる金属又は該金属を含む合金からなる金属層を有し、
前記パターニング工程後であって前記裏面研削工程の前に、前記第１金属膜の表面に、不動態膜として前記不動態を形成できる金属の酸化膜を形成する不動態膜形成工程を備え、
前記第２金属膜形成工程では、前記不動態膜を除去し、その後に前記第２金属膜を前記第１金属膜上に成膜することを特徴とする請求項１に記載の半導体装置の製造方法。 The first metal film has, on the surface thereof, a metal layer made of a metal capable of forming a passive state or an alloy containing the metal,
A passivation film forming step of forming a metal oxide film capable of forming the passivation as a passivation film on the surface of the first metal film after the patterning step and before the back grinding step;
2. The method of manufacturing a semiconductor device according to claim 1 , wherein, in the second metal film forming step, the passive film is removed, and then the second metal film is formed on the first metal film. Method. 前記第１金属膜は、その表面に、前記金属層としてＮｉ又はＮｉ合金層を有し、Ｎｉ又はＮｉ合金層の単層構造、又は、Ｎｉ又はＮｉ合金層と前記下地電極との間に表面バリア層を有する２層構造をなすことを特徴とする請求項２に記載の半導体装置の製造方法。 The first metal film has a Ni or Ni alloy layer as the metal layer on the surface thereof, a single layer structure of the Ni or Ni alloy layer, or a surface between the Ni or Ni alloy layer and the base electrode The method for manufacturing a semiconductor device according to claim 2 , wherein the semiconductor device has a two-layer structure having a barrier layer. 前記裏面研削工程後、前記半導体基板をチップ単位にダイシングするダイシング工程を備えることを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1 , further comprising a dicing step of dicing the semiconductor substrate in units of chips after the back surface grinding step.
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