JP2011077187A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device constituted so that a vertical power transistor is formed on a semiconductor substrate and electrodes are formed on a principal surface side and a back side of the semiconductor substrate respectively, wherein the semiconductor device has an electrode structure such that the principal surface side and back side of the semiconductor substrate are balanced low in residual stress and trouble such as peeling and cracking is hardly caused during solder joining. <P>SOLUTION: In the semiconductor device 100, a protective film 5 is formed on a principal surface side of a semiconductor substrate 1, a first metal electrode 30a connected to a first base electrode layer 14 is exposed to the outside through an opening 5k formed in the protective film 5, and a second metal electrode 30b connecting to a second base electrode layer 14b is formed over the entire surface of the semiconductor substrate 1 on the back side. The first metal electrode 30a and second metal electrode 30b include a laminate structure, wherein corresponding layers are formed of same materials by sputtering as many as each other from the sides of the semiconductor substrate 1 to the outside. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体基板に縦型パワートランジスタが形成され、該半導体基板の主面側と裏面側にそれぞれ電極が形成されてなる半導体装置に関する。   The present invention relates to a semiconductor device in which a vertical power transistor is formed on a semiconductor substrate, and electrodes are respectively formed on a main surface side and a back surface side of the semiconductor substrate.

半導体基板に縦型パワートランジスタが形成され、該半導体基板の主面側と裏面側にそれぞれ電極が形成されてなる半導体装置が、例えば、特開２００５−１１６９６２号公報（特許文献１）に開示されている。   A semiconductor device in which a vertical power transistor is formed on a semiconductor substrate and electrodes are respectively formed on the main surface side and the back surface side of the semiconductor substrate is disclosed in, for example, Japanese Patent Laid-Open No. 2005-116962 (Patent Document 1). ing.

図７は、上記特許文献１に開示された、縦型パワートランジスタが形成されてなる半導体装置（半導体チップ）９０の断面構造を示した図である。また、図８は、半導体装置９０における各種構成要素のレイアウトを示す平面図である。尚、図７は、図８のＡ−Ａ断面に対応している。また、図９は、上記半導体装置９０がパッケージ化された、パッケージ型半導体装置９０ｐの断面構成を示す図である。   FIG. 7 is a diagram showing a cross-sectional structure of a semiconductor device (semiconductor chip) 90 in which a vertical power transistor is formed, which is disclosed in Patent Document 1. FIG. 8 is a plan view showing the layout of various components in the semiconductor device 90. 7 corresponds to the AA cross section of FIG. FIG. 9 is a diagram showing a cross-sectional configuration of a package type semiconductor device 90p in which the semiconductor device 90 is packaged.

図７に示す半導体装置９０は、ｐ＋型基板２の主表面上にｎ−型ドリフト層３を形成した半導体基板を用いて形成されたものであり、半導体装置９０のセル部には、縦型パワートランジスタである多数のＩＧＢＴ（Insulated Gate BipolarTransistor）が形成されている。ｎ−型ドリフト層３の表層部にはｐ型ベース層４が形成され、ｐ型ベース層４の表層部にはｎ＋型エミッタ領域６が形成されている。図７に示すＩＧＢＴは、トレンチ７、ゲート絶縁膜８、ゲート層９により構成されるトレンチゲート１０を有したＩＧＢＴである。また、ｎ＋型エミッタ領域６の一部とトレンチゲート１０とが絶縁膜１２ａにて覆われている。半導体装置９０の裏面側におけるｐ＋型基板２は、ＩＧＢＴのコレクタ領域としての役割を果たし、このｐ＋型基板２の裏面には、当該裏面と接するようにコレクタ電極１３が形成されている。このコレクタ電極１３は、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ膜にて形成され、半田付けの際の濡れ性が良好にされている。   A semiconductor device 90 shown in FIG. 7 is formed using a semiconductor substrate in which an n− type drift layer 3 is formed on the main surface of a p + type substrate 2, and a vertical type is provided in a cell portion of the semiconductor device 90. A number of IGBTs (Insulated Gate Bipolar Transistors), which are power transistors, are formed. A p-type base layer 4 is formed on the surface layer portion of the n − -type drift layer 3, and an n + -type emitter region 6 is formed on the surface layer portion of the p-type base layer 4. The IGBT shown in FIG. 7 is an IGBT having a trench gate 10 composed of a trench 7, a gate insulating film 8, and a gate layer 9. Further, a part of the n + -type emitter region 6 and the trench gate 10 are covered with an insulating film 12a. The p + type substrate 2 on the back surface side of the semiconductor device 90 serves as a collector region of the IGBT, and a collector electrode 13 is formed on the back surface of the p + type substrate 2 so as to be in contact with the back surface. The collector electrode 13 is formed of an Al / Ti / Ni / Au film and has good wettability during soldering.

また、図７に示すＩＧＢＴの主面側の表面には、第１下地電極層であるエミッタＡｌ電極１４が形成され、その表面にはＮｉメッキ層１５およびＡｕメッキ層１６が順に形成されている。エミッタＡｌ電極１４は、主電極に相当するもので、１つのセル部内に形成される多数のＩＧＢＴのｐ型ベース層４とｎ＋型エミッタ領域６に接するように形成されている。具体的には、エミッタＡｌ電極１４は、ｐ＋型基板２のセル部の表面において、複数のトレンチゲート１０上にまたがるように形成され、図８に示されるように、セル部の上面のほぼ全域を覆うように形成されている。すなわち、ＩＧＢＴは、図７の断面に対して垂直な方向において、トレンチゲート１０が延設された構成となっており、トレンチゲート１０が延設された方向にエミッタＡｌ電極１４も延設されている。そして、半導体装置９０において、多数のセル部（図８では３つ示してある）が存在することから、エミッタＡｌ電極１４は、ストライプ状に配置される。このエミッタＡｌ電極１４は、例えばＡｌ−Ｓｉ等のＡｌを主成分とするＡｌ合金からなる金属材料でスパッタリングにより形成される。なお、このエミッタＡｌ電極１４は、図８に示されるように、図７とは別断面において、エミッタ電極用パッド１４ａと電気的に接続されており、このエミッタ電極用パッド１４ａを介してｎ＋型エミッタ領域６およびｐ型ベース層４がグランド電位に固定されるようになっている。   Further, an emitter Al electrode 14 which is a first base electrode layer is formed on the main surface side surface of the IGBT shown in FIG. 7, and a Ni plating layer 15 and an Au plating layer 16 are sequentially formed on the surface. . The emitter Al electrode 14 corresponds to a main electrode, and is formed so as to be in contact with a number of IGBT p-type base layers 4 and n + -type emitter regions 6 formed in one cell portion. Specifically, the emitter Al electrode 14 is formed on the surface of the cell portion of the p + -type substrate 2 so as to straddle the plurality of trench gates 10, and as shown in FIG. 8, almost the entire upper surface of the cell portion. It is formed so as to cover. That is, the IGBT has a configuration in which the trench gate 10 is extended in a direction perpendicular to the cross section of FIG. 7, and the emitter Al electrode 14 is also extended in the direction in which the trench gate 10 is extended. Yes. In the semiconductor device 90, since there are a large number of cell portions (three are shown in FIG. 8), the emitter Al electrodes 14 are arranged in stripes. The emitter Al electrode 14 is formed by sputtering with a metal material made of an Al alloy mainly composed of Al, such as Al—Si. As shown in FIG. 8, the emitter Al electrode 14 is electrically connected to the emitter electrode pad 14a in a cross section different from that shown in FIG. 7, and is n + type via the emitter electrode pad 14a. The emitter region 6 and the p-type base layer 4 are fixed to the ground potential.

Ｎｉメッキ層１５は、エミッタＡｌ電極１４の表面全域に形成されるもので、エミッタＡｌ電極１４と電気的に接続される導電性の金属層である。このＮｉメッキ層１５は、例えば無電解メッキ法により形成されている。Ａｕメッキ層１６は、Ｎｉメッキ層１５の表面全域に形成されるもので、Ｎｉメッキ層１５と電気的に接続され、かつ半田付け可能な金属体である。このＡｕメッキ層１６は、例えば湿式無電解メッキによって形成される。   The Ni plating layer 15 is formed over the entire surface of the emitter Al electrode 14 and is a conductive metal layer electrically connected to the emitter Al electrode 14. The Ni plating layer 15 is formed by, for example, an electroless plating method. The Au plating layer 16 is formed over the entire surface of the Ni plating layer 15 and is a metal body that is electrically connected to the Ni plating layer 15 and can be soldered. The Au plating layer 16 is formed by, for example, wet electroless plating.

一方、電極配置部には、ｎ−型ドリフト層３の表面に形成されたＬＯＣＯＳ酸化膜１１および絶縁膜１２ｂを介して、ゲート配線層１７およびダミー配線層１８が備えられている。そして、これらゲート配線層１７およびダミー配線層１８の表面を覆うように保護膜５が形成されており、この保護膜５により、ゲート配線層１７、ダミー配線層１８およびエミッタＡｌ電極１４が互いに電気的に絶縁された状態となっている。なお、図８に示されるように、半導体装置９０には図７とは別断面において、ゲート配線層１７と電気的に接続されたゲート電極用パッド１７ａが形成されている。このゲート電極用パッド１７ａを介して、ゲート配線層１７への印加電圧、すなわちゲート電位が制御されるようになっている。   On the other hand, the electrode arrangement portion is provided with a gate wiring layer 17 and a dummy wiring layer 18 via a LOCOS oxide film 11 and an insulating film 12b formed on the surface of the n − type drift layer 3. A protective film 5 is formed so as to cover the surfaces of the gate wiring layer 17 and the dummy wiring layer 18, and the protective wiring 5 allows the gate wiring layer 17, the dummy wiring layer 18, and the emitter Al electrode 14 to be electrically connected to each other. Is electrically insulated. As shown in FIG. 8, the semiconductor device 90 is formed with a gate electrode pad 17 a electrically connected to the gate wiring layer 17 in a cross section different from that in FIG. 7. The voltage applied to the gate wiring layer 17, that is, the gate potential is controlled via the gate electrode pad 17a.

図９に示すように、パッケージ型半導体装置９０ｐは、ＩＧＢＴが形成された半導体装置９０と共に、下側ヒートシンクである金属ブロック２２、上側ヒートシンクである金属ブロック２３、中間の金属ブロック２４、下側および上側ヒートシンクである金属ブロック２２、２３にそれぞれ接合されたリード端子２２ａ、２３ａを樹脂部２５にて封止した構成となっている。また、ワイヤ２６を介して半導体装置９０におけるＩＧＢＴのゲート電極用パッド１７ａとリード端子２７とが接続されており、下側および上側ヒートシンクである金属ブロック２２、２３のそれぞれの一表面とリード端子２２ａ、２３ａおよびリード２７の端部とが樹脂部２５から露出している。   As shown in FIG. 9, the package type semiconductor device 90p includes the semiconductor device 90 on which the IGBT is formed, the metal block 22 that is the lower heat sink, the metal block 23 that is the upper heat sink, the intermediate metal block 24, the lower side, and The lead terminals 22 a and 23 a respectively joined to the metal blocks 22 and 23 which are upper heat sinks are sealed with a resin portion 25. Further, the gate electrode pad 17a of the IGBT in the semiconductor device 90 and the lead terminal 27 are connected via the wire 26, and one surface of each of the metal blocks 22 and 23 which are the lower and upper heat sinks and the lead terminal 22a. , 23a and the end portion of the lead 27 are exposed from the resin portion 25.

また、金属ブロック２２の上面と半導体装置９０の下面との間、半導体装置９０の上面と金属ブロック２４の下面との間、金属ブロック２４の上面と金属ブロック２３の下面との間には、半田２８ａ、２８ｂ、２８ｃにて接合されている。このため、半導体装置９０に形成されたＩＧＢＴのエミッタ電極は金属ブロック２３を介して、また、ＩＧＢＴのコレクタ電極１３は金属ブロック２２を介して外部と電気的に接続できるようになっている。下側および上側ヒートシンクである金属ブロック２２、２３は、半導体装置９０から発せられる熱を放出するための放熱板としても機能するため、熱伝導性が良く、電気抵抗が低いＣｕなどで構成される。   Solder is provided between the upper surface of the metal block 22 and the lower surface of the semiconductor device 90, between the upper surface of the semiconductor device 90 and the lower surface of the metal block 24, and between the upper surface of the metal block 24 and the lower surface of the metal block 23. It is joined at 28a, 28b, 28c. For this reason, the emitter electrode of the IGBT formed in the semiconductor device 90 can be electrically connected to the outside via the metal block 23, and the collector electrode 13 of the IGBT can be electrically connected to the outside via the metal block 22. The metal blocks 22 and 23 which are the lower and upper heat sinks also function as a heat radiating plate for releasing the heat generated from the semiconductor device 90, and thus are made of Cu or the like having good thermal conductivity and low electric resistance. .

金属ブロック２４は半導体装置９０から発せられる熱を上側ヒートシンクである金属ブロック２３側へ逃がすための経路となるものであり、例えばＣｕなどで構成される。なお、図８中において、半導体装置９０をパッケージ型半導体装置９０ｐに内蔵した場合における金属ブロック２４の配置を破線で示した。この破線で示されるように、金属ブロック２４は、その外縁部がストライプ状に配置されたエミッタＡｌ電極１４の外縁とほぼ一致するように配置され、エミッタＡｌ電極１４すべてを覆っている。   The metal block 24 serves as a path for releasing heat generated from the semiconductor device 90 to the metal block 23 side which is the upper heat sink, and is made of, for example, Cu. In FIG. 8, the arrangement of the metal block 24 in the case where the semiconductor device 90 is built in the package type semiconductor device 90p is indicated by a broken line. As indicated by the broken line, the metal block 24 is arranged such that the outer edge thereof substantially coincides with the outer edge of the emitter Al electrode 14 arranged in a stripe shape, and covers all the emitter Al electrodes 14.

特開２００５−１１６９６２号公報JP 2005-116962 A

図７〜図９に示した縦型パワートランジスタが形成されてなる半導体装置９０、および該半導体装置９０がパッケージ化されてなるパッケージ型半導体装置９０ｐでは、以下に示すような問題点がある。   The semiconductor device 90 in which the vertical power transistor shown in FIGS. 7 to 9 and the package semiconductor device 90p in which the semiconductor device 90 is packaged have the following problems.

すなわち、半導体装置９０の裏面側では、スパッタによって形成されるＡｌ／Ｔｉ／Ｎｉ／Ａｕ膜からなる薄いコレクタ電極１３が全面に形成されており、半導体装置９０の主面側では、エミッタＡｌ電極１４／Ｎｉメッキ層１５／Ａｕメッキ層１６からなるメッキ膜を使用した厚い電極がセル部に形成されている。このため、半導体装置９０の主面側と裏面側とでは、残留応力が大きく異なっている。主面側の厚いＮｉメッキ層１５は、エミッタＡｌ電極１４を電極とした電解メッキでの形成が容易であり、図９に示す金属ブロック２４を半田２８ｂで接合する際には、錫合金が成長して劣化が進行するのを防ぐ役割を持っている。しかしながら、厚いメッキ膜を使用した半導体装置９０の主面側の電極においては、図９に示すパッケージ化の際に、上記残留応力と金属ブロック２４を半田２８ｂで接合した時に発生する応力とで、剥がれや亀裂等の不具合が発生し易くなっている。   That is, a thin collector electrode 13 made of an Al / Ti / Ni / Au film formed by sputtering is formed on the entire surface on the back surface side of the semiconductor device 90, and an emitter Al electrode 14 is formed on the main surface side of the semiconductor device 90. A thick electrode using a plating film made of / Ni plating layer 15 / Au plating layer 16 is formed in the cell portion. For this reason, the residual stress is greatly different between the main surface side and the back surface side of the semiconductor device 90. The thick Ni plating layer 15 on the main surface side can be easily formed by electrolytic plating using the emitter Al electrode 14 as an electrode, and a tin alloy grows when the metal block 24 shown in FIG. And has a role to prevent the deterioration from progressing. However, in the electrode on the main surface side of the semiconductor device 90 using a thick plating film, the residual stress and the stress generated when the metal block 24 is joined with the solder 28b at the time of packaging shown in FIG. Problems such as peeling and cracking are likely to occur.

そこで本発明の目的は、半導体基板に縦型パワートランジスタが形成され、該半導体基板の主面側と裏面側にそれぞれ電極が形成されてなる半導体装置であって、該電極として従来の厚いメッキ膜を使用することなく、半導体基板の主面側と裏面側とで残留応力が低くバランスされており、半田接合に際して剥がれや亀裂等の不具合が生じ難い電極構造を有してなる半導体装置を提供することにある。   Accordingly, an object of the present invention is a semiconductor device in which a vertical power transistor is formed on a semiconductor substrate, and electrodes are respectively formed on the main surface side and the back surface side of the semiconductor substrate, and the conventional thick plating film is used as the electrode. A semiconductor device having an electrode structure in which residual stress is balanced low on the main surface side and the back surface side of a semiconductor substrate without using a solder, and troubles such as peeling and cracking are unlikely to occur during solder bonding. There is.

請求項１に記載の半導体装置は、半導体基板に縦型パワートランジスタが形成され、前記半導体基板の主面側において第１下地電極層に接続すると共に外部に露出する第１金属電極が形成され、前記半導体基板の裏面側において第２下地電極層に接続すると共に外部に露出する第２金属電極が形成されてなる半導体装置であって、主面側の前記半導体基板の上に保護膜が形成され、前記第１金属電極が前記保護膜に設けられた開口部を介して外部に露出すると共に、裏面側の前記半導体基板の上の全面に前記第２金属電極が形成され、前記第１金属電極と前記第２金属電極が、前記半導体基板の側から外部側に向かって、スパッタにより形成された同じ層数で対応する各層が同じ材料からなる積層構造を有してなることを特徴としている。   The semiconductor device according to claim 1, wherein a vertical power transistor is formed on a semiconductor substrate, and a first metal electrode that is connected to the first base electrode layer and exposed to the outside is formed on a main surface side of the semiconductor substrate, A semiconductor device in which a second metal electrode that is connected to the second base electrode layer and exposed to the outside is formed on the back surface side of the semiconductor substrate, and a protective film is formed on the semiconductor substrate on the main surface side. The first metal electrode is exposed to the outside through an opening provided in the protective film, and the second metal electrode is formed on the entire surface of the semiconductor substrate on the back surface side, and the first metal electrode And the second metal electrode has a stacked structure in which each corresponding layer is formed of the same material by the same number of layers formed by sputtering from the semiconductor substrate side to the outside side.

上記半導体装置は、半導体基板の主面側と裏面側にそれぞれ縦型パワートランジスタの第１金属電極と第２金属電極が形成されてなる半導体装置である。裏面側の第２金属電極は、半導体基板の全面に形成されているが、主面側の第１金属電極は、半導体基板の上に形成された保護膜の開口部から外部に露出するように形成されている。   The semiconductor device is a semiconductor device in which a first metal electrode and a second metal electrode of a vertical power transistor are respectively formed on a main surface side and a back surface side of a semiconductor substrate. The second metal electrode on the back surface side is formed on the entire surface of the semiconductor substrate, but the first metal electrode on the main surface side is exposed to the outside from the opening of the protective film formed on the semiconductor substrate. Is formed.

主面側の第１金属電極と裏面側の第２金属電極とでは、上記のように電極構造や平面パターンの面積に違いがあるものの、該第１金属電極と第２金属電極は、スパッタにより形成された同じ層数で対応する各層が同じ材料からなる積層構造を有している。スパッタにより形成される主面側と裏面側の該積層構造は、主面側の電極において厚いメッキ層を使用する従来の半導体装置と異なり、第１金属電極と第２金属電極の形成に起因する半導体基板の主面側と裏面側の残留応力を低くバランスさせることができる。従って、例えば第１金属電極と第２金属電極に金属ブロックを半田接合して上記半導体装置をパッケージ化するに際しても、上記残留応力と金属ブロックを半田接合した時に発生する応力とで発生する剥がれや亀裂等の不具合を抑制することができる。   Although the first metal electrode on the main surface side and the second metal electrode on the back surface side are different in the electrode structure and the area of the planar pattern as described above, the first metal electrode and the second metal electrode are formed by sputtering. Each corresponding layer with the same number of layers formed has a laminated structure made of the same material. The stacked structure formed on the main surface side and the back surface side formed by sputtering is different from the conventional semiconductor device using a thick plating layer on the main surface side electrode, resulting from the formation of the first metal electrode and the second metal electrode. The residual stress on the main surface side and the back surface side of the semiconductor substrate can be balanced low. Therefore, for example, when the metal block is solder-bonded to the first metal electrode and the second metal electrode to package the semiconductor device, the peeling caused by the residual stress and the stress generated when the metal block is solder-bonded Problems such as cracks can be suppressed.

上記した第１金属電極と第２金属電極とがスパッタにより形成された同じ層数で対応する各層が同じ材料からなる積層構造を有していることによる残留応力の低減効果は、縦型パワートランジスタを形成するため一般的に厚さが１００〜２００μｍの薄い半導体基板が採用される上記半導体装置において特に効果的である。   The effect of reducing the residual stress due to the above-mentioned first metal electrode and second metal electrode having the same number of layers formed by sputtering and the corresponding layers having the same structure is the vertical power transistor. This is particularly effective in the semiconductor device in which a thin semiconductor substrate generally having a thickness of 100 to 200 μm is employed.

以上のようにして、上記半導体装置は、半導体基板に縦型パワートランジスタが形成され、該半導体基板の主面側と裏面側にそれぞれ第１金属電極と第２金属電極が形成されてなる半導体装置であって、該電極として従来の厚いメッキ膜を使用することなく、半導体基板の主面側と裏面側とで残留応力が低くバランスされており、半田接合に際して剥がれや亀裂等の不具合が生じ難い電極構造を有してなる半導体装置とすることができる。   As described above, in the semiconductor device, the vertical power transistor is formed on the semiconductor substrate, and the first metal electrode and the second metal electrode are respectively formed on the main surface side and the back surface side of the semiconductor substrate. However, without using a conventional thick plating film as the electrode, the residual stress is balanced low on the main surface side and the back surface side of the semiconductor substrate, and problems such as peeling and cracking are unlikely to occur during solder bonding. A semiconductor device having an electrode structure can be obtained.

請求項２に記載のように、上記半導体装置の主面側における第１金属電極の電極構造は、前記保護膜の上面に対して前記開口部から臨む前記第１下地電極層の表面が引っ込むように段差が形成されており、前記開口部が設けられた保護膜の上の全面にスパッタして、前記第１金属電極となる各層の膜が形成され、前記第１金属電極が、前記保護膜の上面に形成された前記各層の膜を機械的に削る除去加工でパターニングされることによって、前記開口部から臨む前記第１下地電極層および前記段差を形成する前記保護膜の側面に形成されたものとなっていることが好ましい。   According to a second aspect of the present invention, in the electrode structure of the first metal electrode on the main surface side of the semiconductor device, the surface of the first base electrode layer facing the opening from the upper surface of the protective film is retracted. A step is formed on the entire surface of the protective film provided with the opening, and a film of each layer to be the first metal electrode is formed, and the first metal electrode is formed on the protective film. The first base electrode layer facing the opening and the side surface of the protective film that forms the step are patterned by patterning by a removal process that mechanically scrapes the film of each layer formed on the upper surface of It is preferable that

主面側の第１金属電極はパターニングが必要であるが、スパッタにより形成する場合は、電解メッキのように前記保護膜の開口部に露出する第１下地電極層に対して選択的に成長させて形成することができない。このため、上記第１金属電極の電極構造では、最初に開口部が設けられた保護膜の上の全面にスパッタし第１金属電極となる各層の膜を形成しておき、次に保護膜の上面に形成されている余分な各層の膜を機械的に削る除去加工でパターニングする方法を採用している。これによれば、第１金属電極のパターニングのためのマスクが不要であるため、安価に製造することが可能である。   The first metal electrode on the main surface side needs to be patterned, but when it is formed by sputtering, it is selectively grown with respect to the first base electrode layer exposed at the opening of the protective film as in electrolytic plating. Can not be formed. For this reason, in the electrode structure of the first metal electrode, first, a film of each layer to be the first metal electrode is formed by sputtering on the entire surface of the protective film provided with the opening, and then the protective film is formed. A method of patterning by a removal process of mechanically shaving the film of each excess layer formed on the upper surface is adopted. According to this, since a mask for patterning the first metal electrode is unnecessary, it can be manufactured at low cost.

また、縦型パワートランジスタが形成された半導体装置における主面側の第１金属電極の平面パターン（すなわち保護膜の開口部の平面パターン）は、大電流を流す必要性から、一般的に大面積の平面パターンとなる。このような大面積の平面パターンを有する第１金属電極の形成に際して、例えば保護膜の上面に形成されている余分な各層の膜を研磨で除去加工する場合には、主面側の全面を一括して研磨するため、開口部の中央にある膜までいっしょに研磨されてしまうおそれがある。これに対して、上記の機械的に削る除去加工によれば、切削バイトを走査して、保護膜の上面に形成されている余分な各層の膜だけを確実に除去することができる。   Further, the planar pattern of the first metal electrode on the main surface side in the semiconductor device in which the vertical power transistor is formed (that is, the planar pattern of the opening of the protective film) is generally large in area because it is necessary to pass a large current. The plane pattern is When the first metal electrode having such a large-area planar pattern is formed, for example, when an extra film of each layer formed on the upper surface of the protective film is removed by polishing, the entire surface on the main surface side is batched. Therefore, the film in the center of the opening may be polished together. On the other hand, according to the above-described removal processing that mechanically cuts, the cutting tool can be scanned to reliably remove only the excess layers of the film formed on the upper surface of the protective film.

この場合の上記半導体装置が形成される半導体基板は、請求項３に記載のように、ウエハから複数個の四角形のチップに切り出される半導体基板である場合において、前記ウエハの上の前記開口部が設けられた保護膜の平面パターンにおける前記四角形の直交する二つの辺方向の幅が、１０μｍ以上、２００μｍ以下に設定されてなることが好ましい。   In this case, the semiconductor substrate on which the semiconductor device is formed is a semiconductor substrate cut out from a wafer into a plurality of rectangular chips, and the opening on the wafer is It is preferable that the width in the two orthogonal directions of the square in the planar pattern of the protective film provided is set to 10 μm or more and 200 μm or less.

保護膜の上記幅が１０μｍより小さい場合には、除去加工時に切削バイトにより保護膜へ印加される引き剥がし力に対して当該部分の半導体基板に対する密着力が小さすぎて、保護膜の剥離が急に発生し易くなる。一方、保護膜の上記幅が２００μｍより大きい場合には、当該部分での切削屑が多くなりすぎて、加工精度が急に悪くなる。   When the width of the protective film is smaller than 10 μm, the adhesion of the portion to the semiconductor substrate is too small with respect to the peeling force applied to the protective film by the cutting tool at the time of removal processing, and the protective film peels off rapidly. It tends to occur. On the other hand, when the width of the protective film is larger than 200 μm, the amount of cutting waste at the portion increases too much, and the processing accuracy suddenly deteriorates.

上記半導体装置における前記保護膜は、請求項４に記載のように、半導体基板のシリコンやパッケージ化時のモールド樹脂との密着性が高く耐湿性にも優れる
、ポリイミドからなることが好ましい。 As described in claim 4, the protective film in the semiconductor device is preferably made of polyimide having high adhesion to silicon of a semiconductor substrate and a mold resin at the time of packaging and excellent moisture resistance.

上記半導体装置における前記第１下地電極層および第２下地電極層は、請求項５に記載のように、配線層として一般的に用いられている、アルミニウム（Ａｌ）またはアルミニウム−シリコン（Ａｌ−Ｓｉ）合金であってよい。   The first base electrode layer and the second base electrode layer in the semiconductor device are aluminum (Al) or aluminum-silicon (Al-Si) generally used as a wiring layer as described in claim 5. ) Can be an alloy.

上記半導体装置の前記積層構造における前記外部側の最上層は、請求項６に記載のように、半田との濡れ性に優れる、金（Ａｕ）からなることが好ましい。   The outermost uppermost layer in the stacked structure of the semiconductor device is preferably made of gold (Au) having excellent wettability with solder.

また、上記半導体装置における前記第１下地電極層または前記第２下地電極層と前記積層構造における前記外部側の最上層との間の中間層は、請求項７に記載のように、前記半導体基板の側から外部側に向かって、チタン（Ｔｉ）からなる第１金属層とニッケル−バナジウム（Ｎｉ−Ｖ）合金からなる第２金属層の二層で構成されてなることが好ましい。   The semiconductor substrate according to claim 7, wherein an intermediate layer between the first base electrode layer or the second base electrode layer in the semiconductor device and the outermost uppermost layer in the stacked structure is the semiconductor substrate according to claim 7. It is preferable that the first metal layer made of titanium (Ti) and the second metal layer made of a nickel-vanadium (Ni-V) alloy are composed of two layers from the side toward the outside.

上記構成における第１金属層のチタンは、第１下地電極層および第２下地電極層であるアルミニウムまたはアルミニウム−シリコン合金との密着性が高く、第１下地電極層および第２下地電極層のバリアメタルとして機能する。また、第２金属層であるニッケル−バナジウム合金は、バナジウムを含有しているため、半田接合時の錫（Ｓｎ）拡散に対するバリアメタルとして機能する。   Titanium of the first metal layer in the above configuration has high adhesion to aluminum or aluminum-silicon alloy as the first base electrode layer and the second base electrode layer, and the barrier of the first base electrode layer and the second base electrode layer. Functions as metal. Further, since the nickel-vanadium alloy as the second metal layer contains vanadium, it functions as a barrier metal against tin (Sn) diffusion during solder bonding.

上記半導体装置において、請求項８に記載のように、前記縦型パワートランジスタが、前記半導体基板の主面側に形成されたトレンチゲートを有する絶縁ゲートトランジスタである場合には、前記半導体基板の裏面側にも、前記トレンチゲートと同じ断面構造のダミートレンチゲートが形成されてなることが好ましい。これによれば、半導体基板の主面側と裏面側において、前述した第１金属電極と第２金属電極の形成に起因する残留応力だけでなく、上記トレンチゲートの形成に起因する残留応力についてもバランスさせることができる。   In the semiconductor device, as described in claim 8, when the vertical power transistor is an insulated gate transistor having a trench gate formed on the main surface side of the semiconductor substrate, the back surface of the semiconductor substrate. It is preferable that a dummy trench gate having the same cross-sectional structure as the trench gate is also formed on the side. According to this, not only the above-described residual stress caused by the formation of the first metal electrode and the second metal electrode but also the residual stress caused by the formation of the trench gate on the main surface side and the back surface side of the semiconductor substrate. Can be balanced.

上記半導体装置における前記縦型パワートランジスタは、例えば請求項９に記載のように、上記第１金属電極として主面側にエミッタ電極を備え、上記第２金属電極として裏面側にコレクタ電極を備える、ＩＧＢＴであってよい。   The vertical power transistor in the semiconductor device includes, for example, an emitter electrode on the main surface side as the first metal electrode and a collector electrode on the back surface side as the second metal electrode, as described in claim 9. It may be an IGBT.

以上のようにして、上記した半導体装置は、いずれも、半導体基板に縦型パワートランジスタが形成され、該半導体基板の主面側と裏面側にそれぞれ第１金属電極と第２金属電極が形成されてなる半導体装置であって、該電極として従来の厚いメッキ膜を使用することなく、半導体基板の主面側と裏面側とで残留応力が低くバランスされており、半田接合に際して剥がれや亀裂等の不具合が生じ難い電極構造を有してなる半導体装置とすることができる。   As described above, in each of the semiconductor devices described above, the vertical power transistor is formed on the semiconductor substrate, and the first metal electrode and the second metal electrode are formed on the main surface side and the back surface side of the semiconductor substrate, respectively. In this semiconductor device, the residual stress is balanced low on the main surface side and the back surface side of the semiconductor substrate without using a conventional thick plating film as the electrode, such as peeling or cracking during solder bonding. It can be set as the semiconductor device which has an electrode structure with which a malfunction is hard to produce.

従って、上記半導体装置は、請求項１０に記載のように、前記第１金属電極と第２金属電極に、それぞれ、ヒートシンクが半田で接続されてなり、前記半導体装置が、前記ヒートシンクと共に樹脂モールドされて、パッケージ化される場合に好適である。   Accordingly, as described in claim 10, the semiconductor device includes a heat sink connected to the first metal electrode and the second metal electrode by solder, and the semiconductor device is resin-molded together with the heat sink. Therefore, it is suitable for packaging.

これにより、ヒートサイクル等の熱応力に強いパッケージ型半導体装置とすることができる。   Thereby, it can be set as the package type semiconductor device strong against thermal stress, such as a heat cycle.

また、上記半導体装置は、請求項１１に記載のように、過酷な熱環境下で使用される車載用の半導体装置として好適である。   Further, as described in claim 11, the semiconductor device is suitable as a vehicle-mounted semiconductor device used in a severe thermal environment.

半導体装置１００を模式的に示した上面図である。1 is a top view schematically showing a semiconductor device 100. FIG. （ａ）は、図１の一点鎖線Ｂ−Ｂにおける断面を模式的に示した拡大図であり、（ｂ）および（ｃ）は、それぞれ（ａ）において一点鎖線Ｃおよび一点鎖線Ｄで囲った部分の拡大図である。(A) is the enlarged view which showed typically the cross section in the dashed-dotted line BB of FIG. 1, (b) and (c) were enclosed with the dashed-dotted line C and the dashed-dotted line D, respectively in (a). It is an enlarged view of a part. 半導体装置１００がパッケージ化された、パッケージ型半導体装置１００ｐの模式的な断面図である。It is a typical sectional view of package type semiconductor device 100p where semiconductor device 100 was packaged. （ａ），（ｂ）は、半導体装置１００の製造工程を説明する図で、それぞれ製造途中にある半導体装置１００の工程別の断面図である(A), (b) is a figure explaining the manufacturing process of the semiconductor device 100, and is sectional drawing according to process of the semiconductor device 100 in the middle of manufacture, respectively. 図４で説明した切削バイトＣＢによる機械的な除去加工に適した保護膜５の平面パターンを説明する図で、半導体装置１００を切り出す前のウエハ１ａの部分的な上面図である。FIG. 5 is a diagram for explaining a planar pattern of the protective film 5 suitable for mechanical removal processing by the cutting tool CB described in FIG. 4, and is a partial top view of the wafer 1 a before cutting out the semiconductor device 100. 図２（ａ）に示した半導体装置１００の変形例で、半導体装置１０１の断面を模式的に示した図である。FIG. 3 is a diagram schematically showing a cross section of a semiconductor device 101 in a modification of the semiconductor device 100 shown in FIG. 特許文献１に開示された、縦型パワートランジスタが形成されてなる半導体装置（半導体チップ）９０の断面構造を示した図である。It is the figure which showed the cross-section of the semiconductor device (semiconductor chip) 90 by which the vertical type power transistor disclosed by patent document 1 was formed. 半導体装置９０における各種構成要素のレイアウトを示す平面図である。3 is a plan view showing a layout of various components in a semiconductor device 90. FIG. 半導体装置９０がパッケージ化された、パッケージ型半導体装置９０ｐの断面構成を示す図である。It is a figure which shows the cross-sectional structure of the package type semiconductor device 90p by which the semiconductor device 90 was packaged.

以下、本発明を実施するための形態を、図に基づいて説明する。   DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

図１〜図３は、本発明の半導体装置の基本構成を説明する図で、図１は、半導体装置１００を模式的に示した上面図である。図２（ａ）は、図１の一点鎖線Ｂ−Ｂにおける断面を模式的に示した拡大図であり、図２（ｂ）および図２（ｃ）は、それぞれ図２（ａ）において一点鎖線Ｃおよび一点鎖線Ｄで囲った部分の拡大図である。図３は、図１と図２に示す半導体装置１００がパッケージ化された、パッケージ型半導体装置１００ｐの模式的な断面図である。尚、図１と図２に示す半導体装置１００および図３に示すパッケージ型半導体装置１００ｐにおいて、図７と図８に示す半導体装置９０および図９に示すパッケージ型半導体装置９０ｐと同様の部分については、同じ符号を付した。   1 to 3 are views for explaining a basic configuration of a semiconductor device according to the present invention, and FIG. 1 is a top view schematically showing a semiconductor device 100. 2A is an enlarged view schematically showing a cross section taken along one-dot chain line BB in FIG. 1, and FIGS. 2B and 2C are respectively a one-dot chain line in FIG. 2A. 2 is an enlarged view of a portion surrounded by C and a one-dot chain line D. FIG. FIG. 3 is a schematic cross-sectional view of a package type semiconductor device 100p in which the semiconductor device 100 shown in FIGS. 1 and 2 is packaged. 1 and FIG. 2 and the package type semiconductor device 100p shown in FIG. 3 are the same as those of the semiconductor device 90 shown in FIG. 7 and FIG. 8 and the package type semiconductor device 90p shown in FIG. The same reference numerals are attached.

図１と図２に示す半導体装置１００は、シリコン（Ｓｉ）からなる半導体基板１に、縦型パワートランジスタが形成された半導体装置である。該縦型パワートランジスタは、例えば図７に示した半導体装置９０と同様のセル部に多数形成されているＩＧＢＴであってもよいし、縦型のＭＯＳトランジスタであってもよい。尚、図７の半導体装置９０では、ＩＧＢＴに関係したｐ＋型基板２、ｎ−型ドリフト層３、ｐ型ベース層４、ｎ＋型エミッタ領域６等の半導体基板内の詳細構造が示されているが、図２（ａ）の半導体装置１００では、これらの半導体基板内の詳細構造は省略し、一括して半導体基板１として図示している。尚、半導体装置１００に縦型パワートランジスタが形成されていることを示すために、図２（ａ）では、図７の半導体装置９０と同じトレンチ７、ゲート絶縁膜８、ゲート層９により構成されるトレンチゲート１０が図示されている。   A semiconductor device 100 shown in FIGS. 1 and 2 is a semiconductor device in which a vertical power transistor is formed on a semiconductor substrate 1 made of silicon (Si). The vertical power transistor may be, for example, an IGBT formed in a large number of cell portions similar to the semiconductor device 90 shown in FIG. 7, or may be a vertical MOS transistor. In the semiconductor device 90 of FIG. 7, the detailed structure in the semiconductor substrate such as the p + type substrate 2, the n − type drift layer 3, the p type base layer 4, and the n + type emitter region 6 related to the IGBT is shown. However, in the semiconductor device 100 of FIG. 2A, the detailed structure in these semiconductor substrates is omitted, and the semiconductor substrate 1 is illustrated collectively. In order to show that the vertical power transistor is formed in the semiconductor device 100, in FIG. 2A, the semiconductor device 100 includes the same trench 7, gate insulating film 8, and gate layer 9 as the semiconductor device 90 in FIG. A trench gate 10 is shown.

半導体装置１００は、半導体基板１の主面側において第１下地電極層１４に接続すると共に外部に露出する第１金属電極３０ａが形成され、半導体基板１の裏面側において第２下地電極層１４ｂに接続すると共に外部に露出する第２金属電極３０ｂが形成されている。半導体装置１００における第１下地電極層１４および第２下地電極層１４ｂは、配線層として一般的に用いられている、アルミニウム（Ａｌ）またはアルミニウム−シリコン（Ａｌ−Ｓｉ）合金であってよい。例えば、第１下地電極層１４として厚さ５μｍ程度の、第２下地電極層１４ｂとして厚さ２μｍ程の（Ａｌ−Ｓｉ）合金膜が使用される。半導体装置１００に形成されている縦型パワートランジスタが図７と同様のＩＧＢＴである場合には、半導体基板１の主面側にある第１下地電極層１４と第１金属電極３０ａがエミッタ電極となり、裏面側にある第２下地電極層１４ｂと第２金属電極３０ｂがコレクタ電極となる。   In the semiconductor device 100, a first metal electrode 30 a that is connected to the first base electrode layer 14 and exposed to the outside is formed on the main surface side of the semiconductor substrate 1, and the second base electrode layer 14 b is formed on the back surface side of the semiconductor substrate 1. A second metal electrode 30b that is connected and exposed to the outside is formed. The first base electrode layer 14 and the second base electrode layer 14b in the semiconductor device 100 may be aluminum (Al) or an aluminum-silicon (Al-Si) alloy generally used as a wiring layer. For example, an (Al—Si) alloy film having a thickness of about 5 μm is used as the first base electrode layer 14 and a thickness of about 2 μm is used as the second base electrode layer 14 b. When the vertical power transistor formed in the semiconductor device 100 is an IGBT similar to that in FIG. 7, the first base electrode layer 14 and the first metal electrode 30 a on the main surface side of the semiconductor substrate 1 serve as an emitter electrode. The second base electrode layer 14b and the second metal electrode 30b on the back side serve as collector electrodes.

半導体装置１００においては、半導体基板１に例えばＩＧＢＴのような縦型パワートランジスタが形成されるため、半導体基板１の主面側ではＩＧＢＴのゲート電極とエミッタ電極を形成する必要があり、図１に示すようなパターン化された保護膜５の形成が必要である。図２（ａ）に示すように、半導体装置１００においては、主面側の半導体基板１上に保護膜５が形成され、第１金属電極３０ａが保護膜５に設けられた開口部５ｋを介して外部に露出している。より詳細には、半導体装置１００の主面側における第１金属電極３０ａの電極構造は、保護膜５の上面に対して開口部５ｋから臨む第１下地電極層１４の表面が引っ込むように開口部５ｋによる段差が形成されており、第１金属電極３０ａが開口部５ｋから臨む第１下地電極層１４および前記段差を形成する保護膜５の側面に形成されたものとなっている。保護膜５は、半導体基板１のシリコン（Ｓｉ）や後述するパッケージ化時のモールド樹脂との密着性が高く耐湿性にも優れる
、ポリイミドが好ましい。一方、半導体装置１００の裏面側においては、半導体基板１上の全面に第２金属電極３０ｂが形成されている。 In the semiconductor device 100, since a vertical power transistor such as an IGBT is formed on the semiconductor substrate 1, it is necessary to form a gate electrode and an emitter electrode of the IGBT on the main surface side of the semiconductor substrate 1, and FIG. It is necessary to form a patterned protective film 5 as shown. As shown in FIG. 2A, in the semiconductor device 100, the protective film 5 is formed on the semiconductor substrate 1 on the main surface side, and the first metal electrode 30a is provided through the opening 5k provided in the protective film 5. Exposed to the outside. More specifically, the electrode structure of the first metal electrode 30 a on the main surface side of the semiconductor device 100 is such that the surface of the first base electrode layer 14 facing the opening 5 k with respect to the upper surface of the protective film 5 is recessed. A step due to 5k is formed, and the first metal electrode 30a is formed on the side of the first base electrode layer 14 facing the opening 5k and the protective film 5 forming the step. The protective film 5 is preferably polyimide, which has high adhesion to silicon (Si) of the semiconductor substrate 1 and a mold resin at the time of packaging described later and is excellent in moisture resistance. On the other hand, on the back surface side of the semiconductor device 100, the second metal electrode 30 b is formed on the entire surface of the semiconductor substrate 1.

図７の半導体装置９０と異なり、図２（ａ）に示す半導体装置１００の第１金属電極３０ａと第２金属電極３０ｂは、それぞれ図２（ｂ）と図２（ｃ）の拡大図に示すように、半導体基板１側から外部側に向かって、スパッタにより形成された同じ層数で対応する各層が同じ材料からなる積層構造を有している。   Unlike the semiconductor device 90 of FIG. 7, the first metal electrode 30a and the second metal electrode 30b of the semiconductor device 100 shown in FIG. 2A are shown in enlarged views of FIG. 2B and FIG. 2C, respectively. As described above, each layer corresponding to the same number of layers formed by sputtering from the semiconductor substrate 1 side toward the outside has a laminated structure made of the same material.

図２（ｂ）と図２（ｃ）の積層構造における外部側の最上層３３ａ、３３ｂは、半田との濡れ性に優れる、金（Ａｕ）からなることが好ましい。例えば、図２（ｂ）の外部側の最上層３３ａと図２（ｃ）の外部側の最上層３３ｂには、共に厚さ０．１μｍ程度のＡｕ膜が使用される。   The outermost uppermost layers 33a and 33b in the stacked structure of FIGS. 2B and 2C are preferably made of gold (Au) which has excellent wettability with solder. For example, an Au film having a thickness of about 0.1 μm is used for both the outermost uppermost layer 33a in FIG. 2B and the outermost uppermost layer 33b in FIG.

また、半導体装置１００における第１下地電極層１４または第２下地電極層１４ｂと上記積層構造における外部側の最上層３３ａ、３３ｂとの間の中間層は、それぞれ図２（ｂ）と図２（ｃ）に示すように、半導体基板１側から外部側に向かって、第１金属層３１ａ，３１ｂと第２金属層３２ａ，３２ｂの二層で構成されている。第１金属層３１ａ，３１ｂは、チタン（Ｔｉ）からなことが好ましい。例えば、図２（ｂ）の第１金属層３１ａと図２（ｃ）の第１金属層３１ｂには、共に厚さ０．２５μｍ程度のＴｉ膜が使用される。第２金属層３２ａ，３２ｂは、ニッケル−バナジウム（Ｎｉ−Ｖ）合金からなることが好ましい。例えば、図２（ｂ）の第２金属層３２ａには厚さ０．５μｍ程度の（Ｎｉ−Ｖ）合金膜が使用され、図２（ｃ）の第２金属層３２ｂには、厚さ０．７μｍ程度の（Ｎｉ−Ｖ）合金膜が使用される。   Further, intermediate layers between the first base electrode layer 14 or the second base electrode layer 14b in the semiconductor device 100 and the outermost uppermost layers 33a and 33b in the stacked structure are shown in FIGS. 2B and 2B, respectively. As shown to c), it is comprised from the semiconductor substrate 1 side toward the exterior side by the two layers of 1st metal layer 31a, 31b and 2nd metal layer 32a, 32b. The first metal layers 31a and 31b are preferably made of titanium (Ti). For example, a Ti film having a thickness of about 0.25 μm is used for both the first metal layer 31a in FIG. 2B and the first metal layer 31b in FIG. The second metal layers 32a and 32b are preferably made of a nickel-vanadium (Ni-V) alloy. For example, a (Ni—V) alloy film having a thickness of about 0.5 μm is used for the second metal layer 32a of FIG. 2B, and a thickness of 0 is used for the second metal layer 32b of FIG. An (Ni-V) alloy film of about 7 μm is used.

上記構成における第１金属層３１ａ，３１ｂのチタンは、第１下地電極層１４および第２下地電極層１４ｂであるアルミニウムまたはアルミニウム−シリコン合金との密着性が高く、第１下地電極層１４および第２下地電極層１４ｂのバリアメタルとして機能する。また、第２金属層３２ａ，３２ｂであるニッケル−バナジウム合金は、バナジウムを含有しているため、半田接合時の錫（Ｓｎ）拡散に対するバリアメタルとして機能する。   Titanium of the first metal layers 31a and 31b in the above configuration has high adhesion to aluminum or aluminum-silicon alloy as the first base electrode layer 14 and the second base electrode layer 14b. 2 Functions as a barrier metal for the base electrode layer 14b. Moreover, since the nickel-vanadium alloy which is the second metal layers 32a and 32b contains vanadium, it functions as a barrier metal against tin (Sn) diffusion during solder bonding.

以上のように、図１と図２に示す半導体装置１００は、半導体基板１の主面側と裏面側にそれぞれ縦型パワートランジスタの第１金属電極３０ａと第２金属電極３０ｂが形成されてなる半導体装置である。裏面側の第２金属電極３０ｂは、半導体基板１の全面に形成されているが、主面側の第１金属電極３０ａは、半導体基板１上に形成された保護膜５の開口部５ｋら外部に露出するように形成されている。   As described above, the semiconductor device 100 shown in FIGS. 1 and 2 has the first metal electrode 30a and the second metal electrode 30b of the vertical power transistor formed on the main surface side and the back surface side of the semiconductor substrate 1, respectively. It is a semiconductor device. The second metal electrode 30b on the back surface side is formed on the entire surface of the semiconductor substrate 1, but the first metal electrode 30a on the main surface side is external to the opening 5k of the protective film 5 formed on the semiconductor substrate 1. It is formed so as to be exposed.

以上のように、半導体装置１００における主面側の第１金属電極３０ａと裏面側の第２金属電極３０ｂとでは、上記のように電極構造や平面パターンの面積に違いがあるものの、該第１金属電極３０ａと第２金属電極３０ｂは、図２（ｂ）と図２（ｃ）に示した、スパッタにより形成された同じ層数（図では三層）で対応する各層が同じ材料からなる積層構造を有している。また、スパッタにより形成された主面側の第１金属電極３０ａと裏面側の第２金属電極３０ｂを構成している各層は、いずれの薄い膜厚の層からなり、第１金属電極３０ａと裏面側の第２金属電極３０ｂとでそれぞれの厚さもほぼ等しい。スパッタにより形成される主面側と裏面側の該積層構造は、図７に示した主面側の電極において厚いメッキ層（Ｎｉメッキ層１５）を使用する従来の半導体装置９０と異なり、第１金属電極３０ａと第２金属電極３０ｂの形成に起因する半導体基板１の主面側と裏面側の残留応力を低くバランスさせることができる。従って、例えば図３に示すパッケージ型半導体装置１００ｐのように、第１金属電極３０ａと第２金属電極３０ｂにそれぞれ金属ブロック２４，２２を半田２８ｂ，２８ａで接合して上記半導体装置１００をパッケージ化するに際しても、上記残留応力と金属ブロック２４，２２を半田２８ｂ，２８ａで接合した時に発生する応力とで発生する剥がれや亀裂等の不具合を抑制することができる。   As described above, the first metal electrode 30a on the main surface side and the second metal electrode 30b on the back surface side in the semiconductor device 100 are different in the electrode structure and the area of the planar pattern as described above. The metal electrode 30a and the second metal electrode 30b are laminated layers having the same number of layers formed by sputtering (three layers in the figure) and corresponding layers made of the same material as shown in FIGS. 2 (b) and 2 (c). It has a structure. Each of the layers constituting the first metal electrode 30a on the main surface side and the second metal electrode 30b on the back surface side formed by sputtering is composed of any thin layer, and the first metal electrode 30a and the back surface are formed. The thickness of the second metal electrode 30b on the side is also substantially equal. The laminated structure of the main surface side and the back surface side formed by sputtering is different from the conventional semiconductor device 90 in which the thick plating layer (Ni plating layer 15) is used in the electrode on the main surface side shown in FIG. Residual stresses on the main surface side and the back surface side of the semiconductor substrate 1 resulting from the formation of the metal electrode 30a and the second metal electrode 30b can be balanced low. Therefore, for example, as in the package type semiconductor device 100p shown in FIG. 3, the semiconductor device 100 is packaged by joining the metal blocks 24 and 22 to the first metal electrode 30a and the second metal electrode 30b with solder 28b and 28a, respectively. In this case, problems such as peeling and cracking caused by the residual stress and the stress generated when the metal blocks 24 and 22 are joined by the solders 28b and 28a can be suppressed.

上記した第１金属電極３０ａと第２金属電極３０ｂとがスパッタにより形成された同じ層数で対応する各層が同じ材料からなる積層構造を有していることによる残留応力の低減効果は、縦型パワートランジスタを形成するため一般的に厚さが１００〜２００μｍの薄い半導体基板１が採用される半導体装置１００において特に効果的である。   The above-described first metal electrode 30a and second metal electrode 30b have the same number of layers formed by sputtering and each corresponding layer has a laminated structure made of the same material. This is particularly effective in the semiconductor device 100 in which the thin semiconductor substrate 1 generally having a thickness of 100 to 200 μm is employed to form the power transistor.

以上のようにして、上記半導体装置１００は、半導体基板１に縦型パワートランジスタが形成され、該半導体基板１の主面側と裏面側にそれぞれ第１金属電極３０ａと第２金属電極３０ｂが形成されてなる半導体装置であって、該電極３０ａ，３０ｂとして従来の厚いメッキ膜を使用することなく、半導体基板１の主面側と裏面側とで残留応力が低くバランスされており、半田接合に際して剥がれや亀裂等の不具合が生じ難い電極構造を有してなる半導体装置とすることができる。   As described above, in the semiconductor device 100, the vertical power transistor is formed on the semiconductor substrate 1, and the first metal electrode 30a and the second metal electrode 30b are formed on the main surface side and the back surface side of the semiconductor substrate 1, respectively. In this semiconductor device, the residual stress is balanced low on the main surface side and the back surface side of the semiconductor substrate 1 without using a conventional thick plating film as the electrodes 30a and 30b, and at the time of solder bonding A semiconductor device having an electrode structure in which defects such as peeling and cracking are unlikely to occur can be obtained.

図４（ａ），（ｂ）は、図１と図２に示した半導体装置１００の製造工程を説明する図で、それぞれ製造途中にある半導体装置１００の工程別の断面図である。   FIGS. 4A and 4B are diagrams illustrating the manufacturing process of the semiconductor device 100 shown in FIGS. 1 and 2, and are cross-sectional views for each process of the semiconductor device 100 in the process of manufacturing.

図１と図２に示した半導体装置１００を製造するにあたっては、最初に半導体基板１に縦型パワートランジスタの所定の構造を形成し、次に主面側の第１下地電極層１４と裏面側の第２下地電極層１４ｂを形成する。次に、主面側の半導体基板１上の全面に保護膜５を形成し、所定形状にパターニングして第１下地電極層１４の表面を露出する開口部５ｋを形成しておく。   In manufacturing the semiconductor device 100 shown in FIGS. 1 and 2, first, a predetermined structure of the vertical power transistor is formed on the semiconductor substrate 1, and then the first base electrode layer 14 on the main surface side and the back surface side are formed. The second base electrode layer 14b is formed. Next, the protective film 5 is formed on the entire surface of the semiconductor substrate 1 on the main surface side, and patterned into a predetermined shape to form an opening 5k that exposes the surface of the first base electrode layer 14.

次に、図４（ａ）に示すように、半導体基板１の裏面側の全面にスパッタして、第２金属電極３０ｂとなる各層の膜を形成する。また、半導体基板１の主面側においても、開口部５ｋが設けられた保護膜５上の全面にスパッタして、裏面側と同じ層数で対応する各層が同じ材料からなる積層構造で、第１金属電極３０ａとなる各層の膜３０ａａを形成しておく。   Next, as shown in FIG. 4A, sputtering is performed on the entire back surface of the semiconductor substrate 1 to form a film of each layer to be the second metal electrode 30b. Also, the main surface side of the semiconductor substrate 1 is sputtered over the entire surface of the protective film 5 provided with the openings 5k, and the corresponding number of layers is the same as the number of layers on the back surface side, and the laminated structure is made of the same material. A film 30aa of each layer to be a single metal electrode 30a is formed.

次に、図４（ｂ）に示すように、切削バイトＣＢを走査して、保護膜５の上面に形成された前記各層の膜３０ａａを機械的に削る、除去加工を行う。これによって、第１金属電極３０ａが、開口部５ｋから臨む第１下地電極層１４および開口部５ｋの段差を形成する保護膜５の側面に残されて、パターニングされる。   Next, as shown in FIG. 4B, the cutting tool CB is scanned to perform removal processing for mechanically cutting the film 30aa of each layer formed on the upper surface of the protective film 5. As a result, the first metal electrode 30a is left and patterned on the first base electrode layer 14 facing the opening 5k and the side surface of the protective film 5 forming the step of the opening 5k.

図１に示すように、半導体装置１００の主面側の第１金属電極３０ａはパターニングが必要であるが、スパッタにより形成する場合は、図７の半導体装置９０の電極形成で採用している電解メッキのように、保護膜５の開口部５ｋに露出する第１下地電極層１４に対して選択的に成長させて形成することができない。このため、図４で説明したように、半導体装置１００の第１金属電極３０ａの電極構造では、最初に開口部５ｋが設けられた保護膜５上の全面にスパッタし第１金属電極３０ａとなる各層の膜３０ａａを形成しておき、次に保護膜５の上面に形成されている余分な各層の膜３０ａａを機械的に削る除去加工でパターニングする方法を採用している。これによれば、第１金属電極３０ａのパターニングのためのマスクが不要であるため、安価に製造することが可能である。   As shown in FIG. 1, the first metal electrode 30a on the main surface side of the semiconductor device 100 needs to be patterned, but when formed by sputtering, the electrolysis employed in forming the electrode of the semiconductor device 90 of FIG. Unlike plating, the first base electrode layer 14 exposed in the opening 5k of the protective film 5 cannot be selectively grown and formed. Therefore, as described with reference to FIG. 4, in the electrode structure of the first metal electrode 30a of the semiconductor device 100, the first metal electrode 30a is first sputtered on the entire surface of the protective film 5 provided with the opening 5k. A method is employed in which a film 30aa of each layer is formed and then patterning is performed by a removal process in which the excess film 30aa of each layer formed on the upper surface of the protective film 5 is mechanically cut. According to this, since a mask for patterning the first metal electrode 30a is not necessary, it can be manufactured at low cost.

また、縦型パワートランジスタが形成された半導体装置１００における主面側の第１金属電極３０ａの平面パターン（すなわち保護膜５の開口部５ｋの平面パターン）は、図１に示したように、大電流を流す必要性から、一般的に大面積の平面パターンとなる。このような大面積の平面パターンを有する第１金属電極３０ａの形成に際して、例えば保護膜５の上面に形成されている余分な各層の膜３０ａａを研磨で除去加工する場合には、主面側の全面を一括して研磨するため、開口部５ｋの中央にある膜３０ａａまでいっしょに研磨されてしまうおそれがある。これに対して、上記の図４（ｂ）に示す機械的に削る除去加工によれば、切削バイトＣＢを走査して、保護膜５の上面に形成されている余分な各層の膜３０ａａだけを確実に除去することができる。   Further, the planar pattern of the first metal electrode 30a on the main surface side in the semiconductor device 100 in which the vertical power transistor is formed (that is, the planar pattern of the opening 5k of the protective film 5) is large as shown in FIG. Since it is necessary to pass an electric current, a plane pattern having a large area is generally used. When the first metal electrode 30a having such a large-area planar pattern is formed, for example, when removing the extra layers 30aa formed on the upper surface of the protective film 5 by polishing, Since the entire surface is polished in a lump, the film 30aa in the center of the opening 5k may be polished together. On the other hand, according to the mechanically removing removal process shown in FIG. 4B, the cutting tool CB is scanned, and only the extra layers 30aa formed on the upper surface of the protective film 5 are scanned. It can be removed reliably.

尚、上記切削バイトＣＢによる機械的な除去加工で形成される例えばポリイミドからなる保護膜５の表面では、微細な凹凸を持った表面が形成され、樹脂モールド時にはモールド樹脂との密着性を高めることができ、耐湿性の向上にも寄与する。   In addition, on the surface of the protective film 5 made of, for example, polyimide formed by the mechanical removal processing by the cutting tool CB, a surface having fine unevenness is formed, and the adhesiveness with the mold resin is improved at the time of resin molding. Can contribute to the improvement of moisture resistance.

図１に示す半導体装置１００は、四角形の半導体基板１に形成されているが、半導体装置１００は、一般的に、ウエハから複数個の四角形のチップに切り出されて製造される。従って、図４で説明した保護膜５の上面に形成された各層の膜３０ａａを機械的に削る除去加工も、一般的にはウエハ状態で実施される。   Although the semiconductor device 100 shown in FIG. 1 is formed on a rectangular semiconductor substrate 1, the semiconductor device 100 is generally manufactured by cutting a wafer into a plurality of rectangular chips. Therefore, the removal process of mechanically scraping the film 30aa of each layer formed on the upper surface of the protective film 5 described with reference to FIG. 4 is also generally performed in a wafer state.

図５は、図４で説明した切削バイトＣＢによる機械的な除去加工に適した保護膜５の平面パターンを説明する図で、半導体装置１００を切り出す前のウエハ１ａの部分的な上面図である。図５に示すウエハ１ａでは、半導体装置１００の直交する切り出しラインＬ１，Ｌ２が点線で示されている。   FIG. 5 is a diagram for explaining a planar pattern of the protective film 5 suitable for mechanical removal processing by the cutting tool CB described in FIG. 4, and is a partial top view of the wafer 1 a before cutting out the semiconductor device 100. . In the wafer 1a shown in FIG. 5, the perpendicular cut lines L1 and L2 of the semiconductor device 100 are indicated by dotted lines.

図４で説明した保護膜５の上面に形成された各層の膜３０ａａを切削バイトＣＢで機械的に削る除去加工を実施するにあたっては、図５に示すウエハ１ａ上の開口部５ｋが設けられた保護膜５の平面パターンにおける半導体装置１００の四角形の直交する二つの辺方向の幅Ｗ１，Ｗ２、すなわち保護膜５の平面パターンにおける半導体装置１００の直交する切り出しラインＬ１，Ｌ２方向の幅Ｗ１，Ｗ２が、１０μｍ以上、２００μｍ以下に設定されていることが好ましい。   In carrying out the removal process of mechanically cutting the film 30aa of each layer formed on the upper surface of the protective film 5 described with reference to FIG. 4 with the cutting tool CB, the opening 5k on the wafer 1a shown in FIG. 5 is provided. The widths W1 and W2 of the two orthogonal sides of the semiconductor device 100 in the planar pattern of the protective film 5, that is, the widths W1 and W2 of the semiconductor device 100 in the planar pattern of the protective film 5 in the orthogonal cutting line L1 and L2 directions. Is preferably set to 10 μm or more and 200 μm or less.

保護膜５の上記幅Ｗ１，Ｗ２が１０μｍより小さい場合には、除去加工時に切削バイトＣＢにより保護膜５へ印加される引き剥がし力に対して当該部分の半導体基板１に対する密着力が小さすぎて、保護膜５の剥離が急に発生し易くなる。一方、保護膜５の上記幅Ｗ１，Ｗ２が２００μｍより大きい場合には、当該部分での切削屑が多くなりすぎて、加工精度が急に悪くなる。   When the widths W1 and W2 of the protective film 5 are smaller than 10 μm, the adhesion force of the portion to the semiconductor substrate 1 is too small with respect to the peeling force applied to the protective film 5 by the cutting tool CB at the time of removal processing. The peeling of the protective film 5 is likely to occur suddenly. On the other hand, when the widths W1 and W2 of the protective film 5 are larger than 200 μm, the amount of cutting waste at the portion increases so that the processing accuracy is suddenly deteriorated.

図６は、図２（ａ）に示した半導体装置１００の変形例で、半導体装置１０１の断面を模式的に示した図である。   FIG. 6 is a diagram schematically showing a cross section of the semiconductor device 101 as a modification of the semiconductor device 100 shown in FIG.

図２（ａ）では、半導体装置１００の半導体基板１に形成されている縦型パワートランジスタを示すために、トレンチゲート１０が図示されていた。   In FIG. 2A, the trench gate 10 is shown to show the vertical power transistor formed on the semiconductor substrate 1 of the semiconductor device 100.

上記縦型パワートランジスタが、図２（ａ）に示したような半導体基板１の主面側に形成されたトレンチゲート１０を有する絶縁ゲートトランジスタである場合には、図６に示す半導体装置１０１のように、半導体基板１の裏面側にも、主面側のトレンチゲート１０と同じ断面構造のダミートレンチゲート１０ｄが形成されてなることが好ましい。これによれば、半導体基板１の主面側と裏面側において、前述した第１金属電極３０ａと第２金属電極３０ｂの形成に起因する残留応力だけでなく、上記トレンチゲート１０の形成に起因する残留応力についてもバランスさせることができる。（関連出願：特願２００８−２９４４８１）
以上のようにして、上記した半導体装置は、いずれも、半導体基板１に縦型パワートランジスタが形成され、該半導体基板１の主面側と裏面側にそれぞれ第１金属電極３０ａと第２金属電極３０ｂが形成されてなる半導体装置であって、該電極３０ａ，３０ｂとして従来の厚いメッキ膜を使用することなく、半導体基板１の主面側と裏面側とで残留応力が低くバランスされており、半田接合に際して剥がれや亀裂等の不具合が生じ難い電極構造を有してなる半導体装置とすることができる。 When the vertical power transistor is an insulated gate transistor having the trench gate 10 formed on the main surface side of the semiconductor substrate 1 as shown in FIG. 2A, the semiconductor device 101 shown in FIG. As described above, it is preferable that a dummy trench gate 10 d having the same cross-sectional structure as that of the trench gate 10 on the main surface side is also formed on the back surface side of the semiconductor substrate 1. According to this, on the main surface side and the back surface side of the semiconductor substrate 1, not only the residual stress resulting from the formation of the first metal electrode 30a and the second metal electrode 30b described above but also the formation of the trench gate 10 is caused. The residual stress can also be balanced. (Related application: Japanese Patent Application No. 2008-294481)
As described above, in each of the semiconductor devices described above, the vertical power transistor is formed on the semiconductor substrate 1, and the first metal electrode 30a and the second metal electrode are provided on the main surface side and the back surface side of the semiconductor substrate 1, respectively. 30b is a semiconductor device in which the residual stress is balanced low on the main surface side and the back surface side of the semiconductor substrate 1 without using a conventional thick plating film as the electrodes 30a and 30b, A semiconductor device having an electrode structure in which problems such as peeling and cracking are unlikely to occur during solder bonding can be obtained.

従って、上記半導体装置は、図３に示すように、第１金属電極３０ａと第２金属電極３０ｂに、それぞれ、ヒートシンクとして機能する金属ブロック２４，２２が半田２８ｂ，２８ａで接続されてなり、上記半導体装置が、ヒートシンクとして機能する金属ブロック２４，２２と共に樹脂モールドされて、パッケージ化される場合に好適である。これにより、図３に例示したパッケージ型半導体装置１００ｐのように、ヒートサイクル等の熱応力に強いパッケージ型半導体装置とすることができる。   Accordingly, as shown in FIG. 3, the semiconductor device includes metal blocks 24 and 22 that function as heat sinks connected to the first metal electrode 30a and the second metal electrode 30b by solders 28b and 28a, respectively. This is suitable when the semiconductor device is resin-molded together with the metal blocks 24 and 22 functioning as heat sinks and packaged. As a result, a package semiconductor device that is resistant to thermal stress such as a heat cycle can be obtained as in the package semiconductor device 100p illustrated in FIG.

また、上記半導体装置は、過酷な熱環境下で使用される車載用の半導体装置として特に好適である。   The semiconductor device is particularly suitable as an in-vehicle semiconductor device used in a severe thermal environment.

９０，１００，１０１ 半導体装置
１ 半導体基板
１４ 第１下地電極層
１４ｂ 第２下地電極層
５ 保護膜
５ｋ 開口部
３０ａ 第１金属電極
３０ｂ 第２金属電極
３１ａ，３１ｂ 第１金属層
３２ａ，３２ｂ 第２金属層
３３ａ、３３ｂ 最上層 90, 100, 101 Semiconductor device 1 Semiconductor substrate 14 First base electrode layer 14b Second base electrode layer 5 Protective film 5k Opening 30a First metal electrode 30b Second metal electrode 31a, 31b First metal layer 32a, 32b Second Metal layer 33a, 33b Top layer

Claims (11)

半導体基板に縦型パワートランジスタが形成され、前記半導体基板の主面側において第１下地電極層に接続すると共に外部に露出する第１金属電極が形成され、前記半導体基板の裏面側において第２下地電極層に接続すると共に外部に露出する第２金属電極が形成されてなる半導体装置であって、
主面側の前記半導体基板の上に保護膜が形成され、前記第１金属電極が前記保護膜に設けられた開口部を介して外部に露出すると共に、裏面側の前記半導体基板の上の全面に前記第２金属電極が形成され、
前記第１金属電極と前記第２金属電極が、前記半導体基板の側から外部側に向かって、スパッタにより形成された同じ層数で対応する各層が同じ材料からなる積層構造を有してなることを特徴とする半導体装置。 A vertical power transistor is formed on the semiconductor substrate, a first metal electrode is formed on the main surface side of the semiconductor substrate and connected to the first base electrode layer and exposed to the outside, and a second base electrode is formed on the back surface side of the semiconductor substrate. A semiconductor device in which a second metal electrode connected to the electrode layer and exposed to the outside is formed,
A protective film is formed on the semiconductor substrate on the main surface side, the first metal electrode is exposed to the outside through an opening provided in the protective film, and the entire surface of the semiconductor substrate on the back surface side The second metal electrode is formed on
The first metal electrode and the second metal electrode have a stacked structure in which the corresponding layers are formed of the same material with the same number of layers formed by sputtering from the semiconductor substrate side to the outside side. A semiconductor device characterized by the above. 前記保護膜の上面に対して前記開口部から臨む前記第１下地電極層の表面が引っ込むように段差が形成されており、
前記開口部が設けられた保護膜の上の全面にスパッタして、前記第１金属電極となる各層の膜が形成され、
前記第１金属電極が、前記保護膜の上面に形成された前記各層の膜を機械的に削る除去加工でパターニングされることによって、前記開口部から臨む前記第１下地電極層および前記段差を形成する前記保護膜の側面に形成されたものとなっていることを特徴とする請求項１に記載の半導体装置。 A step is formed so that the surface of the first base electrode layer facing the opening from the upper surface of the protective film is retracted.
Sputtering is performed on the entire surface of the protective film provided with the opening to form a film of each layer to be the first metal electrode,
The first metal electrode is patterned by a removal process that mechanically removes the film of each layer formed on the upper surface of the protective film, thereby forming the first base electrode layer and the step that face the opening. The semiconductor device according to claim 1, wherein the semiconductor device is formed on a side surface of the protective film. 前記半導体装置が形成される半導体基板は、ウエハから複数個の四角形のチップに切り出される半導体基板であって、
前記ウエハの上の前記開口部が設けられた保護膜の平面パターンにおける前記四角形の直交する二つの辺方向の幅が、１０μｍ以上、２００μｍ以下に設定されてなることを特徴とする請求項２に記載の半導体装置。 The semiconductor substrate on which the semiconductor device is formed is a semiconductor substrate cut out from a wafer into a plurality of square chips,
The width of two orthogonal sides of the quadrangle in a planar pattern of a protective film provided with the opening on the wafer is set to 10 μm or more and 200 μm or less. The semiconductor device described. 前記保護膜が、ポリイミドからなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the protective film is made of polyimide. 前記第１下地電極層および第２下地電極層が、アルミニウム（Ａｌ）またはアルミニウム−シリコン（Ａｌ−Ｓｉ）合金からなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。   5. The semiconductor device according to claim 1, wherein the first base electrode layer and the second base electrode layer are made of aluminum (Al) or an aluminum-silicon (Al—Si) alloy. . 前記積層構造における前記外部側の最上層が、金（Ａｕ）からなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the outermost uppermost layer in the stacked structure is made of gold (Au). 前記第１下地電極層または前記第２下地電極層と前記積層構造における前記外部側の最上層との間の中間層が、前記半導体基板の側から外部側に向かって、チタン（Ｔｉ）からなる第１金属層とニッケル−バナジウム（Ｎｉ−Ｖ）合金からなる第２金属層の二層で構成されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。   An intermediate layer between the first base electrode layer or the second base electrode layer and the outermost uppermost layer in the stacked structure is made of titanium (Ti) from the semiconductor substrate side toward the outer side. 7. The semiconductor device according to claim 1, comprising a first metal layer and a second metal layer made of a nickel-vanadium (Ni—V) alloy. 8. 前記縦型パワートランジスタが、前記半導体基板の主面側に形成されたトレンチゲートを有する絶縁ゲートトランジスタであり、
前記半導体基板の裏面側にも、前記トレンチゲートと同じ断面構造のダミートレンチゲートが形成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。 The vertical power transistor is an insulated gate transistor having a trench gate formed on a main surface side of the semiconductor substrate;
8. The semiconductor device according to claim 1, wherein a dummy trench gate having the same cross-sectional structure as the trench gate is also formed on a back surface side of the semiconductor substrate. 前記縦型パワートランジスタが、ＩＧＢＴであることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the vertical power transistor is an IGBT. 前記第１金属電極と第２金属電極に、それぞれ、ヒートシンクが半田で接続されてなり、
前記半導体装置が、前記ヒートシンクと共に樹脂モールドされて、パッケージ化されてなることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。 A heat sink is connected to each of the first metal electrode and the second metal electrode by solder,
The semiconductor device according to claim 1, wherein the semiconductor device is resin-molded together with the heat sink and packaged. 前記半導体装置が、車載用であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor device is for vehicle use.
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