JP5899532B2 - Active matrix substrate - Google Patents

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Description

本発明は、アクティブマトリクス基板に関し、特に、静電気保護機能を有するアクティブマトリクス基板を用いた表示パネルの検査回路に関する。   The present invention relates to an active matrix substrate, and more particularly to an inspection circuit for a display panel using an active matrix substrate having an electrostatic protection function.

近年の表示装置の高品位化への需要に伴い、薄型で低消費電力の表示パネルとして、液晶表示パネルや有機エレクトロルミネッセンス(EL)表示パネルが注目されている。これらの表示パネルは、2次元に配列された複数の画素を備える。   With the recent demand for higher-quality display devices, liquid crystal display panels and organic electroluminescence (EL) display panels have attracted attention as thin and low power consumption display panels. These display panels include a plurality of pixels arranged two-dimensionally.

例えば、アクティブマトリクス型の有機EL表示パネルでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ(TFT:Thin Film Transistor)が設けられ、このTFTに保持容量素子(コンデンサ)、駆動トランジスタのゲート及び補償回路などが接続されている。そして、選択した走査線を通じてこのTFTをオンさせ、データ線からのデータ信号等を駆動トランジスタ、保持容量素子及び補償回路に入力し、その駆動トランジスタ及び保持容量素子及び補償回路によって有機EL素子の発光輝度及び発光タイミングを制御する。この画素駆動回路の構成により、アクティブマトリクス型の有機EL表示パネルでは、次の走査(選択)まで有機EL素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。   For example, in an active matrix organic EL display panel, a thin film transistor (TFT) is provided at the intersection of a plurality of scanning lines and a plurality of data lines, and a storage capacitor element (capacitor) and a driving transistor are provided in the TFT. A gate, a compensation circuit, and the like are connected. Then, the TFT is turned on through the selected scanning line, and a data signal or the like from the data line is input to the driving transistor, the holding capacitor element and the compensation circuit, and the organic EL element emits light by the driving transistor, the holding capacitor element and the compensation circuit. Control brightness and light emission timing. With this configuration of the pixel drive circuit, the active matrix organic EL display panel can emit the organic EL element until the next scanning (selection), so that the luminance of the display is reduced even if the duty ratio is increased. There is no such thing.

しかしながら、アクティブマトリクス型の有機EL表示パネルは、画素駆動回路構成が複雑になるので、画素駆動回路素子の特性ばらつきや配線の短絡や開放といった電気的な不具合が発生する。このような特性ばらつきを補償し、製造歩留まりを向上させるため、製造工程の途中段階におけるアクティブマトリクス基板のアレイ検査や、完成時における実装部品装着前の表示パネルの表示動作検査を十分に行う必要がある。このような検査時において、例えば、外部測定機器と被測定物であるアクティブマトリクス基板または表示パネルが接続される際、または、各製造工程において外部測定機器などが接続されていない時に、アクティブマトリクス基板に静電気が流入して画素回路が静電気破壊されるケースがある。   However, since the active matrix organic EL display panel has a complicated pixel drive circuit configuration, electrical defects such as variations in characteristics of pixel drive circuit elements and short-circuiting or opening of wirings occur. In order to compensate for such characteristic variations and improve the manufacturing yield, it is necessary to sufficiently perform an array inspection of the active matrix substrate in the middle of the manufacturing process and a display operation inspection of the display panel before mounting the mounted component at the time of completion. is there. At the time of such an inspection, for example, when an external measurement device and an active matrix substrate or a display panel as a measurement object are connected, or when an external measurement device or the like is not connected in each manufacturing process, the active matrix substrate There is a case where static electricity flows into the pixel circuit and the pixel circuit is destroyed.

特許文献1では、液晶表示パネルを静電気破壊から保護しつつ信号線の断線を検査する構成が開示されている。具体的には、表示領域の周辺であって静電保護回路の外側に配置された検査用回路から検査電圧を全画素に一斉に入力し、液晶素子が形成された各画素の点灯状態を検査する。この点灯状態を検査することにより、静電気破壊することなく信号線の断線検査が実行される。   Patent Document 1 discloses a configuration for inspecting signal line disconnection while protecting a liquid crystal display panel from electrostatic breakdown. Specifically, inspection voltages that are placed around the display area and outside the electrostatic protection circuit are simultaneously input to all pixels to inspect the lighting state of each pixel on which the liquid crystal element is formed. To do. By inspecting the lighting state, a signal line disconnection inspection is performed without electrostatic breakdown.

特開2011−154161号公報JP 2011-154161 A

しかしながら、特許文献1に記載された表示装置の検査方法は、検査電圧を印加して画素の点灯状態を確認するため、発光素子が未だ形成されておらず駆動回路のみが形成されたアクティブマトリクス基板における信号線、走査線及び駆動回路の検査には適用できない。   However, the inspection method of the display device described in Patent Document 1 is an active matrix substrate in which only a driving circuit is formed without forming a light emitting element in order to check the lighting state of a pixel by applying an inspection voltage. It cannot be applied to inspection of signal lines, scanning lines, and driving circuits.

また、アクティブマトリクス基板の各画素には、発光を維持するための容量が形成されており、検査電圧を複数の画素に一斉に印加する上記検査方法では、異常容量を示す画素を特定することは困難である。   In addition, each pixel of the active matrix substrate is formed with a capacitor for maintaining light emission. In the above inspection method in which the inspection voltage is applied to a plurality of pixels at the same time, it is not possible to specify a pixel exhibiting an abnormal capacity. Have difficulty.

上記課題に鑑み、本発明は、簡易的な回路により、静電気保護機能を確保しつつ検査対象の画素を選択することが可能なアクティブマトリクス基板を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide an active matrix substrate capable of selecting a pixel to be inspected with a simple circuit while ensuring an electrostatic protection function.

上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置された複数の信号線と、前記基板上に設けられた検査用端子と、前記複数の信号線の各々に対応して1つずつ配置され、対応する信号線と前記検査用端子との導通及び非導通を切り換える複数の第1薄膜トランジスタと、前記複数の第1薄膜トランジスタの各々に対応して1つずつ配置され、前記検査用端子と導通させる信号線を選択するための選択信号が入力される複数の選択信号入力端子と、逆並列に接続された一対のダイオードを含む第1静電保護素子と、前記複数の選択信号入力端子の各々に対応して1つずつ配置され、逆並列に接続された一対のダイオードを含む複数の第2静電保護素子と、静電気の放電先となる静電気放電線とを備え、前記複数の第1薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、ソース電極及びドレイン電極の他方が、前記検査用端子に接続され、かつ、前記第1静電保護素子を介して前記静電気放電線に接続され、ゲート電極が、対応する前記選択信号入力端子に接続され、かつ、対応する前記第2静電保護素子を介して前記静電気放電線に接続されていることを特徴とする。   In order to achieve the above object, an active matrix substrate according to one embodiment of the present invention includes a substrate, a plurality of signal lines disposed on the substrate, an inspection terminal provided on the substrate, and the plurality of terminals. Corresponding to each of the plurality of first thin film transistors, each of the plurality of first thin film transistors switching between conduction and non-conduction between the corresponding signal line and the inspection terminal, and corresponding to each of the plurality of first thin film transistors. And a plurality of selection signal input terminals to which a selection signal for selecting a signal line to be electrically connected to the inspection terminal and a pair of diodes connected in antiparallel are provided. A plurality of second electrostatic protection elements including a protection element, a pair of diodes arranged in correspondence with each of the plurality of selection signal input terminals, and connected in antiparallel, and a discharge destination of static electricity Static electricity Each of the plurality of first thin film transistors, wherein one of a source electrode and a drain electrode is connected to the corresponding signal line, and the other of the source electrode and the drain electrode is connected to the inspection terminal, And the first electrostatic protection element is connected to the electrostatic discharge line, the gate electrode is connected to the corresponding selection signal input terminal, and the corresponding second electrostatic protection element is used. It is connected to an electrostatic discharge line.

本発明のアクティブマトリクス基板によれば、画素ごとに画素回路を検査できるので、欠陥画素の特定が可能となる。また、静電気保護回路が画素選択回路を兼用するので、画素を検査する回路を簡素化及び省面積化できる。   According to the active matrix substrate of the present invention, since the pixel circuit can be inspected for each pixel, the defective pixel can be specified. In addition, since the electrostatic protection circuit also serves as the pixel selection circuit, the circuit for inspecting the pixels can be simplified and the area can be reduced.

画素回路の検査が可能な従来のアクティブマトリクス基板の電気的な構成を示すブロック図である。It is a block diagram which shows the electrical structure of the conventional active matrix substrate which can test | inspect a pixel circuit. 本発明の実施の形態1に係るアクティブマトリクス基板の電気的な構成を示すブロック図である。1 is a block diagram showing an electrical configuration of an active matrix substrate according to Embodiment 1 of the present invention. 本発明の実施の形態1に係るアクティブマトリクス基板に正電荷を帯びた静電気が流入した場合の放電経路を説明する回路図である。FIG. 3 is a circuit diagram for explaining a discharge path when positively charged static electricity flows into the active matrix substrate according to the first embodiment of the present invention. 本発明の実施の形態1に係るアクティブマトリクス基板に負電荷を帯びた静電気が流入した場合の放電経路を説明する回路図である。FIG. 3 is a circuit diagram illustrating a discharge path when negatively charged static electricity flows into the active matrix substrate according to the first embodiment of the present invention. 本発明の実施の形態1に係るアクティブマトリクス基板において検査画素を選択する場合の状態を説明する回路図である。It is a circuit diagram explaining the state in the case of selecting a test pixel in the active matrix substrate according to the first embodiment of the present invention. 本発明の実施の形態2に係るアクティブマトリクス基板の電気的な構成を示すブロック図である。It is a block diagram which shows the electric constitution of the active matrix substrate which concerns on Embodiment 2 of this invention. 本発明における画素容量検査の一実施例による効果の一例を説明するグラフである。It is a graph explaining an example of the effect by one Example of pixel capacity inspection in the present invention. 本発明のアクティブマトリクス基板を内蔵した薄型フラットTVの外観図である。1 is an external view of a thin flat TV incorporating an active matrix substrate of the present invention.

(本発明の基礎となった知見)
本発明者は、「背景技術」の欄において記載したアクティブマトリクス基板に関し、以下の問題が生じることを見出した。
(Knowledge that became the basis of the present invention)
The inventor has found that the following problems occur with respect to the active matrix substrate described in the “Background Art” section.

特許文献1に記載された表示装置の検査を、画素回路が既に形成されているが発光素子が未だ形成されていないアクティブマトリクス基板の画素回路検査に適用すると、図1のような回路構成となる。   When the inspection of the display device described in Patent Document 1 is applied to the pixel circuit inspection of an active matrix substrate in which a pixel circuit is already formed but a light emitting element is not yet formed, a circuit configuration as shown in FIG. 1 is obtained. .

図1は、画素回路の検査が可能な従来のアクティブマトリクス基板の電気的な構成を示すブロック図である。同図に記載されたアクティブマトリクス基板500は、マトリクス状に配置された複数の画素501と、画素行ごとに配置された複数の走査線512と、画素列ごとに配置された複数のデータ線511とを、表示領域に有する。さらに、アクティブマトリクス基板500は、ガード線513と、データ線ごとに配置されたESDダイオード521及び522ならびにパッド531と、検査用端子532とを、当該表示領域の周辺に有する。   FIG. 1 is a block diagram showing an electrical configuration of a conventional active matrix substrate capable of inspecting a pixel circuit. The active matrix substrate 500 shown in the figure includes a plurality of pixels 501 arranged in a matrix, a plurality of scanning lines 512 arranged for each pixel row, and a plurality of data lines 511 arranged for each pixel column. In the display area. Further, the active matrix substrate 500 includes guard lines 513, ESD diodes 521 and 522 and pads 531 arranged for each data line, and inspection terminals 532 around the display area.

ガード線513は、表示領域を囲むように配置された静電気放電線である。   The guard line 513 is an electrostatic discharge line arranged so as to surround the display area.

パッド531は、製造工程の最終段階で切断線によりアクティブマトリクス基板500の周辺部が切断された場合に、アクティブマトリクス基板500と外部測定機器または駆動回路との電気的接続を確保する端子である。   The pad 531 is a terminal that ensures electrical connection between the active matrix substrate 500 and an external measuring device or drive circuit when the peripheral portion of the active matrix substrate 500 is cut by a cutting line at the final stage of the manufacturing process.

検査用端子532は、隣接した複数の画素列ごとに配置され、上記切断までの工程において、上記複数の画素列に対応して配置された複数のデータ線511に接続されている。外部測定機器は、検査用端子532を介して、当該複数のデータ線511に対して一括して検査電圧を出力し、当該出力を停止して所定の期間経過後、当該複数のデータ線511から画素容量に対応した画素電圧を測定する。   The inspection terminal 532 is arranged for each of a plurality of adjacent pixel columns, and is connected to a plurality of data lines 511 arranged corresponding to the plurality of pixel columns in the process up to the cutting. The external measuring device collectively outputs inspection voltages to the plurality of data lines 511 via the inspection terminals 532, stops the output, and after a predetermined period has elapsed, from the plurality of data lines 511, A pixel voltage corresponding to the pixel capacitance is measured.

ESDダイオード521及び522は、それぞれ、ゲート電極とソース電極とが短絡接続された薄膜トランジスタで構成されている。   Each of the ESD diodes 521 and 522 includes a thin film transistor in which a gate electrode and a source electrode are short-circuited.

ESDダイオード521は、ドレイン電極とデータ線511とが接続され、ゲート電極及びソース電極とガード線513とが接続されている。上記接続により、ESDダイオード521は、ガード線513を基準としてデータ線511にビルトイン電圧以上の電圧が印加された場合に、データ線511からガード線513の方向に順方向電流を流す(データ線511からガード線513の方向に正電荷を放出する)。   In the ESD diode 521, the drain electrode and the data line 511 are connected, and the gate electrode and the source electrode and the guard line 513 are connected. With the above connection, the ESD diode 521 causes a forward current to flow from the data line 511 to the guard line 513 when a voltage higher than the built-in voltage is applied to the data line 511 with the guard line 513 as a reference (data line 511). To release a positive charge in the direction of the guard line 513).

なお、ビルトイン電圧とは、ダイオードの閾値電圧のことであり、ダイオードの電流−電圧特性において順方向電流が実質的に発生する(指数関数的に増加する)電圧である。   The built-in voltage is a threshold voltage of the diode, and is a voltage at which a forward current is substantially generated (exponentially increases) in the current-voltage characteristic of the diode.

ESDダイオード522は、ドレイン電極とガード線513とが接続され、ゲート電極及びソース電極とデータ線511とが接続されている。上記接続により、ESDダイオード522は、ガード線513を基準としてデータ線511に、絶対値がビルトイン電圧以上である負電圧が印加された場合に、ガード線513からデータ線511の方向に順方向電流を流す(データ線511からガード線513の方向に負電荷を放出する)。   In the ESD diode 522, the drain electrode and the guard line 513 are connected, and the gate electrode and the source electrode are connected to the data line 511. With the above connection, the ESD diode 522 has a forward current in the direction from the guard line 513 to the data line 511 when a negative voltage having an absolute value equal to or greater than the built-in voltage is applied to the data line 511 with the guard line 513 as a reference. (Negative charge is released from the data line 511 toward the guard line 513).

ESDダイオード521及び522の配置により、製造工程途中において、検査用端子532から静電気がアクティブマトリクス基板500内に流入した場合、正電荷は検査用端子532→データ線511→ESDダイオード521→ガード線513という経路で放出される。一方、負電荷は検査用端子532→データ線511→ESDダイオード522→ガード線513という経路で放出される。よって、表示領域には静電気の電荷が流入しないので、画素が破壊されることが防止される。   Due to the arrangement of the ESD diodes 521 and 522, when static electricity flows into the active matrix substrate 500 from the inspection terminal 532 during the manufacturing process, the positive charge becomes the inspection terminal 532 → the data line 511 → the ESD diode 521 → the guard line 513. It is released by the route. On the other hand, the negative charge is discharged through the path of the inspection terminal 532 → the data line 511 → the ESD diode 522 → the guard line 513. Accordingly, static charges do not flow into the display region, so that the pixel is prevented from being destroyed.

量産段階では、製造コスト及び量産性の観点から、複数の画素回路を単位とする高速な検査を必要とするため、複数の画素回路を一括して検査する、いわゆる束ね検査が採用される。このため、図1に示すように、検査用端子532は、隣接する複数のデータ線511に共通して1つ配置されている。   In the mass production stage, from the viewpoint of manufacturing cost and mass productivity, high-speed inspection is required in units of a plurality of pixel circuits, and so-called bundle inspection in which a plurality of pixel circuits are inspected collectively is employed. For this reason, as shown in FIG. 1, one inspection terminal 532 is arranged in common with a plurality of adjacent data lines 511.

上述した束ね検査によれば、製造工程における検査工数は削減でき、配線の短絡及び画素回路の欠陥を有する表示パネルを選別することが可能である。例えば、複数の画素からなるデータ線ブロックに対して、検査用端子532から検査電圧を印加し、当該印加を停止して所定の期間経過後に、当該データ線ブロックからの画素電圧を検査用端子532から読み取る。そして、上記検査電圧と上記画素電圧との比較により、上記データ線ブロックの合成容量を算出することにより、上記データ線ブロックの良否判定がなされる。   According to the above-described bundle inspection, the number of inspection steps in the manufacturing process can be reduced, and a display panel having a short circuit of wiring and a defect of a pixel circuit can be selected. For example, an inspection voltage is applied from the inspection terminal 532 to a data line block including a plurality of pixels, and the application voltage is stopped and a pixel voltage from the data line block is applied to the inspection terminal 532 after a predetermined period has elapsed. Read from. Then, the pass / fail judgment of the data line block is made by calculating the combined capacity of the data line block by comparing the inspection voltage and the pixel voltage.

しかしながら、上記束ね検査では、データ線ブロックの良否判定のみ可能であり、欠陥画素の特定は困難である。   However, in the above bundling inspection, it is only possible to determine whether the data line block is good or bad, and it is difficult to identify defective pixels.

このような問題を解決するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置された複数の信号線と、前記基板上に設けられた検査用端子と、前記複数の信号線の各々に対応して1つずつ配置され、対応する信号線と前記検査用端子との導通及び非導通を切り換える複数の第1薄膜トランジスタと、前記複数の第1薄膜トランジスタの各々に対応して1つずつ配置され、前記検査用端子と導通させる信号線を選択するための選択信号が入力される複数の選択信号入力端子と、逆並列に接続された一対のダイオードを含む第1静電保護素子と、前記複数の選択信号入力端子の各々に対応して1つずつ配置され、逆並列に接続された一対のダイオードを含む複数の第2静電保護素子と、静電気の放電先となる静電気放電線とを備え、前記複数の第1薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、ソース電極及びドレイン電極の他方が、前記検査用端子に接続され、かつ、前記第1静電保護素子を介して前記静電気放電線に接続され、ゲート電極が、対応する前記選択信号入力端子に接続され、かつ、対応する前記第2静電保護素子を介して前記静電気放電線に接続されていることを特徴とする。   In order to solve such a problem, an active matrix substrate according to one embodiment of the present invention includes a substrate, a plurality of signal lines arranged on the substrate, an inspection terminal provided on the substrate, One each corresponding to each of the plurality of signal lines, a plurality of first thin film transistors for switching conduction and non-conduction between the corresponding signal line and the inspection terminal, and each of the plurality of first thin film transistors Correspondingly, a plurality of selection signal input terminals that are arranged one by one and to which a selection signal for selecting a signal line to be conducted with the inspection terminal is input, and a first that includes a pair of diodes connected in antiparallel An electrostatic protection element, a plurality of second electrostatic protection elements including a pair of diodes arranged in correspondence with each of the plurality of selection signal input terminals and connected in antiparallel, and a discharge destination of static electricity Become Each of the plurality of first thin film transistors includes one of a source electrode and a drain electrode connected to the corresponding signal line, and the other of the source electrode and the drain electrode connected to the inspection terminal. And connected to the electrostatic discharge line via the first electrostatic protection element, a gate electrode is connected to the corresponding selection signal input terminal, and via the corresponding second electrostatic protection element And is connected to the electrostatic discharge wire.

本態様によると、信号線に接続された基板上の画素回路を、信号線ごとに個別検査できるので、欠陥画素の特定が可能となる。また、信号線に流入した静電気は、信号線の選択が可能な第1薄膜トランジスタと第1静電保護素子と第2静電保護素子とで構成された静電保護回路により、画素回路に流入せずに静電気放電線へ放電される。よって、静電保護回路の一部が選択回路を兼用するので、画素回路を個別に検査するための検査回路を簡素化及び省面積化できる。   According to this aspect, since the pixel circuit on the substrate connected to the signal line can be individually inspected for each signal line, the defective pixel can be specified. The static electricity flowing into the signal line is allowed to flow into the pixel circuit by an electrostatic protection circuit including a first thin film transistor, a first electrostatic protection element, and a second electrostatic protection element that can select the signal line. Without discharging to the electrostatic discharge line. Therefore, since a part of the electrostatic protection circuit also serves as the selection circuit, the inspection circuit for individually inspecting the pixel circuit can be simplified and reduced in area.

また、外部接続端子から信号線に流入した静電気の放電経路は、信号線→第1薄膜トランジスタ→第1静電保護素子→静電気放電線であり、第1薄膜トランジスタと第1静電保護素子とが直列に接続された経路を含んでいる。これにより、放電電流が上記放電経路を流れるためには、静電電圧が、第1薄膜トランジスタの閾値電圧と第1静電保護素子のビルトイン電圧との加算電圧より大きいことが条件となる。逆の観点から、信号線を介して各画素へ電圧を印加する場合には、上記放電経路に電流が漏洩しないための電圧マージンを大きくとることが可能となる。例えば、検査電圧を大きくして画素容量を検査したい場合、または、表示パネル完成後の画像表示段階において、輝度確保のためにデータ電圧を増加させたい場合などにおいて好都合である。   The discharge path of the static electricity flowing into the signal line from the external connection terminal is signal line → first thin film transistor → first electrostatic protection element → static discharge line. The first thin film transistor and the first electrostatic protection element are in series. Contains a route connected to. Thus, in order for the discharge current to flow through the discharge path, the electrostatic voltage is required to be larger than the sum voltage of the threshold voltage of the first thin film transistor and the built-in voltage of the first electrostatic protection element. From the opposite viewpoint, when a voltage is applied to each pixel via a signal line, it is possible to increase a voltage margin for preventing current from leaking into the discharge path. For example, it is convenient when the pixel voltage is to be inspected by increasing the inspection voltage, or when it is desired to increase the data voltage in order to ensure luminance in the image display stage after the display panel is completed.

また、例えば、前記複数の第2静電保護素子の各々に含まれる前記ダイオードのビルトイン電圧は、前記複数の第1薄膜トランジスタの各々の閾値電圧よりも大きくてもよい。   For example, the built-in voltage of the diode included in each of the plurality of second electrostatic protection elements may be larger than the threshold voltage of each of the plurality of first thin film transistors.

選択信号電圧が第1薄膜トランジスタの閾値電圧以下の場合には、第1薄膜トランジスタが導通状態とはならず、また、第2静電保護素子のビルトイン電圧以上の場合には、選択信号入力端子から第2静電保護素子を介して静電気放電線へ電流が流れてしまい、第1薄膜トランジスタが導通状態とならない。本態様によれば、上記ビルトイン電圧が上記閾値電圧よりも大きいので、選択信号電圧を上記閾値電圧以上で上記ビルトイン電圧以下に設定することにより、確実に第1薄膜トランジスタを導通状態にすることができ、精度良くデータ線を選択することが可能となる。   When the selection signal voltage is less than or equal to the threshold voltage of the first thin film transistor, the first thin film transistor is not turned on, and when the selection signal voltage is greater than or equal to the built-in voltage of the second electrostatic protection element, 2 Current flows to the electrostatic discharge line via the electrostatic protection element, and the first thin film transistor is not brought into a conducting state. According to this aspect, since the built-in voltage is higher than the threshold voltage, the first thin film transistor can be reliably brought into a conducting state by setting the selection signal voltage to be equal to or higher than the threshold voltage and equal to or lower than the built-in voltage. It becomes possible to select the data line with high accuracy.

また、例えば、前記第1静電保護素子及び前記複数の第2静電保護素子の各々に含まれるダイオードは、ソース電極及びドレイン電極の一方とゲート電極とが短絡された薄膜トランジスタで構成されていてもよい。   Further, for example, the diode included in each of the first electrostatic protection element and the plurality of second electrostatic protection elements includes a thin film transistor in which one of a source electrode and a drain electrode and a gate electrode are short-circuited. Also good.

本態様によれば、第1静電保護素子及び第2静電保護素子に含まれるダイオードを、第1薄膜トランジスタ及び画素回路を構成する薄膜トランジスタと同一プロセスで形成することができ、製造工程が簡素化できる。   According to this aspect, the diodes included in the first electrostatic protection element and the second electrostatic protection element can be formed by the same process as the first thin film transistor and the thin film transistor constituting the pixel circuit, and the manufacturing process is simplified. it can.

また、例えば、さらに、前記複数の信号線の各々に対応して1つずつ配置され、対応する信号線と前記静電気放電線との導通及び非導通を切り換える複数の第2薄膜トランジスタと、前記複数の第2薄膜トランジスタの各々に対応して1つずつ配置され、前記対応する信号線と前記静電気放電線とを導通させるための非選択信号が入力される複数の非選択信号入力端子と、前記複数の非選択信号入力端子の各々に対応して1つずつ配置され、逆並列に接続された一対のダイオードを含む第3静電保護素子とを備え、前記複数の第2薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、ソース電極及びドレイン電極の他方が、前記静電気放電線に接続され、ゲート電極が、対応する前記非選択信号入力端子に接続され、かつ、対応する前記第3静電保護素子を介して固定電位に設定された前記静電気放電線に接続され、前記選択信号により前記検査用端子と導通している信号線以外の信号線は、前記非選択信号により前記固定電位に設定されてもよい。   Further, for example, a plurality of second thin film transistors that are arranged one by one corresponding to each of the plurality of signal lines and that switch between conduction and non-conduction between the corresponding signal line and the electrostatic discharge line, and A plurality of non-selection signal input terminals which are arranged one by one in correspondence with each of the second thin film transistors and to which a non-selection signal for conducting the corresponding signal line and the electrostatic discharge line is input; A third electrostatic protection element including a pair of diodes arranged one by one corresponding to each of the non-selection signal input terminals and connected in antiparallel, each of the plurality of second thin film transistors including a source electrode And one of the drain electrodes is connected to the corresponding signal line, the other of the source electrode and the drain electrode is connected to the electrostatic discharge line, and a gate electrode is connected to the corresponding non-selection signal. Other than a signal line connected to the input terminal and connected to the electrostatic discharge line set to a fixed potential via the corresponding third electrostatic protection element and conducting to the inspection terminal by the selection signal The signal line may be set to the fixed potential by the non-selection signal.

本態様によれば、信号線に接続された画素回路の検査において、選択された信号線への検査電圧の印加と、印加停止後の画素電圧の測定とを、非選択信号線に固定電位を導入しながら行うことが可能となる。よって、非選択信号線をシールドとして作用させることで選択信号線への誘導ノイズが低減されるので、静電保護機能を確保しつつ検査精度を高めることが可能となる。   According to this aspect, in the inspection of the pixel circuit connected to the signal line, the application of the inspection voltage to the selected signal line and the measurement of the pixel voltage after stopping the application are performed, and the fixed potential is applied to the non-selected signal line. It can be done while introducing. Therefore, by causing the non-selected signal line to act as a shield, the induction noise to the selected signal line is reduced, so that the inspection accuracy can be increased while ensuring the electrostatic protection function.

また、例えば、前記複数の第3静電保護素子の各々に含まれる前記ダイオードのビルトイン電圧は、前記複数の第2薄膜トランジスタの各々の閾値電圧よりも大きくてもよい。   For example, the built-in voltage of the diode included in each of the plurality of third electrostatic protection elements may be larger than the threshold voltage of each of the plurality of second thin film transistors.

非選択信号電圧が第2薄膜トランジスタの閾値電圧以下の場合には、第2薄膜トランジスタが導通状態とはならず、また、第3静電保護素子のビルトイン電圧以上の場合には、非選択信号入力端子から第3静電保護素子を介して静電気放電線へ電流が流れてしまい、第2薄膜トランジスタが導通状態とならない。本態様によれば、上記ビルトイン電圧が上記閾値電圧よりも大きいので、非選択信号電圧を上記閾値電圧以上で上記ビルトイン電圧以下に設定することにより、確実に第2薄膜トランジスタを導通状態にすることが可能となる。   When the non-selection signal voltage is lower than or equal to the threshold voltage of the second thin film transistor, the second thin film transistor is not turned on. When the non-selection signal voltage is higher than the built-in voltage of the third electrostatic protection element, the non-selection signal input terminal Current flows through the third electrostatic protection element to the electrostatic discharge line, and the second thin film transistor does not enter the conductive state. According to this aspect, since the built-in voltage is larger than the threshold voltage, the non-selection signal voltage is set to be equal to or higher than the threshold voltage and equal to or lower than the built-in voltage, so that the second thin film transistor can be reliably turned on. It becomes possible.

また、例えば、前記複数の第3静電保護素子の各々に含まれるダイオードは、ソース電極及びドレイン電極の一方とゲート電極とが短絡された薄膜トランジスタで構成されていてもよい。   For example, the diode included in each of the plurality of third electrostatic protection elements may be formed of a thin film transistor in which one of the source electrode and the drain electrode and the gate electrode are short-circuited.

本態様によれば、第3静電保護素子に含まれるダイオードを、第1及び第2薄膜トランジスタ及び画素回路を構成する薄膜トランジスタと同一プロセスで形成することができ、製造工程が簡素化できる。   According to this aspect, the diode included in the third electrostatic protection element can be formed in the same process as the first and second thin film transistors and the thin film transistor constituting the pixel circuit, and the manufacturing process can be simplified.

また、例えば、前記複数の信号線は、m(mは2以上の整数)本ごとの信号線ブロックにブロック化されており、前記検査用端子及び前記第1静電保護素子は、前記信号線ブロックごとに設けられていてもよい。   Further, for example, the plurality of signal lines are divided into m (m is an integer of 2 or more) signal line blocks, and the inspection terminal and the first electrostatic protection element are the signal lines. It may be provided for each block.

量産段階では、製造コスト及び量産性の観点から、複数の画素回路を単位とする高速な検査を必要とするため、複数の画素回路を一括して検査する、いわゆる束ね検査が採用される。本態様によれば、信号線が、m(mは2以上の整数)本ごとの信号線ブロックにブロック化されているので、検査用端子から、選択信号線に対して検査電圧を出力し、また、当該信号線から画素電圧を検出する。このとき、第1薄膜トランジスタの導通または非導通により、選択信号線に対してのみ検査電圧を印加することが可能であり、また、信号線ブロックに属する全ての信号線に対して一括して検査電圧を印加することも可能となる。   In the mass production stage, from the viewpoint of manufacturing cost and mass productivity, high-speed inspection is required in units of a plurality of pixel circuits, and so-called bundle inspection in which a plurality of pixel circuits are inspected collectively is employed. According to this aspect, since the signal lines are blocked into m (m is an integer of 2 or more) signal line blocks, an inspection voltage is output from the inspection terminal to the selected signal line, Further, the pixel voltage is detected from the signal line. At this time, the inspection voltage can be applied only to the selected signal line by the conduction or non-conduction of the first thin film transistor, and the inspection voltage is collectively applied to all the signal lines belonging to the signal line block. Can also be applied.

以下、本発明の一態様に係るアクティブマトリクス基板について、図面を参照しながら説明する。また、以下の図面において同一の構成要素には同一の符号を用いている。   Hereinafter, an active matrix substrate according to one embodiment of the present invention will be described with reference to the drawings. In the following drawings, the same reference numerals are used for the same components.

なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。   Each of the embodiments described below shows a preferred specific example of the present invention. The numerical values, shapes, materials, constituent elements, arrangement of constituent elements, connection forms, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention. In addition, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims indicating the highest concept of the present invention are described as optional constituent elements that constitute a more preferable embodiment.

(実施の形態1)
本実施の形態におけるアクティブマトリクス基板は、基板上に配置された複数の信号線と、基板上に設けられた検査用端子と、複数の信号線の各々に対応して1つずつ配置され、対応する信号線と検査用端子との導通及び非導通を切り換える複数の第1薄膜トランジスタと、当該複数の第1薄膜トランジスタの各々に対応して1つずつ配置され、検査用端子と導通させる信号線を選択するための選択信号が入力される複数の選択信号入力端子と、逆並列に接続された一対のダイオードを含む第1静電保護素子と、上記複数の選択信号入力端子の各々に対応して1つずつ配置され、逆並列に接続された一対のダイオードを含む複数の第2静電保護素子と、静電気の放電先となる静電気放電線とを備える。上記複数の第1薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、対応する信号線に接続され、ソース電極及びドレイン電極の他方が、検査用端子に接続され、かつ、第1静電保護素子を介して静電気放電線に接続され、ゲート電極が、対応する選択信号入力端子に接続され、かつ、対応する第2静電保護素子を介して静電気放電線に接続されている。
(Embodiment 1)
In the present embodiment, the active matrix substrate is arranged in correspondence with each of the plurality of signal lines arranged on the substrate, the inspection terminals provided on the substrate, and the plurality of signal lines. A plurality of first thin film transistors that switch between conduction and non-conduction between the signal line to be inspected and the inspection terminal, and one signal line that is arranged corresponding to each of the plurality of first thin film transistors and that conducts to the inspection terminal is selected. Corresponding to each of the plurality of selection signal input terminals, a first electrostatic protection element including a pair of diodes connected in antiparallel, and each of the plurality of selection signal input terminals. A plurality of second electrostatic protection elements including a pair of diodes arranged one by one and connected in antiparallel, and an electrostatic discharge line as a discharge destination of static electricity. In each of the plurality of first thin film transistors, one of the source electrode and the drain electrode is connected to the corresponding signal line, the other of the source electrode and the drain electrode is connected to the inspection terminal, and the first electrostatic protection It is connected to the electrostatic discharge line through the element, the gate electrode is connected to the corresponding selection signal input terminal, and is connected to the electrostatic discharge line through the corresponding second electrostatic protection element.

これにより、信号線に接続された基板上の画素回路を、信号線ごとに個別検査できるので、欠陥画素の特定が可能となる。また、信号線に流入した静電気は、第1薄膜トランジスタと第1静電気保護素子と第2静電気保護素子とで構成された静電保護回路により、画素回路に流入せずに静電気放電線へ放電される。よって、静電保護回路の一部が選択回路を兼用するので、画素回路を個別に検査するための検査回路を簡素化及び省面積化できる。   Thereby, since the pixel circuit on the substrate connected to the signal line can be individually inspected for each signal line, the defective pixel can be specified. The static electricity flowing into the signal line is discharged to the electrostatic discharge line without flowing into the pixel circuit by the electrostatic protection circuit constituted by the first thin film transistor, the first electrostatic protection element, and the second electrostatic protection element. . Therefore, since a part of the electrostatic protection circuit also serves as the selection circuit, the inspection circuit for individually inspecting the pixel circuit can be simplified and reduced in area.

以下、本実施の形態1について、図面を参照しながら説明する。   Hereinafter, the first embodiment will be described with reference to the drawings.

図2は、本発明の実施の形態1に係るアクティブマトリクス基板の電気的な構成を示すブロック図である。同図におけるアクティブマトリクス基板1は、基板上の表示領域内に、マトリクス状に配置された複数の画素10と、画素列ごとに配置された信号線であるデータ線11と、画素行ごとに配置された信号線である走査線12とを備え、表示領域周辺に、ESD選択部を備える。   FIG. 2 is a block diagram showing an electrical configuration of the active matrix substrate according to Embodiment 1 of the present invention. The active matrix substrate 1 in the figure is arranged in a display area on the substrate, a plurality of pixels 10 arranged in a matrix, data lines 11 as signal lines arranged for each pixel column, and arranged for each pixel row. And a scanning line 12 as a signal line, and an ESD selection unit around the display area.

画素10は、アクティブマトリクス基板1上であって、データ線11と走査線12との交差部に配置され、全ての画素10により、m行×n列のマトリクスを構成している。また、画素10は、例えば、ゲート電極が走査線12に接続され、ドレイン電極がデータ線11に接続された選択トランジスタと、ゲート電極が当該選択トランジスタのソース電極に接続された駆動トランジスタと、駆動トランジスタのゲート電極とソース電極とに接続されたコンデンサとを有する。また、製造工程の最終段階では、上記選択トランジスタと駆動トランジスタとコンデンサとを有するアクティブマトリクス基板1の上に、有機発光層が形成されることにより、駆動トランジスタのソース電極に有機EL素子が接続される。   The pixels 10 are arranged on the active matrix substrate 1 and at the intersections of the data lines 11 and the scanning lines 12, and all the pixels 10 constitute an m-row × n-column matrix. The pixel 10 includes, for example, a selection transistor in which a gate electrode is connected to the scanning line 12 and a drain electrode is connected to the data line 11, a driving transistor in which a gate electrode is connected to the source electrode of the selection transistor, and driving A capacitor connected to the gate electrode and the source electrode of the transistor; In the final stage of the manufacturing process, an organic light emitting layer is formed on the active matrix substrate 1 having the selection transistor, the drive transistor, and the capacitor, so that the organic EL element is connected to the source electrode of the drive transistor. The

上記構成により、例えば、製造工程途中のアクティブマトリクス基板1において、正電圧の走査信号が印加された走査線12に接続された画素10に、外部からデータ線11を介して検査電圧が供給されることにより、コンデンサが充電される。上記検査電圧を停止して所定の期間が経過した後、コンデンサの保持電圧を、データ線11を介して画素電圧として測定し、上記検査電圧及び上記画素電圧から容量値を算出することにより、コンデンサの良否判定が可能となる。   With the above configuration, for example, in the active matrix substrate 1 during the manufacturing process, the inspection voltage is supplied from the outside to the pixels 10 connected to the scanning line 12 to which the positive voltage scanning signal is applied via the data line 11. As a result, the capacitor is charged. After the inspection voltage is stopped and a predetermined period has passed, the holding voltage of the capacitor is measured as a pixel voltage via the data line 11, and the capacitance value is calculated from the inspection voltage and the pixel voltage. Can be judged.

ESD選択部は、ガード線13と、データ線11ごとに配置された選択用薄膜トランジスタ21、ESDダイオード22及び23、パッド31、ならびに選択信号入力端子33と、データ線ブロックごとに配置されたESDダイオード24及び検査用端子32とを備える。ここで、データ線ブロックとは、複数の画素回路を単位とする高速な検査を必要とするため、前述した束ね検査を実行するために設定された、複数のデータ線11群からなる信号線ブロックのことである。   The ESD selection unit includes a guard line 13, a selection thin film transistor 21 disposed for each data line 11, ESD diodes 22 and 23, a pad 31, a selection signal input terminal 33, and an ESD diode disposed for each data line block. 24 and an inspection terminal 32. Here, the data line block requires a high-speed inspection in units of a plurality of pixel circuits, and thus is a signal line block including a plurality of groups of data lines 11 set to execute the above-described bundle inspection. That's it.

ガード線13は、表示領域を囲むように配置され、静電気の放電先となる静電気放電線である。ガード線13は、例えば、金属などの低抵抗体で構成される。   The guard line 13 is an electrostatic discharge line that is disposed so as to surround the display area and serves as a discharge destination of static electricity. The guard line 13 is made of, for example, a low resistance material such as metal.

パッド31は、製造工程の最終段階において、切断線によりアクティブマトリクス基板1の周辺部が切断された場合に、アクティブマトリクス基板1と外部測定機器または外部駆動回路との電気的接続を確保する端子である。   The pad 31 is a terminal that ensures electrical connection between the active matrix substrate 1 and an external measuring device or an external drive circuit when the peripheral portion of the active matrix substrate 1 is cut by a cutting line in the final stage of the manufacturing process. is there.

選択用薄膜トランジスタ21は、複数のデータ線11の各々に対応して配置され、対応するデータ線11と検査用端子32との導通及び非導通を切り換える第1薄膜トランジスタである。選択用薄膜トランジスタ21は、ソース電極及びドレイン電極の一方が、対応するデータ線11に接続されている。また、ソース電極及びドレイン電極の他方が、検査用端子32に接続され、かつ、ESDダイオード24を介してガード線13に接続されている。また、ゲート電極が、選択信号入力端子33に接続され、かつ、ESDダイオード23を介してガード線13に接続されている。上記接続により、例えば、選択信号入力端子33に選択信号(H)が印加されると選択用薄膜トランジスタ21が導通し、対応するデータ線11と検査用端子32とが導通状態となる。同一データ線ブロックに属する複数の選択用薄膜トランジスタ21は選択信号入力端子33とともに、対応するデータ線11と検査用端子32との導通及び非導通を切り換える選択回路を構成する。   The selection thin film transistor 21 is a first thin film transistor that is arranged corresponding to each of the plurality of data lines 11 and switches between conduction and non-conduction between the corresponding data line 11 and the inspection terminal 32. In the selection thin film transistor 21, one of the source electrode and the drain electrode is connected to the corresponding data line 11. The other of the source electrode and the drain electrode is connected to the inspection terminal 32 and is connected to the guard line 13 via the ESD diode 24. The gate electrode is connected to the selection signal input terminal 33 and connected to the guard line 13 via the ESD diode 23. With the above connection, for example, when a selection signal (H) is applied to the selection signal input terminal 33, the selection thin film transistor 21 becomes conductive, and the corresponding data line 11 and the inspection terminal 32 become conductive. The plurality of selection thin film transistors 21 belonging to the same data line block together with the selection signal input terminal 33 constitute a selection circuit for switching between conduction and non-conduction between the corresponding data line 11 and the inspection terminal 32.

選択信号入力端子33は、複数のデータ線11の各々に対応して配置され、対応するデータ線11と検査用端子32とを導通させるための選択信号が入力される端子である。   The selection signal input terminal 33 is arranged corresponding to each of the plurality of data lines 11 and is a terminal to which a selection signal for connecting the corresponding data line 11 and the inspection terminal 32 is input.

検査用端子32は、複数の画素列(データ線ブロック)ごとに配置され、切断線における切断までの製造工程において、上記複数のデータ線11に対応して配置された選択用薄膜トランジスタ21のソース電極及びドレイン電極の他方に接続されている。データ線11は、m(mは2以上の整数)本ごとのデータ線ブロックにブロック化されている。アレイテスタなどのような外部測定機器は、検査用端子32及び選択用薄膜トランジスタ21を介して、選択されたデータ線11に対して検査電圧を出力し、また、当該検査電圧の出力を停止して所定の期間が経過した後に当該データ線11から画素電圧を検出する。このとき、外部測定機器は、選択用薄膜トランジスタ21の導通または非導通により、選択されたデータ線11に対してのみ検査電圧を印加することが可能であり、また、データ線ブロックに属する全てのデータ線11に対して一括して検査電圧を印加することも可能である。   The inspection terminal 32 is arranged for each of a plurality of pixel columns (data line blocks), and the source electrode of the thin film transistor for selection 21 arranged corresponding to the plurality of data lines 11 in the manufacturing process up to cutting at the cutting line. And the other of the drain electrodes. The data line 11 is divided into data line blocks for every m (m is an integer of 2 or more). An external measuring device such as an array tester outputs an inspection voltage to the selected data line 11 via the inspection terminal 32 and the selection thin film transistor 21, and also stops outputting the inspection voltage to a predetermined value. After the period elapses, the pixel voltage is detected from the data line 11. At this time, the external measuring device can apply the inspection voltage only to the selected data line 11 by the conduction or non-conduction of the selection thin film transistor 21, and all the data belonging to the data line block can be applied. It is also possible to apply the inspection voltage to the line 11 at once.

ESDダイオード24は、データ線ブロックごとに1つ配置され、逆並列に接続された一対のダイオードを含む第1静電保護素子である。ESDダイオード24は、ソース電極及びドレイン電極の一方と第1ゲート電極とが短絡され、ソース電極及びドレイン電極の他方と第2ゲート電極とが短絡された薄膜トランジスタで構成されている。これにより、ESDダイオード24は、2つのダイオードが互いに逆方向に並列接続された回路構成となっている。ESDダイオード24の一方の端子は、対応するデータ線ブロック内の検査用端子32及び選択用薄膜トランジスタ21のソース電極及びドレイン電極の他方に接続され、他方の端子は、ガード線13に接続されている。   One ESD diode 24 is arranged for each data line block, and is a first electrostatic protection element including a pair of diodes connected in antiparallel. The ESD diode 24 includes a thin film transistor in which one of a source electrode and a drain electrode and a first gate electrode are short-circuited and the other of the source electrode and the drain electrode and a second gate electrode are short-circuited. Thereby, the ESD diode 24 has a circuit configuration in which two diodes are connected in parallel in opposite directions. One terminal of the ESD diode 24 is connected to the other of the inspection terminal 32 and the source electrode and the drain electrode of the selection thin film transistor 21 in the corresponding data line block, and the other terminal is connected to the guard line 13. .

ESDダイオード23は、データ線11に対応して配置され、逆並列に接続された一対のダイオードを含む第2静電保護素子である。ESDダイオード23は、ソース電極及びドレイン電極の一方と第1ゲート電極とが短絡され、ソース電極及びドレイン電極の他方と第2ゲート電極とが短絡された薄膜トランジスタで構成されている。これにより、ESDダイオード23は、2つのダイオードが互いに逆方向に並列接続された回路構成となっている。ESDダイオード23は、一方の端子が選択用薄膜トランジスタ21のゲート電極及び選択信号入力端子33に接続され、他方の端子がガード線13に接続されている。   The ESD diode 23 is a second electrostatic protection element that is disposed corresponding to the data line 11 and includes a pair of diodes connected in antiparallel. The ESD diode 23 includes a thin film transistor in which one of a source electrode and a drain electrode and a first gate electrode are short-circuited, and the other of the source electrode and the drain electrode and a second gate electrode are short-circuited. Thereby, the ESD diode 23 has a circuit configuration in which two diodes are connected in parallel in opposite directions. The ESD diode 23 has one terminal connected to the gate electrode of the selection thin film transistor 21 and the selection signal input terminal 33, and the other terminal connected to the guard line 13.

上述した選択用薄膜トランジスタ21、ESDダイオード23及び24の接続関係により、選択用薄膜トランジスタ21のソース電極及びドレイン電極の他方とゲート電極とは、ESDダイオード24、ガード線13及びESDダイオード23を介して接続されている。よって、選択用薄膜トランジスタ21のソース電極及びドレイン電極の一方から正電荷を帯びた静電気が印加された場合には、選択用薄膜トランジスタ21はソース電極及びドレイン電極の他方とゲート電極とが短絡接続されたESDダイオードとして機能する。   Due to the connection relationship between the selection thin film transistor 21 and the ESD diodes 23 and 24, the other of the source electrode and the drain electrode of the selection thin film transistor 21 and the gate electrode are connected via the ESD diode 24, the guard line 13, and the ESD diode 23. Has been. Therefore, when static electricity having a positive charge is applied from one of the source electrode and the drain electrode of the selection thin film transistor 21, the selection thin film transistor 21 is short-circuited between the other of the source electrode and the drain electrode and the gate electrode. It functions as an ESD diode.

ESDダイオード22は、データ線11に対応して配置され、それぞれ、ソース電極及びドレイン電極の一方とゲート電極とが接続された薄膜トランジスタで構成されている。ESDダイオード22は、ソース電極及びドレイン電極の他方とガード線13とが接続され、ソース電極及びドレイン電極の一方とゲート電極とが、対応するデータ線11に接続されている。上記接続により、負電荷を帯びた静電気がパッド31またはデータ線11に印加された場合には、ESDダイオード22が静電気保護素子として機能する。ESDダイオード22は、ガード線13を基準としてデータ線11に絶対値がビルトイン電圧以上の負電圧が印加された場合に、ガード線13からデータ線11の方向に順方向電流を流すことにより、ガード線13に負電荷を放出する。   The ESD diode 22 is disposed corresponding to the data line 11 and is configured by a thin film transistor in which one of a source electrode and a drain electrode and a gate electrode are connected to each other. In the ESD diode 22, the other of the source electrode and the drain electrode and the guard line 13 are connected, and one of the source electrode and the drain electrode and the gate electrode are connected to the corresponding data line 11. With the above connection, when static electricity having a negative charge is applied to the pad 31 or the data line 11, the ESD diode 22 functions as an electrostatic protection element. The ESD diode 22 applies a forward current from the guard line 13 to the data line 11 when a negative voltage whose absolute value is greater than or equal to the built-in voltage is applied to the data line 11 with respect to the guard line 13. A negative charge is released to the line 13.

次に、上記回路構成のESD選択部が、静電気保護機能を有することを説明する。   Next, it will be described that the ESD selection unit having the above circuit configuration has an electrostatic protection function.

図3は、本発明の実施の形態1に係るアクティブマトリクス基板に正電荷を帯びた静電気が流入した場合の放電経路を説明する回路図である。同図には、正電荷を帯びた静電気が、パッド31、検査用端子32または選択信号入力端子33を介して、アクティブマトリクス基板1に流入した場合の放電経路が示されている。   FIG. 3 is a circuit diagram for explaining a discharge path when positively charged static electricity flows into the active matrix substrate according to the first embodiment of the present invention. This figure shows a discharge path when static electricity having a positive charge flows into the active matrix substrate 1 through the pad 31, the inspection terminal 32 or the selection signal input terminal 33.

前述したように、選択用薄膜トランジスタ21のソース電極及びドレイン電極の他方とゲート電極とが、ESDダイオード24、ガード線13及びESDダイオード23を介してダイオード接続されている。上記接続により、パッド31から正電荷を帯びた静電気が流入した場合、正電荷は、パッド31→データ線11→選択用薄膜トランジスタ21→ESDダイオード24→ガード線13という経路で、表示領域を通らないで放出される。この場合には、正電荷を帯びた静電電圧が、選択用薄膜トランジスタ21の閾値電圧とESDダイオード24のビルトイン電圧との加算電圧よりも大きいことが条件となる。この点、上記静電電圧は、上記加算電圧よりも十分大きいことは明らかである。   As described above, the other of the source electrode and the drain electrode of the selection thin film transistor 21 and the gate electrode are diode-connected through the ESD diode 24, the guard line 13, and the ESD diode 23. With the above connection, when positively charged static electricity flows from the pad 31, the positive charge does not pass through the display area through the path of the pad 31 → the data line 11 → the selection thin film transistor 21 → the ESD diode 24 → the guard line 13. Released at. In this case, the condition is that the electrostatic voltage having a positive charge is larger than the addition voltage of the threshold voltage of the selection thin film transistor 21 and the built-in voltage of the ESD diode 24. In this respect, it is clear that the electrostatic voltage is sufficiently larger than the added voltage.

また、検査用端子32から正電荷を帯びた静電気が流入した場合、正電荷は、検査用端子32→ESDダイオード24→ガード線13という経路で、表示領域を通らないで放出される。この場合には、正電荷を帯びた静電電圧が、ESDダイオード24のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧は、上記ビルトイン電圧よりも十分大きいことは明らかである。   When static electricity having a positive charge flows from the inspection terminal 32, the positive charge is discharged through the inspection terminal 32 → the ESD diode 24 → the guard line 13 without passing through the display area. In this case, the condition is that the electrostatic voltage having a positive charge is larger than the built-in voltage of the ESD diode 24. In this respect, it is clear that the electrostatic voltage is sufficiently larger than the built-in voltage.

また、選択信号入力端子33から正電荷を帯びた静電気が流入した場合、正電荷は、選択信号入力端子33→ESDダイオード23→ガード線13という経路で、表示領域を通らないで放出される。この場合には、正電荷を帯びた静電電圧が、ESDダイオード23のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧は、上記ビルトイン電圧よりも十分大きいことは明らかである。   Further, when static electricity having a positive charge flows from the selection signal input terminal 33, the positive charge is discharged through the selection signal input terminal 33 → the ESD diode 23 → the guard line 13 without passing through the display area. In this case, the condition is that the electrostatic voltage having a positive charge is larger than the built-in voltage of the ESD diode 23. In this respect, it is clear that the electrostatic voltage is sufficiently larger than the built-in voltage.

上述したように、正電荷を帯びた静電気が、パッド31、検査用端子32または選択信号入力端子33を介してアクティブマトリクス基板1に流入した場合には、選択用薄膜トランジスタ21とESDダイオード23及び24とが静電気保護回路として機能する。これにより、上記静電気が表示領域内に流入して画素回路を破壊することを回避できる。   As described above, when positively charged static electricity flows into the active matrix substrate 1 via the pad 31, the inspection terminal 32 or the selection signal input terminal 33, the selection thin film transistor 21 and the ESD diodes 23 and 24. Functions as an electrostatic protection circuit. This prevents the static electricity from flowing into the display area and destroying the pixel circuit.

また、パッド31等をはじめ、データ線11からの静電気の流入に対する放電経路は、上述したように、パッド31→データ線11→選択用薄膜トランジスタ21→ESDダイオード24→ガード線13であり、選択用薄膜トランジスタ21とESDダイオード24とが直列に接続された経路を含んでいる。これにより、放電電流が上記放電経路を流れるためには、静電電圧が、選択用薄膜トランジスタ21の閾値電圧とESDダイオード24のビルトイン電圧との加算電圧より大きいことが条件となる。静電電圧が上記加算電圧より大きいことは明らかであるが、逆の観点から、パッド31からデータ線11を介して各画素10へ電圧を印加する場合には、上記放電経路に電流が漏洩しないための電圧マージンを大きくとることが可能となる。例えば、検査電圧を大きくして画素検査したい場合、または、表示パネル完成後の画像表示段階において、輝度確保のためにデータ電圧を増加させたい場合などにおいて好都合である。   Further, as described above, the discharge path for the inflow of static electricity from the data line 11 including the pad 31 and the like is the pad 31 → the data line 11 → the selection thin film transistor 21 → the ESD diode 24 → the guard line 13; A path in which the thin film transistor 21 and the ESD diode 24 are connected in series is included. Thus, in order for the discharge current to flow through the discharge path, the electrostatic voltage is required to be larger than the sum voltage of the threshold voltage of the selection thin film transistor 21 and the built-in voltage of the ESD diode 24. It is clear that the electrostatic voltage is larger than the added voltage, but from the opposite viewpoint, when a voltage is applied from the pad 31 to each pixel 10 via the data line 11, no current leaks into the discharge path. Therefore, a large voltage margin can be obtained. For example, it is convenient when it is desired to increase the inspection voltage to perform pixel inspection, or when it is desired to increase the data voltage in order to ensure luminance in the image display stage after the display panel is completed.

図4は、本発明の実施の形態1に係るアクティブマトリクス基板に負電荷を帯びた静電気が流入した場合の放電経路を説明する回路図である。同図には、負電荷を帯びた静電気が、パッド31、検査用端子32または選択信号入力端子33を介して、アクティブマトリクス基板1に流入した場合の放電経路が示されている。   FIG. 4 is a circuit diagram for explaining a discharge path when negatively charged static electricity flows into the active matrix substrate according to the first embodiment of the present invention. This figure shows a discharge path when static electricity having negative charges flows into the active matrix substrate 1 via the pad 31, the inspection terminal 32 or the selection signal input terminal 33.

パッド31から負電荷を帯びた静電気が流入した場合、放電電流は、ガード線13→ESDダイオード22→データ線11→パッド31という経路で、表示領域を通らないで流れる。この場合には、負電荷を帯びた静電電圧の絶対値が、ESDダイオード22のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧の絶対値は、上記ビルトイン電圧よりも十分大きいことは明らかである。   When static electricity having a negative charge flows from the pad 31, the discharge current flows through the path of the guard line 13 → the ESD diode 22 → the data line 11 → the pad 31 without passing through the display area. In this case, the absolute value of the negatively charged electrostatic voltage is required to be larger than the built-in voltage of the ESD diode 22. In this respect, it is clear that the absolute value of the electrostatic voltage is sufficiently larger than the built-in voltage.

検査用端子32から負電荷を帯びた静電気が流入した場合、放電電流は、ガード線13→ESDダイオード24→検査用端子32という経路で、表示領域を通らないで流れる。この場合には、負電荷を帯びた静電電圧の絶対値が、ESDダイオード24のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧の絶対値は、上記ビルトイン電圧よりも十分大きいことは明らかである。   When static electricity having a negative charge flows from the inspection terminal 32, the discharge current flows through the path of the guard line 13 → the ESD diode 24 → the inspection terminal 32 without passing through the display area. In this case, it is a condition that the absolute value of the negatively charged electrostatic voltage is larger than the built-in voltage of the ESD diode 24. In this respect, it is clear that the absolute value of the electrostatic voltage is sufficiently larger than the built-in voltage.

選択信号入力端子33から負電荷を帯びた静電気が流入した場合、放電電流は、ガード線13→ESDダイオード23→選択信号入力端子33という経路で、表示領域を通らないで流れる。この場合には、負電荷を帯びた静電電圧の絶対値が、ESDダイオード23のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧は、上記ビルトイン電圧よりも十分大きいことは明らかである。   When static electricity having a negative charge flows from the selection signal input terminal 33, the discharge current flows through the path of the guard line 13 → the ESD diode 23 → the selection signal input terminal 33 without passing through the display area. In this case, it is a condition that the absolute value of the negatively charged electrostatic voltage is larger than the built-in voltage of the ESD diode 23. In this respect, it is clear that the electrostatic voltage is sufficiently larger than the built-in voltage.

上述したように、負電荷を帯びた静電気が、パッド31、検査用端子32または選択信号入力端子33を介してアクティブマトリクス基板1に流入した場合には、ESDダイオード22、23及び24が、静電気保護回路として機能する。これにより、上記静電気が表示領域内に流入して画素回路を破壊することを回避できる。   As described above, when static electricity having a negative charge flows into the active matrix substrate 1 via the pad 31, the inspection terminal 32 or the selection signal input terminal 33, the ESD diodes 22, 23, and 24 Functions as a protection circuit. This prevents the static electricity from flowing into the display area and destroying the pixel circuit.

次に、上記回路構成のESD選択部が、画素選択機能を有することを説明する。   Next, it will be described that the ESD selection unit having the above circuit configuration has a pixel selection function.

図5は、本発明の実施の形態1に係るアクティブマトリクス基板において検査画素を選択する場合の状態を説明する回路図である。   FIG. 5 is a circuit diagram for explaining a state in the case where an inspection pixel is selected in the active matrix substrate according to the first embodiment of the present invention.

特定画素の容量を検査する場合、外部測定機器からデータ線11を介して当該画素に検査電圧を印加し、当該印加を停止して所定の期間経過後、当該画素において保持されている画素電圧を、データ線11を介して検出する必要がある。具体的には、走査線12により検査対象画素が属する画素行を選択した状態で、検査対象画素が接続されたデータ線11から検査電圧を印加する必要がある。   When inspecting the capacity of a specific pixel, an inspection voltage is applied to the pixel from the external measurement device via the data line 11, and the application is stopped. After a predetermined period of time, the pixel voltage held in the pixel is , It is necessary to detect via the data line 11. Specifically, it is necessary to apply the inspection voltage from the data line 11 to which the inspection target pixel is connected in a state where the pixel row to which the inspection target pixel belongs is selected by the scanning line 12.

但し、検査用端子32は、データ線ブロック内の全ての選択用薄膜トランジスタ21に共通に接続されているため、外部測定機器により検査用端子32を介して検査対象画素が接続されたデータ線11を選択することは不可能である。これに対して、アクティブマトリクス基板1の有するESD選択部は、データ線11に対応して配置された、選択用薄膜トランジスタ21のゲート電極に接続された選択信号入力端子33を備える。この選択信号入力端子33を介して、外部測定機器から選択信号を印加することにより、検査対象画素が接続されたデータ線11に配置された選択用薄膜トランジスタ21のみを導通状態とすることが可能である。よって、走査線12により検査対象画素の属する画素行が選択された状態で、検査対象画素が接続されたデータ線11に配置された選択用薄膜トランジスタ21を導通状態としておき、検査用端子32から検査電圧を印加することにより、当該印加を停止して所定の期間経過後に検査対象画素の画素電圧を検出することが可能となる。   However, since the inspection terminal 32 is connected in common to all the selection thin film transistors 21 in the data line block, the data line 11 to which the inspection target pixel is connected via the inspection terminal 32 by the external measuring device is connected. It is impossible to choose. On the other hand, the ESD selection unit included in the active matrix substrate 1 includes a selection signal input terminal 33 connected to the gate electrode of the thin film transistor for selection 21 disposed corresponding to the data line 11. By applying a selection signal from the external measurement device via the selection signal input terminal 33, only the selection thin film transistor 21 arranged on the data line 11 to which the pixel to be inspected is connected can be made conductive. is there. Therefore, in a state where the pixel row to which the pixel to be inspected belongs is selected by the scanning line 12, the selection thin film transistor 21 arranged in the data line 11 to which the pixel to be inspected is connected is set in a conductive state and is inspected from the inspection terminal 32. By applying the voltage, it is possible to detect the pixel voltage of the pixel to be inspected after the application is stopped and a predetermined period has elapsed.

なお、検査用端子32から検査対象画素に印加する検査電圧は、ESDダイオード24のビルトイン電圧よりも小さいことが条件となる。検査電圧が上記ビルトイン電圧以上の場合には、検査用端子32からESDダイオード24を介してガード線13へ電流が流れてしまい、正確な検査電圧が検査対象画素に印加されなくなるからである。   Note that the inspection voltage applied to the inspection target pixel from the inspection terminal 32 is required to be smaller than the built-in voltage of the ESD diode 24. This is because when the inspection voltage is equal to or higher than the built-in voltage, a current flows from the inspection terminal 32 to the guard line 13 via the ESD diode 24, and an accurate inspection voltage is not applied to the inspection target pixel.

また、選択信号入力端子33から選択用薄膜トランジスタ21のゲート電極に印加する選択電圧は、選択用薄膜トランジスタ21の閾値電圧よりも大きく、かつ、ESDダイオード23のビルトイン電圧よりも小さいことが条件となる。つまり、ESDダイオード23のビルトイン電圧は、選択用薄膜トランジスタ21の閾値電圧よりも大きいことが条件となる。選択電圧が上記閾値電圧以下の場合には、選択用薄膜トランジスタ21が導通状態とはならず、また、上記ビルトイン電圧以上の場合には、選択信号入力端子33からESDダイオード23を介してガード線13へ電流が流れてしまい、選択用薄膜トランジスタ21が導通状態とならなくなるからである。   The selection voltage applied from the selection signal input terminal 33 to the gate electrode of the selection thin film transistor 21 is required to be higher than the threshold voltage of the selection thin film transistor 21 and lower than the built-in voltage of the ESD diode 23. In other words, the condition is that the built-in voltage of the ESD diode 23 is larger than the threshold voltage of the selection thin film transistor 21. When the selection voltage is equal to or lower than the threshold voltage, the selection thin film transistor 21 does not become conductive. When the selection voltage is equal to or higher than the built-in voltage, the guard line 13 is connected from the selection signal input terminal 33 via the ESD diode 23. This is because a current flows into the selection thin film transistor 21 and the selection thin film transistor 21 does not become conductive.

以上、図3〜図5に示されるように、本実施の形態に係るアクティブマトリクス基板1の有するESD選択部は、データ線に接続された画素回路を、画素ごとに検査できるので、欠陥画素の特定が可能となる。また、データ線11に流入した静電気は、選択用薄膜トランジスタ21とESDダイオード22、23及び24とで構成された静電保護回路により、画素回路に流入せずに、ガード線13へ放電される。よって、静電保護回路の一部が選択回路を兼用するので、画素回路を個別に検査するための検査回路を簡素化及び省面積化できる。   As described above, as illustrated in FIGS. 3 to 5, the ESD selection unit included in the active matrix substrate 1 according to the present embodiment can inspect the pixel circuit connected to the data line for each pixel. Identification becomes possible. The static electricity flowing into the data line 11 is discharged to the guard line 13 without flowing into the pixel circuit by the electrostatic protection circuit constituted by the selection thin film transistor 21 and the ESD diodes 22, 23 and 24. Therefore, since a part of the electrostatic protection circuit also serves as the selection circuit, the inspection circuit for individually inspecting the pixel circuit can be simplified and reduced in area.

(実施の形態2)
本実施の形態では、実施の形態1に係るアクティブマトリクス基板の構成に加えて、複数の信号線の各々に対応して1つずつ配置され、対応する信号線と静電気放電線との導通及び非導通を切り換える複数の第2薄膜トランジスタと、当該複数の第2薄膜トランジスタの各々に対応して1つずつ配置され、対応する信号線と静電気放電線とを導通させるための非選択信号が入力される複数の非選択信号入力端子と、当該複数の非選択信号入力端子の各々に対応して1つずつ配置され、逆並列に接続された一対のダイオードを含む第3静電保護素子とを備える。上記複数の第2薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、対応する信号線に接続され、ソース電極及びドレイン電極の他方が、静電気放電線に接続され、ゲート電極が、対応する非選択信号入力端子に接続され、かつ、対応する第3静電保護素子を介して固定電位に設定された静電気放電線に接続され、選択信号により検査用端子と導通している信号線以外の信号線は、非選択信号により固定電位に設定される。
(Embodiment 2)
In the present embodiment, in addition to the configuration of the active matrix substrate according to the first embodiment, one is arranged corresponding to each of the plurality of signal lines, and conduction and non-conduction between the corresponding signal lines and the electrostatic discharge lines are not performed. A plurality of second thin film transistors that switch conduction, and a plurality of non-selection signals that are arranged corresponding to each of the plurality of second thin film transistors and that make the corresponding signal line and electrostatic discharge line conductive. And a third electrostatic protection element including a pair of diodes arranged one by one corresponding to each of the plurality of non-selection signal input terminals and connected in antiparallel. In each of the plurality of second thin film transistors, one of a source electrode and a drain electrode is connected to a corresponding signal line, the other of the source electrode and the drain electrode is connected to an electrostatic discharge line, and a gate electrode is A signal other than a signal line connected to the selection signal input terminal and connected to the electrostatic discharge line set to a fixed potential via the corresponding third electrostatic protection element and conducting to the inspection terminal by the selection signal The line is set to a fixed potential by a non-selection signal.

これにより、選択された信号線を介して検査電圧を画素に印加し、印加停止後所定の期間経過後に当該信号線を介して画素電圧を検査する場合、当該信号線への検査電圧の印加と、画素電圧の検出とを、非選択の信号線に固定電位を導入しながら行うことができる。よって、非選択信号線をシールドとして作用させて選択信号線への誘導ノイズを低減させ、検査精度を高めることが可能となる。   As a result, when the inspection voltage is applied to the pixel via the selected signal line and the pixel voltage is inspected via the signal line after a predetermined period after the application is stopped, the inspection voltage is applied to the signal line. The pixel voltage can be detected while introducing a fixed potential to the non-selected signal line. Therefore, the non-selection signal line acts as a shield to reduce the induction noise to the selection signal line, and the inspection accuracy can be increased.

図6は、本発明の実施の形態2に係るアクティブマトリクス基板の電気的な構成を示すブロック図である。同図におけるアクティブマトリクス基板2は、基板上の表示領域内に、マトリクス状に配置された複数の画素10と、画素列ごとに配置されたデータ線11と、画素行ごとに配置された走査線12とを備え、表示領域周辺にESD選択部を備える。   FIG. 6 is a block diagram showing an electrical configuration of the active matrix substrate according to Embodiment 2 of the present invention. The active matrix substrate 2 in FIG. 1 includes a plurality of pixels 10 arranged in a matrix, data lines 11 arranged for each pixel column, and scanning lines arranged for each pixel row in a display area on the substrate. 12 and an ESD selection unit around the display area.

本実施の形態に係るアクティブマトリクス基板2は、実施の形態1に係るアクティブマトリクス基板1と比較して、ESD選択部の回路構成のみが異なる。以下、アクティブマトリクス基板1と同じ点は説明を省略し、回路構成の異なる点を中心に説明する。   The active matrix substrate 2 according to the present embodiment is different from the active matrix substrate 1 according to the first embodiment only in the circuit configuration of the ESD selection unit. In the following, description of the same points as in the active matrix substrate 1 will be omitted, and description will be made focusing on differences in circuit configuration.

表示領域内の構成により、例えば、製造工程途中のアクティブマトリクス基板2において、正電圧の走査信号が印加された走査線12に接続された画素10に、外部からデータ線11を介して検査電圧が供給されることにより、コンデンサが充電される。上記検査電圧の印加を停止して所定の期間が経過した後、コンデンサの保持電圧を、データ線11を介して測定することにより、コンデンサの良否判定が可能となる。   Depending on the configuration in the display region, for example, in the active matrix substrate 2 in the middle of the manufacturing process, an inspection voltage is applied to the pixels 10 connected to the scanning lines 12 to which a positive scanning signal is applied via the data lines 11 from the outside. By being supplied, the capacitor is charged. After the application of the inspection voltage is stopped and a predetermined period elapses, it is possible to determine the quality of the capacitor by measuring the holding voltage of the capacitor through the data line 11.

ESD選択部は、ガード線13と、固定電位端子35と、データ線ごとに配置された選択用薄膜トランジスタ21及び非選択用薄膜トランジスタ42、ESDダイオード23及び25、パッド31、選択信号入力端子33ならびに非選択信号入力端子34と、データ線ブロックごとに配置されたESDダイオード24及び検査用端子32とを備える。   The ESD selection unit includes the guard line 13, the fixed potential terminal 35, the selection thin film transistor 21 and the non-selection thin film transistor 42, the ESD diodes 23 and 25, the pad 31, the selection signal input terminal 33, and the non-display arranged for each data line. A selection signal input terminal 34, and an ESD diode 24 and an inspection terminal 32 arranged for each data line block are provided.

ガード線13は、固定電位端子35に接続されている。これにより、ガード線13には、固定電位端子35を介して固定電位が設定される。   The guard line 13 is connected to the fixed potential terminal 35. As a result, a fixed potential is set to the guard line 13 via the fixed potential terminal 35.

非選択用薄膜トランジスタ42は、複数のデータ線11の各々に対応して配置され、対応するデータ線11とガード線13との導通及び非導通を切り換える第2薄膜トランジスタである。非選択用薄膜トランジスタ42は、実施の形態1に係るアクティブマトリクス基板1のESDダイオード22の接続関係を変更したものである。非選択用薄膜トランジスタ42は、ソース電極及びドレイン電極の一方が、対応するデータ線11に接続されている。また、ソース電極及びドレイン電極の他方が、ガード線13接続されている。またゲート電極が、非選択信号入力端子34に接続され、かつ、ESDダイオード25を介してガード線13に接続されている。上記接続により、例えば、非選択信号入力端子34に非選択信号(H)が印加されると非選択用薄膜トランジスタ42が導通し、対応するデータ線11とガード線13とが導通状態となる。   The non-selection thin film transistor 42 is a second thin film transistor that is arranged corresponding to each of the plurality of data lines 11 and switches between conduction and non-conduction between the corresponding data line 11 and the guard line 13. The non-selection thin film transistor 42 is obtained by changing the connection relationship of the ESD diode 22 of the active matrix substrate 1 according to the first embodiment. In the non-selection thin film transistor 42, one of the source electrode and the drain electrode is connected to the corresponding data line 11. The other of the source electrode and the drain electrode is connected to the guard line 13. The gate electrode is connected to the non-selection signal input terminal 34 and is connected to the guard line 13 via the ESD diode 25. With the above connection, for example, when a non-selection signal (H) is applied to the non-selection signal input terminal 34, the non-selection thin film transistor 42 becomes conductive, and the corresponding data line 11 and guard line 13 become conductive.

非選択信号入力端子34は、複数のデータ線11の各々に対応して配置され、アレイテスタなどの外部測定機器から、対応するデータ線11とガード線13とを導通させるための非選択信号が入力される端子である。   The non-selection signal input terminal 34 is arranged corresponding to each of the plurality of data lines 11 and receives a non-selection signal for conducting the corresponding data line 11 and the guard line 13 from an external measurement device such as an array tester. Terminal.

ESDダイオード25は、データ線11に対応して配置され、逆並列に接続された一対のダイオードを含む第3静電保護素子である。ESDダイオード25は、ソース電極及びドレイン電極の一方と第1ゲート電極とが短絡され、ソース電極及びドレイン電極の他方と第2ゲート電極とが短絡された薄膜トランジスタで構成されている。これにより、ESDダイオード25は、2つのダイオードが互いに逆方向に並列接続された回路構成となっている。ESDダイオード25は、一方の端子が非選択用薄膜トランジスタ42のゲート電極及び非選択信号入力端子34に接続され、他方の端子がガード線13に接続されている。   The ESD diode 25 is a third electrostatic protection element including a pair of diodes arranged corresponding to the data line 11 and connected in antiparallel. The ESD diode 25 is composed of a thin film transistor in which one of a source electrode and a drain electrode and a first gate electrode are short-circuited, and the other of the source electrode and the drain electrode and a second gate electrode are short-circuited. Thereby, the ESD diode 25 has a circuit configuration in which two diodes are connected in parallel in opposite directions. The ESD diode 25 has one terminal connected to the gate electrode of the non-selection thin film transistor 42 and the non-selection signal input terminal 34, and the other terminal connected to the guard line 13.

ここで、図6において、同一データ線ブロックに属する3本のデータ線11のうち、中央のデータ線11が、検査対象画素が接続された選択データ線であり、その他のデータ線が非選択データ線であると仮定する。また、太く描かれた選択用薄膜トランジスタ21及び非選択用薄膜トランジスタ42は導通状態を表し、破線で描かれた選択用薄膜トランジスタ21及び非選択用薄膜トランジスタ42は非導通状態を表す。このとき、画素の容量検査は、例えば次のような手順で実施される。   Here, in FIG. 6, among the three data lines 11 belonging to the same data line block, the central data line 11 is the selected data line to which the inspection target pixel is connected, and the other data lines are the non-selected data. Assume it is a line. In addition, the selection thin film transistor 21 and the non-selection thin film transistor 42 drawn in bold represent a conductive state, and the selection thin film transistor 21 and the non-selection thin film transistor 42 drawn in a broken line represent a non-conductive state. At this time, the pixel capacity inspection is performed in the following procedure, for example.

まず、固定電圧源から固定電位端子35に固定電位Fixを印加する。これにより、ガード線13の電位が固定電位Fixに設定される。   First, the fixed potential Fix is applied from the fixed voltage source to the fixed potential terminal 35. Thereby, the potential of the guard line 13 is set to the fixed potential Fix.

次に、ゲート信号源から、検査対象画素が接続された走査線12に走査信号を印加する。これにより、検査対象画素の属する画素行の各画素とデータ線11とが導通状態となる。   Next, a scanning signal is applied from the gate signal source to the scanning line 12 to which the inspection target pixel is connected. Thereby, each pixel of the pixel row to which the inspection target pixel belongs and the data line 11 are brought into conduction.

次に、選択信号源から非選択信号入力端子34へ所定の非選択信号を印加する。具体的には、3つの非選択信号入力端子34のうち、両端のデータ線11に対応した非選択信号入力端子34に非選択信号(H)を印加する。これにより、非選択データ線とガード線13とを導通させ、非選択データ線の電位を固定電位Fixに設定する。   Next, a predetermined non-selection signal is applied from the selection signal source to the non-selection signal input terminal 34. Specifically, the non-selection signal (H) is applied to the non-selection signal input terminals 34 corresponding to the data lines 11 at both ends among the three non-selection signal input terminals 34. Thereby, the non-selected data line and the guard line 13 are brought into conduction, and the potential of the non-selected data line is set to the fixed potential Fix.

次に、選択信号源から選択信号入力端子33へ所定の選択信号を印加する。具体的には、3つの選択信号入力端子33のうち、中央のデータ線11に対応した選択信号入力端子33に選択信号(H)を印加する。これにより、選択データ線と検査用端子32とが導通状態となる。   Next, a predetermined selection signal is applied from the selection signal source to the selection signal input terminal 33. Specifically, the selection signal (H) is applied to the selection signal input terminal 33 corresponding to the central data line 11 among the three selection signal input terminals 33. As a result, the selected data line and the inspection terminal 32 become conductive.

次に、外部測定機器から検査用端子32へ、検査電圧を印加する。   Next, an inspection voltage is applied from the external measuring device to the inspection terminal 32.

次に、検査電圧の印加を停止し、所定の期間経過後に、外部測定機器により、検査用端子32から画素電圧を測定し、測定された電圧値から、検査対象画素のコンデンサ容量を算出する。   Next, the application of the inspection voltage is stopped, and after a predetermined period, the pixel voltage is measured from the inspection terminal 32 by an external measurement device, and the capacitor capacity of the inspection target pixel is calculated from the measured voltage value.

このようにして実施される画素容量検査では、選択データ線への検査電圧の印加と、印加停止後の画素電圧の測定とを、非選択データ線に固定電位Fixを導入しながら行うので、非選択データ線をシールドとして作用させて選択データ線への誘導ノイズを低減させ、静電保護機能を確保しつつ検査精度を高めることができる。なお、固定電圧源、選択信号源及び外部測定機器は、1つの検査装置として構成されていてもよい。   In the pixel capacitance inspection performed in this way, the application of the inspection voltage to the selected data line and the measurement of the pixel voltage after stopping the application are performed while introducing the fixed potential Fix to the non-selected data line. By causing the selected data line to act as a shield, the induction noise to the selected data line can be reduced, and the inspection accuracy can be increased while ensuring the electrostatic protection function. Note that the fixed voltage source, the selection signal source, and the external measurement device may be configured as one inspection device.

これに対して、非選択データ線が固定電位に設定されていない画素検査では、非選択データ線がハイインピーダンス状態に放置された状態で、選択データ線へ検査電圧を印加し、その後、選択データ線から画素電圧を測定するため、非選択データ線をシールドとして働かせることができず、誘導ノイズによる検査精度の悪化が生じやすい。   On the other hand, in pixel inspection in which the non-selected data line is not set to a fixed potential, a test voltage is applied to the selected data line while the non-selected data line is left in a high impedance state, and then the selected data is Since the pixel voltage is measured from the line, the non-selected data line cannot be used as a shield, and the inspection accuracy is likely to deteriorate due to induced noise.

図7は、本発明における画素容量検査の一実施例による効果の一例を説明するグラフである。同図のグラフは、本実施の形態2に係るアクティブマトリクス基板2において、非選択データ線に固定電位が印加された状態で画素容量検査をした場合(実施例)の容量算出値の頻度分布と、非選択データ線に固定電位が印加されない状態で画素容量検査をした場合(比較例)の容量算出値の頻度分布とを示している。この頻度分布は、画素容量の設計値が1.5pFであるアクティブマトリクス基板を、実際に測定して得られたものである。   FIG. 7 is a graph for explaining an example of the effect of one embodiment of the pixel capacity inspection according to the present invention. The graph of the figure shows the frequency distribution of the calculated capacitance value when the pixel capacitance inspection is performed in a state where a fixed potential is applied to the non-selected data line in the active matrix substrate 2 according to the second embodiment (Example). The frequency distribution of the calculated capacitance value when the pixel capacitance inspection is performed in a state where no fixed potential is applied to the non-selected data line (comparative example) is shown. This frequency distribution is obtained by actually measuring an active matrix substrate having a pixel capacitance design value of 1.5 pF.

図7のグラフにおける頻度分布の比較結果から、実施例による容量算出値のばらつきが、比較例による容量算出値のばらつきよりも小さいことは明らかである。容量算出値の設計値に対する平均誤差は、比較例では5.8%、実施例では1.3%であった。このことから、アクティブマトリクス基板2の容量検査では、比較例と比べてより高い検査精度が得られることが解る。   From the comparison result of the frequency distribution in the graph of FIG. 7, it is clear that the variation in the calculated capacitance value according to the example is smaller than the variation in the calculated capacitance value according to the comparative example. The average error of the calculated capacity value with respect to the design value was 5.8% in the comparative example and 1.3% in the example. From this, it can be seen that a higher inspection accuracy can be obtained in the capacity inspection of the active matrix substrate 2 than in the comparative example.

以上、実施の形態1及び2について説明してきたが、本発明に係るアクティブマトリクス基板は、上述した実施の形態1及び2に限定されるものではない。実施の形態1及び2における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態1及び2に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板を内蔵した各種機器も本発明に含まれる。   While the first and second embodiments have been described above, the active matrix substrate according to the present invention is not limited to the first and second embodiments described above. Other embodiments realized by combining arbitrary components in the first and second embodiments, and various modifications conceivable by those skilled in the art without departing from the gist of the present invention to the first and second embodiments. Modifications obtained in this manner and various devices incorporating the active matrix substrate according to the present invention are also included in the present invention.

例えば、実施の形態1及び2では、製造工程中におけるアクティブマトリクス基板として、本発明の一態様を説明したが、有機EL素子等の発光素子が形成されたアクティブマトリクス基板も、本発明の範囲であり同様の効果を奏する。   For example, in Embodiments 1 and 2, one embodiment of the present invention has been described as an active matrix substrate in a manufacturing process, but an active matrix substrate on which a light-emitting element such as an organic EL element is formed is also within the scope of the present invention. There is a similar effect.

なお、以上述べた実施の形態では、各種TFTのゲート電極の電圧レベルがHIGHの場合にオン状態になるn型トランジスタとして記述しているが、これらをp型トランジスタで形成し、ゲート電極配線の極性を反転させたアクティブマトリクス基板でも、上述した実施の形態と同様の効果を奏する。   In the above-described embodiment, although described as n-type transistors that are turned on when the voltage level of the gate electrode of each TFT is HIGH, these are formed by p-type transistors and the gate electrode wiring Even with an active matrix substrate having a reversed polarity, the same effects as those of the above-described embodiment can be obtained.

また、実施の形態1及び2では、データ線11への静電気流入から表示領域を保護しつつデータ線11を選択する回路構成について説明したが、走査線12への静電気流入から表示領域を保護しつつ走査線12を選択する回路構成も、本発明の範囲に含まれる。   In the first and second embodiments, the circuit configuration for selecting the data line 11 while protecting the display area from the inflow of static electricity to the data line 11 has been described. However, the display area is protected from the inflow of static electricity to the scanning line 12. However, a circuit configuration for selecting the scanning line 12 is also included in the scope of the present invention.

また、例えば、本発明に係るアクティブマトリクス基板は、上記発光素子が形成され、製造工程の最終段階において切断線にて周辺部が切断された状態で、図8に記載されたような薄型フラットTVに内蔵される。本発明に係るアクティブマトリクス基板が内蔵されることにより、静電気保護機能を持ちつつ広範なデータ電圧値の設定が可能な薄型フラットTVが実現される。   Further, for example, in the active matrix substrate according to the present invention, a thin flat TV as shown in FIG. 8 is formed in a state in which the light emitting element is formed and a peripheral portion is cut along a cutting line in the final stage of the manufacturing process. Built in. By incorporating the active matrix substrate according to the present invention, a thin flat TV having an electrostatic protection function and capable of setting a wide range of data voltage values is realized.

本発明のアクティブマトリクス基板は、特に、静電気保護機能を有しつつ画素回路が個別検査されたアクティブ型の有機ELフラットパネルディスプレイの製造工程段階の基板として有用である。   The active matrix substrate of the present invention is particularly useful as a substrate in the manufacturing process stage of an active type organic EL flat panel display in which pixel circuits are individually inspected while having an electrostatic protection function.

1、2、500 アクティブマトリクス基板
10、501 画素
11、511 データ線
12、512 走査線
13、513 ガード線
21 選択用薄膜トランジスタ
22、23、24、25、521、522 ESDダイオード
31、531 パッド
32、532 検査用端子
33 選択信号入力端子
34 非選択信号入力端子
35 固定電位端子
42 非選択用薄膜トランジスタ
1, 2, 500 Active matrix substrate 10, 501 Pixel 11, 511 Data line 12, 512 Scan line 13, 513 Guard line 21 Thin film transistor for selection 22, 23, 24, 25, 521, 522 ESD diode 31, 531, Pad 32, 532 Inspection terminal 33 Selection signal input terminal 34 Non-selection signal input terminal 35 Fixed potential terminal 42 Non-selection thin film transistor

Claims (7)

基板と、
前記基板上に配置された複数の信号線と、
前記基板上に設けられた検査用端子と、
前記複数の信号線の各々に対応して1つずつ配置され、対応する信号線と前記検査用端子との導通及び非導通を切り換える複数の第1薄膜トランジスタと、
前記複数の第1薄膜トランジスタの各々に対応して1つずつ配置され、前記検査用端子と導通させる信号線を選択するための選択信号が入力される複数の選択信号入力端子と、
逆並列に接続された一対のダイオードを含む第1静電保護素子と、
前記複数の選択信号入力端子の各々に対応して1つずつ配置され、逆並列に接続された一対のダイオードを含む複数の第2静電保護素子と、
静電気の放電先となる静電気放電線とを備え、
前記複数の第1薄膜トランジスタの各々は、
ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、
ソース電極及びドレイン電極の他方が、前記検査用端子に接続され、かつ、前記第1静電保護素子を介して前記静電気放電線に接続され、
ゲート電極が、対応する前記選択信号入力端子に接続され、かつ、対応する前記第2静電保護素子を介して前記静電気放電線に接続されている
アクティブマトリクス基板。
A substrate,
A plurality of signal lines arranged on the substrate;
Inspection terminals provided on the substrate;
A plurality of first thin film transistors arranged one by one corresponding to each of the plurality of signal lines, and switching between conduction and non-conduction between the corresponding signal line and the inspection terminal;
A plurality of selection signal input terminals which are arranged one by one corresponding to each of the plurality of first thin film transistors and to which a selection signal for selecting a signal line to be conducted with the inspection terminal is input;
A first electrostatic protection element comprising a pair of diodes connected in anti-parallel;
A plurality of second electrostatic protection elements including a pair of diodes arranged one by one corresponding to each of the plurality of selection signal input terminals and connected in anti-parallel;
It has an electrostatic discharge wire that is the electrostatic discharge destination,
Each of the plurality of first thin film transistors includes:
One of the source electrode and the drain electrode is connected to the corresponding signal line,
The other of the source electrode and the drain electrode is connected to the inspection terminal, and is connected to the electrostatic discharge line via the first electrostatic protection element,
An active matrix substrate, wherein a gate electrode is connected to the corresponding selection signal input terminal and connected to the electrostatic discharge line via the corresponding second electrostatic protection element.
前記複数の第2静電保護素子の各々に含まれる前記ダイオードのビルトイン電圧は、前記複数の第1薄膜トランジスタの各々の閾値電圧よりも大きい
請求項1に記載のアクティブマトリクス基板。
The active matrix substrate according to claim 1, wherein a built-in voltage of the diode included in each of the plurality of second electrostatic protection elements is larger than a threshold voltage of each of the plurality of first thin film transistors.
前記第1静電保護素子及び前記複数の第2静電保護素子の各々に含まれるダイオードは、ソース電極及びドレイン電極の一方とゲート電極とが短絡された薄膜トランジスタで構成されている
請求項1に記載のアクティブマトリクス基板。
The diode included in each of the first electrostatic protection element and the plurality of second electrostatic protection elements is formed of a thin film transistor in which one of a source electrode and a drain electrode and a gate electrode are short-circuited. The active matrix substrate as described.
さらに、前記複数の信号線の各々に対応して1つずつ配置され、対応する信号線と前記静電気放電線との導通及び非導通を切り換える複数の第2薄膜トランジスタと、
前記複数の第2薄膜トランジスタの各々に対応して1つずつ配置され、前記対応する信号線と前記静電気放電線とを導通させるための非選択信号が入力される複数の非選択信号入力端子と、
前記複数の非選択信号入力端子の各々に対応して1つずつ配置され、逆並列に接続された一対のダイオードを含む第3静電保護素子とを備え、
前記複数の第2薄膜トランジスタの各々は、
ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、
ソース電極及びドレイン電極の他方が、前記静電気放電線に接続され、
ゲート電極が、対応する前記非選択信号入力端子に接続され、かつ、対応する前記第3静電保護素子を介して固定電位に設定された前記静電気放電線に接続され、
前記選択信号により前記検査用端子と導通している信号線以外の信号線は、前記非選択信号により前記固定電位に設定される
請求項1に記載のアクティブマトリクス基板。
A plurality of second thin film transistors arranged one by one corresponding to each of the plurality of signal lines and switching between conduction and non-conduction between the corresponding signal line and the electrostatic discharge line;
A plurality of non-selection signal input terminals which are arranged one by one corresponding to each of the plurality of second thin film transistors and to which a non-selection signal for conducting the corresponding signal line and the electrostatic discharge line is input;
A third electrostatic protection element including a pair of diodes arranged one by one corresponding to each of the plurality of non-selection signal input terminals and connected in reverse parallel;
Each of the plurality of second thin film transistors includes:
One of the source electrode and the drain electrode is connected to the corresponding signal line,
The other of the source electrode and the drain electrode is connected to the electrostatic discharge line,
A gate electrode connected to the corresponding non-selection signal input terminal, and connected to the electrostatic discharge line set at a fixed potential via the corresponding third electrostatic protection element;
The active matrix substrate according to claim 1, wherein a signal line other than a signal line that is electrically connected to the inspection terminal by the selection signal is set to the fixed potential by the non-selection signal.
前記複数の第3静電保護素子の各々に含まれる前記ダイオードのビルトイン電圧は、前記複数の第2薄膜トランジスタの各々の閾値電圧よりも大きい
請求項4に記載のアクティブマトリクス基板。
The active matrix substrate according to claim 4, wherein a built-in voltage of the diode included in each of the plurality of third electrostatic protection elements is larger than a threshold voltage of each of the plurality of second thin film transistors.
前記複数の第3静電保護素子の各々に含まれるダイオードは、ソース電極及びドレイン電極の一方とゲート電極とが短絡された薄膜トランジスタで構成されている
請求項4に記載のアクティブマトリクス基板。
5. The active matrix substrate according to claim 4, wherein a diode included in each of the plurality of third electrostatic protection elements is configured by a thin film transistor in which one of a source electrode and a drain electrode and a gate electrode are short-circuited.
前記複数の信号線は、m(mは2以上の整数)本ごとの信号線ブロックにブロック化されており、
前記検査用端子及び前記第1静電保護素子は、前記信号線ブロックごとに設けられている
請求項1に記載のアクティブマトリクス基板。
The plurality of signal lines are divided into signal line blocks for each m (m is an integer of 2 or more),
The active matrix substrate according to claim 1, wherein the inspection terminal and the first electrostatic protection element are provided for each signal line block.
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