JP5899283B2 - Memory test simultaneous judgment system - Google Patents

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Description

本発明は、メモリに記録された内容をさらに読み出すための半導体メモリテスト装置のテスト同時判定システムに関し、さらに詳しくは、テストしようとする２つ以上の被試験装置（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）たるメモリ装置が、物理的に異なる位置にある場合、物理的距離による読み出しデータの入力時間差に関係なく、２つ以上のメモリ装置（ＤＵＴ）を同時にテストすることが可能なメモリテスト同時判定システムに関する。   The present invention relates to a test simultaneous determination system for a semiconductor memory test apparatus for further reading the contents recorded in a memory, and more particularly, a memory as two or more devices under test (Device Under Test: DUT) to be tested. The present invention relates to a memory test simultaneous determination system capable of simultaneously testing two or more memory devices (DUTs) regardless of a difference in input time of read data depending on a physical distance when the devices are physically different positions.

半導体テスト装置については、下記特許文献１の他にも多数出願および公開されている。
特許文献１は、メモリテストデバイスにおいて、所定の一般命令語による演算を行うための一般レジスタと、前記一般レジスタより大きい容量を有し、所定の拡張命令語による演算を行うための拡張レジスタと、前記拡張命令語を用いて外部メモリに所定のテストパターンを書き込み、前記メモリに書き込まれたテストパターンを読み出し、書き込まれたテストパターンと読み出されたテストパターンとの同一性を判断し、前記一般命令語を用いて前記メモリの誤り有無を判断する制御部とを含んでなることを特徴とする。 Many semiconductor test apparatuses have been filed and published in addition to the following Patent Document 1.
Patent Document 1 discloses a general register for performing an operation with a predetermined general instruction word in a memory test device, an extension register having a larger capacity than the general register, and performing an operation with a predetermined extended instruction word, Write a predetermined test pattern to an external memory using the extended instruction word, read the test pattern written to the memory, determine the identity between the written test pattern and the read test pattern, and And a control unit that determines whether or not there is an error in the memory using an instruction word.

特許文献１を含む従来の半導体テスト装置の場合、テストしようとするメモリ装置（ＤＵＴ）と、これを試験するためのパターン発生器（Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）とが電気的に接続された形態を取っている。   In the case of a conventional semiconductor test apparatus including Patent Document 1, a memory device (DUT) to be tested and a pattern generator for testing the memory apparatus (DUT) are electrically connected. .

図１は一般なメモリ・バーンイン・テストのための一般化構造を示す一例示図であって、被試験装置たるメモリ装置（ＤＵＴ）をテストするためのパターン発生器１、これらの信号を伝達するためのフィードスルーボード（Ｆｅｅｄ Ｔｈｒｏｕｇｈ Ｂｏａｒｄ）３、およびテストするためのバーンインボード（６）などから構成できる。
このような構造においてメモリをテストするために記録を行おうとすると、パターン発生器１から信号が出力され、バーンインボード６に実装されている最も近いメモリ装置４から最も遠い距離にあるメモリ装置５まで記録される。
逆に、これら記録をさらに読み出し、記録した内容と一致するか否かを判断するためには、逆に、最も近いメモリ装置４から最も遠いメモリ装置５まで順次読み出して異常有無を検出する。
この過程で最も近いメモリ装置４と最も遠いメモリ装置５は、互いに物理的に距離が異なるため、読み出しの際に入力されるデータの時間が異なる。 FIG. 1 is an exemplary diagram showing a generalized structure for a general memory burn-in test. A pattern generator 1 for testing a memory device (DUT) as a device under test, and these signals are transmitted. For example, a feedthrough board 3 for feeding and a burn-in board 6 for testing can be used.
When recording is performed in order to test the memory in such a structure, a signal is output from the pattern generator 1 to the memory device 5 which is the farthest distance from the closest memory device 4 mounted on the burn-in board 6. To be recorded.
Conversely, in order to further read these records and determine whether or not they match the recorded contents, conversely, the presence or absence of abnormality is detected by sequentially reading from the nearest memory device 4 to the farthest memory device 5.
In this process, the closest memory device 4 and the farthest memory device 5 are physically different from each other, and therefore, the time of data input at the time of reading is different.

図２はこれらの電気的接続を簡略に示す一例示図である。
図２に示すように、アドレスとコマンドライン３とは共通ラインで接続されており、データライン４も共通に電気が流れるように接続されている。但し、近いメモリ装置１と遠いメモリ装置２が個別に読み出し可能となるように、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔｉｏｎ）ピンは別途接続される。 FIG. 2 is an exemplary diagram simply showing these electrical connections.
As shown in FIG. 2, the address and the command line 3 are connected by a common line, and the data line 4 is also connected so that electricity flows in common. However, a CS (Chip Selection) pin is separately connected so that the near memory device 1 and the far memory device 2 can be individually read.

すなわち、図２に示したメモリ装置１、２へ順次命令を印加し、印加した順序通り読み出してデータを取得する。この過程で近いメモリ装置１と遠いメモリ装置２との物理的距離があるため、データが到達する時間差が発生するが、このような構造では近いメモリ装置１と遠いメモリ装置２間のデータ経路が一つに接続されているため、一つの判定クリック（ストローブクロック）で可能であり、時間差を克服するために判定クロックとしてのストローブクロックを一定の時間可変するように調整する。   That is, commands are sequentially applied to the memory devices 1 and 2 shown in FIG. 2, and data are read out in the applied order to acquire data. Since there is a physical distance between the near memory device 1 and the far memory device 2 in this process, a time difference in which data arrives occurs. In such a structure, the data path between the near memory device 1 and the far memory device 2 is Since they are connected to one, it is possible with one determination click (strobe clock), and in order to overcome the time difference, the strobe clock as the determination clock is adjusted to be variable for a certain time.

韓国公開特許第１０−２００９−０１２７６８９号Korean Published Patent No. 10-2009-0127689

本発明は、前述したような問題点に鑑みて案出されたもので、その目的は、２つ以上のメモリ装置（ＤＵＴ）が、物理的に異なる位置にある場合、判定のために順次命令を入力して順次読み出すときに発生するデータの入力時間差を克服するために、判定クロックとしてのストローブクロックを一定の時間可変するように調整しなければならなかった従来とは異なり、最も近いメモリ装置（ＤＵＴ）のデータを最も遠いメモリ装置（ＤＵＴ）の入力時間だけ遅延させて出力することにより、物理的距離による読み出しデータの入力時間差に関係なく、２つ以上のメモリ装置（ＤＵＴ）を同時にテストすることが可能なメモリテスト同時判定システムを提供することにある。   The present invention has been devised in view of the above-described problems, and its purpose is to sequentially issue instructions for determination when two or more memory devices (DUTs) are in physically different positions. Unlike the conventional case where the strobe clock as the determination clock must be adjusted to be variable for a certain period of time in order to overcome the difference in the input time of data that occurs when the data is sequentially read out, the closest memory device Tests two or more memory devices (DUT) at the same time, regardless of the input time difference of read data due to physical distance, by outputting (DUT) data delayed by the input time of the farthest memory device (DUT) It is an object of the present invention to provide a memory test simultaneous determination system capable of performing the above.

上記目的を達成するために、本発明は、メモリテスト同時判定システムであって、テストのためのパターン信号を発生させ、アドレスラインおよびコマンドラインを介して伝達するパターン発生部と、バーンインボードに実装されている最も近いメモリ装置から第１データラインを介して読み出しデータの入力を受け、最も遠いメモリ装置から第２データラインを介して読み出しデータの入力を受ける遅延部と、前記遅延部から同時に出力された前記最も近いメモリ装置および前記最も遠いメモリ装置の読み出しデータを一つの判定クロックで同時にテストする判定部と、を備え、前記遅延部は、前記最も近いメモリ装置の読み出しデータおよび前記最も遠いメモリ装置の読み出しデータの入力をそれぞれ認識し、前記最も近いメモリ装置の読み出しデータを前記最も遠いメモリ装置の読み出しデータとの入力時間差だけ遅延させて出力することを特徴とする。   In order to achieve the above object, the present invention is a memory test simultaneous determination system, which generates a pattern signal for a test and transmits it through an address line and a command line, and is mounted on a burn-in board. A delay unit that receives input of read data from the nearest memory device through the first data line and receives input of read data from the farthest memory device through the second data line, and outputs simultaneously from the delay unit A determination unit that simultaneously tests the read data of the nearest memory device and the farthest memory device with one determination clock, and the delay unit includes the read data of the nearest memory device and the farthest memory. Recognize each read data input of the device, and Only out data is delayed by the input time difference between the readout data of the farthest memory device and outputting it.

また、前記判定部は、前記遅延部から同時に出力された前記最も長い近いメモリ装置および前記最も遠いメモリ装置の読み出しデータに基づいて、前記最も近いメモリ装置および前記最も遠いメモリ装置に記録したデータと一致するか否かをそれぞれ判定することにより、異常有無を検出することを特徴とする。   Further, the determination unit is configured to read data recorded in the nearest memory device and the farthest memory device based on the read data of the longest nearest memory device and the farthest memory device output simultaneously from the delay unit; It is characterized by detecting the presence or absence of abnormality by determining whether or not they match.

また、前記最も近いメモリ装置のアドレスおよびコマンドラインの長さと前記第１データラインの長さとは同一であることを特徴とする。   Further, the address and command line length of the nearest memory device and the length of the first data line are the same.

また、前記最も遠いメモリ装置まで接続されるアドレスおよびコマンドラインの長さと前記第２データラインの長さとは同一であることを特徴とする。   The address and command line connected to the farthest memory device may have the same length as the second data line.

前述したような本発明によれば、読み出しデータの入力時間差に関係なく、一つの判定クロックで、物理的に位置が異なる２つ以上のメモリ装置（ＤＵＴ）を同時にテストすることができるから、別途の論理回路が付加的に必要ではないという効果があり、これにより時間的かつ経済的に節減することができるという効果もある。   According to the present invention as described above, two or more memory devices (DUTs) having different physical positions can be simultaneously tested with one determination clock regardless of the input time difference of read data. There is an effect that no additional logic circuit is required, and this also saves time and money.

一般なメモリ・バーンイン・テストのための一般化構造を示す一例示図である。FIG. 3 is an exemplary diagram showing a generalized structure for a general memory burn-in test. 図１の構造の電気的接続を簡略に示す一例示図である。FIG. 2 is an exemplary diagram simply showing an electrical connection of the structure of FIG. 1. 本発明に係る２つ以上のメモリ装置が物理的に異なるように位置して直列に接続された様子を示す一例示図である。FIG. 3 is an exemplary diagram illustrating a state in which two or more memory devices according to the present invention are physically located and connected in series. 本発明に係るメモリテスト同時判定システムに関する構成図である。It is a block diagram regarding the memory test simultaneous determination system according to the present invention.

本発明の具体的な特徴および利点は、添付図面に基づく以下の詳細な説明からさらに明白になるであろう。これに先立ち、本明細書および請求の範囲に使用された用語または単語は、発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に基づき、本発明の技術的思想に符合する意味と概念で解釈されなければならない。なお、本発明に関連した公知の機能およびその構成に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断された場合は、その具体的な説明を省略する。   Specific features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Prior to this, the terms or words used in the specification and claims are based on the principle that the inventor can properly define the concept of terms to describe his invention in the best possible way. Therefore, it should be interpreted with the meaning and concept consistent with the technical idea of the present invention. In addition, when it is determined that there is a possibility that a detailed description of a known function and its configuration related to the present invention may unnecessarily disturb the gist of the present invention, the specific description is omitted.

以下、添付図面を参照して本発明を詳細に説明する。
本発明に係るメモリテスト同時判定システムについて図３および図４を参照して説明すると、次のとおりである。 Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
The memory test simultaneous determination system according to the present invention will be described with reference to FIG. 3 and FIG.

図３に示すように、２つ以上のメモリ装置１０、２０が物理的に異なるように位置して直列に接続された場合、最も近いメモリ装置１０と最も遠いメモリ装置２０のアドレスおよびコマンドライン３０、４０が共通に接続されており、近いメモリ装置１０の第１データライン５０および遠いメモリ装置２０の第２データライン６０はパターン発生器（Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）に接続される。
この際、最も近いメモリ装置１０のアドレスおよびコマンドライン３０の長さと第１データライン５０の長さとは同一である。また、最も遠いメモリ装置２０まで接続されるアドレスおよびコマンドライン３０、４０の長さと、第２データライン６０の長さとは同一でなければならない。 As shown in FIG. 3, when two or more memory devices 10 and 20 are physically located and connected in series, the address and command line 30 of the nearest memory device 10 and the farthest memory device 20 are shown. , 40 are connected in common, and the first data line 50 of the near memory device 10 and the second data line 60 of the far memory device 20 are connected to a pattern generator.
At this time, the address of the nearest memory device 10 and the length of the command line 30 and the length of the first data line 50 are the same. In addition, the length of the address and command lines 30 and 40 connected to the farthest memory device 20 and the length of the second data line 60 must be the same.

図３に示すように構成する場合、データ記録の際には同時に信号が入力されるので、問題にならない。ところが、さらに読み出す場合、最も近いメモリ装置１０の第１データライン５０と最も遠いメモリ装置２０の第２データライン６０とが分離されており、データの入力経路および到着時間が異なるから、２つのメモリ装置１０、２０から同時に読み出すためには互いに異なる判定クロックが必要である。   In the case of the configuration as shown in FIG. 3, since signals are simultaneously input during data recording, there is no problem. However, when further reading is performed, the first data line 50 of the nearest memory device 10 and the second data line 60 of the farthest memory device 20 are separated, and the data input path and arrival time are different. In order to simultaneously read from the devices 10 and 20, different determination clocks are required.

このように、メモリ装置（ＤＵＴ）が２つ以上である場合、その個数に相当する数だけの判定ストローブクロックが必要となるが、これは、限られた資源を活用しなければならない場合、例えばゲートアレイ（Ｇａｔｅ Ａｒｒａｙ）などでは最大支援可能なクロック個数しか支援することができない。また、クロックが多数支援されても、これらをさらに論理判定するためには別途の論理回路が付加的に必要となって時間的かつ経済的に不利である。   As described above, when there are two or more memory devices (DUTs), the number of determination strobe clocks corresponding to the number of memory devices (DUTs) is required. This is because, for example, when limited resources are to be used, A gate array (Gate Array) or the like can support only the maximum number of clocks that can be supported. Even if a large number of clocks are supported, a separate logic circuit is additionally required to further logically determine these clocks, which is disadvantageous in terms of time and cost.

このような欠点を克服するために、本発明では、最も近いメモリ装置（ＤＵＴ）のデータと最も遠いメモリ装置（ＤＵＴ）の読み出しデータとの入力時間差だけ遅延させる。   In order to overcome such drawbacks, the present invention delays the input time difference between the data of the nearest memory device (DUT) and the read data of the farthest memory device (DUT).

図４は本発明に係るバーンインボード上のパターン発生器（Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）に含まれた物理的距離を持つメモリ装置に対するメモリテスト同時判定システムＳの全体構成図であって、図示の如く、パターン発生部１００、遅延部２００および判定部３００を備えている。   FIG. 4 is an overall configuration diagram of a memory test simultaneous determination system S for a memory device having a physical distance included in a pattern generator on a burn-in board according to the present invention. Unit 100, delay unit 200, and determination unit 300.

パターン発生部１００は、テストのためのパターン信号を発生させ、アドレスライン３０およびコマンドライン４０を介して伝達する。   The pattern generator 100 generates a pattern signal for testing and transmits it through the address line 30 and the command line 40.

遅延部２００は、バーンインボードに実装されている最も近いメモリ装置１０から第１データライン５０を介して読み出しデータの入力を受け、最も遠いメモリ装置２０から第２データライン６０を介して読み出しデータの入力を受ける。
この際、パターン発生部１００に含まれたシステムＳから最も近いメモリ装置１０の読み出しデータが先に入力され、最も遠いメモリ装置２０の読み出しデータが後で入力される。 The delay unit 200 receives input of read data from the nearest memory device 10 mounted on the burn-in board via the first data line 50 and receives read data from the farthest memory device 20 via the second data line 60. Receive input.
At this time, the read data of the memory device 10 closest to the system S included in the pattern generation unit 100 is input first, and the read data of the memory device 20 farthest is input later.

具体的には、遅延部２００は、最も近いメモリ装置１０の読み出しデータおよび最も遠いメモリ装置２０の読み出しデータの入力をそれぞれ認識し、最も近いメモリ装置１０の読み出しデータを最も遠いメモリ装置２０の読み出しデータとの入力時間差だけ遅延させて出力する。   Specifically, the delay unit 200 recognizes the input of the read data of the nearest memory device 10 and the read data of the farthest memory device 20 respectively, and reads the read data of the nearest memory device 10 from the farthest memory device 20. Output is delayed by the input time difference from the data.

判定部３００は、遅延部２００から同時に出力された最も近いメモリ装置１０および最も遠いメモリ装置２０の読み出しデータを一つの判定クロックで同時にテストする。
具体的には、判定部３００は、遅延部２００から同時に出力された最も近いメモリ装置１０および最も遠いメモリ装置２０の読み出しデータに基づいて、メモリ装置１０、２０に記録したデータと一致するか否かをそれぞれ判定することにより、異常有無を検出する。 The determination unit 300 simultaneously tests the read data of the nearest memory device 10 and the farthest memory device 20 output simultaneously from the delay unit 200 with one determination clock.
Specifically, the determination unit 300 determines whether or not it matches the data recorded in the memory devices 10 and 20 based on the read data of the nearest memory device 10 and the farthest memory device 20 output simultaneously from the delay unit 200. Whether or not there is an abnormality is detected by determining whether or not each of them.

本実施例において、図３および図４では２つのメモリ装置のみを図示および説明したが、本発明は、これに限定されないので、２つ以上のメモリ装置をテストしようとする場合にも適用可能である。   Although only two memory devices are shown and described in FIGS. 3 and 4 in this embodiment, the present invention is not limited to this, and can be applied to a case where two or more memory devices are to be tested. is there.

上述した構成および特徴的な機能を有する本発明に係るメモリテスト同時判定システムは、読み出しデータの入力時間差に関係なく、一つの判定クロックで、物理的に位置が異なる２つ以上のメモリ装置（ＤＵＴ）を同時にテストすることができるという特徴的な利点がある。   The memory test simultaneous determination system according to the present invention having the above-described configuration and characteristic functions has two or more memory devices (DUTs) physically different in position with one determination clock regardless of the input time difference of read data. ) Can be tested at the same time.

以上、本発明の技術的思想を例示するための好適な実施例について説明および図示したが、本発明はこれらに限定されるものではない。当該分野における通常の知識を有する者であれば、技術的思想の範疇から逸脱することなく、本発明に多数の変更および修正を加え得るのを理解するであろう。よって、それらの全ての適切な変更および修正とその均等物も本発明の範囲に属すると看做すべきであろう。   As mentioned above, although the suitable Example for demonstrating the technical idea of this invention was described and illustrated, this invention is not limited to these. Those having ordinary skill in the art will appreciate that numerous changes and modifications can be made to the present invention without departing from the scope of the technical idea. Accordingly, all such suitable changes and modifications and equivalents thereof should be considered as belonging to the scope of the present invention.

１００：パターン発生部
２００：遅延部
３００：判定部
１０：最も近いメモリ装置
２０：最も遠いメモリ装置
３０、４０：アドレスおよびコマンドライン
５０：最も近いメモリ装置の第１データライン
６０：最も遠いメモリ装置の第２データライン
100: pattern generation unit 200: delay unit 300: determination unit 10: nearest memory device 20: farthest memory device 30, 40: address and command line 50: first data line 60 of the nearest memory device 60: farthest memory device Second data line of

Claims (4)

バーンインボード上に物理的距離を持って実装される複数のメモリ装置に対するメモリテスト同時判定システムにおいて、
テストのためのパターン信号を発生させ、アドレスラインおよびコマンドラインを介して伝達するパターン発生部と、
前記バーンインボードに実装されている最も近いメモリ装置から第１データラインを介して読み出しデータの入力を受け、最も遠いメモリ装置から第２データラインを介して読み出しデータの入力を受ける遅延部と、
前記遅延部から同時に出力された前記最も近いメモリ装置および前記最も遠いメモリ装置の読み出しデータを一つの判定クロックで同時にテストする判定部と、を備え、
前記遅延部は、
前記最も近いメモリ装置の読み出しデータおよび前記最も遠いメモリ装置の読み出しデータの入力をそれぞれ認識し、前記最も近いメモリ装置の読み出しデータを前記最も遠いメモリ装置の読み出しデータとの入力時間差だけ遅延させて出力することを特徴とする、メモリテスト同時判定システム。 In a memory test simultaneous determination system for a plurality of memory devices mounted on a burn-in board with a physical distance ,
A pattern generator for generating a pattern signal for testing and transmitting it via an address line and a command line;
A delay unit which receives input of read data from the nearest memory device mounted on the burn-in board via the first data line and receives input of read data from the farthest memory device via the second data line;
A determination unit that simultaneously tests the read data of the nearest memory device and the farthest memory device output simultaneously from the delay unit with a single determination clock;
The delay unit is
Recognize the input of the read data of the nearest memory device and the read data of the farthest memory device, respectively, and output the read data of the nearest memory device delayed by an input time difference from the read data of the farthest memory device A memory test simultaneous determination system. 前記判定部が、
前記遅延部から同時に出力された前記最も近いメモリ装置の読み出しデータおよび前記最も遠いメモリ装置の読み出しデータに基づいて、前記最も近いメモリ装置に記録されたデータと前記最も遠いメモリ装置に記録されたデータとが一致するか否かをそれぞれ判定することにより、異常有無を検出することを特徴とする、請求項１に記載のメモリテスト同時判定システム。 The determination unit is
Based on the read data read data and the farthest memory device of the nearest memory device simultaneously outputted from the delay unit, data recorded on the farthest memory device and data recorded on the closest memory device by determining bets to whether the match respectively, and detects the abnormal presence, memory test simultaneous determination system according to claim 1. 前記最も近いメモリ装置のアドレスおよびコマンドラインの長さと前記第１データラインの長さとが同一であることを特徴とする、請求項１に記載のメモリテスト同時判定システム。   2. The simultaneous memory test determination system according to claim 1, wherein a length of an address and a command line of the nearest memory device is the same as a length of the first data line. 前記最も遠いメモリ装置まで接続されるアドレスおよびコマンドラインの長さと前記第２データラインの長さとが同一であることを特徴とする、請求項１に記載のメモリテスト同時判定システム。   2. The memory test simultaneous determination system according to claim 1, wherein a length of an address and a command line connected to the farthest memory device is the same as a length of the second data line.
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