JP5869022B2 - 設定可能ワイドチューニングレンジ発振器コア - Google Patents

Description

分野

本発明は、概して、発信器に関し、特に、設定可能ワイドチューニングレンジ発信器に関する。

背景

発振器は、無線周波数（ＲＦ）システム及び他のワイヤレス通信システムを含む、様々な通信システムで使用される場合がある。様々な通信システム内で、発振器は送信機または受信機回路で使用される場合がある。発振器の２つの一般的なタイプは、電圧制御発振器（ＶＣＯ）とでデジタル制御発振器（ＤＣＯ）である。

ワイヤレス通信システムに関連する発展する技術および業界標準は、より柔軟でより効率的な発振器の要求へ導いた。標準は、位相ノイズおよび発振器振幅に対する変化する必要条件を導く。高度な設定可能発振器は、標準に準じて作動されるワイヤレス通信システムの性能を最適化するために望まれる。効率性の考察は、通話時間を増加させるために発振器電流消費を最小化すること、および複数の周波数帯域をカバーするための柔軟性を含む。

そのような設定可能発振器の過去の試みは次のものを含む：（ａ）複数の発振器を提供し、各発振器が全体にわたる周波数レンジのうちの小部分をカバーし、各発振器が電力および位相ノイズに関するある標準に対して最適化される、こと；（ｂ）複数の部分と連結された単一の発振器を提供することと、周波数の配列を発生するために混合すること；（ｃ）例えば、ここで参照することによって完全に組み込まれる「発振器および発振器信号を発生するための方法」と題名を付けられた２００８年９月９日にＢｅｖｉｌａｃｑｕａなどに発行された米国特許番号第７，４２３，４９５号で議論されたような、トランスフォーマベースの発振器を提供すること；および（ｄ）ここで参照することによって完全に組み込まれる、「周波数帯域、アクティブコアおよびバタクタ・サイズの同時スイッチングを持つワイド帯域ＶＣＯ」ソリッドステート回路のＩＥＥＥ Ｊ．、ｖｏｌ．４２、ｎｏ．７、２００７年７月、でＤ．Ｈａｕｓｐｉｅなどによって議論されたような、ワイドチューニングレンジをカバーするために、あるＬＣタンクのスイッチインおよびアウトされる変化するサイズの複数のアクティブコアを提供すること。

複数の発振器を提供し、各発振器が全体にわたる周波数レンジのうちの小部分をカバーすることは、多数のインダクタの使用により発振器システムに当てられる大きいエリアを要求する場合がある。例えば、少なくとも１つのインダクタが各発振器に要求される場合がある。

複数の部分と連結された単一の発振器を提供することと、周波数の配列を発生するために混合することは、過大な電力消費、電力および位相ノイズに関してプログラミング柔軟性の低減が結果として生じる場合がある。加えて、混合の複数のステージによる望まれない刺激（spurs）が存在する場合がある。

トランスフォーマベースの発振器を提供することは、実現することが困難な場合がある大きい磁気の連結（Ｋファクタ）を用いる、および、一般的にチップ実装でより低いＱに帰着する、トランスフォーマを要求する場合がある。

ワイドチューニングレンジをカバーするために、あるＬＣタンクのスイッチインおよびアウトされる変化するサイズの複数のアクティブコアを提供することは、さらに部品がスイッチインされた場合に、周波数チューニングレンジの下端で電流消費の増加を結果として生じる場合がある。

様々な技術が、位相ノイズおよび発振器振幅に対する変化する必要条件をより効率的に満たすために試みられているが、既知の技術は、設定可能ワイドチューニングレンジ発振器に最適なソリューションを供給しておらず、不適当な制限を含む場合がある。ワイヤレス通信システムにおいて、位相ノイズおよび発振器振幅に対する変化する必要条件をより効率的に満たすよりよい技術への必要が存在する。

概要

ここでは、新しいおよび改良された設定可能ワイドチューニングレンジ・発振器が開示される。

ある局面にしたがって、装置は、第１の端子と第２の端子とを持つ共振器と、第１のソースと、前記第２の端子に電気的に接続された第１のゲートと、第１のスイッチを通って前記第１の端子に電気的に接続された第１のドレインとを持つ、第１のｐ型トランジスタと、前記第１のソースに電気的に接続された第２のソースと、前記第１の端子に電気的に接続された第２のゲートと、第２のスイッチを通って前記第２の端子に電気的に接続された第２のドレインとを持つ、第２のｐ型トランジスタと、第３のソースと、前記第２の端子に電気的に接続された第３のゲートと、スイッチを含まない第１の連結を通って前記第１の端子に電気的に接続された第３のドレインとを持つ、第１のｎ型トランジスタと、前記第３のソースに電気的に接続された第４のソースと、前記第１の端子に電気的に接続された第４のゲートと、スイッチを含まない第２の連結を通って前記第２の端子に電気的に接続された第４のドレインとを持つ、第２のｎ型トランジスタと、を含む。

他の局面にしたがって、装置は、第１の端子と第２の端子とを持つ共振器と、第１のソースと、前記第２の端子に電気的に接続された第１のゲートと、前記第１の端子に電気的に接続された第１のドレインとを持つ、第１のｐ型トランジスタと、前記第１のソースに電気的に接続された第２のソースと、前記第１の端子に電気的に接続された第２のゲートと、前記第２の端子に電気的に接続された第２のドレインとを持つ、第２のｐ型トランジスタと、第３のソースと、前記第２の端子に電気的に接続された第３のゲートと、第１のスイッチを通って前記第１の端子に電気的に接続された第３のドレインとを持つ、第１のｎ型トランジスタと、第４のソースと、第４のゲートと、第４のドレインとを持ち、前記第４のゲートは前記第１の端子に電気的に接続され、前記第４のドレインは第２のスイッチを通って前記第２の端子に電気的に接続され、前記第４のソースは前記第３のソースに電気的に接続された、第２のｎ型トランジスタと、を具備し、前記第４のソースと前記第３のソースとは、第３のスイッチを通ってグランドに電気的に接続される。

他の局面にしたがって、共振器を持つ発振器の作動の方法は、前記発振器が使用される場合に、２つのｐ型トランジスタを非アクティブ、２つのｎ型トランジスタをアクティブで前記発振器を作動し、高レンジで周波数を生成することと、前記発振器が使用される場合に、前記２つのｐ型トランジスタをアクティブ、前記２つのｎ型トランジスタをアクティブで前記発振器を作動し、低レンジで周波数を生成することと、を具備し、前記２つのｐ型トランジスタのうちの第１のｐ型トランジスタは、第１のドレインを持ち、前記２つのｐ型トランジスタのうちの第２のｐ型トランジスタは、第２のドレインを持ち、前記第１のドレインは、前記第１のｐ型トランジスタが非アクティブの場合に前記共振器の第１の端子から分離され、前記第２のドレインは、前記第２のｐ型トランジスタが非アクティブの場合に前記共振器の第２の端子から分離される。

さらなる局面にしたがって、装置は、発振器が使用される場合に、前記発振器におけるアクティブ部品として２つのｎ型トランジスタと２つのｐ型トランジスタとを作動し、低周波数レンジで周波数を生成するための手段と、前記発振器が使用される場合に、前記２つのｐ型トランジスタが前記発振器の共振器から分離されるとともに、アクティブ部品として前記２つのｎ型トランジスタを作動し、高周波数レンジで周波数を生成するための手段と、前記発振器が位相ノイズを最小化するために使用される場合に、前記２つのｐ型トランジスタが前記共振器から分離されるとともにアクティブ部品として前記２つのｎ型トランジスタを作動し、さらに低周波数レンジで周波数を生成するための手段と、を具備する。

ここに開示される位相ノイズ及び発振器振幅のための変化する必要条件をより効率的に満たすための改善された技術の他のシステム、方法、局面、特徴、実施形態、効果は、次の図面及び詳細な説明の審査の上で当業者に明らかであるか、または、明らかになるだろう。すべてのそのような付加的なシステム、方法、局面、特徴、実施形態、および効果は、この説明内に、および、付随する請求項の範囲内に含まれることが意図される。

図面はもっぱら例示の目的であることは理解されるべきである。さらに、図の構成要素は、必ずしも基準ではなく、その代わりとしてここに開示される装置および方法の原理を例示するために配置されることを強調する。図面において、同様な参照数字は異なる図を通じて対応する部分を指定する。
図１Ａは、典型的なデジタル制御発振器（ＤＣＯ）の概略図である。 図１Ｂは、他の典型的なおよびＤＣＯのためのバイアスシステムの概略図である。 図１Ｃは、さらに典型的なＤＣＯの概略図である。 図２は、図１Ａ，１Ｂ，および１ＣのＤＣＯにおいて使用されてもよいスイッチの概略図である。 図３は、図１Ａ，１Ｂ，および１Ｃに関連するオペレーティング帯域を例証する帯域図である。 図４Ａは、ＤＣＯ、図１Ａ，１Ｂ，および１ＣのＤＣＯ、の作動の典型的な方法を例証するフローチャートである。 図４Ｂは、ＤＣＯ、例えば図１Ａ，１Ｂ，および１ＣのＤＣＯ、の作動の他の典型的な方法を例証するフローチャートである。 図４Ｃは、ＤＣＯ、図１Ａ，１Ｂ，および１ＣのＤＣＯ、の作動のさらに他の典型的な方法を例証するフローチャートである。

詳細な説明

図面を参照しおよび組み込む、以下の詳細な記述は、１以上の特別の実施形態を説明および例証する。これらの実施形態は、限定のためではなく、単に例証および教えるために提供され、当業者が主張されるものを実施することができるように十分に詳細に示されおよび記述される。さらに、簡潔さのために、記述は、当業者に知られたある情報を省略する場合がある。

「典型的」の用語は、「例、実例、例証として供給すること」を意味するとしてここで使用される。いずれかの実施形態または「典型的」としてここに記述された変形は、他の実施形態または変形を超えてより好ましいまたは有益であるとして解釈される必要はない。この記述に記述された実施形態および変形のすべては、当該発明を当業者が製造および使用可能とするために提供される典型的な実施形態および変形であり、添付される請求項によって提供される法的保護の範囲限定するために必要ではない。

図１Ａは、第１のｐ型トランジスタ１０２ａ、第２のｐ型トランジスタ１０２ｂ、第１のｎ型トランジスタ１０４ａ、第２のｎ型トランジスタ１０４ｂ、共振器１０６、インダクタ１０８、第１のスイッチ１１０ａ、および第２のスイッチ１１０ｂを含む、典型的なデジタル制御発振器（ＤＣＯ）１００を示す。調整（レギュレート）する電圧Ｖregは、ライン１１２に印加される。発振器１００は、これに限定されるものではないが、セルラーおよびワイヤレス集積回路のような、省電力オプションを持つワイドチューニングレンジ発振器を要求できる多数のデバイスに使用され得る。発振器１００は、相補性金属酸化膜半導体（ＣＭＯＳ）帯域３０４、Ｎチャネル金属酸化膜半導体（ＮＭＯＳ）帯域３０８、およびＮＭＯＳ／ＣＭＯＳ帯域３０６（図３を参照）で作動される実施形態を例証する。

共振器１０６は、ライン１１４ａと接続される第１の端子と、ライン１１４ｂと接続される第２の端子とを持つ。第１のｐ型トランジスタ１０２ａは、ライン１１２と接続された第１のソースＳ₁、ライン１１４ｂと接続された第１のゲートＧ₁、第１のスイッチ１１０ａを介してライン１１４ａとスイッチ可能に電気的に接続された第１のドレインＤ₁を持つ。第２のｐ型トランジスタ１０２ｂは、ライン１１２と接続された第２のソースＳ₂、ライン１１４ａと接続された第２のゲートＧ₂、第２のスイッチ１１０ｂを介してライン１１４ｂとスイッチ可能に電気的に接続された第２のドレインＤ₂を持つ。

第１のｎ型トランジスタ１０２ａは、ライン１１６と接続された第３のソースＳ₃、ライン１１４ｂと接続された第３のゲートＧ₃、ライン１１４ａと接続された第３のドレインＤ₃を持つ。図１Ａの例において、第３のドレインＤ₃は、スイッチを含まない様式でライン１１４ａと電気的に接続される。第２のｎ型トランジスタ１０２ｂは、ライン１１６と接続された第４のソースＳ₄、ライン１１４ａと接続された第４のゲートＧ₄、ライン１１４ｂと接続された第４のドレインＤ₄を持つ。図１Ａの例において、第４のドレインＤ₄は、スイッチを含まない様式でライン１１４ｂと電気的に接続される。

例証の目的のために、共振器１０６は、インダクタと並列な可変キャパシタンスを持つＬＣタンクである。共振器１０６は、ほぼ中央に、電圧調整タップＶreg_Ltapを持つように示されている。他の状況で、共振器１０６は、これに限定されるものではないが、スイッチトキャパシタのバンクを持つＬＣタンク、連続にチューン可能なバラクタ、スイッチトキャパシタのバンクとチューン可能なバラクタとの組み合わせ、単一のインダクタ、スイッチトインダクタ、１以上のポート上でキャパシタを持つ複数のポートを持つトランスフォーマ、トランスフォーマベースの共振器のような、当業者に既知の多数の他の共振器でもよい。ライン１１２は、調整する電圧Ｖregを受ける。図１Ａの例について、ライン１１６は、インダクタ１０８を介してグランドと接続される。いくつかの状況において、インダクタ１０８は省略されてもよい。他の環境において、他のデバイスが、ライン１１６をグランドへ電気的に接続するために使用されてもよい。

ＣＭＯＳモードでコアを設定するために、スイッチ１１０Ａおよび１１０Ｂは閉じられ、それゆえ「ＯＮ」である。ＣＭＯＳコアのためのバイアスは、ノードＶregを通じて供給される。この設定において、Ｖreg_ltapノードは、分離または「フローティング」を維持する。この状態の下で、ＰＭＯＳトランジスタ（１０２ａ １０２ｂ）の十分な寄生容量が、周波数を低下させる共振器タンク１０６を横切って現われる。ＣＭＯＳコアは本質的によりよい電流消費を持ち、および、共振器タンクを横切って現われる寄生容量がより大きいため、周波数チューニングレンジの下端が拡張されるとともに、電流消費が低減される。「ＮＭＯＳのみ」モードでコアを設定するために、スイッチ１１０Ａおよびスイッチ１１０Ｂは開かれまたは「ＯＦＦ」である。これらのスイッチの分離により、ＰＭＯＳトランジスタ１０２ａおよび１０２ｂのドレインから共振タンク１０６までの寄生容量は、最小となる。ノードＶreg（１１２）は、グランドへ引かれる。いくつかの環境において、Ｖregは、「ＮＭＯＳのみ」モードにおいて、フローティングにおかれ、または、Ｖｄｄへ接続される。ＮＭＯＳトランジスタ１０４ａおよび１０４ｂに対するバイアスは、Ｖreg_ltapノードを通じて供給される。タンク１０６は、この条件の下で２×Ｖreg_ltapと同じ大きさで振幅することができるため、ＣＭＯＳの場合のVregと比較されると（および、ＶregがＣＭＯＳの場合に、Ｖreg_ltapは、ＮＭＯＳの場合における同じ値とすることができる）、位相ノイズはＣＭＯＳの場合よりも低くすることができる。したがって、ＮＭＯＳのみモードは、電流を犠牲にしてＣＭＯＳの場合より高い周波数およびより低い位相ノイズを達成することができる。最小化している位相ノイズが臨界でない環境では、高周波数チューニングレンジの利点がまだ維持されるとともに、電圧Ｖreg_ltapがヘッドルームをより低くするために低下されることができる。

図１Ｂは、第２の典型的な発振器１５０と発振器１５０のためのバイアスシステム１５２を示す。発振器１５０は、発振器１００に関して議論された部品と、共振器１５４とを含む。共振器１５４は、微細（fine）チューン及び獲得（acquisition）可変コンデンサ部分１５６と粗（coarse）チューン部分１５８とを含む。バイアスシステム１５２は、演算増幅器１６０、スイッチ１６２、トランジスタ１６４、スイッチ１６６、およびトランジスタ１６８を含む。

図１Ｂの例において、基準電圧Ｖｒｅｆは演算増幅器１６０の反転入力に提供され、ライン１１２は演算増幅器１６０の非反転入力としてもよい。他の実施形態において、電圧調整タップ（Ｖreg_Ltap）は演算増幅器１６０の非反転入力として提供されてもよい。

発振器１５０において、スイッチ１１０ａおよび１１０ｂは、ＤＣ電流を運ぶとしてもよい。スイッチ１１０ａおよび１１０ｂのソースはグランドでなくてもよいから、閉じることに対してより大きなキャパシタンスが存在する場合がある。図１Ｂの例において、第１のスイッチ１１０ａおよび第２のスイッチ１１０ｂは、ＮＭＯＳスイッチである。他の実施形態において、スイッチ１１０ａおよび１１０ｂは、これに限定されないがｐ型金属酸化膜半導体（ＰＭＯＳ）、microelectromechanical system（ＭＥＭＳ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）のような、当業者に既知の多くのスイッチとしてもよく、図２に例証されたタイプでもよい。

図１Ｂで示されるコア回路のオペレーションは、図１Ａの回路のオペレーションにしたがう。加えて、図１Ｂで示されるバイアス回路１５２は、適切なバイアスレベルを維持するための技術の１つの例を提供する。ＣＭＯＳモードにおいて、スイッチ１１０ａ、スイッチ１１０ｂが閉じられ、スイッチ１６６が開けられることで、トランジスタ１６８のゲートの電圧をＶｄｄに置く。その結果、ノードＶreg_ltapは、ＣＭＯＳモードに必要とされるように、フローティングである。演算増幅器１６０は、ノード１１２がＶrefにとどまることを保証する。

ＮＭＯＳのみモードについて、スイッチ１１０ａ、スイッチ１１０ｂおよびスイッチ１６２は開かれる。トランジスタ１６４のゲートはＶddへ引かれる。この場合に、ノード１１２（Ｖreg）はフローティングにおかれる。スイッチ１６６も閉じられる。演算増幅器１６０の非反転端子は、スイッチ(図示されない)の他のセットを通じて、Ｖreg_ltapに接続される。この構成における演算増幅器１６０は、Ｖreg_ltapが電圧Ｖrefにとどまることを保証する。

図１Ｃは、第３の典型的な発振器１７６を示す。発振器１７６は、発振器１００に関して議論された部品と、共振器１７８と、インダクタ１８０と、スイッチ１８２ａと、スイッチ１８２ｂと、スイッチ１８４と、スイッチ１８６を含む。発振器１７６は、他のオペレーティング・モードのうちのＰＭＯＳモードにおけるオペレーションに適切な実施形態を例証する。

図１Ｃは、ＰＭＯＳのみモードおよびＣＭＯＳモードを達成するための実装を示す。図１Ｃに示されるコア回路のＣＭＯＳモード・オペレーションは、図１Ａに関して先で議論されたオペレーションにしたがう。スイッチ１８２ａ、スイッチ１８２ｂおよびスイッチ１８４は閉じられ、スイッチ１８６は開けられている。ＰＭＯＳモードにおいて、スイッチ１８６は閉じられ、スイッチ１８２ａ，１８２ｂおよび１８４は開けられている。

図２は、図１Ａ，１Ｂおよび１ＣのＤＣＯで使用されてもよいスイッチ１１０ｂの概略図である。図２の典型的なスイッチ１１０ｂは、トランジスタ２０２および抵抗器２０４を含む。抵抗器２０４の使用は、トランジスタ２０２のゲートをドライブするバイアス電圧からのノイズを縮減することができる。抵抗器２０４は、スイッチ１１０ｂがＯＮの場合に、トランジスタ２０２のゲート電圧が、トランジスタ２０２のソース／ドレイン電圧と比例した応答を維持することを可能にすることができ、それによって、スイッチ１１０ｂのＯＮ抵抗を維持する。

図３は、図１Ａおよび１Ｂで示されるような発振器で達成可能な発振器チューニングレンジ３０２のグラフィカルな図の実例である。発振器チューニングレンジ３０２は、ＣＭＯＳ帯域３０２、ＮＭＯＳ／ＣＭＯＳ帯域３０４、ＮＭＯＳ帯域３０６を含む。帯域３０２、３０４、および３０６は多くのチャネルを含む。ＣＭＯＳ帯域３０２は、周波数チューニングレンジの低域を含むが、ＮＭＯＳ帯域３０６は、周波数チューニングレンジの高域を含む。ＮＭＯＳ／ＣＭＯＳ帯域３０４は、位相ノイズ低減が望まれるＮＭＯＳモードのオペレーションを許可することができ、その一方でより低い電力消費が望まれるＣＭＯＳモードが許可される。

いくつかの実施形態において、およびいくつかの条件の下で、ＣＭＯＳのみモード、ＮＭＯＳのみモード、ＰＭＯＳのみモードで発振器１００、１５０、および１７６を作動することは望ましいとすることができ、その一方で、コンディションと必要条件が変わると他のモードで作動を許可する。

図４Ａは、例えば、図１の発振器１００および図２の発振器１５０のような、発振器の作動の方法４００を例証するフローチャートを示す。方法４００は、ブロック４０２で、作動のために始まり、または、コールされる。

ブロック４０４において、発振器はＮＭＯＳモードで作動する。例として、限定されないが例えば周波数チューニングレンジの下端の１０％の上で作動する場合のように、周波数チューニングレンジの下端の上で作動する場合に、ＮＭＯＳモードで作動することは利益がある場合がある。周波数チューニングレンジの下端は、すべての利用可能なキャパシタンスがＬＣタンクで使用されたような、発振器が発振できないより上の周波数としてもよい。例えば、ＬＣタンクは共振器１０６および／または共振器１５４に関連する。発振器１００に対するＮＭＯＳモードの例として、例えば第１のスイッチ１１０ａのような第１のスイッチと、例えば第２のスイッチ１１０ｂのような第２のスイッチとは開としてもよく、例えば第１のｎ型トランジスタ１０４ａのような第１のｎ型トランジスタと、例えば第２のｎ型トランジスタ１０４ｂのような第２のｎ型トランジスタとは、アクティブな部品として作動してもよく、その一方で、第１のｐ型トランジスタ１０２ａのような第１のｐ型トランジスタと、第２のｐ型トランジスタ１０２ｂのような第２のｐ型トランジスタとは、パッシブな部品である。発振器１５０に対するＮＭＯＳモードの例として、ＮＭＯＳモードは、スイッチ１１０ａ，１１０ｂ，および１６２を開き、その一方で、スイッチ１６６を閉じ、トランジスタ１６４のドレイン電圧がＶｄｄになるように強いることによって達成されるとしてもよい。

ブロック４０６において、ブロック４０４の発振器は、ＣＭＯＳモードで作動する。例として、周波数チューニングレンジの下端において作動する場合、ＣＭＯＳモードにおいて作動することは有益な場合がある。ＣＭＯＳモードにおいて、ブロック４０４の第１および第２のスイッチは閉じられてもよく、ブロック２０４の第１のｎ型トランジスタ、第２のｎ型トランジスタ、第１のｐ型トランジスタ、第２のｐ型トランジスタは、アクティブな部品として作動してもよい。発振器１５０に対するＣＭＯＳモードの例として、ＣＭＯＳモードは、スイッチ１１０ａ，１１０ｂ，および１６２を閉じ、その一方でスイッチ１６６を開き、演算増幅器１６０の非反転入力としてライン１１２を提供することによって達成されるとしてもよい。ブロック４０８において、方法４００は終了する。

効率的なオペレーションおよびワイドチューニングレンジは、ＮＭＯＳモードのみとＣＭＯＳモードとの間の切り替えによって達成される。特に、省電力は、ＣＭＯＳモードにおけるオペレーションによって実現されることができる。いくつかの実施形態において、電力効率および位相ノイズ低減に関する設定能力を提供するために、ここに記述されたように、ただのある再設定可能なアクティブ部分のグルーピングが、所望のワイドチューニングレンジを実現するために要求されるとしてもよい。ワイドチューニングレンジは、アクティブなデバイスのサイズに関連する比較的固定されたキャパシタンスによって実現されてもよい。ＣＭＯＳモードで作動することの他の利点に加えて、スタートアップ利得は増加することができ、チューニングレンジにおけるさらなる利得へ導くことができる。

ここで例証されるようなＣＭＯＳモードに対しても許可されるシステムにおいて、ＮＭＯＳモードで作動することは、発振器が電流を増加し、同じ発振器部品および同じ電力供給で厳格な位相ノーズの必要条件を満たすことを可能にすることができる。ＮＭＯＳモードで作動することは、発振器が効率的に最大周波数に達することを可能にすることができる。ＣＭＯＳモードで作動することは、低周波数で作動する場合に、省電力を可能にすることができる。

インダクタ１０８は、セカンドハーモニックのインダクタである。ＮＭＯＳモードで作動する場合に、インダクタ１０８は、低周波数オフセットでのフリッカノイズの寄与率の低減へ導くことができる。ＣＭＯＳモードで作動する場合に、シングルサイドのシンメトリー特性のアクティブ部品は、アクティブ部品からのフリッカノイズの寄与率の低減へ導くことができる。

図４Ａを再び参照すると、方法４００は、例えばバイアス回路１５２のようなバイアス回路を作動することを含む場合があり、ブロック４０４のＮＭＯＳモードに対するバイアスは、ブロック４０６のＣＭＯＳモードに対するバイアスと異なる。例えば、ブロック４０４に対するバイアシングは、例えば増幅器１６０の出力ステージのトランジスタ１６８のようなトランジスタを作るために、スイッチ１６６のようなスイッチが閉じられるバイアシングを含むとしてもよい。多数の供給およびバイアス構成が可能である。例えば、ＣＭＯＳモードで作動する場合、発振器１５０は２．１ボルトの供給からバイアスされてもよく、ＮＭＯＳモードで作動する間、発振器１５０は１．３ボルトまたは２．１ボルトの供給からバイアスされてもよい。バイアスシステム１５２に対する供給電圧の選択は位相ノイズの必要条件と関係があるとしてもよい。例えば、ＮＭＯＳモードのための２．１ボルトの供給は、トランジスタ１０２ａおよび１０２ｂの影響を最小化すると同時に、発振器１５０が厳格な位相ノイズの必要条件を満たすことを可能にすることができる。

ブロック４０６のＣＭＯＳモードは、例えば増幅器１６０およびトランジスタ１６４のような、並列の演算増幅器およびトランジスタを使用することを含むとしてもよく、トランジスタのドレインはバイアス回路１５２の出力ステージとして使用される。フィードバックは、共振器１５４のインダクタのコモン・モード・ポイントであるとしてもよい、共振器１５４のインダクタのタップから得られるとしてもよい。いくつかの実施形態において、フィードバックはライン１１２からも得られるとしてもよい。

図４Ｂは、例えば図１の発振器１００および図２の発振器１５０のような、発振器の作動の次の典型的な方法４２０を例証する第２のフローチャートである。方法４２０は、ワイヤレス通信装置において実行されることができる。方法４２０は、ブロック４２２で始まり、または、作動のためにコールされる。ブロック４０６において、発振器はＣＭＯＳモードで作動する。ブロック４２４において、ワイヤレスシステムおよび／またはコンディションが、例えばレンジ３０２の帯域３０８（図３に示す）のような発振器チューニングレンジの高周波数帯域におけるオペレーションを要求するか否か、決定される。高周波数帯域におけるオペレーションが望まれた場合、方法４２０は、ブロック４０４（図４Ａを参照）へ移動し、ＮＭＯＳモードで作動する。発振器チューニングレンジの高周波数帯域におけるオペレーションが望まれていない場合、方法４２０はブロック４２６へ移動する。

ブロック４２６において、ワイヤレスシステムおよび／またはコンディションが、例えばレンジ３０２の帯域３０４のような、発振器チューニングレンジの低周波数帯域におけるオペレーションを要求するか否か、決定される。低周波数帯域におけるオペレーションが望まれた場合、方法４２０は、ブロック４０６（図４Ａを参照）へ移動し、ＣＭＯＳモードで作動する。発振器チューニングレンジの高および／または低帯域におけるオペレーションが望まれていない場合、方法４２０はブロック４２８へ移動する。

ブロック４２８において、ワイヤレスシステムおよび／またはコンディションが、低ノイズが望まれる時間またはコンディションの間、例えばレンジ３０２の帯域３０６内で、最良ノイズモードにおけるオペレーションを要求するか否か、決定される。最良ノイズモードにおけるオペレーションが望まれる場合、方法４２０はブロック４０４へ移動し、ＮＭＯＳモードで作動する。もし、最良ノイズモードが望まれない場合、方法４２０は、電力消費が最小化されることができるブロック４０６へ移動する。

図４Ｃは、例えば図１Ｃの発振器１７６のような、発振器の作動のさらなる典型的な方法４２０を例証する第３のフローチャートである。方法４４０は、ワイヤレス通信装置において実行されることができる。方法４４０は、ブロック４４２で始まり、または、作動のためにコールされる。ブロック４０６において、発振器は、ＣＭＯＳモードで作動する。発振器１７６に対するＣＭＯＳモードの例として、ＣＭＯＳモードは、スイッチ１８２ａおよび１８２ｂを閉じ、その一方でスイッチ１８４および１８６を開くことによって達成されることができる。

ブロック４２４において、ワイヤレスシステムおよび／またはコンディションが、例えば範囲３０２の帯域（図３を参照）のような、発振器チューニングレンジの高周波数帯域におけるオペレーションを要求するか否か、決定される。高周波数帯域におけるオペレーションが望まれる場合、方法４２０はブロック４４４に移動し、ＰＭＯＳモードで作動する。発振器１７６に対するＰＭＯＳモードの例において、ＰＭＯＳモードは、スイッチ１８２ａおよび１８２ｂを開け、その一方でスイッチ１８４および１８６を閉じることによって達成される。もし、発振器チューニングレンジの高周波数帯域におけるオペレーションが望まれない場合、方法４４０はブロック４２６へ移動する。ブロック４２６は図４Ｂに関して記述されたように作動する。

ブロック４２８において、ワイヤレスシステムおよび／またはコンディションは、低ノイズが望まれる時間またはコンディションの間、最良ノイズモードにおけるオペレーションを要求するか否か、決定される。最良ノイズモードにおけるオペレーションが望まれる場合、方法４４０はブロック４４４へ移動し、ＰＭＯＳモードで作動する。もし、最良ノイズモードが望まれない場合、方法４４０は電力消費が最小化されることができるブロック４０６へ移動する。

ここに例証された方法のブロックによって描かれた機能性、オペレーションおよびアーキテクチャは、少なくとも部分的に、モジュール、セグメント、および／または、ソフトウェアおよび／またはファームウェア・コードの部分、を使用して実装されるとしてもよい。モジュール、セグメント、および／または、コードの部分は、特定された論理関数を実装するための１以上の実行可能命令を含む。いくつかの実施形態において、ブロックで示された機能は、示されたのと異なる順序で発生してもよい。例えば、図４Ａ−４Ｃで連続で示された２つのブロックは、同時に実行されてもよく、または、ブロックは、時には、含まれる機能性に依存して、別の順序で実行されてもよい。

当業者は、ここで開示された実施系値亜に関して記述された、様々な例証の論理ブロック、モジュール、回路、およびアルゴリズム・ステップが、少なくとも部分的に、電子ハードウェア、コンピュータ・ソフトウェア、または双方の組合わせとして実装されてもよいことを認識するだろう。ハードウェアとソフトウェアとのこの互換性を明確に例証するために、様々な実例となるコンポーネント、ブロック、モジュール、回路、およびステップは、それらの機能性の点から概ね先で説明された。そのような機能性がハードウェアまたはソフトウェアとして実装されるかは、特別のアプリケーションと全体にわたってシステムに課される設計制約とに依存する。当業者は、特別のアプリケーションごとに、変わった方法で記述された機能性を実装してもよいが、そのような実装の決定は、本発明の範囲からの離脱を引き起こすと解釈されるべきでない。

１以上の典型的な実施形態において、記述された機能は、少なくとも部分的に、ハードウェア、ソフトウェア、ファームウェア、またはその任意の組み合わせで実装されてもよい。もしソフトウェアで実装されると、機能は、１以上のコンピュータ可読媒体に命令またはコードとして格納されるか、または、送信されるとしてもよい。コンピュータ可読媒体は、コンピュータ記録媒体と、ある場所から別の場所へのコンピュータ・プログラムの転送を促進する任意の媒体を含む通信媒体との双方を含む。記憶媒体は、コンピュータによってアクセス可能な任意の利用可能媒体としてもよい。制限ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージ装置、命令またはデータ構造の目意識で所望のプログラムコードを運びまたは記憶するために使用可能であり、コンピュータによってアクセス可能な任意の他の媒体を含むことができる。さらに、任意の接続が適切にコンピュータ可読媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるようなディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。

本開示の前述の説明は、いかなる当業者でも、添付された請求項よって定義される作成または使用をすることができるように提供される。下記の請求項は、開示された実施形態で限定されると意図されない。他の実施形態および変更は、これらの教えの観点で当業者に容易に生じるだろう。したがって、次の請求項は、上記の明細書および添付の図面と共に見られた場合にそのような実施零および変更をすべてカバーするように意図される。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］第１の端子と第２の端子とを持つ共振器と、
第１のソースと、前記第２の端子に電気的に接続された第１のゲートと、第１のスイッチを通って前記第１の端子に電気的に接続された第１のドレインとを持つ、第１のｐ型トランジスタと、
前記第１のソースに電気的に接続された第２のソースと、前記第１の端子に電気的に接続された第２のゲートと、第２のスイッチを通って前記第２の端子に電気的に接続された第２のドレインとを持つ、第２のｐ型トランジスタと、
第３のソースと、前記第２の端子に電気的に接続された第３のゲートと、スイッチを含まない第１の連結を通って前記第１の端子に電気的に接続された第３のドレインとを持つ、第１のｎ型トランジスタと、
前記第３のソースに電気的に接続された第４のソースと、前記第１の端子に電気的に接続された第４のゲートと、スイッチを含まない第２の連結を通って前記第２の端子に電気的に接続された第４のドレインとを持つ、第２のｎ型トランジスタとを具備する装置。
［２］前記共振器は複数のポートを持つトランスフォーマを含み、キャパシタが１以上のポートに電気的に接続される、［１］の装置。
［３］前記共振器はＬＣタンクである、［１］の装置。
［４］前記共振器はトランスフォーマベースである、［１］の装置。
［５］前記第１のスイッチおよび前記第２のスイッチが開の場合に、ＮＭＯＳモードで作動するように構成された、［１］の装置。
［６］前記第１のスイッチおよび前記第２のスイッチが閉の場合に、ＣＭＯＳモードで作動するように構成された、［１］の装置。
［７］前記第１のソースおよび前記第２のソースに電気的に接続されたバイアス回路をさらに具備する、［１］の装置。
［８］前記バイアス回路は演算増幅器を含み、前記演算増幅器への非反転入力は前記第１のソースに電気的に接続される、［７］の装置。
［９］前記バイアス回路は演算増幅器を含み、前記演算増幅器への非反転入力はＶreg_Ltapに電気的に接続される、［７］の装置。
［１０］前記第１のスイッチおよび／または前記第２のスイッチはトランジスタおよび抵抗器を含む、［１］の装置。
［１１］第１の端子と第２の端子とを持つ共振器と、
第１のソースと、前記第２の端子に電気的に接続された第１のゲートと、前記第１の端子に電気的に接続された第１のドレインとを持つ、第１のｐ型トランジスタと、
前記第１のソースに電気的に接続された第２のソースと、前記第１の端子に電気的に接続された第２のゲートと、前記第２の端子に電気的に接続された第２のドレインとを持つ、第２のｐ型トランジスタと、
第３のソースと、前記第２の端子に電気的に接続された第３のゲートと、第１のスイッチを通って前記第１の端子に電気的に接続された第３のドレインとを持つ、第１のｎ型トランジスタと、
第４のソースと、第４のゲートと、第４のドレインとを持ち、前記第４のゲートは前記第１の端子に電気的に接続され、前記第４のドレインは第２のスイッチを通って前記第２の端子に電気的に接続され、前記第４のソースは前記第３のソースに電気的に接続された、第２のｎ型トランジスタと、を具備し、前記第４のソースと前記第３のソースとは、第３のスイッチを通ってグランドに電気的に接続される、装置。
［１２］前記共振器は複数のポートを持つトランスフォーマを含み、キャパシタが１以上のポートに電気的に接続される、［１１］の装置。
［１３］前記共振器はＬＣタンクである、［１１］の装置。
［１４］前記共振器はトランスフォーマベースである、［１１］の装置。
［１５］前記第１のスイッチおよび前記第２のスイッチが開であり、前記第３のスイッチが閉ざされる場合に、ＰＭＯＳモードで作動するように構成された、［１１］の装置。
［１６］前記第１のスイッチおよび前記第２のスイッチが閉ざされ、前記第３のスイッチが開の場合に、ＣＭＯＳモードで作動するように構成された、［１１］の装置。
［１７］前記第１および第２のソースはインダクタに電気的に接続される、［１１］の装置。
［１８］共振器を持つ発振器の作動の方法において、
前記発振器が使用される場合に、２つのｐ型トランジスタを非アクティブ、２つのｎ型トランジスタをアクティブで前記発振器を作動し、高レンジで周波数を生成することと、
前記発振器が使用される場合に、前記２つのｐ型トランジスタをアクティブ、前記２つのｎ型トランジスタをアクティブで前記発振器を作動し、低レンジで周波数を生成することとを具備し、前記２つのｐ型トランジスタのうちの第１のｐ型トランジスタは、第１のドレインを持ち、前記２つのｐ型トランジスタのうちの第２のｐ型トランジスタは、第２のドレインを持ち、前記第１のドレインは、前記第１のｐ型トランジスタが非アクティブの場合に前記共振器の第１の端子から分離され、前記第２のドレインは、前記第２のｐ型トランジスタが非アクティブの場合に前記共振器の第２の端子から分離される、方法。
［１９］前記共振器は複数のポートを持つトランスフォーマを含み、キャパシタが１以上のポートに電気的に接続される、［１８］の方法。
［２０］前記共振器はＬＣタンクである、［１８］の方法。
［２１］前記共振器はトランスフォーマベースである、［１８］の方法。
［２２］前記第１のドレインは、前記第１のドレインと前記第１の端子との間に接続されたスイッチを開けることによって前記第１の端子から分離される、［１８］の方法。
［２３］バイアス回路を作動することをさらに具備し、
前記２つのｐ型トランジスタのうちの前記第１のｐ型トランジスタは第１のソースを持ち、前記２つのｐ型トランジスタのうちの前記第２のｐ型トランジスタは第２のソースを持ち、前記バイアス回路は前記第１のソースおよび前記第２のソースに電気的に接続される、［１８］の方法。
［２４］前記バイアス回路は演算増幅器を含み、前記演算増幅器への非反転入力は前記第１のソースに電気的に接続される、［２３］の方法。
［２５］前記バイアス回路は演算増幅器を含み、前記演算増幅器への非反転入力はＶreg_Ltapに電気的に接続される、［２３］の方法。
［２６］前記発振器がノイズを最小化するために使用される場合に、２つのｐ型トランジスタを非アクティブ、２つのｎ型トランジスタをアクティブで前記発振器を作動することをさらに含む、［１８］の方法。
［２７］発振器が使用される場合に、前記発振器におけるアクティブ部品として２つのｎ型トランジスタと２つのｐ型トランジスタとを作動し、低周波数レンジで周波数を生成するための手段と、
前記発振器が使用される場合に、前記２つのｐ型トランジスタが前記発振器の共振器から分離されるとともに、アクティブ部品として前記２つのｎ型トランジスタを作動し、高周波数レンジで周波数を生成するための手段と、
前記発振器が位相ノイズを最小化するために使用される場合に、前記２つのｐ型トランジスタが前記共振器から分離されるとともにアクティブ部品として前記２つのｎ型トランジスタを作動し、さらに低周波数レンジで周波数を生成するための手段とを具備する装置。

Claims (23)

1. ワイドチューニングレンジ発振器であって、
   第１の端子と第２の端子とを持つ共振器と、
   前記第１の端子と接続される第１のドレイン、及び前記第２の端子に接続される第１ゲートを持つ第１のｎ型トランジスタと、
   前記第２の端子と接続される第２のドレイン、及び前記第１の端子に接続される第２ゲートを持つ第２のｎ型トランジスタと、
   前記第１の端子と第１のスイッチを介して接続された第３のドレインを有する第１のｐ型トランジスタと、
   前記第２の端子と第２のスイッチを介して接続された第４のドレインを有する第２のｐ型トランジスタと、
   を具備し、前記第１のｐ型トランジスタと前記第１の端子との間と、前記第２のｐ型トランジスタと前記第２の端子との間の接続を、開または閉のいずれか選択的にスイッチングすることは、ＣＭＯＳ帯域とＮＭＯＳ帯域とＣＭＯＳ／ＮＭＯＳ帯域とをカバーするモードでの前記ワイドチューニングレンジ発振器の作動を容易にする、ワイドチューニングレンジ発振器。
2. 前記第１のスイッチを閉じることと前記第２のスイッチを閉じることとは、発振周波数を下げて前記ＣＭＯＳ帯域での作動を容易にする、請求項１のワイドチューニングレンジ発振器。
3. 前記第１のスイッチを開けることと前記第２のスイッチを開けることとは、発振周波数を上げて、位相ノイズを下げて、それによって前記ＮＭＯＳ帯域での作動を容易にする、請求項１のワイドチューニングレンジ発振器。
4. 前記共振器はキャパシタとインダクタとバラクタとトランスフォーマのうちの少なくともいずれかを具備する、請求項１のワイドチューニングレンジ発振器。
5. 前記第１のｎ型トランジスタの第１のソースと前記第２のｎ型トランジスタの第２のソースとは、スイッチとインダクタからなるグループからのいずれかを用いてグランドに接続される、請求項１のワイドチューニングレンジ発振器。
6. 前記第１のｐ型トランジスタに接続されたバイアス回路を更に具備する請求項１のワイドチューニングレンジ発振器。
7. 前記バイアス回路は前記第２のｐ型トランジスタに更に接続される、請求項６のワイドチューニングレンジ発振器。
8. ワイドチューニングレンジ発振器を作動するための方法であって、
   第１の端子と第２の端子を持つ共振器を作動することと、
   前記第１の端子と接続される第１のドレイン、及び前記第２の端子に接続される第１ゲートを持つ第１のｎ型トランジスタと前記第２の端子と接続される第２のドレイン、及び前記第１の端子に接続される第２ゲートを持つ第２のｎ型トランジスタとを作動することと、
   前記第１の端子と第１のスイッチを介して接続された第３のドレインを有する第１のｐ型トランジスタと、前記第２の端子と第２のスイッチを介して接続された第４のドレインを有する第２のｐ型トランジスタとを作動することと、
   ＣＭＯＳ帯域とＮＭＯＳ帯域とＣＭＯＳ／ＮＭＯＳ帯域とをカバーするモードで前記ワイドチューニングレンジ発振器を作動するために、前記第１のｐ型トランジスタと前記第１の端子との間と、前記第２のｐ型トランジスタと前記第２の端子との間の接続を、開または閉のいずれか選択的にスイッチングすることと、
   を具備するワイドチューニングレンジ発振器を作動するための方法。
9. 前記選択的にスイッチングすることは、
   前記第１のｐ型トランジスタの前記第３のドレインを前記第１の端子に接続する前記第１のスイッチを作動することと、
   前記第２のｐ型トランジスタの前記第４のドレインを前記第２の端子に接続する前記第２のスイッチを作動することと、を具備する請求項８の方法。
10. 前記第１のスイッチを閉じることと前記第２のスイッチを閉じることとは、発振周波数を下げて前記ＣＭＯＳ帯域での作動を容易にする、請求項９の方法。
11. 前記第１のスイッチを開けることと前記第２のスイッチを開けることとは、発振周波数を上げて、位相ノイズを下げて、それによって前記ＮＭＯＳ帯域での作動を容易にする、請求項９の方法。
12. 前記共振器はキャパシタとインダクタとバラクタとトランスフォーマのうちの少なくともいずれかを具備する、請求項８の方法。
13. 前記第１のｎ型トランジスタの第１のソースと前記第２のｎ型トランジスタの第２のソースとは、スイッチとインダクタからなるグループからのいずれかを用いてグランドに接続される、請求項８の方法。
14. 前記第１のｐ型トランジスタに第１のバイアスを供給することを更に具備する請求項８の方法。
15. 前記第２のｐ型トランジスタに第２のバイアスを供給することを更に具備する請求項１４の方法。
16. ワイドチューニングレンジ発振器であって、
    第１の端子と第２の端子を持つ共振器を作動するための手段と、
    前記第１の端子と接続される第１のドレイン、及び前記第２の端子に接続される第１ゲートを持つ第１のｎ型トランジスタと前記第２の端子と接続される第２のドレイン、及び前記第の１端子に接続される第２ゲートを持つ第２のｎ型トランジスタとを作動するための手段と、
    前記第１の端子と第１のスイッチを介して接続された第３のドレインを有する第１のｐ型トランジスタと、前記第２の端子と第２のスイッチを介して接続された第４のドレインを有する第２のｐ型トランジスタとを作動するための手段と、
    ＣＭＯＳ帯域とＮＭＯＳ帯域とＣＭＯＳ／ＮＭＯＳ帯域とをカバーするモードで前記ワイドチューニングレンジ発振器を作動するために、前記第１のｐ型トランジスタと前記第１の端子との間と、前記第２のｐ型トランジスタと前記第２の端子との間の接続を、開または閉のいずれか選択的にスイッチングするための手段と、
    を具備するワイドチューニングレンジ発振器。
17. 前記選択的にスイッチングすることは、
    前記第１のｐ型トランジスタの前記第３のドレインを前記第１の端子に接続する前記第１のスイッチを作動するための手段と、
    前記第２のｐ型トランジスタの前記第４のドレインを前記第２の端子に接続する前記第２のスイッチを作動するための手段と、を具備する、請求項１６のワイドチューニングレンジ発振器。
18. 前記第１のスイッチを閉じることと前記第２のスイッチを閉じることとは、発振周波数を下げて前記ＣＭＯＳ帯域での作動を容易にする、請求項１７のワイドチューニングレンジ発振器。
19. 前記第１のスイッチを開けることと前記第２のスイッチを開けることとは、発振周波数を上げて、位相ノイズを下げて、それによって前記ＮＭＯＳ帯域での作動を容易にする、請求項１７のワイドチューニングレンジ発振器。
20. 前記共振器はキャパシタとインダクタとバラクタとトランスフォーマのうちの少なくともいずれかを具備する、請求項１６のワイドチューニングレンジ発振器。
21. 前記第１のｎ型トランジスタの第１のソースと前記第２のｎ型トランジスタとの第２のソースは、スイッチとインダクタからなるグループからのいずれかを用いてグランドに接続される、請求項１６のワイドチューニングレンジ発振器。
22. 前記第１のｐ型トランジスタに第１のバイアスを供給するための手段を更に具備する請求項１６のワイドチューニングレンジ発振器。
23. 前記第２のｐ型トランジスタに第２のバイアスを供給するための手段を更に具備する請求項２２のワイドチューニングレンジ発振器。

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