JP5863229B2 - Power circuit - Google Patents
Power circuit Download PDFInfo
- Publication number
- JP5863229B2 JP5863229B2 JP2010105879A JP2010105879A JP5863229B2 JP 5863229 B2 JP5863229 B2 JP 5863229B2 JP 2010105879 A JP2010105879 A JP 2010105879A JP 2010105879 A JP2010105879 A JP 2010105879A JP 5863229 B2 JP5863229 B2 JP 5863229B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- power supply
- vmm
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000005086 pumping Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 2
- RGCLLPNLLBQHPF-HJWRWDBZSA-N phosphamidon Chemical compound CCN(CC)C(=O)C(\Cl)=C(/C)OP(=O)(OC)OC RGCLLPNLLBQHPF-HJWRWDBZSA-N 0.000 description 1
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明は、電源回路に関するものである。 The present invention relates to a power supply circuit.
従来、所定の範囲で電圧値が変動する入力電圧を昇圧又は降圧することにより、その変動範囲の中間電圧（出力電圧）を生成する電源回路が知られている（例えば、特許文献１参照）。この種の電源回路は、例えば入力電圧が出力電圧よりも高い場合には入力電圧を降圧回路で降圧し、入力電圧が出力電圧よりも低い場合には入力電圧を昇圧回路で昇圧する。 Conventionally, there has been known a power supply circuit that generates an intermediate voltage (output voltage) within a fluctuation range by boosting or stepping down an input voltage whose voltage value fluctuates within a predetermined range (see, for example, Patent Document 1). In this type of power supply circuit, for example, when the input voltage is higher than the output voltage, the input voltage is stepped down by the step-down circuit, and when the input voltage is lower than the output voltage, the input voltage is stepped up by the step-up circuit.
入力電圧と出力電圧との比較結果に応じて、降圧回路と昇圧回路のうちの一方の回路を駆動させるとともに他方の回路を停止させるためのスイッチの切り替え時に出力電圧が不安定になる場合がある。 Depending on the comparison result between the input voltage and the output voltage, the output voltage may become unstable when switching the switch for driving one of the step-down circuit and the step-up circuit and stopping the other circuit. .
本発明の一観点によれば、入力電圧を昇圧して出力電圧を生成する第１昇圧回路と、前記入力電圧を降圧して前記出力電圧を生成する降圧回路と、を有し、前記降圧回路の動作電源電圧と前記降圧回路内の出力トランジスタのボディバイアスとが、前記入力電圧と前記出力電圧のうち高い方の電圧に設定される。 According to an aspect of the present invention, the step-down circuit includes: a first step-up circuit that boosts an input voltage to generate an output voltage; and a step-down circuit that steps down the input voltage to generate the output voltage. And the body bias of the output transistor in the step-down circuit are set to the higher one of the input voltage and the output voltage.
本発明の一観点によれば、安定した出力電圧を生成することができるという効果を奏する。 According to one aspect of the present invention, there is an effect that a stable output voltage can be generated.
（第１実施形態）
以下、第１実施形態を図１〜図３に従って説明する。
図１に示すように、電源回路１は、降圧回路２と、第１昇圧回路３と、第２昇圧回路４と、電源選択回路５と、分圧回路６とを含む。
(First embodiment)
Hereinafter, the first embodiment will be described with reference to FIGS.
As shown in FIG. 1, the
降圧回路２は、電源電圧（入力電圧）ＶＣＣを降圧して降圧電圧Ｖ１を生成するとともに、その降圧電圧Ｖ１を中間電圧（出力電圧）ＶＭＭとして出力端子Ｔｏに出力する。ここで、本実施形態の入力電圧ＶＣＣは２〜６Ｖの範囲で変動する電圧であるとともに、中間電圧ＶＭＭは上記入力電圧ＶＣＣの変動範囲の中間値である４Ｖが目標値に設定された電圧である。なお、上記降圧回路２は、電源選択回路５から供給される動作電源電圧ＶＤＤに基づいて動作する。
The step-down
第１昇圧回路３は、入力電圧ＶＣＣを昇圧して昇圧電圧Ｖ２を生成するとともに、その昇圧電圧Ｖ２を中間電圧ＶＭＭとして出力端子Ｔｏに出力する。
第２昇圧回路４は、入力電圧ＶＣＣを昇圧して該入力電圧ＶＣＣ及び中間電圧ＶＭＭよりも高い昇圧電圧ＶＰＰを生成する。この第２昇圧回路４は、その昇圧電圧ＶＰＰを電源選択回路５に出力する。なお、本実施形態の昇圧電圧ＶＰＰは、その目標値Ｖｐが７Ｖに設定されている。
The
The
電源選択回路５には、入力電圧ＶＣＣと中間電圧ＶＭＭとが供給されるとともに、動作電源電圧として昇圧電圧ＶＰＰが供給される。この電源選択回路５は、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧を選択するとともに、その選択した電圧を動作電源電圧ＶＤＤとして上記降圧回路２に供給する。このため、入力電圧ＶＣＣが中間電圧ＶＭＭよりも高い期間（降圧動作が必要な期間）には、入力電圧ＶＣＣが動作電源電圧ＶＤＤとして降圧回路２に供給される。一方、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低い期間（降圧動作が不要な期間）には、中間電圧ＶＭＭが動作電源電圧ＶＤＤとして降圧回路２に供給される。
The power
分圧回路６は、中間電圧ＶＭＭをそれぞれ異なる分圧比で分圧した分圧電圧Ｖｎ１，Ｖｎ２を生成する。この分圧回路６は、分圧電圧Ｖｎ１を降圧回路２に出力するとともに、分圧電圧Ｖｎ２を第１昇圧回路３に出力する。
The voltage dividing circuit 6 generates divided voltages Vn1 and Vn2 obtained by dividing the intermediate voltage VMM at different voltage dividing ratios. The voltage dividing circuit 6 outputs the divided voltage Vn1 to the step-down
次に、降圧回路２の構成例について説明する。
降圧回路２は、差動増幅器２１と出力トランジスタＴＰ１とを含む降圧レギュレータ、より具体的には低ドロップアウト電圧（ＬＤＯ）レギュレータである。本実施形態において、出力トランジスタＴＰ１はＰチャネルＭＯＳトランジスタである。また、出力トランジスタＴＰ１は、閾値電圧Ｖｔｈが０Ｖのトランジスタである。
Next, a configuration example of the step-down
The step-
差動増幅器２１は、その反転入力端子に基準電圧Ｖｒ１が供給されるとともに、非反転入力端子に中間電圧ＶＭＭの分圧電圧Ｖｎ１が供給される。また、差動増幅器２１の出力端子は、出力トランジスタＴＰ１のゲートに接続されている。
In the
出力トランジスタＴＰ１の第１端子（例えばソース）には、入力電圧ＶＣＣが供給される。この出力トランジスタＴＰ１の第２端子（例えばドレイン）は、出力端子Ｔｏに接続されるとともに、分圧回路６（抵抗Ｒ１〜Ｒ３）を介して低電位側電源（ここでは、グランド）に接続されている。また、抵抗Ｒ２，Ｒ３間の接続点が差動増幅器２１の非反転入力端子に接続されている。
The input voltage VCC is supplied to the first terminal (for example, source) of the output transistor TP1. The second terminal (for example, drain) of the output transistor TP1 is connected to the output terminal To, and is connected to a low potential side power source (here, ground) through the voltage dividing circuit 6 (resistors R1 to R3). Yes. The connection point between the resistors R2 and R3 is connected to the non-inverting input terminal of the
この差動増幅器２１は、抵抗Ｒ２，Ｒ３間の接続点の電圧Ｖｎ１を基準電圧Ｖｒ１と等しくするように出力トランジスタＴＰ１を制御する。これにより、降圧電圧Ｖ１（中間電圧ＶＭＭ）が基準電圧Ｖｒ１に応じた目標値Ｖｍ１で略一定となるように出力トランジスタＴＰ１が制御される。
The
また、差動増幅器２１の高電位側の電源端子には、電源選択回路５から動作電源電圧ＶＤＤが供給される。すなわち、差動増幅器２１の高電位側の電源端子には、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧が供給される。
Further, the operation power supply voltage VDD is supplied from the power
また、上記出力トランジスタＴＰ１のボディバイアスは、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧に設定される。このように出力トランジスタＴＰ１のボディバイアスを設定するための構成を以下に説明する。 The body bias of the output transistor TP1 is set to the higher one of the input voltage VCC and the intermediate voltage VMM. A configuration for setting the body bias of the output transistor TP1 will be described below.
出力トランジスタＴＰ１の第１端子と第２端子との間には、当該出力トランジスタＴＰ１のボディバイアスを制御するためのＰチャネルＭＯＳトランジスタＴＰ２，ＴＰ３が直列に接続されている。詳述すると、トランジスタＴＰ２は、トランジスタＴＰ１の第１端子とバックゲートとの間に設けられている。すなわち、トランジスタＴＰ２の第１端子がトランジスタＴＰ１の第１端子に接続されるとともに、トランジスタＴＰ２の第２端子がトランジスタＴＰ１のバックゲートに接続されている。また、トランジスタＴＰ３は、トランジスタＴＰ１のバックゲートと第２端子との間に設けられている。すなわち、トランジスタＴＰ３の第１端子がトランジスタＴＰ１のバックゲートに接続されるとともに、トランジスタＴＰ３の第２端子がトランジスタＴＰ１の第２端子に接続されている。なお、これらトランジスタＴＰ２，ＴＰ３のバックゲートは、トランジスタＴＰ１のバックゲートに接続されている。 P-channel MOS transistors TP2 and TP3 for controlling the body bias of the output transistor TP1 are connected in series between the first terminal and the second terminal of the output transistor TP1. Specifically, the transistor TP2 is provided between the first terminal of the transistor TP1 and the back gate. That is, the first terminal of the transistor TP2 is connected to the first terminal of the transistor TP1, and the second terminal of the transistor TP2 is connected to the back gate of the transistor TP1. The transistor TP3 is provided between the back gate of the transistor TP1 and the second terminal. That is, the first terminal of the transistor TP3 is connected to the back gate of the transistor TP1, and the second terminal of the transistor TP3 is connected to the second terminal of the transistor TP1. Note that the back gates of the transistors TP2 and TP3 are connected to the back gate of the transistor TP1.
また、上記トランジスタＴＰ２のゲートは、トランジスタＴＰ１の第２端子に接続されている。このため、トランジスタＴＰ２のゲートには、中間電圧ＶＭＭが供給される。一方、上記トランジスタＴＰ３のゲートは、トランジスタＴＰ１の第１端子に接続されている。このため、トランジスタＴＰ３のゲートには、入力電圧ＶＣＣが供給される。 The gate of the transistor TP2 is connected to the second terminal of the transistor TP1. Therefore, the intermediate voltage VMM is supplied to the gate of the transistor TP2. On the other hand, the gate of the transistor TP3 is connected to the first terminal of the transistor TP1. Therefore, the input voltage VCC is supplied to the gate of the transistor TP3.
このようなトランジスタＴＰ２，ＴＰ３は、入力電圧ＶＣＣが中間電圧ＶＭＭよりも高い場合には、トランジスタＴＰ２がオンされ、トランジスタＴＰ３がオフされる。すると、図２（ａ）に示すように、トランジスタＴＰ１のバックゲートが同トランジスタＴＰ１の第１端子に接続される。これにより、トランジスタＴＰ１のボディバイアスが入力電圧ＶＣＣに設定される。なお、上記接続によってトランジスタＴＰ１の第２端子から第１端子に向かう方向が順方向になる第１ボディダイオードＤ１が形成される。 In the transistors TP2 and TP3, when the input voltage VCC is higher than the intermediate voltage VMM, the transistor TP2 is turned on and the transistor TP3 is turned off. Then, as shown in FIG. 2A, the back gate of the transistor TP1 is connected to the first terminal of the transistor TP1. Thereby, the body bias of the transistor TP1 is set to the input voltage VCC. The first body diode D1 whose forward direction is from the second terminal to the first terminal of the transistor TP1 is formed by the connection.
一方、中間電圧ＶＭＭが入力電圧ＶＣＣよりも高い場合には、トランジスタＴＰ２がオフされ、トランジスタＴＰ３がオンされる。すると、図２（ｂ）に示すように、トランジスタＴＰ１のバックゲートが同トランジスタＴＰ１の第２端子に接続される。これにより、トランジスタＴＰ１のボディバイアスが中間電圧ＶＭＭに設定される。なお、上記接続によってトランジスタＴＰ１の第１端子から第２端子に向かう方向が順方向になる第２ボディダイオードＤ２が形成される。 On the other hand, when the intermediate voltage VMM is higher than the input voltage VCC, the transistor TP2 is turned off and the transistor TP3 is turned on. Then, as shown in FIG. 2B, the back gate of the transistor TP1 is connected to the second terminal of the transistor TP1. As a result, the body bias of the transistor TP1 is set to the intermediate voltage VMM. Note that the connection forms the second body diode D2 in which the direction from the first terminal to the second terminal of the transistor TP1 is the forward direction.
このように、本実施形態の降圧回路２では、差動増幅器２１に供給される動作電源電圧ＶＤＤと出力トランジスタＴＰ１のボディバイアスとの双方が、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧に設定される。
As described above, in the step-down
次に、第１昇圧回路３の構成例を図１にしたがって説明する。
第１昇圧回路３は、リングオシレータ３１と、ポンプ回路３７と、検出回路としての比較回路３８とを含む昇圧型のチャージポンプである。
Next, a configuration example of the
The
リングオシレータ３１は、リング状に接続されたナンド回路３２及び複数個（図１では２個）のインバータ回路３３，３４と、インバータ回路３４と直列に接続されるインバータ回路３５，３６とを含む。ナンド回路３２は、その入力端子が比較回路３８の出力端子に接続されるとともに、出力端子がインバータ回路３３に接続されている。インバータ回路３３，３４は直列に接続され、インバータ回路３４の出力端子が上記ナンド回路３２の入力端子とインバータ回路３５の入力端子に接続されている。このインバータ回路３５の出力端子はインバータ回路３６の入力端子に接続されている。このように構成されたリングオシレータ３１は、比較回路３８から入力する制御信号Ｓ１に応答して発振動作し、インバータ回路３５から所定の周波数を持つクロック信号ＣＫ１を出力するとともに、インバータ回路３６からクロック信号ＣＫ１の反転信号ＸＣＫ１を出力する。なお、これらクロック信号ＣＫ１及び反転信号ＸＣＫ１は、ポンプ回路３７に供給される。
The
ポンプ回路３７は、整流素子を介して接続された複数のポンピングキャパシタ間で電荷の充放電を繰り返しながら、入力電圧ＶＣＣよりも高い電圧を生成するディクソン型チャージポンプ回路である。詳述すると、ポンプ回路３７では、複数（ここでは３つ）のダイオードＤ３１〜Ｄ３３が直列に接続されている。具体的には、初段のダイオードＤ３１のアノードには入力電圧ＶＣＣが供給される。また、このダイオードＤ３１のカソードが次段のダイオードＤ３２のアノードに接続されるとともに、ダイオードＤ３２のカソードがダイオードＤ３３のアノードに接続されている。そして、最終段のダイオードＤ３３のカソード、つまりポンプ回路３７の出力端子が出力端子Ｔｏに接続されている。
The
これらダイオードＤ３１〜Ｄ３３間のノードにはコンデンサＣ３１，Ｃ３２の第１端子がそれぞれ接続されている。また、これらコンデンサＣ３１，Ｃ３２の第２端子には、上記リングオシレータ３１からクロック信号ＣＫ１と反転信号ＸＣＫ１とが交互に入力される。具体的には、ダイオードＤ３１，Ｄ３２間のノードに接続された初段のコンデンサＣ３１にはクロック信号ＣＫ１が入力される。また、ダイオードＤ３２，Ｄ３３間のノードに接続された２段目のコンデンサＣ３２には反転信号ＸＣＫ１が入力される。
The first terminals of capacitors C31 and C32 are connected to nodes between the diodes D31 to D33, respectively. The clock signal CK1 and the inverted signal XCK1 are alternately input from the
このように構成されたポンプ回路３７では、リングオシレータ３１にて生成されるクロック信号ＣＫ１及び反転信号ＸＣＫ１に同期してコンデンサＣ３１〜Ｃ３２の充放電が繰り返され、初段のダイオードＤ３１に供給される入力電圧ＶＣＣが昇圧される。そして、このように昇圧された昇圧電圧Ｖ２が中間電圧ＶＭＭとして出力端子Ｔｏに出力される。
In the
また、上記ダイオードＤ３３のカソードは、分圧回路６内の抵抗Ｒ１を介して比較回路３８の反転入力端子に接続されている。このため、比較回路３８の反転入力端子には、中間電圧ＶＭＭの分圧電圧Ｖｎ２が供給される。また、比較回路３８の非反転入力端子には、上記昇圧電圧Ｖ２を目標値Ｖｍ２に維持させるための基準電圧Ｖｒ２が供給される。この比較回路３８は、分圧電圧Ｖｎ２と基準電圧Ｖｒ２との比較結果に応じたレベルを持つ制御信号Ｓ１をリングオシレータ３１に出力する。
The cathode of the diode D33 is connected to the inverting input terminal of the
具体的には、比較回路３８は、分圧電圧Ｖｎ２が基準電圧Ｖｒ２よりも低い場合にはＨレベルの制御信号Ｓ１を出力する。このとき、リングオシレータ３１は、Ｈレベルの制御信号Ｓ１に応答して発振動作し、クロック信号ＣＫ１及び反転信号ＸＣＫ１をポンプ回路３７に供給する。これにより、ポンプ回路３７では、クロック信号ＣＫ１及び反転信号ＸＣＫ１に基づくポンプ動作が実行される。その一方で、比較回路３８は、分圧電圧Ｖｎ２が基準電圧Ｖｒ２よりも高い場合にはＬレベルの制御信号Ｓ１を出力する。すなわち、比較回路３８は、昇圧電圧Ｖ２（中間電圧ＶＭＭ）が目標値Ｖｍ２よりも高くなったときにＬレベルの制御信号Ｓ１を出力する。このとき、リングオシレータ３１は、Ｌレベルの制御信号Ｓ１に応答して発振動作を停止し、クロック信号ＣＫ１及び反転信号ＸＣＫ１のポンプ回路３７への供給を停止する。これにより、ポンプ回路３７のポンプ動作が停止される。このように昇圧電圧Ｖ２が目標値Ｖｍ２よりも低いときにポンプ回路３７を動作させ、昇圧電圧Ｖ２が目標値Ｖｍ２よりも高いときにポンプ回路３７を停止させることで、昇圧電圧Ｖ２を目標値Ｖｍ２で略一定に維持することができる。
Specifically, the
ここで、分圧回路６から比較回路３８に供給される分圧電圧Ｖｎ２は、差動増幅器２１に供給される分圧電圧Ｖｎ１よりも高い電圧となる。詳述すると、分圧回路６は、出力端子Ｔｏとグランドとの間に直列に接続された抵抗Ｒ１，Ｒ２，Ｒ３を含み、これら抵抗Ｒ１〜Ｒ３間の接続点の電位を分圧電圧Ｖｎ１，Ｖｎ２としてそれぞれ出力する。具体的には、中間電圧ＶＭＭを抵抗Ｒ１，Ｒ２と抵抗Ｒ３とによって分圧した電圧が分圧電圧Ｖｎ１として降圧回路２に供給され、中間電圧ＶＭＭを抵抗Ｒ１と抵抗Ｒ２，Ｒ３とによって分圧した電圧が分圧電圧Ｖｎ２として第１昇圧回路３に供給される。このため、分圧電圧Ｖｎ２は分圧電圧Ｖｎ１よりも高い電圧となる。さらに、本実施形態では、上記基準電圧Ｖｒ２は、降圧回路２内の差動増幅器２１に供給される基準電圧Ｖｒ１と等しい電圧値に設定されている。したがって、基準電圧Ｖｒ１に応じた目標値Ｖｍ１（降圧回路２における中間電圧ＶＭＭの目標値Ｖｍ１）は、基準電圧Ｖｒ２に応じた目標値Ｖｍ２（第１昇圧回路３における中間電圧ＶＭＭの目標値Ｖｍ２）よりも高くなる。
Here, the divided
次に、第２昇圧回路４の構成例を説明する。
第２昇圧回路４は、リングオシレータ４１と、ポンプ回路４７と、検出回路４８とを含む昇圧型のチャージポンプである。
Next, a configuration example of the
The
リングオシレータ４１は、リングオシレータ３１と同様に、リング状に接続されたナンド回路４２及び複数個（図１では２個）のインバータ回路４３，４４と、インバータ回路４４と直列に接続されるインバータ回路４５，４６とを含む。このリングオシレータ４１は、インバータ回路４５が出力するクロック信号ＣＫ２と、インバータ回路４６が出力する反転信号ＸＣＫ２をポンプ回路４７に供給する。
Similarly to the
ポンプ回路４７は、ポンプ回路３７と同様に、ディクソン型チャージポンプ回路である。すなわち、ポンプ回路４７は、直列に接続された複数（ここでは４つ）のダイオードＤ４１〜Ｄ４４と、これらダイオードＤ４１〜Ｄ４４間のノードにそれぞれ接続されたコンデンサＣ４１〜Ｃ４３とを含む。そして、これらコンデンサＣ４１〜Ｃ４３には、上記リングオシレータ４１からクロック信号ＣＫ２と反転信号ＸＣＫ２とが交互に入力される。このように構成されたポンプ回路４７では、リングオシレータ４１にて生成されるクロック信号ＣＫ２及び反転信号ＸＣＫ２に同期してコンデンサＣ４１〜Ｃ４３の充放電が繰り返され、初段のダイオードＤ４１に供給される入力電圧ＶＣＣが昇圧される。このように昇圧された昇圧電圧ＶＰＰが検出回路４８と電源選択回路５に供給される。
The
検出回路４８は、分圧回路４８ａと比較回路４８ｂとを含む。分圧回路４８ａは、ポンプ回路４７から入力する昇圧電圧ＶＰＰを所定の分圧比で分圧した分圧電圧Ｖｎ３を生成するとともに、その分圧電圧Ｖｎ３を比較回路４８ｂの反転入力端子に出力する。
The
この比較回路４８ｂの非反転入力端子には、昇圧電圧ＶＰＰを目標値Ｖｐ（＝７Ｖ）に維持させるための基準電圧Ｖｒ３が入力される。この比較回路４８ｂは、分圧電圧Ｖｎ３と基準電圧Ｖｒ３との比較結果に応じたレベルを持つ制御信号Ｓ２をリングオシレータ４１内のナンド回路４２に出力する。具体的には、比較回路４８ｂは、分圧電圧Ｖｎ３が基準電圧Ｖｒ３よりも小さい場合にＨレベルの制御信号Ｓ２を出力し、分圧電圧Ｖｎ３が基準電圧Ｖｒ３よりも大きい場合にＬレベルの制御信号Ｓ２を出力する。このような制御信号Ｓ２によって、昇圧電圧ＶＰＰが目標値Ｖｐよりも低いときにポンプ回路４７を動作させ、昇圧電圧ＶＰＰが目標値Ｖｐよりも高いときにポンプ回路４７を停止させることができる。これにより、第２昇圧回路４は、目標値Ｖｐで略一定となる昇圧電圧ＶＰＰを生成することができる。
A reference voltage Vr3 for maintaining the boosted voltage VPP at the target value Vp (= 7 V) is input to the non-inverting input terminal of the
次に、電源選択回路５の構成例を説明する。
電源選択回路５は、入力電圧ＶＣＣが供給される第１降圧レギュレータ５１と、中間電圧ＶＭＭが供給される第２降圧レギュレータ５３とを含む。第１降圧レギュレータ５１は、オペアンプ５２と出力トランジスタＴＰ４を含み、第２降圧レギュレータ５３は、オペアンプ５４と出力トランジスタＴＰ５を含む。なお、本実施形態では、出力トランジスタＴＰ４，ＴＰ５はＰチャネルＭＯＳトランジスタである。
Next, a configuration example of the power
The power
オペアンプ５２の反転入力端子には入力電圧ＶＣＣが供給される。このオペアンプ５２の出力端子はトランジスタＴＰ４のゲートに接続されている。トランジスタＴＰ４は、そのソースに上記昇圧電圧ＶＰＰが供給されるとともに、そのドレインがトランジスタＴＰ５のドレインとオペアンプ５２の非反転入力端子に接続されている。また、上記オペアンプ５２の高電位側の電源端子には、上記昇圧電圧ＶＰＰが動作電源電圧として供給される。
An input voltage VCC is supplied to the inverting input terminal of the
オペアンプ５４の反転入力端子には中間電圧ＶＭＭが供給される。このオペアンプ５４の出力端子はトランジスタＴＰ５のゲートに接続されている。トランジスタＴＰ５は、そのソースに上記昇圧電圧ＶＰＰが供給されるとともに、そのドレインがトランジスタＴＰ４のドレインとオペアンプ５４の非反転入力端子に接続されている。このように、トランジスタＴＰ５は、トランジスタＴＰ４と並列に接続されている。また、上記オペアンプ５４の高電位側の電源端子には、上記昇圧電圧ＶＰＰが動作電源電圧として供給される。そして、トランジスタＴＰ４，ＴＰ５のドレインが上記差動増幅器２１の高電位側の電源端子に接続されている。
An intermediate voltage VMM is supplied to the inverting input terminal of the
このように構成された電源選択回路５では、入力電圧ＶＣＣが中間電圧ＶＭＭよりも高いときには、トランジスタＴＰ４がオンされるとともに、トランジスタＴＰ５がオフされる。そして、オペアンプ５２によってトランジスタＴＰ４のドレイン電圧が反転入力端子に供給される入力電圧ＶＣＣと等しくなるようにトランジスタＴＰ４が制御されるため、動作電源電圧ＶＤＤは入力電圧ＶＣＣと等しくなる。一方、中間電圧ＶＭＭが入力電圧ＶＣＣよりも高いときには、トランジスタＴＰ４がオフされるとともに、トランジスタＴＰ５がオンされる。そして、オペアンプ５４によってトランジスタＴＰ５のドレイン電圧が反転入力端子に供給される中間電圧ＶＭＭと等しくなるようにトランジスタＴＰ５が制御されるため、動作電源電圧ＶＤＤは中間電圧ＶＭＭと等しくなる。このように、電源選択回路５は、入力電圧ＶＣＣと中間電圧ＶＭＭのうち高い方の電圧を動作電源電圧ＶＤＤとして降圧回路２に供給する。
In the power
次に、このように構成された電源回路１において、入力電圧ＶＣＣが変動する場合の動作を図３にしたがって説明する。図３（ａ）は、入力電圧ＶＣＣの変動に伴う動作電源電圧ＶＤＤの変動を示す波形図であり、図３（ｂ）は、図３（ａ）中の破線枠を拡大した波形図である。なお、図３において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
Next, the operation when the input voltage VCC varies in the
今、時刻ｔ０において、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低い（ＶＣＣ＜ＶＭＭ）。この場合には、第１昇圧回路３によって入力電圧ＶＣＣが昇圧されて目標値Ｖｍ２で略一定となる昇圧電圧Ｖ２が生成される。そして、この昇圧電圧Ｖ２が中間電圧ＶＭＭとして出力端子Ｔｏから出力される。
At time t0, the input voltage VCC is lower than the intermediate voltage VMM (VCC <VMM). In this case, the input voltage VCC is boosted by the
このとき、降圧回路２では、図２（ｂ）に示すように、差動増幅器２１に動作電源電圧ＶＤＤとして中間電圧ＶＭＭが供給され、出力トランジスタＴＰ１のボディバイアスが中間電圧ＶＭＭに設定される。詳述すると、第２昇圧回路４は、入力電圧ＶＣＣを昇圧して入力電圧ＶＣＣ及び中間電圧ＶＭＭよりも高い昇圧電圧ＶＰＰを生成し、その昇圧電圧ＶＰＰを電源選択回路５に出力する。電源選択回路５では、オペアンプ５４によってトランジスタＴＰ５のドレイン電圧が中間電圧ＶＭＭと等しくなるようにトランジスタＴＰ５が制御される。これにより、降圧回路２の差動増幅器２１には、中間電圧ＶＭＭと等しい動作電源電圧ＶＤＤが供給される。また、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低い場合には、トランジスタＴＰ２がオフされ、トランジスタＴＰ３がオンされる。これにより、トランジスタＴＰ１のバックゲートが同トランジスタＴＰ１の第２端子に接続されるため、出力トランジスタＴＰ１のボディバイアスが中間電圧ＶＭＭに設定される。
At this time, in the step-down
そして、このときの降圧回路２では、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低いため、出力トランジスタＴＰ１のゲートには、差動増幅器２１から高電位側の電源電圧である中間電圧ＶＭＭが供給される。このときの出力トランジスタＴＰ１のソース電圧（第２端子電圧）も中間電圧ＶＭＭであるため、出力トランジスタＴＰ１のゲート・ソース間電圧が０Ｖとなる。したがって、出力トランジスタＴＰ１はオフされ、降圧回路２が停止状態に制御される。さらに、降圧回路２では、図２（ｂ）に示すように、出力トランジスタＴＰ１の第１端子から第２端子に向かう方向が順方向になる第２ボディダイオードＤ２が形成される。このため、出力トランジスタＴＰ１がオフ状態では、出力トランジスタＴＰ１の第２端子電圧（中間電圧ＶＭＭ）が第１端子電圧（入力電圧ＶＣＣ）より大きくなっても、出力端子Ｔｏから第２ボディダイオードＤ２を介して電源端子に電流が流れることが抑制される。
In the step-down
ここで、従来例の電源回路において、単に降圧回路を駆動・停止するためのスイッチ、例えば降圧回路の出力トランジスタの第２端子と出力端子Ｔｏとの間に設けられるスイッチを省略した場合には、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低くなると入力電圧ＶＣＣが変動するおそれがある。詳述すると、従来例の降圧回路では、差動増幅器の動作電源電圧が入力電圧ＶＣＣであり、出力トランジスタＴＰ１のボディバイアスは入力電圧ＶＣＣに固定されている、すなわち図２（ａ）に示す回路構成に固定されている。このため、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低くなると、出力トランジスタＴＰ１がオンされることになる。すると、出力端子Ｔｏから入力電圧ＶＣＣの供給される電源端子に向かって電流が流れ、入力電圧ＶＣＣが変動するおそれがある。 Here, in the conventional power supply circuit, when a switch for simply driving / stopping the step-down circuit, for example, a switch provided between the second terminal of the output transistor of the step-down circuit and the output terminal To is omitted, When the input voltage VCC becomes lower than the intermediate voltage VMM, the input voltage VCC may fluctuate. More specifically, in the conventional step-down circuit, the operating power supply voltage of the differential amplifier is the input voltage VCC, and the body bias of the output transistor TP1 is fixed to the input voltage VCC, that is, the circuit shown in FIG. Fixed to configuration. For this reason, when the input voltage VCC becomes lower than the intermediate voltage VMM, the output transistor TP1 is turned on. Then, current flows from the output terminal To toward the power supply terminal to which the input voltage VCC is supplied, and the input voltage VCC may fluctuate.
これに対し、本実施形態の降圧回路２では、上述のように、出力端子Ｔｏから電源端子に向かって電流が流れることが抑制されるため、この電流に起因する入力電圧ＶＣＣの変動を抑制することができる。
On the other hand, in the step-down
続いて、入力電圧ＶＣＣが徐々に上昇しても、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低い場合には（時刻ｔ０〜ｔ１の直前）、上記同様に、出力トランジスタＴＰ１はオフされ、降圧回路２の停止状態が維持される。なお、この場合には、第１昇圧回路３によって入力電圧ＶＣＣが昇圧されて中間電圧ＶＭＭが生成される。このように、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低い場合には（ＶＣＣ＜ＶＭＭ）、降圧回路２が停止状態とされ、第１昇圧回路３によって目標値Ｖｍ２で略一定となる中間電圧ＶＭＭが生成される（図３（ｂ）参照）。
Subsequently, even if the input voltage VCC gradually rises, if the input voltage VCC is lower than the intermediate voltage VMM (immediately before the time t0 to t1), the output transistor TP1 is turned off as described above, and the step-down
次に、図３（ａ）に示すように、入力電圧ＶＣＣが中間電圧ＶＭＭよりも高くなると（時刻ｔ１の直後）、動作電源電圧ＶＤＤが中間電圧ＶＭＭから入力電圧ＶＣＣに切り替わる。詳述すると、電源選択回路５では、オペアンプ５２によってトランジスタＴＰ４のドレイン電圧が入力電圧ＶＣＣと等しくなるようにトランジスタＴＰ４が制御される。これにより、降圧回路２の差動増幅器２１には、入力電圧ＶＣＣと等しい動作電源電圧ＶＤＤが供給される。また、入力電圧ＶＣＣが中間電圧ＶＭＭよりも高くなると、トランジスタＴＰ２がオンされ、トランジスタＴＰ３がオフされる。これにより、トランジスタＴＰ１のバックゲートが同トランジスタＴＰ１の第１端子に接続されるため、出力トランジスタＴＰ１のボディバイアスが入力電圧ＶＣＣに設定される。したがって、このときの降圧回路２は、図２（ａ）に示す回路構成になる。この降圧回路２では、降圧電圧Ｖ１が基準電圧Ｖｒ１に応じた目標値Ｖｍ１と等しくなるように出力トランジスタＴＰ１が制御される。これにより、降圧回路２によって目標値Ｖｍ１で略一定となる降圧電圧Ｖ１が生成され、その降圧電圧Ｖ１が中間電圧ＶＭＭとして出力端子Ｔｏから出力される。このように、降圧回路２は、入力電圧ＶＣＣが中間電圧ＶＭＭよりも高くなると、降圧動作を開始する（動作状態になる）。換言すると、本実施形態の降圧回路２は、入力電圧ＶＣＣと中間電圧ＶＭＭとの大小関係に応じて、その停止状態と動作状態とが自動的に切り替えられる。
Next, as shown in FIG. 3A, when the input voltage VCC becomes higher than the intermediate voltage VMM (immediately after time t1), the operation power supply voltage VDD is switched from the intermediate voltage VMM to the input voltage VCC. More specifically, in the power
一方、このときの第１昇圧回路３は、比較回路３８から出力される制御信号Ｓ１によってポンプ動作が停止される。詳述すると、上記降圧回路２の動作によって、第１昇圧回路３における目標値Ｖｍ２よりも高い目標値Ｖｍ１で略一定となるように中間電圧ＶＭＭが生成されると、第１昇圧回路３では、分圧電圧Ｖｎ２が基準電圧Ｖｒ２よりも高くなる。このため、比較回路３８からはＬレベルの制御信号Ｓ１が出力され、その制御信号Ｓ１によってポンプ回路３７のポンプ動作が停止される。このように、入力電圧ＶＣＣが中間電圧ＶＭＭよりも高い場合には、第１昇圧回路３が停止状態とされ、降圧回路２によって目標値Ｖｍ１で略一定となる中間電圧ＶＭＭが生成される（図３（ｂ）参照）。
On the other hand, the pump operation of the
以上のように、本実施形態の電源回路１では、電圧ＶＣＣ，ＶＭＭの電圧関係がＶＣＣ＜ＶＭＭからＶＣＣ＞ＶＭＭに切り替わるときに、それらの電圧関係によって降圧回路２が停止状態から動作状態に自動的に切り替わる。さらに、その切り替わりに伴って第１昇圧回路３が動作状態から停止状態に自動的に切り替わる。したがって、スイッチを必要とせずに、ＶＣＣ＝ＶＭＭ（時刻ｔ１）を境にして降圧回路２と第１昇圧回路３とを自動的に切り替えて中間電圧ＶＭＭを生成することができる。この結果、降圧回路２と第１昇圧回路３とがスムーズに切り替えられるため、安定した中間電圧ＶＭＭを生成することができる。
As described above, in the
なお、電圧ＶＣＣ，ＶＭＭの電圧関係がＶＣＣ＞ＶＭＭからＶＣＣ＜ＶＭＭに切り替わる場合も同様に、ＶＣＣ＝ＶＭＭ（時刻ｔ２）を境にして降圧回路２と第１昇圧回路３とが自動的に切り替えられる。
Similarly, when the voltage relationship between the voltages VCC and VMM is switched from VCC> VMM to VCC <VMM, the step-down
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）降圧回路２の動作電源電圧ＶＤＤと降圧回路２内の出力トランジスタＴＰ１のボディバイアスとを、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧に設定するようにした。これにより、入力電圧ＶＣＣと中間電圧ＶＭＭとの大小関係がＶＣＣ＜ＶＭＭからＶＣＣ＞ＶＭＭに切り替わると、それら電圧ＶＣＣ，ＶＭＭの大小関係によって降圧回路２が停止状態から動作状態に自動的に切り替えられる。この結果、スイッチを使用せずに、降圧回路２の停止状態と動作状態とをスムーズに切り替えることができるため、安定した中間電圧ＶＭＭを生成することができる。
According to this embodiment described above, the following effects can be obtained.
(1) The operation power supply voltage VDD of the step-down
（２）降圧回路２における中間電圧ＶＭＭの目標値Ｖｍ１を、第１昇圧回路３における中間電圧ＶＭＭの目標値Ｖｍ２よりも高く設定するようにした。これにより、降圧回路２の動作によって中間電圧ＶＭＭの上限値が制御される。すなわち、第１昇圧回路３の動作よりも降圧回路２の動作の方が優先される。このため、降圧回路２が動作状態となる期間（ＶＣＣ＞ＣＭＭ）では、第１昇圧回路３が停止状態となる。したがって、電源回路１の消費電力の増大を抑制することができる。また、降圧回路２と第１昇圧回路３の双方が動作することが抑制されるため、より安定した中間電圧ＶＭＭを生成することができる。
(2) The target value Vm1 of the intermediate voltage VMM in the step-down
（３）第２昇圧回路４において、入力電圧ＶＣＣ及び中間電圧ＶＭＭよりも高い昇圧電圧ＶＰＰを生成するようにした。そして、この昇圧電圧ＶＰＰを動作電源電圧として電源選択回路５に供給するようにした。これにより、電源選択回路５（第１降圧レギュレータ５１又は第２降圧レギュレータ５３）を確実に動作させることができる。したがって、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧を確実に降圧回路２に供給することができる。
(3) The
（第２実施形態）
以下、第２実施形態を図４〜図７に従って説明する。この実施形態の電源回路１ａは、第１昇圧回路３ａのポンプ能力が不足するような場合に、第２昇圧回路４ａを、中間電圧ＶＭＭを生成するための昇圧回路として利用する点が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。
(Second Embodiment)
Hereinafter, a second embodiment will be described with reference to FIGS. The power supply circuit 1a of this embodiment uses the second booster circuit 4a as a booster circuit for generating the intermediate voltage VMM when the pumping capability of the first booster circuit 3a is insufficient. It is different from the embodiment. Hereinafter, the difference from the first embodiment will be mainly described.
図４に示すように、電源回路１ａは、降圧回路２と、第１昇圧回路３ａと、第２昇圧回路４ａと、電源選択回路５と、分圧回路６ａと、比較回路７と、選択回路８と、スイッチＳＷ１〜ＳＷ６とを含む。
As shown in FIG. 4, the power supply circuit 1a includes a step-down
分圧回路６ａは、中間電圧ＶＭＭをそれぞれ異なる分圧比で分圧した分圧電圧Ｖｎ１，Ｖｎ２，Ｖｎ４を生成する。具体的には、分圧回路６ａは、出力端子Ｔｏとグランドとの間に直列に接続された抵抗Ｒ１〜Ｒ４を含み、それら抵抗Ｒ１〜Ｒ４間の接続点の電位を分圧電圧Ｖｎ１，Ｖｎ２，Ｖｎ４として生成する。より具体的には、分圧回路６ａは、抵抗Ｒ１，Ｒ２間の接続点の電位を分圧電圧Ｖｎ２とし、抵抗Ｒ２，Ｒ３間の接続点の電位を分圧電圧Ｖｎ１とし、抵抗Ｒ３，Ｒ４間の接続点の電位を分圧電圧Ｖｎ４として生成する。そして、分圧回路６ａは、これら分圧電圧Ｖｎ１，Ｖｎ２，Ｖｎ４を降圧回路２、第１昇圧回路３ａ及び比較回路７にそれぞれ出力する。ここで、抵抗Ｒ１〜Ｒ３による電圧降下分をΔＶとすれば、分圧電圧Ｖｎ４は電圧ＶＭＭ−ΔＶと等しいと言える。
The voltage dividing circuit 6a generates divided voltages Vn1, Vn2, and Vn4 obtained by dividing the intermediate voltage VMM at different voltage dividing ratios. Specifically, the voltage dividing circuit 6a includes resistors R1 to R4 connected in series between the output terminal To and the ground, and the potentials at the connection points between the resistors R1 to R4 are divided voltages Vn1 and Vn2. , Vn4. More specifically, the voltage dividing circuit 6a sets the potential at the connection point between the resistors R1 and R2 as the divided voltage Vn2, sets the potential at the connection point between the resistors R2 and R3 as the divided voltage Vn1, and sets the resistors R3 and R4. A potential at a connection point between them is generated as a divided voltage Vn4. Then, the voltage dividing circuit 6a outputs the divided voltages Vn1, Vn2, and Vn4 to the step-down
比較回路７は、その反転入力端子に上記分圧電圧Ｖｎ４が供給されるとともに、非反転入力端子に入力電圧ＶＣＣが供給される。この比較回路７は、分圧電圧Ｖｎ４と入力電圧ＶＣＣとの比較結果に応じたレベルを持つ選択信号ＳＳを生成する。具体的には、比較回路７は、入力電圧ＶＣＣが分圧電圧Ｖｎ４（＝ＶＭＭ−ΔＶ）よりも低い場合にはＬレベルの選択信号ＳＳを生成する。すなわち、比較回路７は、中間電圧ＶＭＭと入力電圧ＶＣＣとの電位差が所定値（ここでは、ΔＶ）よりも大きい場合にはＬレベルの選択信号ＳＳを生成する。一方、比較回路７は、入力電圧ＶＣＣが分圧電圧Ｖｎ４よりも高い場合にはＨレベルの選択信号ＳＳを生成する。そして、この選択信号ＳＳは、選択回路８とスイッチＳＷ１〜ＳＷ５に供給される。 In the comparison circuit 7, the divided voltage Vn4 is supplied to the inverting input terminal, and the input voltage VCC is supplied to the non-inverting input terminal. The comparison circuit 7 generates a selection signal SS having a level corresponding to the comparison result between the divided voltage Vn4 and the input voltage VCC. Specifically, the comparison circuit 7 generates an L level selection signal SS when the input voltage VCC is lower than the divided voltage Vn4 (= VMM−ΔV). That is, the comparison circuit 7 generates the L level selection signal SS when the potential difference between the intermediate voltage VMM and the input voltage VCC is larger than a predetermined value (ΔV in this case). On the other hand, the comparison circuit 7 generates an H level selection signal SS when the input voltage VCC is higher than the divided voltage Vn4. The selection signal SS is supplied to the selection circuit 8 and the switches SW1 to SW5.
選択回路８には、第１昇圧回路３ａの比較回路３８から制御信号Ｓ１が供給されるとともに、第２昇圧回路４ａの検出回路４８から制御信号Ｓ２が供給される。この選択回路８は、比較回路７から入力する選択信号ＳＳに基づいて、制御信号Ｓ１と制御信号Ｓ２のうちの一方を制御信号Ｓ３として第２昇圧回路４ａ内のリングオシレータ４１に出力する。具体的には、選択回路８は、Ｌレベルの選択信号ＳＳに応答して、制御信号Ｓ１を制御信号Ｓ３としてリングオシレータ４１に出力する。このときの制御信号Ｓ３（制御信号Ｓ１）は、基準電圧Ｖｒ２に応じた目標値Ｖｍ２の中間電圧ＶＭＭを生成するようにリングオシレータ４１の発振動作を制御する信号となる。このため、中間電圧ＶＭＭと入力電圧ＶＣＣとの電位差が大きい場合には、第２昇圧回路４ａは、上記第１昇圧回路３ａと協動して、目標値Ｖｍ２の中間電圧ＶＭＭを生成するように動作する。
The selection circuit 8 is supplied with the control signal S1 from the
一方、選択回路８は、Ｈレベルの選択信号ＳＳに応答して、制御信号Ｓ２を制御信号Ｓ３としてリングオシレータ４１に出力する。これにより、第２昇圧回路４ａは、上記第１実施形態と同様に、入力電圧ＶＣＣ及び中間電圧ＶＭＭよりも高い昇圧電圧ＶＰＰを生成するように動作する。
On the other hand, the selection circuit 8 outputs the control signal S2 to the
スイッチＳＷ１は、その第１端子が第２昇圧回路４ａ内のポンプ回路４７の出力端子に接続されるとともに、第２端子が出力端子Ｔｏに接続されている。
スイッチＳＷ２は、その第１端子が第２昇圧回路４ａ内のポンプ回路４７の出力端子に接続されるとともに、第２端子が電源選択回路５に接続されている。
The switch SW1 has a first terminal connected to the output terminal of the
The switch SW2 has a first terminal connected to the output terminal of the
スイッチＳＷ３は、その第１端子に入力電圧ＶＣＣが供給されるとともに、第２端子がスイッチＳＷ２の第２端子に接続されている。
スイッチＳＷ４は、その第１端子が電源選択回路５の出力端子に接続されるとともに、第２端子が降圧回路２の高電位側の電源端子に接続されている。
In the switch SW3, the input voltage VCC is supplied to the first terminal, and the second terminal is connected to the second terminal of the switch SW2.
The switch SW4 has a first terminal connected to the output terminal of the power
スイッチＳＷ５は、その第１端子に中間電圧ＶＭＭが供給されるとともに、第２端子がスイッチＳＷ４の第２端子に接続されている。
これらスイッチＳＷ１〜ＳＷ５の制御端子には、上記比較回路７からの選択信号ＳＳが供給される。そして、スイッチＳＷ１，ＳＷ３，ＳＷ５は、Ｌレベルの選択信号ＳＳに応答してオンする一方、Ｈレベルの選択信号ＳＳに応答してオフする。また、スイッチＳＷ２，ＳＷ４は、Ｌレベルの選択信号ＳＳに応答してオフする一方、Ｈレベルの選択信号ＳＳに応答してオンする。このように、比較回路７からＬレベルの選択信号ＳＳが出力されると、スイッチＳＷ１，ＳＷ３，ＳＷ５がオンされ、スイッチＳＷ２，ＳＷ４がオフされる。このため、第２昇圧回路４ａにて生成された昇圧電圧ＶＰＰが中間電圧ＶＭＭとして出力端子Ｔｏに出力される。また、電源選択回路５には昇圧電圧ＶＰＰの代わりに入力電圧ＶＣＣが供給されるとともに、降圧回路２には入力電圧ＶＣＣと中間電圧ＶＭＭの大小関係に関わらず中間電圧ＶＭＭが動作電源電圧ＶＤＤとして供給される。
The switch SW5 is supplied with the intermediate voltage VMM at its first terminal, and its second terminal is connected to the second terminal of the switch SW4.
The selection signal SS from the comparison circuit 7 is supplied to the control terminals of the switches SW1 to SW5. The switches SW1, SW3, and SW5 are turned on in response to the L level selection signal SS, and turned off in response to the H level selection signal SS. The switches SW2 and SW4 are turned off in response to the L level selection signal SS, and turned on in response to the H level selection signal SS. Thus, when the L level selection signal SS is output from the comparison circuit 7, the switches SW1, SW3, SW5 are turned on, and the switches SW2, SW4 are turned off. For this reason, the boosted voltage VPP generated by the second booster circuit 4a is output to the output terminal To as the intermediate voltage VMM. The power
スイッチＳＷ６は、その第１端子に入力電圧ＶＣＣの供給される電源端子が接続されるとともに、第２端子が第２昇圧回路４ａ内のポンプ回路４７の出力端子に接続されている。また、スイッチＳＷ６の制御端子には、上記選択信号ＳＳの立ち下がりに応答して所定時間Ｔ（図７参照）だけＨレベルとなるパルス信号が供給される。このスイッチＳＷ６は、Ｈレベルのパルス信号に応答してオンする一方、Ｌレベルのパルス信号に応答してオフする。
The switch SW6 has a first terminal connected to the power supply terminal to which the input voltage VCC is supplied, and a second terminal connected to the output terminal of the
次に、スイッチＳＷ１〜ＳＷ６の構成例を図５にしたがって説明する。なお、スイッチＳＷ２〜ＳＷ６も同様の構成を備えるため、ここでは説明を省略する。
図５に示すように、スイッチＳＷ１は、その第１端子と第２端子との間に直列に接続されたＰチャネルＭＯＳトランジスタＴＰ１０，ＴＰ１１と、レベルシフト回路６１，６２とを含む。
Next, a configuration example of the switches SW1 to SW6 will be described with reference to FIG. Since the switches SW2 to SW6 have the same configuration, the description thereof is omitted here.
As shown in FIG. 5, switch SW1 includes P-channel MOS transistors TP10, TP11 and
トランジスタＴＰ１０は、その第１端子に昇圧電圧ＶＰＰが供給され、第２端子がトランジスタＴＰ１１の第１端子に接続されている。そのトランジスタＴＰ１１の第２端子には中間電圧ＶＭＭが供給される。なお、トランジスタＴＰ１０のバックゲートは当該トランジスタＴＰ１０の第１端子に接続されるとともに、トランジスタＴＰ１１のバックゲートは当該トランジスタＴＰ１１の第２端子に接続されている。 The transistor TP10 has a first terminal supplied with the boosted voltage VPP and a second terminal connected to the first terminal of the transistor TP11. The intermediate voltage VMM is supplied to the second terminal of the transistor TP11. Note that the back gate of the transistor TP10 is connected to the first terminal of the transistor TP10, and the back gate of the transistor TP11 is connected to the second terminal of the transistor TP11.
トランジスタＴＰ１０のゲートにはレベルシフト回路６１の出力信号が供給される一方、トランジスタＴＰ１１のゲートにはレベルシフト回路６２の出力信号が供給される。
レベルシフト回路６１には、上記比較回路７から選択信号ＳＳが供給されるとともに、昇圧電圧ＶＰＰが供給される。このレベルシフト回路６１は、Ｈレベルの選択信号ＳＳを昇圧電圧ＶＰＰレベルの信号にレベル変換し、その変換後の信号をトランジスタＴＰ１０のゲートに出力する。
The output signal of the
The
レベルシフト回路６２には、選択信号ＳＳと中間電圧ＶＭＭとが供給される。このレベルシフト回路６２は、Ｈレベルの選択信号ＳＳを中間電圧ＶＭＭレベルの信号にレベル変換し、その変換後の信号をトランジスタＴＰ１１のゲートに出力する。
The
このように構成されたスイッチＳＷ１では、Ｌレベルの選択信号ＳＳが入力されると、そのＬレベルの選択信号ＳＳがレベルシフト回路６１，６２をそれぞれ介してトランジスタＴＰ１０，ＴＰ１１のゲートに供給される。このため、Ｌレベルの選択信号ＳＳが入力される場合には、昇圧電圧ＶＰＰと中間電圧ＶＭＭの大小関係に関わらず、トランジスタＴＰ１０，ＴＰ１１がオンされる。一方、Ｈレベルの選択信号ＳＳが入力されると、昇圧電圧ＶＰＰレベルの信号がトランジスタＴＰ１０のゲートに供給され、中間電圧ＶＭＭレベルの信号がトランジスタＴＰ１１に供給される。これにより、トランジスタＴＰ１０，ＴＰ１１の少なくとも一方のトランジスタが確実にオフされる。すなわち、昇圧電圧ＶＰＰが中間電圧ＶＭＭよりも高い場合には、トランジスタＴＰ１０が確実にオフされ、中間電圧ＶＭＭが昇圧電圧ＶＰＰよりも高い場合には、トランジスタＴＰ１１が確実にオフされる。これにより、昇圧電圧ＶＰＰと中間電圧ＶＭＭの大小関係に関わらず、スイッチＳＷ１を確実にオフ状態にすることができる。
In the switch SW1 configured as described above, when an L level selection signal SS is input, the L level selection signal SS is supplied to the gates of the transistors TP10 and TP11 via the
次に、このように構成された電源回路１ａの動作を図６及び図７にしたがって説明する。なお、図６及び図７において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。 Next, the operation of the power supply circuit 1a configured as described above will be described with reference to FIGS. 6 and 7, the vertical axis and the horizontal axis are enlarged or reduced as appropriate for the sake of brevity.
今、時刻ｔ１０において、入力電圧ＶＣＣが中間電圧ＶＭＭよりも低く、且つ入力電圧ＶＣＣが分圧電圧Ｖｎ４（＝ＶＭＭ−ΔＶ）よりも低い。この場合には、第１昇圧回路３ａによって入力電圧ＶＣＣが昇圧されて目標値Ｖｍ２で略一定となる中間電圧ＶＭＭが生成される。但し、入力電圧ＶＣＣと中間電圧ＶＭＭとの電位差が大きいため、第１昇圧回路３ａのポンプ能力（電流供給能力）が不足するおそれがある。ここで、本実施形態の電源回路１ａでは、比較回路７から出力される選択信号ＳＳがＬレベルとなるため、制御信号Ｓ１が制御信号Ｓ３として第２昇圧回路４ａ内のリングオシレータ４１に供給される。これにより、第２昇圧回路４ａは、入力電圧ＶＣＣを昇圧して、基準電圧Ｖｒ２に応じた目標値Ｖｍ２の昇圧電圧ＶＰＰを生成するように動作する。さらに、上記Ｌレベルの選択信号ＳＳに応答してスイッチＳＷ１がオンされスイッチＳＷ２がオフされるため、上記昇圧電圧ＶＰＰが中間電圧ＶＭＭとして出力端子Ｔｏに出力される。このように、第１昇圧回路３ａのポンプ能力が不足するおそれがある場合には、第１昇圧回路３ａと第２昇圧回路４ａとが協動して、入力電圧ＶＣＣから目標値Ｖｍ２の中間電圧ＶＭＭを生成する。
At time t10, the input voltage VCC is lower than the intermediate voltage VMM, and the input voltage VCC is lower than the divided voltage Vn4 (= VMM−ΔV). In this case, the input voltage VCC is boosted by the first booster circuit 3a to generate an intermediate voltage VMM that is substantially constant at the target value Vm2. However, since the potential difference between the input voltage VCC and the intermediate voltage VMM is large, the pumping capability (current supply capability) of the first booster circuit 3a may be insufficient. Here, in the power supply circuit 1a of the present embodiment, the selection signal SS output from the comparison circuit 7 is at L level, so that the control signal S1 is supplied as the control signal S3 to the
なお、上記Ｌレベルの選択信号ＳＳに応答してスイッチＳＷ３，ＳＷ５がオンされスイッチＳＷ４がオフされる。このため、電源選択回路５には昇圧電圧ＶＰＰの代わりに入力電圧ＶＣＣが動作電源電圧として供給され、降圧回路２には入力電圧ＶＣＣ及び中間電圧ＶＭＭの大小関係に関わらず中間電圧ＶＭＭが動作電源電圧ＶＤＤとして供給される。このときの降圧回路２の出力トランジスタＴＰ１のボディバイアスは、中間電圧ＶＭＭに設定される。このため、降圧回路２の出力トランジスタＴＰ１は、上記第１実施形態と同様に、オフ状態に維持される。
In response to the L level selection signal SS, the switches SW3 and SW5 are turned on and the switch SW4 is turned off. Therefore, the power
続いて、入力電圧ＶＣＣが上昇してその入力電圧ＶＣＣが分圧電圧Ｖｎ４（＝ＶＭＭ−ΔＶ）よりも高くなると（時刻ｔ１１）、図７（ａ）に示すように、選択信号ＳＳがＨレベルに立ち上がる。すると、このＨレベルの選択信号ＳＳに応答して、制御信号Ｓ２が制御信号Ｓ３として第２昇圧回路４ａ内のリングオシレータ４１に供給される。これにより、第２昇圧回路４ａは、入力電圧ＶＣＣを昇圧して、基準電圧Ｖｒ３に応じた目標値Ｖｐの昇圧電圧ＶＰＰを生成するように動作する。さらに、上記Ｈレベルの選択信号ＳＳに応答してスイッチＳＷ１，ＳＷ３，ＳＷ５がオフされスイッチＳＷ２，ＳＷ４がオンされる。このため、電源選択回路５には上記昇圧電圧ＶＰＰが動作電源電圧として供給され、その電源選択回路５からは入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧である中間電圧ＶＭＭが動作電源電圧ＶＤＤとして出力される。このときの降圧回路２の出力トランジスタＴＰ１のボディバイアスは、中間電圧ＶＭＭに設定される。したがって、降圧回路２の出力トランジスタＴＰ１は、上記第１実施形態と同様に、オフ状態に維持される。このように、入力電圧ＶＣＣと中間電圧ＶＭＭとの電位差が小さく第１昇圧回路３ａのポンプ能力が十分である場合には、第２昇圧回路４ａは、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧を選択する際の動作電源電圧となる昇圧電圧ＶＰＰを生成する。
Subsequently, when the input voltage VCC rises and the input voltage VCC becomes higher than the divided voltage Vn4 (= VMM−ΔV) (time t11), as shown in FIG. 7A, the selection signal SS becomes H level. Stand up to. Then, in response to the H level selection signal SS, the control signal S2 is supplied to the
なお、この場合の昇圧電圧ＶＰＰは、図７（ａ）に示すように、コンデンサＣ４１〜Ｃ４３間で電荷の充放電を繰り返しながら、中間電圧ＶＭＭから目標値Ｖｐまで徐々に上昇する。このとき、第２昇圧回路４ａが入力電圧ＶＣＣを中間電圧ＶＭＭから目標値Ｖｐまで昇圧するまでの時間がμｓオーダであるのに対し、入力電圧ＶＣＣが変動する際の時間がそのμｓオーダよりも一桁以上長い数十μｓオーダである。したがって、図７（ａ）に示すように、入力電圧ＶＣＣと中間電圧ＶＭＭとの大小関係が反転する境界の時刻ｔ１２よりも前に、昇圧電圧ＶＰＰが所望の目標値Ｖｐに達している。換言すると、上記時刻ｔ１２よりも前に、昇圧電圧ＶＰＰが所望の目標値Ｖｐに達するように、上記分圧電圧Ｖｎ４（抵抗Ｒ１〜Ｒ４の抵抗値）が設定されている。 In this case, as shown in FIG. 7A, the boosted voltage VPP gradually increases from the intermediate voltage VMM to the target value Vp while repeating charge and discharge between the capacitors C41 to C43. At this time, the time until the second booster circuit 4a boosts the input voltage VCC from the intermediate voltage VMM to the target value Vp is on the order of μs, whereas the time when the input voltage VCC varies is less than the order of μs. It is several tens of μs on the order of one digit or more. Therefore, as shown in FIG. 7A, the boosted voltage VPP reaches the desired target value Vp before the time t12 at the boundary where the magnitude relationship between the input voltage VCC and the intermediate voltage VMM is inverted. In other words, the divided voltage Vn4 (resistance values of the resistors R1 to R4) is set so that the boosted voltage VPP reaches a desired target value Vp before the time t12.
ここで、Ｌレベルの選択信号ＳＳが出力される期間（入力電圧ＶＣＣが分圧電圧Ｖｎ４よりも高い期間）では、上述のように、上記第１実施形態と略同様の回路構成となる。すなわち、降圧回路２では、その動作電源電圧ＶＤＤと出力トランジスタＴＰ１のボディバイアスとの双方が、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧に設定される。このため、入力電圧ＶＣＣと中間電圧ＶＭＭとの大小関係が、ＶＣＣ＜ＶＭＭからＶＣＣ＞ＶＭＭに切り替わるとき（図６の時刻ｔ１２前後）、及びＶＣＣ＞ＶＭＭからＶＣＣ＜ＶＭＭに切り替わるとき（図６の時刻ｔ１３前後）の動作は、上記第１実施形態と同様になる。
Here, in the period during which the L level selection signal SS is output (period in which the input voltage VCC is higher than the divided voltage Vn4), the circuit configuration is substantially the same as that of the first embodiment as described above. That is, in the step-down
次に、上記時刻ｔ１３以降、入力電圧ＶＣＣが分圧電圧Ｖｎ４（＝ＶＭＭ−ΔＶ）よりも低くなると（時刻ｔ１４）、図７（ｂ）に示すように、選択信号ＳＳがＬレベルに立ち下がる。すると、このＬレベルの選択信号ＳＳに応答して、制御信号Ｓ１が制御信号Ｓ３として第２昇圧回路４ａ内のリングオシレータ４１に供給される。これにより、第２昇圧回路４ａは、上記同様に、入力電圧ＶＣＣを昇圧して、基準電圧Ｖｒ２に応じた目標値Ｖｍ２の昇圧電圧ＶＰＰを生成するように動作する。
Next, after the time t13, when the input voltage VCC becomes lower than the divided voltage Vn4 (= VMM−ΔV) (time t14), the selection signal SS falls to the L level as shown in FIG. 7B. . Then, in response to the L level selection signal SS, the control signal S1 is supplied to the
このとき、上記選択信号ＳＳの立ち下がりに応答して所定時間ＴだけＨレベルとなるパルス信号がスイッチＳＷ６の制御端子に供給され、そのスイッチＳＷ６が所定時間Ｔだけオンされる。すると、入力電圧ＶＣＣが供給される電源端子と第２昇圧回路４ａ内のポンプ回路４７の出力端子とが短絡されるため、図７（ｂ）に示すように、昇圧電圧ＶＰＰが入力電圧ＶＣＣまで低下する。その後、上記所定時間Ｔが経過すると、スイッチＳＷ６がオフされ、第１昇圧回路３ａと第２昇圧回路４ａとが協動して、昇圧電圧ＶＰＰ（＝中間電圧ＶＭＭ）を目標値Ｖｍ２まで上昇させる。このように、昇圧電圧ＶＰＰが目標値Ｖｐで安定している状態から、入力電圧ＶＣＣが分圧電圧Ｖｎ４よりも低くなった場合であっても、第１昇圧回路３ａと第２昇圧回路４ａとが協動して、入力電圧ＶＣＣから目標値Ｖｍ２の中間電圧ＶＭＭを生成する。
At this time, a pulse signal that is H level for a predetermined time T in response to the fall of the selection signal SS is supplied to the control terminal of the switch SW6, and the switch SW6 is turned on for the predetermined time T. Then, since the power supply terminal to which the input voltage VCC is supplied and the output terminal of the
以上説明した実施形態によれば、第１実施形態の（１）〜（３）の作用効果に加えて以下の効果を奏する。
（４）第２昇圧回路４ａを、入力電圧ＶＣＣと中間電圧ＶＭＭとの電位差が大きい場合に、中間電圧ＶＭＭを生成する昇圧回路として動作させるようにした。これにより、第１昇圧回路３ａのポンプ能力が不足するような場合に、そのポンプ能力を補うことができる。さらに、電源選択回路５の動作電源電圧である昇圧電圧ＶＰＰを生成する第２昇圧回路４ａを利用するため、回路規模の増大を抑制することができる。
According to the embodiment described above, the following effects are obtained in addition to the effects (1) to (3) of the first embodiment.
(4) The second booster circuit 4a is operated as a booster circuit that generates the intermediate voltage VMM when the potential difference between the input voltage VCC and the intermediate voltage VMM is large. Thereby, when the pumping capacity of the first booster circuit 3a is insufficient, the pumping capacity can be supplemented. Furthermore, since the second booster circuit 4a that generates the boosted voltage VPP that is the operating power supply voltage of the power
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第２実施形態において、昇圧電圧ＶＰＰの目標値Ｖｐと中間電圧ＶＭＭの目標値Ｖｍ１，Ｖｍ２が予め決まっており、入力電圧ＶＣＣが分圧電圧Ｖｎ４よりも低くなる時刻ｔ１４から昇圧電圧ＶＰＰが中間電圧ＶＭＭの目標値Ｖｍ２と等しくなる時刻までの時間Ｔ０（図７（ｂ）参照）が算出できる場合には、上記所定時間Ｔを時間Ｔ０に設定してもよい。これにより、中間電圧ＶＭＭの変動を抑制することができる。
(Other embodiments)
In addition, the said embodiment can also be implemented in the following aspects which changed this suitably.
In the second embodiment, the target value Vp of the boost voltage VPP and the target values Vm1 and Vm2 of the intermediate voltage VMM are determined in advance, and the boost voltage VPP is changed from time t14 when the input voltage VCC is lower than the divided voltage Vn4. When the time T0 (see FIG. 7B) until the time when the intermediate voltage VMM becomes equal to the target value Vm2 can be calculated, the predetermined time T may be set to the time T0. Thereby, the fluctuation | variation of the intermediate voltage VMM can be suppressed.
・また、昇圧電圧ＶＰＰが入力電圧ＶＣＣまで低下したときの最小電圧値と中間電圧ＶＭＭの目標値Ｖｍ２との電位差ΔＶ２や上記電圧ΔＶを、中間電圧ＶＭＭの変動範囲内に設定することにより、中間電圧ＶＭＭの変動を最小限に抑制することができる。 Further, by setting the potential difference ΔV2 between the minimum voltage value when the boosted voltage VPP drops to the input voltage VCC and the target value Vm2 of the intermediate voltage VMM and the voltage ΔV within the fluctuation range of the intermediate voltage VMM, Variations in the voltage VMM can be minimized.
・上記第２実施形態において、比較回路７から出力されるＬレベルの選択信号ＳＳに応答して、降圧回路２や電源選択回路５のＤＣ電流を遮断するためのスイッチを設けてもよい。
In the second embodiment, a switch for interrupting the DC current of the step-down
・上記第２実施形態では、選択回路８をリングオシレータ４１の前段に設けるようにした。これに限らず、選択回路８をリングオシレータ４１の後段に設けるようにしてもよい。この場合の選択回路８は、選択信号ＳＳに基づいて、リングオシレータ３１の出力信号（クロック信号ＣＫ１及び反転信号ＸＣＫ１）又はリングオシレータ４１の出力信号（クロック信号ＣＫ２及び反転信号ＸＣＫ２）のいずれか一方をポンプ回路４７に供給する。
In the second embodiment, the selection circuit 8 is provided before the
・上記各実施形態において、降圧回路２における中間電圧ＶＭＭの目標値Ｖｍ１と第１昇圧回路３における中間電圧ＶＭＭの目標値Ｖｍ２とを等しい値に設定してもよい。また、目標値Ｖｍ２を目標値Ｖｍ１よりも高くなるように設定してもよい。
In each of the above embodiments, the target value Vm1 of the intermediate voltage VMM in the step-down
・上記各実施形態では、出力トランジスタＴＰ１を閾値電圧Ｖｔｈが０Ｖのトランジスタに具体化したが、これに制限されない。例えば中間電圧ＶＭＭで許容される変動が出力トランジスタＴＰ１の閾値電圧Ｖｔｈ以上である場合には、出力トランジスタＴＰ１を、０Ｖを超える閾値電圧Ｖｔｈを有するトランジスタに変更してもよい。 In each of the above embodiments, the output transistor TP1 is embodied as a transistor having a threshold voltage Vth of 0 V, but is not limited thereto. For example, when the variation allowed by the intermediate voltage VMM is equal to or higher than the threshold voltage Vth of the output transistor TP1, the output transistor TP1 may be changed to a transistor having a threshold voltage Vth exceeding 0V.
・上記各実施形態では、降圧回路２としてＬＤＯレギュレータに具体化したが、その他のリニアレギュレータ又はシリーズレギュレータに具体化してもよい。例えば出力電圧（ここでは、中間電圧ＶＭＭ）が電源電圧ＶＣＣまで出力することのできるレギュレータ、所謂Ｒａｉｌ−Ｔｏ−Ｒａｉｌ（登録商標）のレギュレータに具体化してもよい。また、降圧回路２を降圧型のＤＣ−ＤＣコンバータに具体化してもよい。すなわち、降圧回路２の動作電源電圧ＶＤＤと降圧回路２内の出力トランジスタＴＰ１のボディバイアスとが、入力電圧ＶＣＣと中間電圧ＶＭＭのうちの高い方の電圧に設定される構成であれば特に制限されない。
In each of the above embodiments, the step-down
・上記各実施形態では、第１昇圧回路３，３ａ及び第２昇圧回路４，４ａとして昇圧型のチャージポンプに具体化したが、その構成は特に制限されない。
・上記各実施形態では、中間電圧ＶＭＭの目標値を入力電圧ＶＣＣの変動範囲の中心値としたが、変動範囲の中間値であれば特に制限されない。
In each of the above embodiments, the
In each of the above embodiments, the target value of the intermediate voltage VMM is the center value of the fluctuation range of the input voltage VCC.
上記各実施形態に関し、以下の付記を開示する。
（付記１）
入力電圧を昇圧して出力電圧を生成する第１昇圧回路と、
前記入力電圧を降圧して前記出力電圧を生成する降圧回路と、を有し、
前記降圧回路の動作電源電圧と前記降圧回路内の出力トランジスタのボディバイアスとが、前記入力電圧と前記出力電圧のうち高い方の電圧に設定されることを特徴とする電源回路。
（付記２）
前記入力電圧及び前記出力電圧よりも高い第１電圧を生成する第２昇圧回路と、
前記第１電圧に基づき動作し、前記入力電圧と前記出力電圧のうちの高い方の電圧を選択して前記動作電源電圧として前記降圧回路に出力する電源選択回路と、を有することを特徴とする付記１に記載の電源回路。
（付記３）
前記電源選択回路は、前記入力電圧が供給される第１降圧レギュレータと、前記出力電圧が供給される第２降圧レギュレータとを含み、前記第１降圧レギュレータの第１出力トランジスタと前記第２降圧レギュレータの第２出力トランジスタとを並列に接続したことを特徴とする付記２に記載の電源回路。
（付記４）
前記第２昇圧回路は、前記入力電圧が前記出力電圧よりも低く、且つ前記入力電圧と前記出力電圧との電位差が所定値以上の場合に、前記第１昇圧回路と協働して、前記入力電圧を昇圧して前記出力電圧を生成することを特徴とする付記２又は３に記載の電源回路。
（付記５）
前記第１昇圧回路は、第１クロック信号を生成する第１リングオシレータと、前記第１クロック信号に基づくポンプ動作により前記入力電圧を昇圧する第１ポンプ回路と、前記ポンプ回路にて昇圧された電圧に基づいて、該電圧を前記出力電圧の目標値に維持するための第１制御信号を生成する第１検出回路とを含み、
前記第２昇圧回路は、第２クロック信号を生成する第２リングオシレータと、前記第２クロック信号に基づきポンプ動作により前記入力電圧を昇圧する第２ポンプ回路と、前記ポンプ回路にて昇圧された電圧に基づいて、該電圧を前記第１電圧の目標値に維持するための第２制御信号を生成する第２検出回路とを含み、
当該電源回路は、
前記入力電圧と前記出力電圧との比較結果に応じて選択信号を生成する比較回路と、
前記選択信号に基づいて、前記第１制御信号又は前記第２制御信号を選択し、その選択した制御信号を前記第２リングオシレータに出力する選択回路と、を有することを特徴とする付記４に記載の電源回路。
（付記６）
前記第１制御信号を選択するための前記選択信号に基づいて、前記第２ポンプ回路の出力端子の接続先を、前記電源選択回路から前記第１ポンプ回路の出力端子に切り替えるための第１のスイッチを有することを特徴とする付記５に記載の電源回路。
（付記７）
前記入力電圧の供給される電源端子と前記第２ポンプ回路の出力端子との間に設けられる第２のスイッチを有し、
前記第２のスイッチは、前記第１制御信号を選択するための前記選択信号が生成されてから所定時間だけオンすることを特徴とする付記５又は６に記載の電源回路。
（付記８）
前記所定時間を、前記第１電圧の目標値及び前記出力電圧の目標値に応じて設定することを特徴とする付記７に記載の電源回路。
（付記９）
前記降圧回路における前記出力電圧の目標値を、前記第１昇圧回路における前記出力電圧の目標値よりも高く設定することを特徴とする付記１〜８のいずれか一つに記載の電源回路。
（付記１０）
前記降圧回路の出力トランジスタは、閾値電圧が０Ｖのトランジスタであることを特徴とする付記１〜９のいずれか一つに記載の電源回路。
（付記１１）
前記降圧回路の出力トランジスタの第１端子とバックゲートとの間に設けられる第１スイッチング素子と、
前記降圧回路の出力トランジスタの第２端子とバックゲートとの間に設けられる第２スイッチング素子と、を有し、
前記第１スイッチング素子の制御端子には前記出力トランジスタの第２端子が接続され、前記第２スイッチング素子の制御端子には前記出力トランジスタの第１端子が接続されることを特徴とする付記１〜１０のいずれか１つに記載の電源回路。
The following notes are disclosed regarding the above embodiments.
(Appendix 1)
A first booster circuit that boosts an input voltage to generate an output voltage;
A step-down circuit that steps down the input voltage to generate the output voltage, and
An operation power supply voltage of the step-down circuit and a body bias of an output transistor in the step-down circuit are set to a higher one of the input voltage and the output voltage.
(Appendix 2)
A second booster circuit for generating a first voltage higher than the input voltage and the output voltage;
A power supply selection circuit that operates based on the first voltage, selects a higher one of the input voltage and the output voltage, and outputs the selected voltage to the step-down circuit as the operation power supply voltage. The power supply circuit according to
(Appendix 3)
The power supply selection circuit includes a first step-down regulator to which the input voltage is supplied and a second step-down regulator to which the output voltage is supplied. The first output transistor of the first step-down regulator and the second step-down regulator The power supply circuit according to
(Appendix 4)
The second booster circuit cooperates with the first booster circuit when the input voltage is lower than the output voltage and the potential difference between the input voltage and the output voltage is equal to or greater than a predetermined value. 4. The power supply circuit according to
(Appendix 5)
The first booster circuit includes a first ring oscillator that generates a first clock signal, a first pump circuit that boosts the input voltage by a pump operation based on the first clock signal, and a booster that is boosted by the pump circuit A first detection circuit that generates a first control signal based on the voltage to maintain the voltage at a target value of the output voltage;
The second booster circuit includes a second ring oscillator that generates a second clock signal, a second pump circuit that boosts the input voltage by a pump operation based on the second clock signal, and a booster that is boosted by the pump circuit A second detection circuit that generates a second control signal based on the voltage to maintain the voltage at a target value of the first voltage;
The power supply circuit
A comparison circuit that generates a selection signal according to a comparison result between the input voltage and the output voltage;
(Supplementary note 4), comprising: a selection circuit that selects the first control signal or the second control signal based on the selection signal and outputs the selected control signal to the second ring oscillator. The power supply circuit described.
(Appendix 6)
Based on the selection signal for selecting the first control signal, a first destination for switching the connection destination of the output terminal of the second pump circuit from the power supply selection circuit to the output terminal of the first pump circuit. 6. The power supply circuit according to
(Appendix 7)
A second switch provided between a power supply terminal to which the input voltage is supplied and an output terminal of the second pump circuit;
The power supply circuit according to
(Appendix 8)
The power supply circuit according to appendix 7, wherein the predetermined time is set according to a target value of the first voltage and a target value of the output voltage.
(Appendix 9)
The power supply circuit according to any one of
(Appendix 10)
The power supply circuit according to any one of
(Appendix 11)
A first switching element provided between a first terminal of the output transistor of the step-down circuit and a back gate;
A second switching element provided between a second terminal of the output transistor of the step-down circuit and a back gate;
The control terminal of the first switching element is connected to the second terminal of the output transistor, and the control terminal of the second switching element is connected to the first terminal of the output transistor. The power supply circuit according to any one of 10.
１，１ａ 電源回路
２ 降圧回路
３，３ａ 第１昇圧回路
４，４ａ 第２昇圧回路
５ 電源選択回路
７ 比較回路
８ 選択回路
３１ 第１リングオシレータ
３７ 第１ポンプ回路
３８ 比較回路（第１検出回路）
４１ 第２リングオシレータ
４７ 第２ポンプ回路
４８ 第２検出回路
５１ 第１降圧レギュレータ
５３ 第２降圧レギュレータ
ＴＰ１ 出力トランジスタ
ＴＰ２ ＰチャネルＭＯＳトランジスタ（第１スイッチング素子）
ＴＰ３ ＰチャネルＭＯＳトランジスタ（第２スイッチング素子）
ＴＰ１０ 第１出力トランジスタ
ＴＰ１１ 第２出力トランジスタ
ＳＷ１，ＳＷ２ 第１のスイッチ
ＳＷ６ 第２のスイッチ
ＶＣＣ 入力電圧
ＶＭＭ 中間電圧（出力電圧）
ＶＤＤ 動作電源電圧
ＶＰＰ 昇圧電圧（第１電圧）
ＣＫ１ 第１クロック信号
ＣＫ２ 第２クロック信号
DESCRIPTION OF
41
TP3 P-channel MOS transistor (second switching element)
TP10 first output transistor TP11 second output transistor SW1, SW2 first switch SW6 second switch VCC input voltage VMM intermediate voltage (output voltage)
VDD Operating power supply voltage VPP Boost voltage (first voltage)
CK1 first clock signal CK2 second clock signal
Claims (3)
動作電源電圧を出力する電源選択回路と、
前記動作電源電圧に基づいて動作し、前記入力電圧が前記中間電圧より高い場合に、前記入力電圧を降圧して第２電圧を生成し、当該第２電圧を前記出力端子に供給する降圧回路と、
前記入力電圧を昇圧させて、前記中間電圧よりも高い第３電圧を生成する第２昇圧回路と、を備え、
前記電源選択回路は、前記降圧回路の外部にあり、前記動作電源電圧と前記降圧回路内の出力トランジスタのボディバイアスとが、前記入力電圧と前記中間電圧のうちの高い方の電圧に設定され、前記第３電圧に基づいて前記動作電源電圧を前記降圧回路に供給し、
前記第２昇圧回路は、前記入力電圧が前記中間電圧よりも低く、且つ前記入力電圧と前記中間電圧との電位差が所定値以上の場合に、前記第１昇圧回路と協働して、前記入力電圧を昇圧して前記中間電圧を生成する電源回路。 A first booster circuit that boosts the input voltage to generate a first voltage when the input voltage is lower than an intermediate voltage, and supplies the first voltage to an output terminal;
A power supply selection circuit for outputting an operating power supply voltage;
A step-down circuit that operates based on the operating power supply voltage, and generates a second voltage by stepping down the input voltage when the input voltage is higher than the intermediate voltage, and supplies the second voltage to the output terminal; ,
A second booster circuit that boosts the input voltage to generate a third voltage higher than the intermediate voltage ;
The power supply selection circuit is outside the step-down circuit, and the operation power supply voltage and the body bias of the output transistor in the step-down circuit are set to the higher one of the input voltage and the intermediate voltage, Supplying the operating power supply voltage to the step-down circuit based on the third voltage;
The second booster circuit cooperates with the first booster circuit when the input voltage is lower than the intermediate voltage and the potential difference between the input voltage and the intermediate voltage is equal to or greater than a predetermined value. A power supply circuit that boosts a voltage to generate the intermediate voltage .
前記第２昇圧回路は、第２クロック信号を生成する第２リングオシレータと、前記第２クロック信号に基づくポンプ動作により前記入力電圧を昇圧して前記第３電圧を生成する第２ポンプ回路と、前記第３電圧に基づいて、該第３電圧を前記第３電圧の目標値に維持するための第２制御信号を生成する第２検出回路とを含み、
当該電源回路は、
前記入力電圧と前記中間電圧との比較結果に応じて選択信号を生成する比較回路と、
前記選択信号に基づいて、前記第１制御信号と前記第２制御信号とから１つを選択し、その選択した制御信号を前記第２リングオシレータに出力する選択回路と、を備えることを特徴とする請求項１に記載の電源回路。 The first booster circuit includes a first ring oscillator that generates a first clock signal, a first pump circuit that boosts the input voltage by a pump operation based on the first clock signal, and generates a first voltage; A first detection circuit that generates a first control signal for maintaining the first voltage at the target value of the intermediate voltage based on the first voltage;
The second booster circuit includes a second ring oscillator that generates a second clock signal, a second pump circuit that boosts the input voltage and generates the third voltage by a pump operation based on the second clock signal, A second detection circuit that generates a second control signal for maintaining the third voltage at a target value of the third voltage based on the third voltage;
The power supply circuit
A comparison circuit that generates a selection signal according to a comparison result between the input voltage and the intermediate voltage;
A selection circuit that selects one of the first control signal and the second control signal based on the selection signal and outputs the selected control signal to the second ring oscillator; The power supply circuit according to claim 1 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010105879A JP5863229B2 (en) | 2010-04-30 | 2010-04-30 | Power circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010105879A JP5863229B2 (en) | 2010-04-30 | 2010-04-30 | Power circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011239482A JP2011239482A (en) | 2011-11-24 |
| JP5863229B2 true JP5863229B2 (en) | 2016-02-16 |
Family
ID=45326837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010105879A Active JP5863229B2 (en) | 2010-04-30 | 2010-04-30 | Power circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5863229B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12132476B2 (en) | 2021-07-07 | 2024-10-29 | Samsung Electro-Mechanics Co., Ltd. | Power supply switch circuit and operating method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103157A (en) * | 1990-07-10 | 1992-04-07 | National Semiconductor Corp. | Common emitter amplifiers operating from a multiplicity of power supplies |
| JP4426361B2 (en) * | 2004-03-31 | 2010-03-03 | パナソニック株式会社 | Nonvolatile semiconductor memory device |
| JP2006238657A (en) * | 2005-02-28 | 2006-09-07 | Mitsumi Electric Co Ltd | Power supply unit |
| US7545203B2 (en) * | 2005-09-29 | 2009-06-09 | Hynix Semiconductor, Inc. | Internal voltage generation circuit |
| JP4890126B2 (en) * | 2006-07-13 | 2012-03-07 | 株式会社リコー | Voltage regulator |
| JP2008043086A (en) * | 2006-08-08 | 2008-02-21 | Toshiba Corp | Power supply device and control method therefor |
| WO2009008940A1 (en) * | 2007-07-06 | 2009-01-15 | Advanced Analogic Technologies, Inc. | Boost and up-down switching regulator with synchronous freewheeling mosfet |
-
2010
- 2010-04-30 JP JP2010105879A patent/JP5863229B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12132476B2 (en) | 2021-07-07 | 2024-10-29 | Samsung Electro-Mechanics Co., Ltd. | Power supply switch circuit and operating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011239482A (en) | 2011-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7358794B2 (en) | Power supply circuit | |
| JP4557577B2 (en) | Charge pump circuit | |
| JP4791094B2 (en) | Power circuit | |
| US8995154B2 (en) | Power supply circuit system | |
| JP4868750B2 (en) | Switching regulator | |
| JP5749551B2 (en) | Charge pump type boosting system and semiconductor chip | |
| JP6265092B2 (en) | Switching power supply | |
| JP2007020268A (en) | Power supply circuit | |
| JP6556519B2 (en) | Switching power supply circuit, liquid crystal drive device, liquid crystal display device | |
| JP5566568B2 (en) | Power supply voltage generation circuit | |
| JP4941911B2 (en) | Organic EL drive circuit and organic EL display device using the same | |
| US10644580B2 (en) | Power supplies | |
| US10707754B2 (en) | Switching power supply circuit, liquid crystal driving device, and liquid crystal display device | |
| JP2006136134A (en) | Charge pumping circuit | |
| JP2017050995A (en) | Switched capacitor power supply circuit | |
| JP2009060702A (en) | Charge pump booster circuit | |
| JP2009055708A (en) | Switching regulator and dc-dc conversion device using the switching regulator | |
| US9484810B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2006050778A (en) | Charge pump circuit | |
| JP5863229B2 (en) | Power circuit | |
| JP6224365B2 (en) | Power supply device and semiconductor device | |
| JP2020028172A (en) | Power supply circuit | |
| JP2017139946A (en) | Switching power supply circuit, load driving device and liquid crystal display device | |
| JP2010172050A (en) | Dc/dc converter circuit | |
| JP2011071791A (en) | Charge pump circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121227 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130822 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140303 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140912 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141211 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150630 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151030 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20151110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151222 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5863229 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |