JP5853896B2 - Semiconductor chip, semiconductor device, and method of manufacturing semiconductor device - Google Patents
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Description
本発明は、半導体チップ、半導体装置、および半導体装置の製造方法に関する。 The present invention relates to a semiconductor chip, a semiconductor device, and a method for manufacturing a semiconductor device.
CoC(Chip on Chip)技術は、半導体素子を積層することで半導体装置の集積度を高くする技術である。CoC(Chip on Chip)技術では、例えば２つの半導体素子がはんだバンプにより接続される。 CoC (Chip on Chip) technology is a technology for increasing the degree of integration of semiconductor devices by stacking semiconductor elements. In CoC (Chip on Chip) technology, for example, two semiconductor elements are connected by solder bumps.
CoC(Chip on Chip)技術による半導体装置の集積度は、はんだバンプのサイズを小さくするとともに、はんだバンプのピッチを狭くすることで高くなる。 The degree of integration of a semiconductor device by CoC (Chip on Chip) technology is increased by reducing the size of solder bumps and narrowing the pitch of solder bumps.
はんだバンプのピッチが狭くなると、はんだバンプを溶融した際に、はんだバンプ同士が接触してショートしやすくなる。同様の問題は、はんだバンプにより半導体素子を回路基板に接続する際にも起きる。 When the pitch of the solder bumps is narrowed, when the solder bumps are melted, the solder bumps come into contact with each other and a short circuit is likely to occur. A similar problem occurs when a semiconductor element is connected to a circuit board by solder bumps.
上記の問題を解決するために、本装置の一観点によれば、集積回路が形成された半導体基板と前記半導体基板の第１の面に配置された半硬化状態の樹脂層と前記集積回路に接続され前記樹脂層を貫通する突起電極とを有し、前記突起電極は平面視において内側に位置する中央部と平面視において前記中央部を囲み前記第１の面からの高さが前記中央部より低い外周部とを有し、前記中央部と前記樹脂層の間に前記外周部によって溝が形成された半導体チップが提供される。 In order to solve the above problem, according to one aspect of the present apparatus, a semiconductor substrate on which an integrated circuit is formed, a semi-cured resin layer disposed on a first surface of the semiconductor substrate, and the integrated circuit A projecting electrode that is connected and penetrates the resin layer, and the projecting electrode surrounds the central portion in a plan view and has a height from the first surface that surrounds the central portion in a plan view. A semiconductor chip having a lower outer peripheral portion and having a groove formed by the outer peripheral portion between the central portion and the resin layer is provided.
開示の装置によれば、半導体チップの突起電極のショートが起こり難くなる。 According to the disclosed apparatus, a short circuit of the protruding electrode of the semiconductor chip hardly occurs.
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof. Note that, even if the drawings are different, corresponding parts are denoted by the same reference numerals, and description thereof is omitted.
（実施の形態１）
（１）構 造
図１は、実施の形態１の半導体装置２の部分断面図である。
(Embodiment 1)
(1) Structure FIG. 1 is a partial sectional view of a semiconductor device 2 according to the first embodiment.
図１に示すように半導体装置２は、半導体チップ（半導体素子）４と、チップ搭載基板６と、樹脂層８とを有する。 As shown in FIG. 1, the semiconductor device 2 includes a semiconductor chip (semiconductor element) 4, a chip mounting substrate 6, and a resin layer 8.
―半導体チップ―
半導体チップ４は、図１に示すように、第１の集積回路１０ａが形成された第１の半導体基板１２ａと、第１の半導体基板１２ａの第１の面１４ａに配置された第１の突起電極１６ａとを有する。第１の突起電極１６ａは、第１の集積回路１０ａに接続されている。
―Semiconductor chip―
As shown in FIG. 1, the semiconductor chip 4 includes a first semiconductor substrate 12a on which a first integrated circuit 10a is formed, and a first protrusion disposed on the first surface 14a of the first semiconductor substrate 12a. And an electrode 16a. The first protruding electrode 16a is connected to the first integrated circuit 10a.
第１の集積回路１０ａは例えば、第１の半導体基板１２ａに形成されたトランジスタ等の第１のデバイス１８ａと、第１のデバイス１８ａの上に配置された第１の多層配線層２０ａとを有する。第１の多層配線層２０ａは、層間絶縁膜(図示せず)と層間絶縁膜に形成された配線（図示せず）とを有する。第１の多層配線層２０ａはさらに、表面に配置された第１の電極パッド２２ａを有する。 The first integrated circuit 10a includes, for example, a first device 18a such as a transistor formed on the first semiconductor substrate 12a, and a first multilayer wiring layer 20a disposed on the first device 18a. . The first multilayer wiring layer 20a has an interlayer insulating film (not shown) and wiring (not shown) formed in the interlayer insulating film. The first multilayer wiring layer 20a further includes a first electrode pad 22a disposed on the surface.
図２は、半導体チップ４の裏面の部分拡大図である。第１の突起電極１６ａは、図１及び２に示すように、平面視において内側に位置する第１の中央部２４ａを有する。第１の突起電極１６ａはさらに、平面視において第１の中央部２４ａを囲み第１の面１４ａからの高さが第１の中央部２４ａより低い第１の外周部２６ａとを有する。 FIG. 2 is a partially enlarged view of the back surface of the semiconductor chip 4. As shown in FIGS. 1 and 2, the first protruding electrode 16a has a first central portion 24a located on the inner side in plan view. The first protruding electrode 16a further includes a first outer peripheral portion 26a that surrounds the first central portion 24a in plan view and is lower in height from the first surface 14a than the first central portion 24a.
図１及び２に示す例では、第１の電極パッド２２ａの上に後述する第１のシード層２８ａが配置されている。第１の突起電極１６ａは、第１のシード層２８ａを介して第１の電極パッド２２ａに接続されている。 In the example shown in FIGS. 1 and 2, a first seed layer 28a described later is disposed on the first electrode pad 22a. The first protruding electrode 16a is connected to the first electrode pad 22a through the first seed layer 28a.
―チップ搭載基板―
実施の形態１のチップ搭載基板６は、半導体チップである。
―Chip mounting substrate―
The chip mounting substrate 6 of the first embodiment is a semiconductor chip.
チップ搭載基板６の平面図は、図２に示す半導体チップ４の平面図と略同じである。第１の半導体基板１２ａ（図２参照）の位置には、チップ搭載基板６の第２の半導体基板１２ｂが配置される。第１の突起電極１６ａ（図２参照）の位置には、チップ搭載基板６の第２の突起電極１６ｂが配置される。第１の中央部２４ａ（図２参照）の位置には、第２の突起電極１６ｂの第２の中央部２４ｂが配置される。第１の外周部２６ａ（図２参照）の位置には、第２の突起電極１６ｂの第２の外周部２６ｂが配置される。 The plan view of the chip mounting substrate 6 is substantially the same as the plan view of the semiconductor chip 4 shown in FIG. The second semiconductor substrate 12b of the chip mounting substrate 6 is disposed at the position of the first semiconductor substrate 12a (see FIG. 2). The second protruding electrode 16b of the chip mounting substrate 6 is disposed at the position of the first protruding electrode 16a (see FIG. 2). The second central portion 24b of the second protruding electrode 16b is disposed at the position of the first central portion 24a (see FIG. 2). The second outer peripheral portion 26b of the second protruding electrode 16b is disposed at the position of the first outer peripheral portion 26a (see FIG. 2).
チップ搭載基板６は、図１に示すように、第２の集積回路１０ｂが形成された第２の半導体基板（基板）１２ｂと、第２の半導体基板１２ｂの第２の面１４ｂに配置され第１の突起電極１６ａに熱圧着された第２の突起電極１６ｂとを有する。第２の突起電極１６ｂは、第２の集積回路１０ｂに接続されている。 As shown in FIG. 1, the chip mounting substrate 6 is disposed on the second semiconductor substrate (substrate) 12b on which the second integrated circuit 10b is formed and the second surface 14b of the second semiconductor substrate 12b. And a second protruding electrode 16b that is thermocompression bonded to the first protruding electrode 16a. The second protruding electrode 16b is connected to the second integrated circuit 10b.
第２の集積回路１０ｂは例えば、第２の半導体基板１２ｂに形成されたトランジスタ等の第２のデバイス１８ｂと、第２のデバイス１８ｂの上に配置された第２の多層配線層２０ｂとを有する。第２の多層配線層２０ｂは、層間絶縁膜(図示せず)と層間絶縁膜に形成された配線（図示せず）とを有する。第２の多層配線層２０ｂはさらに、表面に配置された第２の電極パッド２２ｂを有する。 The second integrated circuit 10b includes, for example, a second device 18b such as a transistor formed on the second semiconductor substrate 12b, and a second multilayer wiring layer 20b disposed on the second device 18b. . The second multilayer wiring layer 20b has an interlayer insulating film (not shown) and wiring (not shown) formed in the interlayer insulating film. The second multilayer wiring layer 20b further has a second electrode pad 22b disposed on the surface.
第２の突起電極１６ｂは、平面視において内側に位置する第２の中央部２４ｂと、平面視において第２の中央部２４ｂを囲み第２の面１４ｂからの高さが第２の中央部２４ｂより低い第２の外周部２６ｂとを有する。 The second protruding electrode 16b includes a second central portion 24b located on the inner side in plan view, and a second central portion 24b surrounding the second central portion 24b in plan view and having a height from the second surface 14b. A lower second outer peripheral portion 26b.
図１に示す例では、第２の電極パッド２２ｂの上に第２のシード層２８ｂが配置されている。第２の突起電極１６ｂは、第２のシード層２８ｂを介して第２の電極パッド２２ｂに接続されている。 In the example shown in FIG. 1, the second seed layer 28b is disposed on the second electrode pad 22b. The second protruding electrode 16b is connected to the second electrode pad 22b through the second seed layer 28b.
第１の突起電極１６ａおよび第２の突起電極１６ｂのサイズが小さくなると、第１の突起電極１６ａおよび第２の突起電極１６ｂを流れる電流の密度が高くなる。その結果、第１の突起電極１６ａおよび第２の突起電極１６ｂは、エレクトロマイグレーションにより断線し易くなる。 When the size of the first protruding electrode 16a and the second protruding electrode 16b is reduced, the density of the current flowing through the first protruding electrode 16a and the second protruding electrode 16b is increased. As a result, the first protruding electrode 16a and the second protruding electrode 16b are easily disconnected by electromigration.
しかし、第１の中央部２４ａおよび第２の中央部２４ｂを例えばエレクトロマイグレーションを起こし難い銅で形成することで、断線を抑制することができる。一方、半導体チップが半田バンプにより接続された半導体装置では、端子に印加する電流を下げるなどの対応でしか抑制することは困難となる。 However, disconnection can be suppressed by forming the first central portion 24a and the second central portion 24b from, for example, copper that is less likely to cause electromigration. On the other hand, in a semiconductor device in which semiconductor chips are connected by solder bumps, it is difficult to suppress only by measures such as reducing the current applied to the terminals.
―樹脂層―
樹脂層３０は、半導体チップ４とチップ搭載基板６の間に配置されたアンダーフィル層（アンダーフィルが硬化した層）である。
―Resin layer―
The resin layer 30 is an underfill layer (layer in which the underfill is cured) disposed between the semiconductor chip 4 and the chip mounting substrate 6.
図１に示す例では、第１の突起電極１６ａの第１の外周部２６ａと第２の突起電極１６ｂの第２の外周部２６ｂの間に、ボイド３０が形成されている。ボイド３０は小さいほど、好ましい。最も好ましいくは、ボイド３０は形成されない。 In the example shown in FIG. 1, the void 30 is formed between the first outer peripheral portion 26a of the first protruding electrode 16a and the second outer peripheral portion 26b of the second protruding electrode 16b. The smaller the void 30 is, the better. Most preferably, no void 30 is formed.
（２）製造方法
図３及び４は、半導体装置２の製造方法を説明する工程断面図である。
(2) Manufacturing Method FIGS. 3 and 4 are process cross-sectional views illustrating a method for manufacturing the semiconductor device 2.
（i）半導体チップおよびチップ搭載基板の準備
まず半導体チップ４ａおよびチップ搭載基板６ａを準備する。
(I) Preparation of semiconductor chip and chip mounting substrate First, the semiconductor chip 4a and the chip mounting substrate 6a are prepared.
半導体チップ４ａ（図３参照）は、図１の半導体チップ４に対応している。チップ搭載基板６ａ（図３参照）は、図１のチップ搭載基板６に対応している。 The semiconductor chip 4a (see FIG. 3) corresponds to the semiconductor chip 4 in FIG. The chip mounting substrate 6a (see FIG. 3) corresponds to the chip mounting substrate 6 of FIG.
―半導体チップの構造―
図５は、半導体チップ４ａの裏面の部分平面図である。図６は、図５のVI-VI線に沿った断面図である。
―Structure of semiconductor chip―
FIG. 5 is a partial plan view of the back surface of the semiconductor chip 4a. 6 is a cross-sectional view taken along line VI-VI in FIG.
半導体チップ４ａは、図６に示すように、第１の集積回路１０ａが形成された第１の半導体基板１２ａと、第１の半導体基板１２ａの第１の面１４ａに配置された半硬化状態の第１の樹脂層８ａと、第１の突起電極１６ａとを有する。 As shown in FIG. 6, the semiconductor chip 4a includes a first semiconductor substrate 12a on which the first integrated circuit 10a is formed, and a semi-cured state disposed on the first surface 14a of the first semiconductor substrate 12a. It has the 1st resin layer 8a and the 1st protruding electrode 16a.
半硬化状態とは、熱硬化性樹脂の硬化中間状態のことである。この状態の樹脂は中程度に硬化しているが、加熱されると流動化する。第１の樹脂層８ａは、例えばエポキシ樹脂に熱硬化剤やフィラー等が混合された樹脂である。 The semi-cured state is a cured intermediate state of the thermosetting resin. The resin in this state is moderately cured, but fluidizes when heated. The first resin layer 8a is, for example, a resin in which a thermosetting agent, a filler, or the like is mixed with an epoxy resin.
第１の突起電極１６ａは、図６に示すように、第１の集積回路１０ａに接続され、第１の樹脂層８ａを貫通する。さらに第１の突起電極１６ａは、図５及び６に示すように、平面視において内側に位置する第１の中央部２４ａと平面視において第１の中央部２４ａを囲み第１の面１４ａからの高さが第１の中央部２４ａより低い第１の外周部２６ａを有する。 As shown in FIG. 6, the first protruding electrode 16a is connected to the first integrated circuit 10a and penetrates through the first resin layer 8a. Further, as shown in FIGS. 5 and 6, the first protruding electrode 16a surrounds the first central portion 24a located on the inner side in the plan view and the first central portion 24a in the plan view, from the first surface 14a. It has the 1st outer peripheral part 26a whose height is lower than the 1st center part 24a.
第１の突起電極１６ａの第１の中央部２４ａと第１の樹脂層８ａの間には、図６に示すように、第１の中央部２４ａと第１の樹脂層８ａと第１の外周部２６ａとによって溝３２ａが形成されている。 Between the first central portion 24a of the first protruding electrode 16a and the first resin layer 8a, as shown in FIG. 6, the first central portion 24a, the first resin layer 8a, and the first outer periphery are provided. A groove 32a is formed by the portion 26a.
第１の外周部２６ａは例えば、第１の中央部２４ａとは異なる材料で形成される。第１の中央部２４ａは、例えば銅（Ｃｕ）で形成される。第１の外周部２６ａは、例えばニッケル（Ｎｉ）または錫（Ｓｎ）で形成される。 For example, the first outer peripheral portion 26a is formed of a material different from that of the first central portion 24a. The first center portion 24a is made of, for example, copper (Cu). The first outer peripheral portion 26a is made of, for example, nickel (Ni) or tin (Sn).
第１の外周部２６ａの厚さは、例えば第１の中央部２４ａの半径の５％以上５０％以下が好ましい。さらに好ましくは、第１の外周部２６ａの厚さは、第１の中央部２４ａの半径の１０％以上３０％以下である。 For example, the thickness of the first outer peripheral portion 26a is preferably 5% or more and 50% or less of the radius of the first central portion 24a. More preferably, the thickness of the first outer peripheral portion 26a is not less than 10% and not more than 30% of the radius of the first central portion 24a.
５％以下では、後述する突起電極間への樹脂侵入の抑制効果が不十分である。一方５０％以上では、第１の外周部２６ａと第２の外周部２６ｂの間に形成されるボイド３０（図１参照）が大きくなり過ぎる。 If it is 5% or less, the effect of suppressing the resin penetration between the protruding electrodes described later is insufficient. On the other hand, at 50% or more, the void 30 (see FIG. 1) formed between the first outer peripheral portion 26a and the second outer peripheral portion 26b becomes too large.
―チップ搭載基板の構造―
チップ搭載基板６ａは、例えば半導体チップである。図７は、チップ搭載基板６ａの部分断面図である。
―Structure of chip mounting substrate―
The chip mounting substrate 6a is, for example, a semiconductor chip. FIG. 7 is a partial cross-sectional view of the chip mounting substrate 6a.
チップ搭載基板６ａの平面図は、図５に示す半導体チップ４ａの平面図と略同じである。第１の樹脂層８ａ（図５参照）の位置には、チップ搭載基板６ａの第２の樹脂層８ｂが配置される。第１の突起電極１６ａ（図５参照）の位置には、チップ搭載基板６ａの第２の突起電極１６ｂが配置される。第１の中央部２４ａ（図５参照）の位置には、第２の突起電極１６ｂの第２の中央部２４ｂが配置される。第１の外周部２６ａ（図５参照）の位置には、第２の突起電極１６ｂの第２の外周部２６ｂが配置される。 The plan view of the chip mounting substrate 6a is substantially the same as the plan view of the semiconductor chip 4a shown in FIG. At the position of the first resin layer 8a (see FIG. 5), the second resin layer 8b of the chip mounting substrate 6a is disposed. The second protruding electrode 16b of the chip mounting substrate 6a is disposed at the position of the first protruding electrode 16a (see FIG. 5). The second central portion 24b of the second protruding electrode 16b is disposed at the position of the first central portion 24a (see FIG. 5). The second outer peripheral portion 26b of the second protruding electrode 16b is disposed at the position of the first outer peripheral portion 26a (see FIG. 5).
チップ搭載基板６ａは、図７に示すように、第２の集積回路１０ｂが形成された第２の半導体基板１２ｂと、第２の半導体基板１２ｂの第２の面１４ｂに配置された半硬化状態の第２の樹脂層８ｂと、第２の突起電極１６ｂとを有する。第２の樹脂層８ｂは、例えばエポキシ樹脂に熱硬化剤やフィラー等が混合された樹脂である。 As shown in FIG. 7, the chip mounting substrate 6a includes a second semiconductor substrate 12b on which the second integrated circuit 10b is formed, and a semi-cured state disposed on the second surface 14b of the second semiconductor substrate 12b. The second resin layer 8b and the second protruding electrode 16b. The second resin layer 8b is a resin in which a thermosetting agent, a filler, or the like is mixed with, for example, an epoxy resin.
第２の突起電極１６ｂは、図７に示すように、第２の集積回路１０ｂに接続され、第２の樹脂層８ｂを貫通する。第２の突起電極１６ｂはさらに、平面視において内側に位置する第２の中央部２４ｂと、平面視において第２の中央部２４ｂを囲み第２の面１４ｂからの高さが第２の中央部２４ｂより低い第２の外周部２６ｂとを有する。 As shown in FIG. 7, the second protruding electrode 16b is connected to the second integrated circuit 10b and penetrates through the second resin layer 8b. The second protruding electrode 16b further includes a second central portion 24b located on the inner side in a plan view and a second central portion surrounding the second central portion 24b in a plan view and having a height from the second surface 14b. And a second outer peripheral portion 26b lower than 24b.
第２の突起電極１６ｂの第２の中央部２４ｂと第２の樹脂層８ｂの間には、図７に示すように、第２の中央部２４ｂと第２の樹脂層８ｂと第２の外周部２６ｂとによって溝３２ｂが形成されている。 Between the second central portion 24b of the second protruding electrode 16b and the second resin layer 8b, as shown in FIG. 7, the second central portion 24b, the second resin layer 8b, and the second outer periphery are provided. A groove 32b is formed by the portion 26b.
第２の外周部２６ｂは例えば、第２の中央部２４ｂとは異なる材料で形成される。第２の中央部２４ｂは、例えば銅で形成される。第２の外周部２６ｂは、例えばニッケルまたは錫で形成される。 For example, the second outer peripheral portion 26b is formed of a material different from that of the second central portion 24b. The second central portion 24b is made of, for example, copper. The second outer peripheral portion 26b is made of nickel or tin, for example.
第２の外周部２６ｂの厚さは、例えば第２の中央部２４ｂの半径の５％以上５０％以下が好ましい。さらに好ましくは、第２の外周部２６ｂの厚さは、第２の中央部２４ｂの半径の１０％以上３０％以下である。 The thickness of the second outer peripheral portion 26b is preferably, for example, 5% or more and 50% or less of the radius of the second central portion 24b. More preferably, the thickness of the second outer peripheral portion 26b is not less than 10% and not more than 30% of the radius of the second central portion 24b.
（ii）重ね合わせ工程（図３）
図３に示すように、半導体チップ４ａをチップ搭載基板６ａに、第１の突起電極１６ａの第１の中央部２４ａと第２の突起電極１６ｂの第２の中央部２４ｂが接するように重ねる。
(Ii) Superposition process (Fig. 3)
As shown in FIG. 3, the semiconductor chip 4a is stacked on the chip mounting substrate 6a so that the first central portion 24a of the first protruding electrode 16a and the second central portion 24b of the second protruding electrode 16b are in contact with each other.
具体的には例えば、実装ヘッド（図示せず）に半導体チップ４ａを真空吸着させ、この実装ヘッドにより半導体チップ４ａをチップ搭載基板６ａの上に載置する。 Specifically, for example, the semiconductor chip 4a is vacuum-sucked by a mounting head (not shown), and the semiconductor chip 4a is placed on the chip mounting substrate 6a by the mounting head.
（iii）熱圧着および熱硬化工程（図４）
次に図４に示すように、第１の突起電極１６ａと第２の突起電極１６ｂを熱圧着するとともに、第１の樹脂層８ａと第２の樹脂層８ｂを加熱して流動化させその後熱硬化させる。
(Iii) Thermocompression bonding and thermosetting process (FIG. 4)
Next, as shown in FIG. 4, the first protruding electrode 16a and the second protruding electrode 16b are thermocompression bonded, and the first resin layer 8a and the second resin layer 8b are heated and fluidized, and then heated. Harden.
具体的には例えば、上記「重ね合わせ工程」の後、半導体チップ４ａを吸着した実装ヘッドに圧力をかけて半導体チップ４ａをチップ搭載基板６ａに押し当てながら実装ヘッドを加熱して、半導体チップ４ａとチップ搭載基板６ａを加熱する。 Specifically, for example, after the “overlaying step”, the mounting head is heated while pressing the semiconductor chip 4a against the chip mounting substrate 6a by applying pressure to the mounting head that has adsorbed the semiconductor chip 4a. And the chip mounting substrate 6a is heated.
すると、第１の突起電極１６ａの第１の中央部２４ａと第２の突起電極１６ｂの第２の中央部２４ｂが熱圧着される。半導体チップ４ａおよびチップ搭載基板６ａの加熱温度は、第１の中央部２４ａおよび第２の中央部２４ｂの融点より低い適当な温度である。 Then, the first central portion 24a of the first protruding electrode 16a and the second central portion 24b of the second protruding electrode 16b are thermocompression bonded. The heating temperature of the semiconductor chip 4a and the chip mounting substrate 6a is an appropriate temperature lower than the melting point of the first central portion 24a and the second central portion 24b.
熱圧着時の加熱処理により、第１の樹脂層８ａと第２の樹脂層８ｂは流動化し一体化する。一体化した第１の樹脂層８ａと第２の樹脂層８ｂはその後熱硬化し、樹脂層８（図１参照）になる。 By the heat treatment at the time of thermocompression bonding, the first resin layer 8a and the second resin layer 8b are fluidized and integrated. The integrated first resin layer 8a and second resin layer 8b are then thermally cured to form the resin layer 8 (see FIG. 1).
実施の形態１の加熱温度は第１の突起電極１６ａと第２の突起電極１６ｂが熱圧着（接合）するとともに、第１の樹脂層８ａと第２の樹脂層８ｂが流動化しその後熱硬化する温度である（実施の形態２及び３においても、同様）。半導体チップ４ａおよびチップ搭載基板６ａの加熱温度は、例えば２４０℃程度である。加熱時間は、例えば３０分程度である。 In the heating temperature of the first embodiment, the first protruding electrode 16a and the second protruding electrode 16b are thermocompression bonded (joined), and the first resin layer 8a and the second resin layer 8b are fluidized and then thermally cured. This is the temperature (the same applies to the second and third embodiments). The heating temperature of the semiconductor chip 4a and the chip mounting substrate 6a is about 240 ° C., for example. The heating time is, for example, about 30 minutes.
熱圧着は、複数の部材をそれぞれの融点より低い温度に加熱しながら当該部材が密着するように圧力を加えることで、複数の部材を接合する方法である。したがって第１の突起電極１６ａの間隔が狭くなっても、突起電極の接合時に第１の突起電極１６ａが溶けてショートし易くなることはない。第２の突起電極１６ｂについても、同様である。 Thermocompression bonding is a method of joining a plurality of members by heating the plurality of members to a temperature lower than their respective melting points and applying pressure so that the members come into close contact with each other. Therefore, even if the interval between the first protruding electrodes 16a is reduced, the first protruding electrode 16a is not easily melted and short-circuited when the protruding electrodes are joined. The same applies to the second protruding electrode 16b.
一方、第１の突起電極１６ａと第２の突起電極１６ｂがはんだバンプで形成される半導体装置では、はんだバンプのピッチが狭くなるにしたがって、突起電極の接合時に第１の突起電極１６ａと第２の突起電極１６ｂが溶融してショートし易くなる。 On the other hand, in a semiconductor device in which the first bump electrode 16a and the second bump electrode 16b are formed by solder bumps, the first bump electrode 16a and the second bump electrode 16b are joined when the bump electrodes are joined as the pitch of the solder bumps becomes narrower. The protruding electrode 16b is melted and easily short-circuited.
―熱圧着のメカニズム―
図８は、第１の突起電極１６ａと第２の突起電極１６ｂの熱圧着を説明する図である。図８（ａ）は、熱圧着前の第１の突起電極１６ａと熱圧着前の第２の突起電極１６ｂとの接触面近傍の断面図である。
―Mechanism of thermocompression bonding―
FIG. 8 is a diagram illustrating thermocompression bonding of the first protruding electrode 16a and the second protruding electrode 16b. FIG. 8A is a sectional view of the vicinity of the contact surface between the first protruding electrode 16a before thermocompression bonding and the second protruding electrode 16b before thermocompression bonding.
熱圧着前、第１の突起電極１６ａの第１の中央部２４ａは、第２の突起電極１６ｂの第２の中央部２４ｂに接してはいるが、接合はしていない。図８（ａ）ではこのような状態を表現するため、第１の中央部２４ａと第２の中央部２４ｂの間に隙間が設けられている。 Before thermocompression bonding, the first central portion 24a of the first protruding electrode 16a is in contact with the second central portion 24b of the second protruding electrode 16b, but is not bonded. In FIG. 8A, in order to express such a state, a gap is provided between the first central portion 24a and the second central portion 24b.
図８（ａ）に示すように、第１の中央部２４ａおよび第２の中央部２４ｂそれぞれは、結晶粒子３４ａ,３４ｂを多数有している。この状態で第１の中央部２４ａおよび第２の中央部２４ｂを、それぞれの融点以下の温度で加熱しながら第１の中央部２４ａと第２の中央部２４ｂが密着するように圧力を加える。 As shown in FIG. 8A, each of the first central portion 24a and the second central portion 24b has a large number of crystal particles 34a and 34b. In this state, pressure is applied so that the first central portion 24a and the second central portion 24b are in close contact with each other while heating the first central portion 24a and the second central portion 24b at temperatures below their melting points.
すると第１の中央部２４ａおよび第２の中央部２４ｂの間で構成元素が固相拡散して、図８（ｂ）に示すように、第１の中央部２４ａと第２の中央部２４ｂの境界面３６を跨ぐ大きな結晶粒子３８が形成される。この境界面３６を跨ぐ結晶粒子の形成により、第１の中央部２４ａと第２の中央部２４ｂが接合される。 Then, the constituent elements are solid-phase diffused between the first central portion 24a and the second central portion 24b, and as shown in FIG. 8B, the first central portion 24a and the second central portion 24b Large crystal grains 38 straddling the boundary surface 36 are formed. By the formation of crystal grains straddling the boundary surface 36, the first center portion 24a and the second center portion 24b are joined.
―樹脂層の流動化および熱硬化―
半導体チップとチップ搭載基板の間の隙間が十分に広ければ、半導体チップとチップ搭載基板の間の隙間にアンダーフィル（液状硬化性樹脂）は容易に注入される。しかし半導体チップとチップ搭載基板の間の隙間が狭い場合（例えば、１０〜３０μｍ）、半導体チップとチップ搭載基板の間の隙間にアンダーフィルを注入することは困難である。
-Fluidization and thermosetting of resin layer-
If the gap between the semiconductor chip and the chip mounting substrate is sufficiently wide, the underfill (liquid curable resin) is easily injected into the gap between the semiconductor chip and the chip mounting substrate. However, when the gap between the semiconductor chip and the chip mounting substrate is narrow (for example, 10 to 30 μm), it is difficult to inject the underfill into the gap between the semiconductor chip and the chip mounting substrate.
実施の形態１では、半導体チップ４ａ（図６参照）に配置された第１の樹脂層８ａとチップ搭載基板６ａ（図７参照）に配置された第２の樹脂層８ｂを流動化させて一体化しその後硬化させることで、樹脂層８（図１参照）を形成する。したがって実施の形態１によれば、半導体チップ４とチップ搭載基板６の間の隙間が狭い場合でも、半導体チップ４とチップ搭載基板６の間の隙間にアンダーフィル層（樹脂層）が容易に形成される。 In the first embodiment, the first resin layer 8a disposed on the semiconductor chip 4a (see FIG. 6) and the second resin layer 8b disposed on the chip mounting substrate 6a (see FIG. 7) are fluidized and integrated. And then cured to form the resin layer 8 (see FIG. 1). Therefore, according to the first embodiment, even when the gap between the semiconductor chip 4 and the chip mounting substrate 6 is narrow, an underfill layer (resin layer) is easily formed in the gap between the semiconductor chip 4 and the chip mounting substrate 6. Is done.
図９は、第１の樹脂層８ａと第２の樹脂層８ｂを流動化させた時の問題を説明する図である。図９の半導体装置１０２は、半導体チップ１０４の表面に配置された突起電極１１６ａとチップ搭載基板１０６の表面に配置された突起電極１１６ｂを熱圧着して形成される。 FIG. 9 is a diagram for explaining a problem when the first resin layer 8a and the second resin layer 8b are fluidized. The semiconductor device 102 of FIG. 9 is formed by thermocompression bonding of the protruding electrode 116 a disposed on the surface of the semiconductor chip 104 and the protruding electrode 116 b disposed on the surface of the chip mounting substrate 106.
熱圧着前の半導体チップ１０４の表面および熱圧着前のチップ搭載基板１０６の表面には、それぞれ半硬化性の樹脂層が配置される。熱圧着前の突起電極１１６ａ,１１６ｂの断面は、矩形である。 A semi-curable resin layer is disposed on the surface of the semiconductor chip 104 before thermocompression bonding and on the surface of the chip mounting substrate 106 before thermocompression bonding. The cross section of the protruding electrodes 116a and 116b before thermocompression bonding is rectangular.
例えばエポキシ樹脂から形成される半硬化状態の樹脂層は、１００℃以上（例えば、１２０〜１３０℃以上）に加熱されると流動する。一方、例えば銅製の突起電極は、半硬化状態の樹脂層が流動化する温度より高い温度（２００℃以上）で熱圧着される。 For example, a semi-cured resin layer formed of an epoxy resin flows when heated to 100 ° C. or higher (eg, 120 to 130 ° C. or higher). On the other hand, for example, copper bump electrodes are thermocompression bonded at a temperature (200 ° C. or higher) higher than the temperature at which the semi-cured resin layer is fluidized.
したがって突起電極１１６ａ,１１６ｂを加熱すると、まず半硬化性の樹脂層が流動化し、その後突起電極１１６ａ,１１６ｂが熱圧着される。 Therefore, when the protruding electrodes 116a and 116b are heated, the semi-curable resin layer is first fluidized, and then the protruding electrodes 116a and 116b are thermocompression bonded.
その結果、図９に示すように、流動化した樹脂層が熱圧着（接合）前に突起電極１１６ａ,１１６ｂの間の隙間に侵入し、そのまま硬化する。すると突起電極１１６ａと突起電極１１６ｂの熱圧着が妨げられ、突起電極１１６ａと突起電極１１６ｂの導通が不良になる。 As a result, as shown in FIG. 9, the fluidized resin layer enters the gap between the protruding electrodes 116a and 116b before thermocompression bonding (bonding) and is cured as it is. Then, the thermocompression bonding between the protruding electrode 116a and the protruding electrode 116b is hindered, and conduction between the protruding electrode 116a and the protruding electrode 116b becomes poor.
実施の形態１では、第１の突起電極１６ａ（図６参照）の第１の中央部２４ａと第１の樹脂層８ａの間に溝３２ａが設けられている。また第２の突起電極１６ｂ（図７参照）の第２の中央部２４ｂと第２の樹脂層８ｂの間に溝３２ｂが設けられている。これらの溝３２ａ,３２ｂにより、第１の突起電極１６ａと第２の突起電極１６ｂの間への流動化した樹脂層の侵入が抑制される。その結果、図１に示すように第１の突起電極１６ａと第２の突起電極１６ｂが密着し、第１の突起電極１６ａと第２の突起電極１６ｂの導通が良好になる。 In the first embodiment, a groove 32a is provided between the first central portion 24a of the first protruding electrode 16a (see FIG. 6) and the first resin layer 8a. A groove 32b is provided between the second central portion 24b of the second protruding electrode 16b (see FIG. 7) and the second resin layer 8b. These grooves 32a and 32b prevent the fluidized resin layer from entering between the first protruding electrode 16a and the second protruding electrode 16b. As a result, as shown in FIG. 1, the first protruding electrode 16a and the second protruding electrode 16b are in close contact with each other, and the conduction between the first protruding electrode 16a and the second protruding electrode 16b is improved.
具体的には例えば、半導体チップとチップ搭載基板を２４０℃で加熱しながら５kgfの圧力を加えて熱圧着した場合、図９の半導体装置１０２では１０の装置うち６つの装置が導通不良になる。一方、図１の半導体装置２では１０の装置全ての導通が良好になる。試験対象の半導体チップの１辺は５ｍｍであり、一辺あたりバンプ数は４００個である。 Specifically, for example, when the semiconductor chip and the chip mounting substrate are heated at 240 ° C. and thermocompression-bonded by applying a pressure of 5 kgf, in the semiconductor device 102 of FIG. On the other hand, in the semiconductor device 2 of FIG. One side of the semiconductor chip to be tested is 5 mm, and the number of bumps per side is 400.
図１０は、樹脂層が流動化した後に突起電極の表面を撮影した顕微鏡写真である。図１０（ａ）は、図９の半導体装置１０２における突起電極表面の顕微鏡写真である。図１０（ｂ）は、実施の形態１の半導体装置２における突起電極表面の顕微鏡写真である。図１０（ａ）及び（ｂ）は、流動化した樹脂層が完全に硬化する前に加熱を止めて撮影された。 FIG. 10 is a photomicrograph of the surface of the bump electrode after the resin layer is fluidized. FIG. 10A is a photomicrograph of the surface of the protruding electrode in the semiconductor device 102 of FIG. FIG. 10B is a micrograph of the surface of the protruding electrode in the semiconductor device 2 of the first embodiment. FIGS. 10A and 10B were taken with the heating stopped before the fluidized resin layer was completely cured.
突起電極１１６ａ,１１６ｂの断面が矩形の半導体装置１０２では、図１０（ａ）に示すように、流動化した樹脂層１０８が突起電極１１６ａ,１１６ｂの間に侵入する。一方、実施の形態１の半導体装置２では、図１０（ｂ）に示すように、第１の突起電極１６ａと第２の突起電極１６ｂの間に樹脂は侵入しない。 In the semiconductor device 102 in which the protruding electrodes 116a and 116b have a rectangular cross section, as shown in FIG. 10A, the fluidized resin layer 108 enters between the protruding electrodes 116a and 116b. On the other hand, in the semiconductor device 2 of the first embodiment, as shown in FIG. 10B, the resin does not enter between the first protruding electrode 16a and the second protruding electrode 16b.
（３）半導体チップの製造方法
図１１及び図１２は、半導体チップ４ａ（図６参照）の製造方法を説明する工程断面図である。
(3) Manufacturing Method of Semiconductor Chip FIGS. 11 and 12 are process cross-sectional views illustrating a manufacturing method of the semiconductor chip 4a (see FIG. 6).
―メッキシード層の形成工程―
図１１（ａ）に示すように、第１の電極パッド２２ａを有する複数の集積回路（図示せず）が形成された半導体ウエハ４０（例えば、Ｓｉ基板）の表面に、例えばスパッタ法でメッキシード層４２を堆積する。メッキシード層４２は、例えば厚さ５０〜１００ｎｍのTi/Cu膜である。
―Plating seed layer formation process―
As shown in FIG. 11A, a plating seed is formed on the surface of a semiconductor wafer 40 (for example, a Si substrate) on which a plurality of integrated circuits (not shown) having first electrode pads 22a are formed by, for example, sputtering. Layer 42 is deposited. The plating seed layer 42 is a Ti / Cu film having a thickness of 50 to 100 nm, for example.
―第１のメッキ工程―
図１１（ｂ）に示すようにメッキシード層４２の上に、第１の電極パッド２２ａの上方に開口部が設けられたフォトレジスト膜４４を形成する。次にフォトレジスト膜４４の開口部の内に、電解メッキにより第１のメッキ層４６を形成する。
―First plating process―
As shown in FIG. 11B, a photoresist film 44 having an opening provided above the first electrode pad 22a is formed on the plating seed layer. Next, a first plating layer 46 is formed in the opening of the photoresist film 44 by electrolytic plating.
第１のメッキ層４６の材料は、例えばＣｕである。第１のメッキ層４６の直径および高さは、例えば１０〜３０μｍである。第１のメッキ層４６のピッチは、例えば２０〜６０μｍである。 The material of the first plating layer 46 is, for example, Cu. The diameter and height of the 1st plating layer 46 are 10-30 micrometers, for example. The pitch of the 1st plating layer 46 is 20-60 micrometers, for example.
―メッキシード層のエッチング工程―
メッキ終了後、フォトレジスト膜４４を剥離する。その後メッキシード層４２を、図１１（ｃ）に示すように、ウエットエッチングにより除去する。この時残されるメッキシード層４２が、第１のシード層２８ａ（図６参照）である。
-Etching process of plating seed layer-
After the plating is finished, the photoresist film 44 is peeled off. Thereafter, the plating seed layer 42 is removed by wet etching as shown in FIG. The plating seed layer 42 left at this time is the first seed layer 28a (see FIG. 6).
―第２のメッキ工程―
図１１（ｄ）に示すように、第１のメッキ層４６を覆う第２のメッキ層４８を、例えば無電解メッキにより形成する。
-Second plating process-
As shown in FIG. 11D, a second plating layer 48 covering the first plating layer 46 is formed by, for example, electroless plating.
第２のメッキ層４８は、第１のメッキ層４６の材料（例えば、Ｃｕ）とは異なる材料（例えば、Ｎｉ）により形成される。 The second plating layer 48 is formed of a material (for example, Ni) different from the material (for example, Cu) of the first plating layer 46.
―樹脂の塗布―
図１２（ａ）に示すように、第１のメッキ層４６と第２のメッキ層４８が形成された半導体ウエハ４０の表面にアンダーフィル（液状の樹脂）５０を塗布する。アンダーフィル５０は、例えばエポキシ樹脂に熱硬化剤や溶剤を混合した樹脂である。アンダーフィル５０は、Ｓｉ粒子等のフィラーを含んでもよい。
―Resin application―
As shown in FIG. 12A, an underfill (liquid resin) 50 is applied to the surface of the semiconductor wafer 40 on which the first plating layer 46 and the second plating layer 48 are formed. The underfill 50 is, for example, a resin obtained by mixing a thermosetting agent or a solvent with an epoxy resin. The underfill 50 may include a filler such as Si particles.
その後、例えば８０〜１２０℃でアンダーフィル５０を加熱する。加熱時間は、例えば３０分程度である。すると、アンダーフィル０は半硬化する。 Thereafter, the underfill 50 is heated at 80 to 120 ° C., for example. The heating time is, for example, about 30 minutes. Then, the underfill 0 is semi-cured.
―切削工程―
図１２（ｂ）に示すように、第１のメッキ層４６と第２のメッキ層４８と半硬化状態の樹脂とをダイヤモンドバイトにより切削して、平坦な面を形成する。
―Cutting process―
As shown in FIG. 12B, the first plated layer 46, the second plated layer 48, and the semi-cured resin are cut with a diamond bit to form a flat surface.
この切削により第１のメッキ層４６は、第１の突起電極１６ａの第１の中央部２４ａ（図６参照）になる。半硬化状態の樹脂は、第１の樹脂層８ａ（図６参照）になる。 By this cutting, the first plating layer 46 becomes the first central portion 24a (see FIG. 6) of the first protruding electrode 16a. The semi-cured resin becomes the first resin layer 8a (see FIG. 6).
―溝の形成工程―
次に切削された第２のメッキ層４８を選択的にエッチングして、図１２（ｃ）に示すように、第１の樹脂層８ａと第１の中央部２４ａの間に例えば深さ２〜１０μｍの溝３２ａを形成する。エッチングされた第２のメッキ層４８は、第１の突起電極１６ａの第１の外周部２６ａ（図６参照）になる。
―Groove formation process―
Next, the cut second plated layer 48 is selectively etched, and as shown in FIG. 12C, for example, a depth of 2 to 2 is formed between the first resin layer 8a and the first central portion 24a. A 10 μm groove 32a is formed. The etched second plating layer 48 becomes the first outer peripheral portion 26a (see FIG. 6) of the first protruding electrode 16a.
第１のメッキ層４６の材料がＣｕで第２のメッキ層４８の材料がＮｉの場合、エッチング液は、例えば過酸化水素タイプのエッチング液である。 When the material of the first plating layer 46 is Cu and the material of the second plating layer 48 is Ni, the etching solution is, for example, a hydrogen peroxide type etching solution.
最後に、半導体ウエハ４０を個々のチップに分割する。 Finally, the semiconductor wafer 40 is divided into individual chips.
チップ搭載基板６ａ（図７参照）の製造方法は、図１１及び１２を参照して説明した半導体チップの製造方法と略同じである。 The manufacturing method of the chip mounting substrate 6a (see FIG. 7) is substantially the same as the manufacturing method of the semiconductor chip described with reference to FIGS.
（４）高周波信号の経路
図１３は、突起電極における高周波信号の伝搬経路を説明する図である。
(4) High-frequency signal path FIG. 13 is a diagram illustrating a high-frequency signal propagation path in the protruding electrode.
第１の突起電極１６ａを伝搬する信号のうち第１の外周部２６ａを伝搬する部分は、信号の周波数が高くなると表皮効果により大きくなる。第２の突起電極１６ｂを伝搬する信号についても、同様である。 Of the signal propagating through the first protruding electrode 16a, the portion propagating through the first outer peripheral portion 26a becomes larger due to the skin effect as the signal frequency increases. The same applies to the signal propagating through the second protruding electrode 16b.
半導体装置２における第１の突起電極１６ａと第２の突起電極１６ｂの接合面３６の近傍では、第１の外周部２６ａおよび第２の外周部２６ｂは除去されている。 In the vicinity of the bonding surface 36 between the first protruding electrode 16a and the second protruding electrode 16b in the semiconductor device 2, the first outer peripheral portion 26a and the second outer peripheral portion 26b are removed.
したがって図１３に示すように、第１の突起電極１６ａおよび第２の突起電極１６ｂを伝搬する高周波信号は、接合面３６の近傍では第１の中央部２４ａおよび第２の中央部２４ｂを通る。 Therefore, as shown in FIG. 13, the high-frequency signal propagating through the first protruding electrode 16a and the second protruding electrode 16b passes through the first central portion 24a and the second central portion 24b in the vicinity of the bonding surface 36.
第１の中央部２４ａおよび第２の中央部２４ｂを形成する材料（例えば、Ｃｕ）の導電率が第１の外周部２６ａおよび第２の外周部２６ｂを形成する材料（例えば、Ｎｉ）の導電率より高い場合、高周波信号のこの様な経路５２は好ましい。接合面３６の近傍では、第１の外周部２６ａおよび第２の外周部２６ｂの抵抗が高くなる。しかし上記経路５２によれば、接合面３６の近傍で高周波信号は導電率の高い第１の中央部２４ａおよび第２の中央部２４ｂを通る。したがって、高周波信号の損失は低くなる。 The conductivity of the material (for example, Cu) forming the first central portion 24a and the second central portion 24b is the conductivity of the material (for example, Ni) forming the first outer peripheral portion 26a and the second outer peripheral portion 26b. If higher than the rate, such a path 52 for high frequency signals is preferred. In the vicinity of the joint surface 36, the resistance of the first outer peripheral portion 26a and the second outer peripheral portion 26b is increased. However, according to the path 52, the high-frequency signal passes through the first central portion 24a and the second central portion 24b having high conductivity in the vicinity of the joint surface 36. Therefore, the loss of the high frequency signal is reduced.
以上の例では、突起電極の中央部はＣｕで形成されている。しかし突起電極の中央部はＣｕ以外の導電材料（例えば、Ｗ）で形成されてもよい。 In the above example, the central portion of the protruding electrode is made of Cu. However, the central portion of the protruding electrode may be formed of a conductive material other than Cu (for example, W).
また以上の例では、突起電極の外周部はＮｉで形成されている。しかし突起電極の外周部はＮｉ以外の材料（例えば、Ｓｎ）で形成されてもよい。外周部が錫（Ｓｎ）で形成されると、実施の形態２で説明する体積減少も得られる。 In the above example, the outer peripheral portion of the protruding electrode is made of Ni. However, the outer peripheral portion of the protruding electrode may be formed of a material other than Ni (for example, Sn). When the outer peripheral portion is formed of tin (Sn), the volume reduction described in the second embodiment is also obtained.
また以上の例では、突起電極の外周部と中央部は異なる材料で形成されている。しかし突起電極の外周部と中央部は、同じ材料で形成されてもよい。その場合例えば、フォトリソグラフィ技術とエッチングにより、突起電極の中央部と半硬化状態の樹脂層の間に溝が形成される。 In the above example, the outer peripheral portion and the central portion of the protruding electrode are formed of different materials. However, the outer peripheral portion and the central portion of the protruding electrode may be formed of the same material. In that case, for example, a groove is formed between the central portion of the protruding electrode and the semi-cured resin layer by photolithography and etching.
（実施の形態２）
実施の形態２の半導体装置は、実施の形態１の半導体装置２に類似している。したがって実施の形態１と共通する部分については、説明を省略または簡単にする。
(Embodiment 2)
The semiconductor device of the second embodiment is similar to the semiconductor device 2 of the first embodiment. Therefore, description of parts common to the first embodiment is omitted or simplified.
（１）構造
実施の形態２の半導体装置の構造は、実施の形態１の半導体装置２の構造と略同じである。ただし突起電極の外周部は、突起電極の中央部の周りに設けられた材料が中央部と反応して、中央部より低くなったものである。
(1) Structure The structure of the semiconductor device of the second embodiment is substantially the same as the structure of the semiconductor device 2 of the first embodiment. However, the outer peripheral portion of the protruding electrode is lower than the central portion because the material provided around the central portion of the protruding electrode reacts with the central portion.
（２）製造方法
図１４及び１５は、実施の形態２の半導体装置の製造方法を説明する工程断面図である。
(2) Manufacturing Method FIGS. 14 and 15 are process cross-sectional views illustrating a method for manufacturing the semiconductor device of the second embodiment.
（i）半導体チップおよびチップ搭載基板の準備
まず半導体チップ４ｂおよびチップ搭載基板６ｂを準備する。
(I) Preparation of semiconductor chip and chip mounting substrate First, the semiconductor chip 4b and the chip mounting substrate 6b are prepared.
―半導体チップ―
図１６は、半導体チップ４ｂの部分断面図である。
―Semiconductor chip―
FIG. 16 is a partial cross-sectional view of the semiconductor chip 4b.
半導体チップ４ｂの平面図は、図５に示す半導体チップ４ａの平面図と略同じである。 The plan view of the semiconductor chip 4b is substantially the same as the plan view of the semiconductor chip 4a shown in FIG.
第１の突起電極１６ａの位置には、半導体チップ４ｂの第３の突起電極１６ｃが配置される。第１の中央部２４ａの位置には、第３の突起電極１６ｃの第３の中央部２４ｃが配置される。第１の外周部２６ａの位置には、第３の突起電極１６ｃの第３の外周部２６ｃが配置される。 The third protruding electrode 16c of the semiconductor chip 4b is disposed at the position of the first protruding electrode 16a. The third center portion 24c of the third protruding electrode 16c is disposed at the position of the first center portion 24a. The third outer peripheral portion 26c of the third protruding electrode 16c is disposed at the position of the first outer peripheral portion 26a.
半導体チップ４ｂは、図１６に示すように、第１の集積回路１０ａが形成された第１の半導体基板１２ａと、第１の半導体基板１２ａの第１の面１４ａに配置された半硬化状態の第１の樹脂層８ａと、第３の突起電極１６ｃとを有する。 As shown in FIG. 16, the semiconductor chip 4b has a first semiconductor substrate 12a on which the first integrated circuit 10a is formed and a semi-cured state disposed on the first surface 14a of the first semiconductor substrate 12a. It has the 1st resin layer 8a and the 3rd protruding electrode 16c.
第３の突起電極１６ｃは、図１６に示すように、第１の集積回路１０ａに接続され第１の樹脂層８ａを貫通する。さらに第３の突起電極１６ｃは、平面視において内側に位置する第３の中央部２４ｃと平面視において第３の中央部２４ｃを囲む第３の外周部２６ｃを有する。 As shown in FIG. 16, the third protruding electrode 16c is connected to the first integrated circuit 10a and penetrates through the first resin layer 8a. Further, the third protruding electrode 16c has a third central portion 24c located inside in a plan view and a third outer peripheral portion 26c surrounding the third central portion 24c in a plan view.
第３の外周部２６ｃの第１の材料（例えば、錫）と第３の中央部２４ｃの第２の材料（例えば、銅）は加熱処理により反応して、反応前の第１の材料の体積と反応前の第２の材料の体積の合計より小さい体積を有する生成物（例えば、錫と銅の合金）に変化する。上記加熱処理は、第３の突起電極１６ｃを他の電極（具体的には、第４の突起電極１６ｄ）に熱圧着する際の加熱処理である。 The first material (for example, tin) of the third outer peripheral portion 26c reacts with the second material (for example, copper) of the third central portion 24c by heat treatment, and the volume of the first material before the reaction. And a product (for example, an alloy of tin and copper) having a volume smaller than the sum of the volumes of the second material before the reaction. The heat treatment is a heat treatment when the third protruding electrode 16c is thermocompression bonded to another electrode (specifically, the fourth protruding electrode 16d).
なお第１の材料は、第２の材料とは異なる材料である。第１の材料と第２の材料は、例えば金属である。生成物は、例えば合金である。 Note that the first material is a material different from the second material. The first material and the second material are, for example, metals. The product is, for example, an alloy.
―チップ搭載基板―
実施の形態２のチップ搭載基板６ｂは、半導体チップである。図１７は、チップ搭載基板６ｂの部分断面図である。
―Chip mounting substrate―
The chip mounting substrate 6b of the second embodiment is a semiconductor chip. FIG. 17 is a partial cross-sectional view of the chip mounting substrate 6b.
チップ搭載基板６ｂの平面図は、図５に示す半導体チップ４ｂの平面図と略同じである。第１の突起電極１６ａの位置には、チップ搭載基板６ｂの第４の突起電極１６ｄが配置される。第１の中央部２４ａの位置には、第４の突起電極１６ｄの第４の中央部２４ｄが配置される。第１の外周部２６ａの位置には、第４の突起電極１６ｄの第４の外周部２６ｄが配置される。 The plan view of the chip mounting substrate 6b is substantially the same as the plan view of the semiconductor chip 4b shown in FIG. The fourth protruding electrode 16d of the chip mounting substrate 6b is disposed at the position of the first protruding electrode 16a. The fourth central portion 24d of the fourth protruding electrode 16d is disposed at the position of the first central portion 24a. The fourth outer peripheral portion 26d of the fourth protruding electrode 16d is disposed at the position of the first outer peripheral portion 26a.
チップ搭載基板６ｂは、図１７に示すように、第２の集積回路１０ｂが形成された第２の半導体基板１２ｂと、第２の半導体基板１２ｂの第２の面１４ｂに配置された半硬化状態の第２の樹脂層８ｂと、第４の突起電極１６ｄとを有する。 As shown in FIG. 17, the chip mounting substrate 6b includes a second semiconductor substrate 12b on which the second integrated circuit 10b is formed, and a semi-cured state disposed on the second surface 14b of the second semiconductor substrate 12b. The second resin layer 8b and the fourth protruding electrode 16d.
第４の突起電極１６ｄは、図１７に示すように、第２の集積回路１０ｂに接続され第２の樹脂層８ｂを貫通する。さらに第４の突起電極１６ｄは、平面視において内側に位置する第４の中央部２４ｄと平面視において第４の中央部２４ｄを囲む第４の外周部２６ｄを有する。 As shown in FIG. 17, the fourth protruding electrode 16d is connected to the second integrated circuit 10b and penetrates through the second resin layer 8b. Further, the fourth protruding electrode 16d has a fourth central portion 24d located on the inner side in a plan view and a fourth outer peripheral portion 26d surrounding the fourth central portion 24d in a plan view.
第４の外周部２６ｄの第３の材料と第４の中央部２４ｄの第４の材料（第３の材料とは異なる材料）は、加熱処理により反応して反応前の第３の材料の体積と反応前の第４の材料の体積の合計より小さい体積を有する生成物に変化する。 The third material of the fourth outer peripheral portion 26d and the fourth material of the fourth central portion 24d (material different from the third material) react with each other by heat treatment, and the volume of the third material before the reaction And a product having a volume smaller than the sum of the volumes of the fourth material before the reaction.
第３の材料と第４の材料は、例えば金属である。生成物は、例えば合金である。上記加熱処理は、第４の突起電極１６ｄを他の電極（具体的には、第３の突起電極１６ｃ）に熱圧着する際の加熱処理である。 The third material and the fourth material are, for example, metals. The product is, for example, an alloy. The heat treatment is a heat treatment when the fourth protruding electrode 16d is thermocompression bonded to another electrode (specifically, the third protruding electrode 16c).
（ii）重ね合わせ工程（図１４）
図１４に示すように、半導体チップ４ｂをチップ搭載基板６ｂに、実装ヘッド（図示せず）により第３の突起電極１６ｃと第４の突起電極１６ｄが接するように重ねる。
(Ii) Superposition process (FIG. 14)
As shown in FIG. 14, the semiconductor chip 4b is stacked on the chip mounting substrate 6b by a mounting head (not shown) so that the third protruding electrode 16c and the fourth protruding electrode 16d are in contact with each other.
（iii）熱圧着および熱硬化工程（図１５）
次に図１５に示すように、第３の突起電極１６ｃと第４の突起電極１６ｄを熱圧着するとともに、第１の樹脂層８ａと第２の樹脂層８ｂを加熱して流動化しその後熱硬化させる。
(Iii) Thermocompression bonding and thermosetting process (FIG. 15)
Next, as shown in FIG. 15, the third protruding electrode 16c and the fourth protruding electrode 16d are thermocompression bonded, and the first resin layer 8a and the second resin layer 8b are heated and fluidized, and then thermoset. Let
具体的には例えば、上記「重ね合わせ工程」の後、半導体チップ４ｂを吸着した実装ヘッドに圧力をかけて半導体チップ４ｂをチップ搭載基板６ｂに押し当てながら、実装ヘッドを加熱して第３の突起電極１６ｃと第４の突起電極１６ｄをそれぞれの融点より低い適当な温度に加熱する。 Specifically, for example, after the “superposition process”, the mounting head is heated while pressing the semiconductor chip 4b against the chip mounting substrate 6b by applying pressure to the mounting head that has adsorbed the semiconductor chip 4b. The protruding electrode 16c and the fourth protruding electrode 16d are heated to appropriate temperatures lower than their melting points.
すると、第３の突起電極１６ｃの第３の中央部２４ｃと第４の突起電極１６ｄの第４の中央部２４ｄが熱圧着される。さらに、第１の樹脂層８ａと第２の樹脂層８ｂが加熱されて流動化し一体化する。 Then, the third central portion 24c of the third protruding electrode 16c and the fourth central portion 24d of the fourth protruding electrode 16d are thermocompression bonded. Further, the first resin layer 8a and the second resin layer 8b are heated and fluidized and integrated.
この時、第３の突起電極１６ｃの第３の外周部２６ｃは第３の中央部２４ｃと反応して、第１の面１４ａからの高さが第３の中央部２４ｃより低くなる。さらに第４の突起電極１６ｄの第４の外周部２６ｄは第４の中央部２４ｄと反応して、第２の面１４ｂからの高さが第４の中央部２４ｄより低くなる。 At this time, the third outer peripheral portion 26c of the third protruding electrode 16c reacts with the third central portion 24c, and the height from the first surface 14a is lower than that of the third central portion 24c. Further, the fourth outer peripheral portion 26d of the fourth protruding electrode 16d reacts with the fourth central portion 24d, and the height from the second surface 14b is lower than that of the fourth central portion 24d.
その結果、低くなった第３の外周部２６ｃと低くなった第４の外周部２６ｄの間に空間が形成される。この空間により、第３の中央部２４ｃと第４の中央部２４ｄへの流動化した樹脂層の侵入が妨げられる。 As a result, a space is formed between the lowered third outer peripheral portion 26c and the lowered fourth outer peripheral portion 26d. This space prevents the fluidized resin layer from entering the third central portion 24c and the fourth central portion 24d.
したがって第３の突起電極１６ｃと第４の突起電極１６ｄが密着し、第３の突起電極１６ｃと第４の突起電極１６ｄの導通が良くなる。 Accordingly, the third protruding electrode 16c and the fourth protruding electrode 16d are brought into close contact with each other, and conduction between the third protruding electrode 16c and the fourth protruding electrode 16d is improved.
ＳｎとＣｕは２２１℃以上で反応して、反応前のＳｎの体積と反応前のＣｕの体積の合計より小さい体積を有する生成物に変化する。したがって第３の外周部２６ｃおよび第４の外周部２６ｄは例えばＳｎで形成され、第３の中央部２４ｃおよび第４の中央部２４ｄは例えばＣｕで形成される。熱圧着は、ＳｎとＣｕの反応温度（Snの融点232℃）より高い温度（例えば、２４０℃）で行われる。 Sn and Cu react at 221 ° C. or higher to change to a product having a volume smaller than the sum of the volume of Sn before the reaction and the volume of Cu before the reaction. Accordingly, the third outer peripheral portion 26c and the fourth outer peripheral portion 26d are made of, for example, Sn, and the third central portion 24c and the fourth central portion 24d are made of, for example, Cu. The thermocompression bonding is performed at a temperature (for example, 240 ° C.) higher than the reaction temperature of Sn and Cu (melting point of Sn is 232 ° C.).
第３の外周部２６ｃと第４の外周部２６ｄを錫とビスマスの合金（ＳｎＢｉ）で形成し、第３の中央部２４ｃと第４の中央部２４ｄをＣｕで形成してもよい。ＳｎＢｉは低温（１３９℃）で融解し、Ｃｕと反応する。したがって、樹脂層の流動化と略同時に樹脂層の侵入を抑制する空間が形成され、突起電極間への樹脂の侵入が抑制される。 The third outer peripheral portion 26c and the fourth outer peripheral portion 26d may be formed of an alloy of tin and bismuth (SnBi), and the third central portion 24c and the fourth central portion 24d may be formed of Cu. SnBi melts at a low temperature (139 ° C.) and reacts with Cu. Accordingly, a space for suppressing the penetration of the resin layer is formed substantially simultaneously with the fluidization of the resin layer, and the penetration of the resin between the protruding electrodes is suppressed.
（３）半導体チップおよびチップ搭載基板の製造方法
半導体チップ４ｂの製造方法は、実施の形態１の半導体チップ４ａの製造方法と略同じである。ただし実施の形態１で説明した「溝の形成工程」は行われない。チップ搭載基板６ｂの製造方法も同様である。
(3) Manufacturing Method of Semiconductor Chip and Chip Mounting Substrate The manufacturing method of the semiconductor chip 4b is substantially the same as the manufacturing method of the semiconductor chip 4a of the first embodiment. However, the “groove forming step” described in the first embodiment is not performed. The manufacturing method of the chip mounting substrate 6b is the same.
（実施の形態３）
実施の形態３の半導体装置は、実施の形態１の半導体装置に類似している。したがって実施の形態１と共通する部分については、説明を省略または簡単にする。
(Embodiment 3)
The semiconductor device of the third embodiment is similar to the semiconductor device of the first embodiment. Therefore, description of parts common to the first embodiment is omitted or simplified.
（１）構造
図１８は、実施の形態３の半導体装置２ａの部分断面図である。
(1) Structure FIG. 18 is a partial cross-sectional view of the semiconductor device 2a of the third embodiment.
実施の形態３の半導体装置２ａの構造は、図１を参照して説明した実施の形態１の半導体装置２の構造と略同じである。 The structure of the semiconductor device 2a of the third embodiment is substantially the same as the structure of the semiconductor device 2 of the first embodiment described with reference to FIG.
ただし実施の形態３のチップ搭載基板６ｃは半導体基板１２ｂ（図１参照）の代わりに、配線５４が形成された回路基板５６を有している。チップ搭載基板６ｃの第２の突起電極１６ｂは回路基板５６の表面に配置され、その配線５４に接続されている。 However, the chip mounting substrate 6c of the third embodiment has a circuit substrate 56 on which wirings 54 are formed instead of the semiconductor substrate 12b (see FIG. 1). The second protruding electrode 16 b of the chip mounting substrate 6 c is disposed on the surface of the circuit substrate 56 and connected to the wiring 54.
回路基板５６は例えば、ベース基板５８とビルドアップ層６０とを有するビルドアップ基板である。回路基板５６は、ベース基板５８の裏側に別のビルドアップ層を有してもよい。 The circuit board 56 is, for example, a buildup board having a base board 58 and a buildup layer 60. The circuit board 56 may have another buildup layer on the back side of the base board 58.
配線５４は例えば、ビルドアップ層６０に配置された配線５４ａ（ビアを含む）とベース基板５８に配置された配線５４ｂとを有している。ビルドアップ層６０の表面には、第３の電極パッド２２ｃが配置されている。 For example, the wiring 54 includes a wiring 54 a (including vias) disposed in the buildup layer 60 and a wiring 54 b disposed in the base substrate 58. On the surface of the buildup layer 60, the third electrode pad 22c is disposed.
図１８に示す例では、第３の電極パッド２２ｃの上に第３のシード層２８ｃが配置されている。第２の突起電極１６ｂは、第３のシード層２８ｃを介して第３の電極パッド２２ｃに接続されている。 In the example shown in FIG. 18, the third seed layer 28c is disposed on the third electrode pad 22c. The second protruding electrode 16b is connected to the third electrode pad 22c through the third seed layer 28c.
回路基板５６は、インターポーザ、パッケージ基板、およびプリント基板のいずれであってもよい。 The circuit board 56 may be any of an interposer, a package board, and a printed board.
（２）製造方法
半導体装置２ａの製造方法は、図４乃至７を参照して説明した、実施の形態１の半導体層２の製造方法と略同じである。
(2) Manufacturing Method The manufacturing method of the semiconductor device 2a is substantially the same as the manufacturing method of the semiconductor layer 2 according to the first embodiment described with reference to FIGS.
ただし実施の形態３で使用するチップ搭載基板は、第２の半導体基板１２ｂ（図７参照）の代わりに、配線５４が形成された回路基板５６を有している。 However, the chip mounting substrate used in the third embodiment has a circuit substrate 56 on which wirings 54 are formed instead of the second semiconductor substrate 12b (see FIG. 7).
以上のように半導体装置２ａの製造方法は、実施の形態１の半導体装置２の製造方法と略同じである。したがって実施の形態３によれば、実施の形態１と同様、突起電極間のショートが抑制されるとともに、突起電極の接合部の導通が良くなる。 As described above, the manufacturing method of the semiconductor device 2a is substantially the same as the manufacturing method of the semiconductor device 2 of the first embodiment. Therefore, according to the third embodiment, as in the first embodiment, the short-circuit between the protruding electrodes is suppressed, and the conduction of the bonding portion of the protruding electrodes is improved.
以上の例では突起電極は、集積回路上に配置される。しかし突起電極は、集積回路から見て半導体基板の反対側に配置されてもよい。 In the above example, the protruding electrode is disposed on the integrated circuit. However, the protruding electrode may be disposed on the opposite side of the semiconductor substrate as viewed from the integrated circuit.
以上の実施の形態１〜３に関し、更に以下の付記を開示する。 Regarding the above first to third embodiments, the following additional notes are disclosed.
（付記１）
集積回路が形成された半導体基板と、
前記半導体基板の第１の面に配置された半硬化状態の樹脂層と、
前記集積回路に接続され前記樹脂層を貫通する突起電極とを有し、
前記突起電極は、平面視において内側に位置する中央部と、平面視において前記中央部を囲み前記第１の面からの高さが前記中央部より低い外周部とを有し、
前記中央部と前記樹脂層の間に、前記外周部によって溝が形成された
半導体チップ。
(Appendix 1)
A semiconductor substrate on which an integrated circuit is formed;
A semi-cured resin layer disposed on the first surface of the semiconductor substrate;
A protruding electrode connected to the integrated circuit and penetrating the resin layer,
The protruding electrode has a central portion located inside in a plan view, and an outer peripheral portion surrounding the central portion in a plan view and having a height from the first surface lower than the central portion.
A semiconductor chip in which a groove is formed by the outer peripheral portion between the central portion and the resin layer.
（付記２）
付記１の半導体チップにおいて、
前記外周部は、前記中央部とは異なる材料で形成されていることを
特徴とする半導体チップ。
(Appendix 2)
In the semiconductor chip of appendix 1,
The outer peripheral portion is formed of a material different from that of the central portion.
（付記３）
付記１又は２に記載の半導体チップにおいて、
前記中央部は、銅で形成され、
前記外周部は、ニッケルまたは錫で形成されている
ことを特徴とする半導体チップ。
(Appendix 3)
In the semiconductor chip according to appendix 1 or 2,
The central portion is formed of copper,
The said outer peripheral part is formed with nickel or tin. The semiconductor chip characterized by the above-mentioned.
（付記４）
集積回路が形成された半導体基板と、
前記半導体基板の第１の面に配置された半硬化状態の樹脂層と、
前記樹脂層を貫通し、平面視において内側に位置する中央部と平面視において前記中央部を囲む外周部とを有する突起電極とを有し、
前記外周部の第１の材料と前記中央部の第２の材料は加熱処理により反応して、反応前の第１の材料の体積と反応前の第２の材料の体積の合計より小さい体積を有する生成物に変化することを
特徴とする半導体チップ。
(Appendix 4)
A semiconductor substrate on which an integrated circuit is formed;
A semi-cured resin layer disposed on the first surface of the semiconductor substrate;
A protruding electrode that penetrates the resin layer and has a central portion located inside in a plan view and an outer peripheral portion surrounding the central portion in a plan view;
The first material in the outer peripheral portion and the second material in the central portion react by heat treatment, so that the volume is smaller than the sum of the volume of the first material before the reaction and the volume of the second material before the reaction. A semiconductor chip characterized in that the product changes into a product having the same.
（付記５）
付記４に記載の半導体チップにおいて、
前記中央部は銅であり、
前記外周部は、錫または錫とビスマスを含む合金であることを
特徴とする半導体チップ。
(Appendix 5)
In the semiconductor chip according to appendix 4,
The central portion is copper;
The outer peripheral portion is tin or an alloy containing tin and bismuth.
(付記６)
第１の集積回路が形成された第１の半導体基板と、前記第１の半導体基板の第１の面に配置され前記第１の集積回路に接続された第１の突起電極とを有する半導体チップと、
基板と、前記基板の第２の面に配置され前記第１の突起電極に熱圧着された第２の突起電極とを有するチップ搭載基板と、
前記半導体チップと前記チップ搭載基板の間に配置された樹脂層とを有し、
前記第１の突起電極は、平面視において内側に位置する第１の中央部と、平面視において前記第１の中央部を囲み前記第１の面からの高さが前記第１の中央部より低い第１の外周部とを有し、
前記第２の突起電極は、平面視において内側に位置する第２の中央部と、平面視において前記第２の中央部を囲み前記第２の面からの高さが前記中央部より低い第２の外周部とを有する
半導体装置。
(Appendix 6)
A semiconductor chip having a first semiconductor substrate on which a first integrated circuit is formed, and a first protruding electrode disposed on a first surface of the first semiconductor substrate and connected to the first integrated circuit When,
A chip mounting substrate having a substrate, and a second protruding electrode disposed on the second surface of the substrate and thermally bonded to the first protruding electrode;
A resin layer disposed between the semiconductor chip and the chip mounting substrate;
The first protruding electrode has a first central portion located inside in a plan view, and surrounds the first central portion in a plan view, and has a height from the first surface that is higher than the first central portion. A lower first outer periphery,
The second protruding electrode includes a second central portion located inside in a plan view and a second central portion surrounding the second central portion in a plan view and having a height lower than the second central portion. A semiconductor device.
(付記７)
付記６に記載の半導体装置において、
前記基板は、前記第２の突起電極に接続された第２の集積回路を有する第２の半導体基板または前記第２の突起電極に接続された配線を有する回路基板であることを
特徴とする半導体装置。
(Appendix 7)
In the semiconductor device according to attachment 6,
The semiconductor is a second semiconductor substrate having a second integrated circuit connected to the second protruding electrode or a circuit board having a wiring connected to the second protruding electrode. apparatus.
(付記８)
第１の集積回路が形成された第１の半導体基板と、前記第１の半導体基板の第１の面に配置された半硬化状態の第１の樹脂層と、前記第１の集積回路に接続され前記第１の樹脂層を貫通し平面視において内側に位置する第１の中央部と平面視において前記第１の中央部を囲み前記第１の面からの高さが前記第１の中央部より低い第１の外周部とを有する第１の突起電極とを備え、前記第１の外周部によって前記第１の中央部と前記第１の樹脂層の間に溝が形成された半導体チップを、
基板と、前記基板の第２の面に配置された半硬化状態の第２の樹脂層と、前記第２の樹脂層を貫通し平面視において内側に位置する第２の中央部と平面視において前記第２の中央部を囲み前記第２の面からの高さが前記第２の中央部より低い第２の外周部とを有する第２の突起電極とを備え、前記第２の外周部によって前記第２の中央部と前記第２の樹脂層の間に溝が形成されたチップ搭載基板に、
前記第１の突起電極と前記第２の突起電極が接するように重ねる第１の工程と、
前記第１の突起電極と前記第２の突起電極を熱圧着するとともに、前記第１の樹脂層と前記第２の樹脂層を熱硬化させる第２の工程とを有する
半導体装置の製造方法。
(Appendix 8)
A first semiconductor substrate on which a first integrated circuit is formed, a first resin layer in a semi-cured state disposed on a first surface of the first semiconductor substrate, and connected to the first integrated circuit A first central portion that penetrates the first resin layer and is located on the inner side in a plan view and surrounds the first central portion in a plan view, and the height from the first surface is the first central portion. A semiconductor chip including a first protruding electrode having a lower first outer peripheral portion, and a groove formed between the first central portion and the first resin layer by the first outer peripheral portion. ,
In a plan view, a second resin layer in a semi-cured state disposed on a second surface of the substrate, a second central portion that penetrates the second resin layer and is located inward in a plan view A second projecting electrode having a second outer peripheral portion surrounding the second central portion and having a second outer peripheral portion whose height from the second surface is lower than that of the second central portion. In the chip mounting substrate in which a groove is formed between the second central portion and the second resin layer,
A first step of overlapping the first protruding electrode and the second protruding electrode so as to contact each other;
A method of manufacturing a semiconductor device, comprising: a second step of thermocompression bonding the first protruding electrode and the second protruding electrode, and thermosetting the first resin layer and the second resin layer.
(付記９)
付記８に記載の半導体装置の製造方法において、
前記基板は、前記第２の突起電極に接続された第２の集積回路を有する第２の半導体基板または前記第２の突起電極に接続された配線を有する回路基板であることを
特徴とする半導体装置の製造方法。
(Appendix 9)
In the method for manufacturing a semiconductor device according to attachment 8,
The semiconductor is a second semiconductor substrate having a second integrated circuit connected to the second protruding electrode or a circuit board having a wiring connected to the second protruding electrode. Device manufacturing method.
２・・・半導体装置
４・・・半導体チップ
６・・・チップ搭載基板
８・・・樹脂層
１０ａ, １０ｂ・・・第１の集積回路、第２の集積回路
１２ａ，１２ｂ・・・第１の半導体基板、第２の半導体基板
１４ａ,１４ｂ・・・第１の面、第２の面
１６ａ,１６ｂ・・・第１の突起電極、第２の突起電極
２４ａ,２４ｂ・・・第１の中央部、第２の中央部
２６ａ，２６ｂ・・・第１の外周部、第２の外周部
３２ａ, ３２ｂ・・・溝
５４・・・配線
５６・・・回路基板
DESCRIPTION OF SYMBOLS 2 ... Semiconductor device 4 ... Semiconductor chip 6 ... Chip mounting substrate 8 ... Resin layer 10a, 10b ... 1st integrated circuit, 2nd integrated circuit 12a, 12b ... 1st Semiconductor substrate, second semiconductor substrates 14a, 14b ... first surface, second surfaces 16a, 16b ... first protruding electrode, second protruding electrodes 24a, 24b ... first Central part, second central part 26a, 26b ... first outer peripheral part, second outer peripheral part 32a, 32b ... groove 54 ... wiring 56 ... circuit board
Claims (5)
前記半導体基板の第１の面に配置された半硬化状態の樹脂層と、
前記集積回路に接続され前記樹脂層を貫通する突起電極とを有し、
前記突起電極は、平面視において内側に位置する中央部と、平面視において前記中央部を囲み前記第１の面からの高さが前記中央部より低い外周部とを有し、
前記中央部と前記樹脂層の間に、前記外周部によって溝が形成された
半導体チップ。 A semiconductor substrate on which an integrated circuit is formed;
A semi-cured resin layer disposed on the first surface of the semiconductor substrate;
A protruding electrode connected to the integrated circuit and penetrating the resin layer,
The protruding electrode has a central portion located inside in a plan view, and an outer peripheral portion surrounding the central portion in a plan view and having a height from the first surface lower than the central portion.
A semiconductor chip in which a groove is formed by the outer peripheral portion between the central portion and the resin layer.
前記外周部は、前記中央部とは異なる材料で形成されていることを
特徴とする半導体チップ。 The semiconductor chip of claim 1, wherein
The outer peripheral portion is formed of a material different from that of the central portion.
前記半導体基板の第１の面に配置された半硬化状態の樹脂層と、
前記樹脂層を貫通し、平面視において内側に位置する中央部と平面視において前記中央部を囲む外周部とを有する突起電極とを有し、
前記外周部の第１の材料と前記中央部の第２の材料は加熱処理により反応して、反応前の第１の材料の体積と反応前の第２の材料の体積の合計より小さい体積を有する生成物に変化することを
特徴とする半導体チップ。 A semiconductor substrate on which an integrated circuit is formed;
A semi-cured resin layer disposed on the first surface of the semiconductor substrate;
A protruding electrode that penetrates the resin layer and has a central portion located inside in a plan view and an outer peripheral portion surrounding the central portion in a plan view;
The first material in the outer peripheral portion and the second material in the central portion react by heat treatment, so that the volume is smaller than the sum of the volume of the first material before the reaction and the volume of the second material before the reaction. A semiconductor chip characterized in that the product changes into a product having the same.
基板と、前記基板の第２の面に配置され前記第１の突起電極に熱圧着された第２の突起電極とを有するチップ搭載基板と、
前記半導体チップと前記チップ搭載基板の間に配置された樹脂層とを有し、
前記第１の突起電極は、平面視において内側に位置する第１の中央部と、平面視において前記第１の中央部を囲み前記第１の面からの高さが前記第１の中央部より低い第１の外周部とを有し、
前記第２の突起電極は、平面視において内側に位置する第２の中央部と、平面視において前記第２の中央部を囲み前記第２の面からの高さが前記中央部より低い第２の外周部とを有する
半導体装置。 A semiconductor chip having a first semiconductor substrate on which a first integrated circuit is formed, and a first protruding electrode disposed on a first surface of the first semiconductor substrate and connected to the first integrated circuit When,
A chip mounting substrate having a substrate, and a second protruding electrode disposed on the second surface of the substrate and thermally bonded to the first protruding electrode;
A resin layer disposed between the semiconductor chip and the chip mounting substrate;
The first protruding electrode has a first central portion located inside in a plan view, and surrounds the first central portion in a plan view, and has a height from the first surface that is higher than the first central portion. A lower first outer periphery,
The second protruding electrode includes a second central portion located inside in a plan view and a second central portion surrounding the second central portion in a plan view and having a height lower than the second central portion. A semiconductor device.
基板と、前記基板の第２の面に配置された半硬化状態の第２の樹脂層と、前記第２の樹脂層を貫通し平面視において内側に位置する第２の中央部と平面視において前記第２の中央部を囲み前記第２の面からの高さが前記第２の中央部より低い第２の外周部とを有する第２の突起電極とを備え、前記第２の外周部によって前記第２の中央部と前記第２の樹脂層の間に溝が形成されたチップ搭載基板に、
前記第１の突起電極と前記第２の突起電極が接するように重ねる第１の工程と、
前記第１の突起電極と前記第２の突起電極を熱圧着するとともに、前記第１の樹脂層と前記第２の樹脂層を熱硬化させる第２の工程とを有する
半導体装置の製造方法。 A first semiconductor substrate on which a first integrated circuit is formed, a first resin layer in a semi-cured state disposed on a first surface of the first semiconductor substrate, and connected to the first integrated circuit A first central portion that penetrates the first resin layer and is located on the inner side in a plan view and surrounds the first central portion in a plan view, and the height from the first surface is the first central portion. A semiconductor chip including a first protruding electrode having a lower first outer peripheral portion, and a groove formed between the first central portion and the first resin layer by the first outer peripheral portion. ,
In a plan view, a second resin layer in a semi-cured state disposed on a second surface of the substrate, a second central portion that penetrates the second resin layer and is located inward in a plan view A second projecting electrode having a second outer peripheral portion surrounding the second central portion and having a second outer peripheral portion whose height from the second surface is lower than that of the second central portion. In the chip mounting substrate in which a groove is formed between the second central portion and the second resin layer,
A first step of overlapping the first protruding electrode and the second protruding electrode so as to contact each other;
A method of manufacturing a semiconductor device, comprising: a second step of thermocompression bonding the first protruding electrode and the second protruding electrode, and thermosetting the first resin layer and the second resin layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012172582A JP5853896B2 (en) | 2012-08-03 | 2012-08-03 | Semiconductor chip, semiconductor device, and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012172582A JP5853896B2 (en) | 2012-08-03 | 2012-08-03 | Semiconductor chip, semiconductor device, and method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014033067A JP2014033067A (en) | 2014-02-20 |
| JP5853896B2 true JP5853896B2 (en) | 2016-02-09 |
Family
ID=50282668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012172582A Expired - Fee Related JP5853896B2 (en) | 2012-08-03 | 2012-08-03 | Semiconductor chip, semiconductor device, and method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5853896B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6886030B2 (en) * | 2017-09-29 | 2021-06-16 | 富士フイルム株式会社 | Semiconductor device manufacturing method and joining members |
| JP7386595B2 (en) | 2018-04-05 | 2023-11-27 | 新光電気工業株式会社 | Wiring board, semiconductor device, and wiring board manufacturing method |
| CN110299338B (en) * | 2019-06-11 | 2020-09-11 | 苏斯贸易(上海)有限公司 | Inner column outer ring type double-area composite welding spot structure and hybrid bonding method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313832A (en) * | 2001-04-17 | 2002-10-25 | Nagase & Co Ltd | Bump electrode and its manufacturing method |
| JP2004186629A (en) * | 2002-12-06 | 2004-07-02 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP2006344672A (en) * | 2005-06-07 | 2006-12-21 | Fujitsu Ltd | Semiconductor chip and semiconductor device using the same |
| WO2010013728A1 (en) * | 2008-07-31 | 2010-02-04 | 日本電気株式会社 | Semiconductor device and method for manufacturing same |
| JP2010219387A (en) * | 2009-03-18 | 2010-09-30 | Seiko Epson Corp | Mounting structure for electronic component and flexible substrate |
-
2012
- 2012-08-03 JP JP2012172582A patent/JP5853896B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014033067A (en) | 2014-02-20 |
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