JP5821807B2

JP5821807B2 - 時刻修正装置

Info

Publication number: JP5821807B2
Application number: JP2012182993A
Authority: JP
Inventors: 知剛小川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-08-22
Filing date: 2012-08-22
Publication date: 2015-11-24
Anticipated expiration: 2032-08-22
Also published as: JP2014041039A

Description

本発明は、保護リレーなどの変電所向けデータ収集装置に設置された内部時計の時刻を修正するための時刻修正装置に関するものである。

従来、データ収集の分野における時刻修正装置においては、データ収集装置の時計を修正するために、高精度な時計（マスタ時計）から、これより低精度の下位側の時計（スレーブ時計）に対して時刻信号を送信し、下位側の時計がその信号に基づいて、自身の時計時刻を修正していた（例えば、特許文献１）。また、マスタ時計としてＩＲＩＧ（Inter Range Instrumentation Group）が標準化したＩＲＩＧ−Ｂフォーマット信号を用いて、下位のスレーブ時計の時刻を修正することも知られている。この手法においては、ＩＲＩＧ−Ｂのパルス間隔（１０ｍｓ）より短い間隔でサンプリングを行う場合に、ＩＲＩＧ−Ｂのパルスを受信したタイミングに合わせてスレーブ時計の時刻を修正する。

特開２００９−１５７９１３号公報

しかしながら、従来の時刻修正装置においては、ＩＲＩＧ−Ｂのパルスを正しく受信する毎にスレーブ時計の時刻を修正するために、時刻修正直前と直後のサンプリングタイミングの間隔が、ＩＲＩＧ−Ｂのパルスを正しく受信するまでの間に蓄積した誤差の分だけずれてしまうという問題があった。例えば変電所向けのデータ収集装置内における内部時計として、汎用の発振器（偏差５０ｐｐｍ程度）を用いた場合、ＩＲＩＧ−Ｂのパルス間間隔の間に最大５００ｎｓの誤差が蓄積することになる。一般に、これらデータ収集装置内におけるサンプリング周期の変化は、最大でも１５０ｎｓに抑える必要があるが、汎用の発振器を用いた内部時計の場合、サンプリング周期の変化が許容値を超えてしまうといった課題があった。

本発明は、上記のような課題を解決するためになされたものであって、時刻修正の際のサンプリング周期の変化を低減する時刻修正装置を得るものである。

この発明に係る時刻修正装置は、外部からマスタクロック信号を受信して基準時刻を算出するマスタクロックデコーダと、前記マスタクロック信号よりも高周波数の動作クロック信号を出力する発振器と、前記動作クロック信号から時計時刻を算出する時計回路と、前記時計回路から出力される前記時計時刻に基づいてサンプリングパルスを生成するサンプリングパルス生成回路と、前記基準時刻と前記時計時刻との差分である差分値を算出する差分算出回路と、前記差分算出回路が算出した差分値が前記サンプリングパルスの周期のずれの許容値を超えないように分割数を決定し、前記差分値を前記分割数に分割して分割修正値を算出し、該分割修正値を用いて前記時計回路が算出する時計時刻を分割回数にわけて修正する時刻修正回路と、を有するものである。

本発明の時刻修正装置においては、時計回路の時刻修正をする際に、時刻修正を複数回に分割して修正するので、時計回路の発振器として高精度の発振器を使用しなくても、時刻修正の際のサンプリング周期の変化を低減することが可能となる。

実施の形態１に係る時刻修正装置の構成を示す図。ＩＲＩＧ−Ｂ信号の概要を示す図。実施の形態１に係る時刻修正装置の時刻修正を示す図。実施の形態２に係る時刻修正装置の構成を示す図。実施の形態３に係る時刻修正装置の構成を示す図。

実施の形態１．
図１は、この発明を実施するための実施の形態１における時刻修正装置の構成を示すものである。図１に示すように、実施の形態１における時刻修正装置は、外部装置（図示せず）からのマスタクロック信号１０１（例えば、ＩＲＩＧ−Ｂ信号）を受信し、このマスタクロック信号１０１から基準時刻１０２を算出するマスタクロックデコーダ１、マスタクロック信号１０１よりも高周波数の動作クロック信号１０３を出力する発振器２、動作クロック信号１０３から時計時刻１０４を算出する時計回路３、時計時刻１０４に基づいて決められた時刻に所定の周波数でサンプリングパルス１０５を出力するサンプリングパルス生成回路４、マスタクロックデコーダ１が算出した基準時刻１０２と時計回路３が算出した時計時刻１０４との差分である差分値１０６を算出する差分算出回路５、サンプリングパルス生成回路４が生成したサンプリングパルス１０５の間隔に合わせて、差分算出回路５が算出した差分値を複数に分割して時計回路３が算出する時計時刻１０４を修正する時刻修正回路６から構成されている。

次にこのように構成された時刻修正装置の動作について説明する。時刻修正装置内の発振器２は、所定周波数（例えば、データ収集装置においては数ＭＨｚ程度）で動作クロック信号１０３を発生させる。時計回路３は、この動作クロック信号１０３を受信して時を刻み、時刻修正装置内で使用する時計時刻１０４を算出する。また、サンプリングパルス生成回路４は、時計時刻１０４に基づいて決められた時刻や周期でサンプリングパルス１０５を生成して出力する。例えば、保護リレーなどの変電所向けデータ収集装置においては、サンプリングパルス１０５の周波数は５０Ｈｚ系統であれば４ｋＨｚであり、６０Ｈｚ系統であれば４．８ｋＨｚ程度となる。

一方、マスタクロックデコーダ１は、図示しない外部装置（ＧＰＳ時計などのマスタ時計）から、マスタクロック信号１０１を受信し、時計時刻１０４よりも高精度の基準時刻１０２を算出する。

ここで、マスタクロック信号１０１としてＩＲＩＧ−Ｂ信号を用いた場合を考える。図２に示すように、ＩＲＩＧ−Ｂ信号はパルス間隔１０ｍｓで、パルス幅５ｍｓや２ｍｓなどのパルスを１００個組み合わせて１つのフレームとしたものである。パルス幅５ｍｓのパルスが１を示し、パルス幅２ｍｓのパルスが０を示す。これらのパルスを１フレーム（１ｓ）分組み合わせることにより、このＩＲＩＧ−Ｂ信号より基準時刻を算出することが可能となる。

差分算出回路５は、マスタクロックデコーダ１が算出した基準時刻１０２と時計回路３が算出した時計時刻１０４とを比較することにより、時計時刻１０４のずれを算出してこのずれに対応した差分値１０６を算出する。そして、時刻修正回路６は、差分算出回路５が算出した差分値１０６を予め定めた分割数で分割して分割修正値を算出し、この分割修正値の値だけ時計回路３が算出する時計時刻１０４を分割数に分けて修正させる。例えば、差分値１０６が＋３００ｎｓ（差分値１０６において、＋は時計時刻１０４が基準時刻１０２に対して進んでいることを示し、−は時計時刻１０４が基準時刻１０２に対して遅れていることを示すものとする、以下同じ）で、分割数が３である場合には、時計修正回路６は、時計回路３が算出する時計時刻１０４を１００ｎｓずつ３回に分けて遅らせるように修正することになる。

次に、図３を用いて、このように時刻修正した場合のサンプリングパルス生成回路４が生成するサンプリングパルス１０５の変化について説明する。図３は、時計時刻１０４を修正した際のサンプリングパルス１０５の時間変化を示す図である。図３において、（ａ）は、従来技術のように１回で時計時刻を修正した場合のサンプリングパルスの時間変化、（ｂ）は本実施の形態１のように差分値１０６を３回に分割して時計時刻を修正した場合のサンプリングパルスの時間変化、（ｃ）はマスタクロック信号１０１の時間変化を示すものである。また、この例では時刻ｔ０においてはマスタクロックデコーダ１が算出する基準時刻１０２と時計回路３が算出する時計時刻１０４とは一致しており、時刻ｔ１において、マスタクロックデコーダ１が基準時刻１０２を算出し、ｔ０からｔ１間に蓄積した誤差を修正するものである。また、（ａ）および（ｂ）において点線のパルスは、時刻修正をしなかった場合のパルス位置を示すものである。また、サンプリングパルス生成回路４は、時刻修正回路６による時刻修正があった場合にはサンプリングパルス１０５を出力し、その後は所定の周波数でサンプリングパルス１０５を出力し続けるものとする。（ｂ）においては、３回に分割して時刻修正をしているので、マスタクロック信号１０１を受信後、４回目のサンプリングパルスは（ａ）のサンプリングパルスと一致することになる（時刻ｔ２）。

図３の（ａ）および（ｂ）からも明らかなように、ｔ０からｔ１に蓄積した時刻の誤差を１回で修正する場合に比較して複数回に分割して修正した場合には、時刻修正前後でのサンプリングパルス１０５のパルス間隔の変化、すなわちサンプリング周期の変化を低減することが可能となる。

本実施の形態１における時刻修正装置においては、時刻修正回路６は、差分算出回路５が算出した差分値１０６を予め定めた分割数で分割して分割修正値を算出し、この分割修正値の値だけ時計回路３が算出する時計時刻１０４を修正していたが、分割数は必ずしも予め決定しておく必要はなく、差分値１０６の値に応じて自動的に設定するような構成になっていても良い。例えば、サンプリング周期のずれの許容値を設定しておき、時刻修正回路６が、分割修正値がこの許容値を超えないように分割数を決定する等の手法で実現可能である。

実施の形態２．
図４は、この発明を実施するための実施の形態２における時刻修正装置の構成を示すものである。図４において、図１と対応する構成については同一番号を付し、説明を省略する。本実施の形態２における時刻修正装置は、マスタクロックデコーダ１が算出する基準時刻１０２と発振器２からの動作クロック信号１０３とを用いて、修正用時刻１０７を算出して差分算出回路５へ送信する修正用時計回路７を有する点で実施の形態１と相違する。本実施の形態２においては、主として実施の形態１との相違部分について説明する。

修正用時計回路７は、発振器２の動作クロック信号１０３に基づいて時を刻み、修正用時刻１０７を算出する回路である。また、修正用時刻１０７は、マスタクロックデコーダ１が基準時刻１０２を生成するたびに、この基準時刻１０２の値で直接修正される。マスタクロック信号１０１がＩＲＩＧ−Ｂ信号である場合には、基準時刻１０２は１ｓ毎に算出することが可能なので、修正用時刻１０７も１ｓ毎に、基準時刻１０２によって修正されることになる。従って、修正用時計回路７が算出する修正用時刻１０７は、高頻度で修正されるので、時計回路３が算出する時計時刻１０４よりも高精度であるということができる。

実施の形態１においては、時刻修正回路６に入力される差分値１０６は基準時刻１０２と時計時刻１０４との差であったが、本実施の形態２における差分値１０６は、修正用時計回路７が算出する修正用時刻１０７と時計時刻１０４との差になっている。その他の構成、動作については、実施の形態１と同様であるので説明を省略する。

実施の形態１における時刻修正装置においては、マスタクロックデコーダ１が算出する基準時刻１０２を修正用の時刻として利用するため、基準時刻１０２を算出できるタイミング以外では、時計時刻１０４を修正することができなかったが、本実施の形態２における時刻修正装置においては、修正用時計回路７を別途設ける構成にしているため、基準時刻１０２を算出するタイミング以外でも時計時刻１０４を修正できるという効果を奏する。

また、本実施の形態２においては、時計回路３と修正用時計回路７とで発振器２を共有する構成としているが、修正用時計回路７用に別途発振器を設ける構成としても良い。

実施の形態３．
図５は、この発明を実施するための実施の形態３における時刻修正装置の構成を示すものである。図５において、図１と対応する構成については同一番号を付し、説明を省略する。本実施の形態３における時刻修正装置は、時刻修正の履歴として、時刻修正を実行した際の時計時刻１０４と時計修正回路６が算出した分割修正値とを記憶しておく修正履歴記憶部８を有する点で実施の形態１と相違する。

本実施の形態３における時刻修正装置においては、時刻修正を行った際に、その分割修正値および時計時刻１０４を記憶するので、時刻修正の修正履歴を事後的に参照することが可能になるという効果を奏する。

また、修正履歴記憶部８は、時計時刻１０４に代えて基準時刻１０２を記憶する構成にしても良いし、その両方を記憶する構成としても良い。

さらに、本実施の形態３における修正履歴記憶部８を実施の形態２に適用しても良い。この場合、修正履歴記憶部８は、分割修正値の他に、基準時刻１０２、時計時刻１０４、修正用時刻１０７を記憶する構成となる。また、基準時刻１０２、時計時刻１０４、修正用時刻１０７については、全て記憶する構成でも、それらの一部を記憶する構成のいずれでも良い。

１マスタクロックデコーダ、２発振器、３時計回路、４サンプリングパルス生成回路、５差分算出回路、６時刻修正回路、７修正用時計回路、８修正履歴記憶部、１０１マスタクロック信号、１０２基準時刻、１０３動作クロック信号、１０４時計時刻、１０５サンプリングパルス、１０６差分値、１０７修正用時刻

Claims

外部からマスタクロック信号を受信して基準時刻を算出するマスタクロックデコーダと、
前記マスタクロック信号よりも高周波数の動作クロック信号を出力する発振器と、
前記動作クロック信号から時計時刻を算出する時計回路と、
前記時計回路から出力される前記時計時刻に基づいてサンプリングパルスを生成するサンプリングパルス生成回路と、
前記基準時刻と前記時計時刻との差分である差分値を算出する差分算出回路と、
前記差分算出回路が算出した差分値が前記サンプリングパルスの周期のずれの許容値を超えないように分割数を決定し、前記差分値を前記分割数に分割して分割修正値を算出し、該分割修正値を用いて前記時計回路が算出する時計時刻を分割回数にわけて修正する時刻修正回路と、を有することを特徴とする時刻修正装置。
前記マスタクロックデコーダの算出した基準時刻によって時刻が直接修正される修正用時刻であって、前記発振器が出力する前記動作クロック信号に基づいて算出される修正用時刻を出力する修正用時計回路をさらに有し、
前記差分算出回路が算出する差分値は、
前記基準時刻と前記修正用時刻の差分であることを特徴とする請求項１に記載の時刻修正装置。
前記時刻修正回路が前記時計時刻を修正した場合に、前記時計時刻と前記分割修正値とを記憶しておく修正履歴記憶部をさらに有することを特徴とする請求項１または請求項２に記載の時刻修正装置。