JP5807348B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP5807348B2
JP5807348B2 JP2011053333A JP2011053333A JP5807348B2 JP 5807348 B2 JP5807348 B2 JP 5807348B2 JP 2011053333 A JP2011053333 A JP 2011053333A JP 2011053333 A JP2011053333 A JP 2011053333A JP 5807348 B2 JP5807348 B2 JP 5807348B2
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
fixed
semiconductor element
metal block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011053333A
Other languages
Japanese (ja)
Other versions
JP2012191010A (en
Inventor
柳川　克彦
克彦 柳川
池田　良成
良成 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2011053333A priority Critical patent/JP5807348B2/en
Publication of JP2012191010A publication Critical patent/JP2012191010A/en
Application granted granted Critical
Publication of JP5807348B2 publication Critical patent/JP5807348B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Description

本発明は、半導体装置およびその製造方法に関し、特にＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ、炭化シリコン）やＧａＮ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ、窒化ガリウム）等のワイドバンドギャップ半導体を用いたパワー半導体素子を搭載し、樹脂で封止された半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the same, and in particular, a power semiconductor element using a wide band gap semiconductor such as SiC (Silicon Carbide, silicon carbide) or GaN (Gallium Nitride, gallium nitride) is mounted and sealed with a resin. The present invention relates to a semiconductor device and a manufacturing method thereof.

インバータ装置、無停電電源装置、工作機械および産業用ロボット等には、パワー半導体素子を搭載した半導体装置（汎用モジュール）が用いられている。
この半導体装置の例を図４に示す。図４は半導体装置の模式的な要部断面図である。半導体装置３００は、絶縁基板３０１と回路パターン３０２を有する銅ベース基板３０３にＳｉ（シリコン）を用いた半導体素子３０４が半田層３０５により固着されている。半導体素子３０４には半田層３０６によりリードフレーム３０７が固着され、外部接続端子３０８に接続されている。 Semiconductor devices (general-purpose modules) equipped with power semiconductor elements are used in inverter devices, uninterruptible power supply devices, machine tools, industrial robots, and the like.
An example of this semiconductor device is shown in FIG. FIG. 4 is a schematic cross-sectional view of the main part of the semiconductor device. In the semiconductor device 300, a semiconductor element 304 using Si (silicon) is fixed to a copper base substrate 303 having an insulating substrate 301 and a circuit pattern 302 by a solder layer 305. A lead frame 307 is fixed to the semiconductor element 304 by a solder layer 306 and connected to the external connection terminal 308.

半導体装置３００に搭載される半導体素子３０４の数は、半導体装置３００の容量で決まり、この容量に合せた大きさの銅ベース基板３０３に取り付けられている。銅ベース基板３０３の周囲にはケース３０９が接着剤（図示せず）を用いて固着されている。ケース３０９内には封止材３１０が充填され、半導体素子３０４が封止されている。封止材３１０として使用されるのは例えばシリコーンゲル材料で、２液混合型の反応材料である。ケース３０９には封止材３１０を覆うようにフタ３１１が取り付けられている。   The number of semiconductor elements 304 mounted on the semiconductor device 300 is determined by the capacity of the semiconductor device 300 and is attached to a copper base substrate 303 having a size corresponding to the capacity. A case 309 is fixed around the copper base substrate 303 using an adhesive (not shown). The case 309 is filled with a sealing material 310, and the semiconductor element 304 is sealed. For example, a silicone gel material is used as the sealing material 310, and a two-component mixed reaction material is used. A lid 311 is attached to the case 309 so as to cover the sealing material 310.

このような半導体装置３００は、半導体素子で発生した熱を放熱するため、熱伝導ペーストが塗布された冷却フィンに取付けられ、ボルトで固定されて使用される。
ここで、半導体素子３０４は、例えばＳｉを用いたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）やＦＷＤ（フリーホイールダイオード）等である。これらの半導体素子３０４を組み合わせて、インバータ回路等が構成される。 In order to dissipate the heat generated in the semiconductor element, the semiconductor device 300 is attached to a cooling fin coated with a heat conductive paste and fixed with a bolt.
Here, the semiconductor element 304 is, for example, an IGBT (Insulated Gate Bipolar Transistor) or FWD (free wheel diode) using Si. An inverter circuit or the like is configured by combining these semiconductor elements 304.

また、図５は別の半導体装置の構成図である。図５に示す半導体装置４００は、複数の第１、第２金属箔４０１ａ、４０１ｂを介して複数の第１、第２金属ベース板４０２、４０３が表面および裏面にそれぞれ固着された絶縁基板４０１と、第１金属ベース板４０２上に半田４０５により固着された複数の半導体素子４０４とで構成されている。   FIG. 5 is a configuration diagram of another semiconductor device. A semiconductor device 400 shown in FIG. 5 includes an insulating substrate 401 in which a plurality of first and second metal base plates 402 and 403 are fixed to a front surface and a back surface through a plurality of first and second metal foils 401a and 401b, respectively. , And a plurality of semiconductor elements 404 fixed on the first metal base plate 402 with solder 405.

さらに、絶縁基板４０１に対向して平行に配置された制御基板であるプリント基板４０８と、半導体素子４０４上に半田４０５により固着された複数の金属ピン４０７と、周囲を囲う樹脂ケース４１０と、第１金属箔４０１ａに接続された複数の外部導出端子４０９と、複数の第２金属ベース板４０３同士の間の隙間４１１に充填された高熱伝導樹脂４１２と、樹脂ケース４１０の内部を充填した封止材である第２樹脂４１３とで構成されている。高熱伝導樹脂４１２には、例えば金属粒子が混入された樹脂（フィラー入り樹脂）などが用いられている（例えば、下記特許文献１参照）。   Furthermore, a printed circuit board 408 which is a control board disposed in parallel to face the insulating substrate 401, a plurality of metal pins 407 fixed by solder 405 on the semiconductor element 404, a resin case 410 surrounding the periphery, A plurality of external lead-out terminals 409 connected to one metal foil 401 a, a high thermal conductive resin 412 filled in a gap 411 between the plurality of second metal base plates 403, and a sealing filled inside the resin case 410 It is comprised with the 2nd resin 413 which is a material. As the high thermal conductive resin 412, for example, a resin mixed with metal particles (filler-containing resin) or the like is used (for example, see Patent Document 1 below).

特開２０１０−１０８９５５号公報（段落００１８〜００２７、図１参照）。JP 2010-108955 A (see paragraphs 0018 to 0027, FIG. 1).

ところで、近年、Ｓｉに代えて、ＳｉＣ等のワイドバンドギャップ半導体を用いた半導体素子を搭載した半導体装置の開発が進められている。
ＳｉＣ等のワイドバンドギャップ半導体はＳｉに比べて優れた電気的特性を有しており、ＳｉＣ等を用いた半導体素子は、Ｓｉを用いた場合に比べて高温での動作特性に優れ、半導体素子に流す電流の密度を高くすることができるという利点を有している。 By the way, in recent years, development of a semiconductor device mounted with a semiconductor element using a wide band gap semiconductor such as SiC instead of Si has been advanced.
Wide band gap semiconductors such as SiC have superior electrical characteristics compared to Si, and semiconductor elements using SiC and the like have excellent operating characteristics at high temperatures compared to those using Si. This has the advantage that the density of the current flowing through the capacitor can be increased.

しかしながら、電流密度を高くすると、半導体素子近傍では面積あたりの発熱量も増大し、半導体素子を封止する封止材も局所的に高い温度にさらされることになる。したがって、ＳｉＣ等を用いた半導体素子を使用する場合、素子で発生した熱を効率よく放熱できる、高温での動作領域において安定な性能をもつ封止材を適用する必要がある。   However, when the current density is increased, the amount of heat generated per area increases in the vicinity of the semiconductor element, and the sealing material for sealing the semiconductor element is also locally exposed to a high temperature. Therefore, when a semiconductor element using SiC or the like is used, it is necessary to apply a sealing material that can efficiently dissipate heat generated in the element and has a stable performance in an operating region at a high temperature.

また、ＳｉＣ等のワイドバンドギャップ半導体からなるウェハは、Ｓｉに比べると欠陥密度が高い。このため、半導体素子の歩留まりを確保しようとして、２ｍｍ〜５ｍｍ角程度の比較的小さな半導体素子を複数並列接続して実装する技術が検討されている。しかしながら、複数の小さな半導体素子を並べて配置すると、半導体素子間の隙間が小さくなり、封止材を十分充填できないという問題があった。加えて、図５に示した半導体装置のように、半導体素子に金属ピンを介してプリント基板を接続する場合は、複数の金属ピンの間、および半導体素子とプリント基板の隙間に封止材を十分均一に充填できないという問題もあった。このような問題は、封止材がその熱伝導率向上や熱膨張係数調整のためフィラーを含有する場合に特に顕著となっている。   Also, a wafer made of a wide band gap semiconductor such as SiC has a higher defect density than Si. For this reason, in order to secure the yield of semiconductor elements, a technique for mounting a plurality of relatively small semiconductor elements of about 2 mm to 5 mm square connected in parallel has been studied. However, when a plurality of small semiconductor elements are arranged side by side, there is a problem that a gap between the semiconductor elements becomes small and the sealing material cannot be sufficiently filled. In addition, when a printed circuit board is connected to a semiconductor element via a metal pin as in the semiconductor device shown in FIG. 5, a sealing material is provided between the plurality of metal pins and between the semiconductor element and the printed circuit board. There was also a problem that it could not be filled sufficiently uniformly. Such a problem is particularly prominent when the sealing material contains a filler for improving the thermal conductivity and adjusting the thermal expansion coefficient.

そこで、本発明の目的は、前記の課題を解決して、ＳｉＣ等のワイドバンドギャップ半導体を用いた半導体素子を備える、耐熱性能の高い半導体装置、およびその製造方法を提供することにある。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve the above-described problems and provide a semiconductor device having a high heat resistance and a semiconductor device using a semiconductor element using a wide band gap semiconductor such as SiC, and a manufacturing method thereof.

本発明の半導体装置は、上記問題を解決するために、絶縁基板と、前記絶縁基板に固着された金属ブロックと、前記金属ブロックに固着され電気的に並列に接続された、同じ機能を有する複数の、ワイドバンドギャップ半導体を用いた半導体素子と、前記半導体素子に固着された複数のインプラントピンと、前記インプラントピンに固着され、前記半導体素子に対向して配置されたプリント基板と、を備え、前記金属ブロックと前記プリント基板の間隔が２００μｍから１ｍｍであり、最大粒径が１００μｍの充填材を含んでいる封止材が前記半導体素子とプリント基板の間に配置されている。 In order to solve the above problems, a semiconductor device according to the present invention includes an insulating substrate, a metal block fixed to the insulating substrate, and a plurality of the same functions fixed to the metal block and electrically connected in parallel. of, includes a semiconductor device using a wide band gap semiconductor, a plurality of implants pin that is fixed to the semiconductor element, the secured to the implant pin, and a printed circuit board that is disposed to face the semiconductor element, wherein A sealing material including a filler having a gap between the metal block and the printed board of 200 μm to 1 mm and a maximum particle size of 100 μm is disposed between the semiconductor element and the printed board.

本発明によれば、半導体素子とプリント基板の間に最大粒径が１００μｍの充填材を含む封止材を備えるので、半導体素子、金属ブロックおよびプリント基板の間の熱抵抗の増大を防止でき、信頼性の高い半導体装置を提供することができる。   According to the present invention, since a sealing material including a filler having a maximum particle size of 100 μm is provided between the semiconductor element and the printed board, it is possible to prevent an increase in thermal resistance between the semiconductor element, the metal block, and the printed board, A highly reliable semiconductor device can be provided.

図１は、本発明の実施の形態の半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）は同図（ａ）のＡ部拡大図である。1A and 1B are configuration diagrams of a semiconductor device according to an embodiment of the present invention, in which FIG. 1A is a cross-sectional view of a main part, and FIG. 1B is an enlarged view of a part A of FIG. 図２は、図１に示す半導体装置の製造工程を順に示す要部断面図である。FIG. 2 is a cross-sectional view of main parts sequentially illustrating manufacturing steps of the semiconductor device shown in FIG. 図３は、本発明の他の実施の形態の半導体装置の要部断面図である。FIG. 3 is a cross-sectional view of a main part of a semiconductor device according to another embodiment of the present invention. 図４は、従来の半導体装置の要部断面図である。FIG. 4 is a cross-sectional view of a main part of a conventional semiconductor device. 図５は、他の従来の半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）は同図（ａ）のＢ部拡大図である。5A and 5B are configuration diagrams of another conventional semiconductor device, in which FIG. 5A is a cross-sectional view of a main part, and FIG. 5B is an enlarged view of a B part in FIG.

以下に添付図面を参照して、本発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＡ部拡大図である。図２は、図１に示す半導体装置の製造工程を示す要部断面図である。 Exemplary embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be explained below in detail with reference to the accompanying drawings. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.
(Embodiment 1)
1A and 1B are configuration diagrams of the semiconductor device according to the first embodiment of the present invention, in which FIG. 1A is a cross-sectional view of an essential part, and FIG. 1B is an enlarged view of a part A of FIG. 2 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device shown in FIG.

図１に示す半導体装置１００は、少なくとも絶縁基板１、第１銅ブロック２、第２銅ブロック３、半導体素子４、インプラントピン７、プリント基板８、コレクタ端子９、エミッタ端子１０および封止材２０を具備している。   A semiconductor device 100 shown in FIG. 1 includes at least an insulating substrate 1, a first copper block 2, a second copper block 3, a semiconductor element 4, an implant pin 7, a printed circuit board 8, a collector terminal 9, an emitter terminal 10, and a sealing material 20. It has.

絶縁基板１は、アルミナ、窒化珪素、窒化アルミニウム等のセラミックス材料からなる板状部材であり、その両面には金属ブロックとして第１銅ブロック２および第２銅ブロック３が固着されている。第１銅ブロック２および第２銅ブロック３は、図１（ｂ）に示すように、絶縁基板１の両面にそれぞれ接合した第１金属層１ａおよび第２金属層１ｂ上に半田等のろう材からなる導電接合材を介して固着されている。第１金属層１ａおよび第２金属層１ｂは例えば銅、銅合金等である。   The insulating substrate 1 is a plate-like member made of a ceramic material such as alumina, silicon nitride, or aluminum nitride, and a first copper block 2 and a second copper block 3 are fixed to both surfaces as metal blocks. As shown in FIG. 1 (b), the first copper block 2 and the second copper block 3 are brazing materials such as solder on the first metal layer 1a and the second metal layer 1b respectively bonded to both surfaces of the insulating substrate 1. It is fixed via a conductive bonding material consisting of The 1st metal layer 1a and the 2nd metal layer 1b are copper, a copper alloy, etc., for example.

第１銅ブロック２は半導体装置１００の下側に配置される図示しない冷却器に接触する。第２銅ブロック３には、複数の半導体素子４を含むＩＧＢＴとＦＷＤがそれぞれ半田等のろう材からなる導電接合層５により固着され、さらにピン状のコレクタ端子９が固着されている。絶縁基板１の両面に相対的に厚い金属ブロックを配置することにより、その反りを低減し、半導体素子４から放出される熱を効率よく冷却器側に伝熱できるようにしている。なお、第１銅ブロック２および第２銅ブロック３は、それぞれ絶縁基板１上に直接接合法や半田付けにより固着されていてもよい。   The first copper block 2 contacts a cooler (not shown) disposed on the lower side of the semiconductor device 100. An IGBT and FWD including a plurality of semiconductor elements 4 are fixed to the second copper block 3 by a conductive bonding layer 5 made of a brazing material such as solder, and a pin-like collector terminal 9 is further fixed. By disposing relatively thick metal blocks on both surfaces of the insulating substrate 1, the warpage is reduced, and the heat released from the semiconductor element 4 can be efficiently transferred to the cooler side. The first copper block 2 and the second copper block 3 may be fixed to the insulating substrate 1 by direct bonding or soldering.

複数の半導体素子４は、ＳｉＣやＧａＮ等のワイドバンドギャップ半導体を用いた素子を含む。ワイドバンドギャップ半導体を用いた半導体素子４は、ＩＧＢＴ、ＦＷＤもしくはこれら両方のいずれであってもよい。ＦＷＤがＳｉＣ等を用いた半導体素子４であり、ＩＧＢＴがＳｉを用いた他の半導体素子４であってもよい。ＩＧＢＴとしての半導体素子４はそのコレクタ電極が、ＦＷＤとしての半導体素子４はそのカソード電極が、それぞれ第２銅ブロック３に固着される。   The plurality of semiconductor elements 4 include elements using wide band gap semiconductors such as SiC and GaN. The semiconductor element 4 using a wide band gap semiconductor may be IGBT, FWD, or both. The FWD may be the semiconductor element 4 using SiC or the like, and the IGBT may be another semiconductor element 4 using Si. The semiconductor element 4 as the IGBT is fixed to the second copper block 3 and the collector electrode of the semiconductor element 4 as the FWD is fixed to the second copper block 3.

ワイドバンドギャップ半導体を用いた半導体素子４の大きさは例えば□（かく）２〜３ｍｍ、厚さ０．５ｍｍ程度であり、第２銅ブロック３上に例えば１２個の半導体素子４が０．８ｍｍ程度の間隔で配置される。   The size of the semiconductor element 4 using a wide bandgap semiconductor is, for example, □ 2-3 mm and a thickness of about 0.5 mm. For example, 12 semiconductor elements 4 are 0.8 mm on the second copper block 3. It is arranged at intervals of about.

半導体素子４にはそれぞれ、半田等のろう材からなる導電接合層６を介して複数のインプラントピン７が固着されている。インプラントピン７は例えば銅、銅合金等の導電材料からなる。半導体素子４がＩＧＢＴである場合、インプラントピン７は図示しないエミッタ電極およびゲート電極に固着され、ＦＷＤである場合図示しないアノード電極に固着される。   A plurality of implant pins 7 are fixed to the semiconductor element 4 via conductive bonding layers 6 made of a brazing material such as solder. The implant pin 7 is made of a conductive material such as copper or a copper alloy. When the semiconductor element 4 is an IGBT, the implant pin 7 is fixed to an emitter electrode and a gate electrode (not shown), and when it is FWD, it is fixed to an anode electrode (not shown).

インプラントピン７の大きさは例えば直径１２０μｍ、長さ３００μｍであり、各半導体素子４に対し最大で１１個程度が配置される。
インプラントピン７には、インプラントピン方式のプリント基板８（以下、単にプリント基板８と称す）が固着されている。プリント基板８には図示しない導電パターンが形成されており、この導電パターンにインプラントピン７が固着されている。プリント基板８と第２銅ブロック３の間隔は１ｍｍ程度であり、最も狭いところでは２００μｍ程度である。プリント基板は例えばエポキシ樹脂やポリイミド樹脂からなる。同じ機能を有する半導体素子４、例えばＩＧＢＴ同士、ＦＷＤ同士は、プリント基板８に形成された導電パターン、インプラントピン７および第２銅ブロック３により電気的に並列に接続される。 The size of the implant pin 7 is, for example, a diameter of 120 μm and a length of 300 μm.
An implant pin type printed circuit board 8 (hereinafter simply referred to as a printed circuit board 8) is fixed to the implant pin 7. A conductive pattern (not shown) is formed on the printed board 8, and the implant pin 7 is fixed to the conductive pattern. The distance between the printed circuit board 8 and the second copper block 3 is about 1 mm, and is about 200 μm at the narrowest place. The printed board is made of, for example, an epoxy resin or a polyimide resin. The semiconductor elements 4 having the same function, for example, IGBTs and FWDs are electrically connected in parallel by the conductive pattern formed on the printed circuit board 8, the implant pins 7 and the second copper block 3.

プリント基板８には、インプラントピン７が固着されている面の反対側にピン状のエミッタ端子１０および図示しない制御端子が固着されており、プリント基板８上の導電パターンを介して、それぞれＩＧＢＴのエミッタ電極およびゲート電極と電気的に接続している。   A pin-shaped emitter terminal 10 and a control terminal (not shown) are fixed to the printed circuit board 8 on the opposite side of the surface to which the implant pin 7 is fixed, and each of the IGBTs is connected via a conductive pattern on the printed circuit board 8. It is electrically connected to the emitter electrode and the gate electrode.

さらに、封止材２０が、第１銅ブロック２、コレクタ端子９、エミッタ端子１０および図示しないゲート端子の端部をそれぞれ露出するように、絶縁基板１、第１銅ブロック２、第２銅ブロック３、半導体素子４、プリント基板８、インプラントピン７、コレクタ端子９およびエミッタ端子１０等を封止している。封止材２０の端部には半導体装置１００を冷却器に固定するためのボルトを通す取付け金具２１が固着されている。   Furthermore, the insulating substrate 1, the first copper block 2, and the second copper block are so exposed that the sealing material 20 exposes the first copper block 2, the collector terminal 9, the emitter terminal 10, and the end of the gate terminal (not shown). 3, the semiconductor element 4, the printed circuit board 8, the implant pin 7, the collector terminal 9, the emitter terminal 10, and the like are sealed. A fitting 21 through which a bolt for fixing the semiconductor device 100 to the cooler is passed is fixed to the end of the sealing material 20.

封止材２０は、最大粒径が１００μｍの充填材を含む液状のエポキシ樹脂を硬化したものである。エポキシ樹脂は具体的には環状脂肪族系のエポキシ樹脂と酸無水物硬化剤の混合組成物であり、充填材はシリカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）もしくはこれらの混合物である。強度の点から好ましくはシリカが用いられる。 The sealing material 20 is obtained by curing a liquid epoxy resin containing a filler having a maximum particle size of 100 μm. Specifically, the epoxy resin is a mixed composition of a cycloaliphatic epoxy resin and an acid anhydride curing agent, and the filler is silica (SiO 2 ), alumina (Al 2 O 3 ), or a mixture thereof. From the viewpoint of strength, silica is preferably used.

液状のエポキシ樹脂を用い、これに混合する充填材の最大粒径を１００μｍとすることにより、プリント基板８と第２銅ブロック３の間の狭い空間、すなわち複数の半導体素子４の間やインプラントピン７の周囲の空間に充填材が十分に充填される。この結果、ワイドバンドギャップ半導体を用いた小さな寸法の半導体素子４を多数用いる場合であっても、半導体素子４周辺の狭い空間を含め、封止材２０の全体にわたって熱膨張係数や熱伝導度を所望のものとすることができる。   By using a liquid epoxy resin and setting the maximum particle size of the filler mixed therein to 100 μm, a narrow space between the printed circuit board 8 and the second copper block 3, that is, between a plurality of semiconductor elements 4 and implant pins. The space around 7 is sufficiently filled with the filler. As a result, even when a large number of small-sized semiconductor elements 4 using wide band gap semiconductors are used, the thermal expansion coefficient and the thermal conductivity can be increased over the entire sealing material 20 including the narrow space around the semiconductor elements 4. It can be as desired.

封止材２０の固形分に対する充填材の含有量は７０重量％以上８５重量％以下が好ましい。含有量が７０重量％より小さいと封止工程中に充填材が沈降してしまい、プリント基板８と第２銅ブロック３の間に充填材が十分に充填されず、その部分の封止材２０の熱膨張係数が小さくならないからであり、８５重量％より大きいと硬化前の封止材の粘度が大きくなり製造が困難になるからである。   The content of the filler with respect to the solid content of the sealing material 20 is preferably 70% by weight or more and 85% by weight or less. If the content is less than 70% by weight, the filler settles during the sealing step, and the filler is not sufficiently filled between the printed circuit board 8 and the second copper block 3, and the sealing material 20 in that portion. This is because the thermal expansion coefficient does not become small, and when it is larger than 85% by weight, the viscosity of the sealing material before curing becomes large and the production becomes difficult.

また、最大粒径が１００μｍの充填材の平均粒径は、３０μｍ〜７０μｍの間が好ましく、より好ましくは５０μｍ程度である。平均粒径がこれより小さいと硬化前の封止材の粘度が大きくなり製造が困難になるからである。   The average particle size of the filler having a maximum particle size of 100 μm is preferably between 30 μm and 70 μm, more preferably about 50 μm. This is because if the average particle size is smaller than this, the viscosity of the encapsulating material before curing becomes large and the production becomes difficult.

封止材２０の熱変形温度は１７５℃から２２５℃、熱膨張係数は１．５×１０−５／℃〜１．８×１０−５／℃であり、第１金属ブロック２および第２金属ブロック３に対する接着強さは１０ＭＰａ〜３０ＭＰａである。 Heat distortion temperature 225 ° C. from 175 ° C. of the sealing material 20, the thermal expansion coefficient is 1.5 × 10 -5 /℃~1.8×10 -5 / ℃ , first metal block 2 and the second metal The bond strength to the block 3 is 10 MPa to 30 MPa.

熱変形温度が１７５℃から２２５℃であると封止材２０の熱特性に対する変曲点が高くなり、半導体素子４の上下の導電接合層５，６の熱疲労による熱抵抗の増大を防止できるので、耐熱性能が高く、信頼性の高い半導体装置１００を提供することができる。   When the thermal deformation temperature is 175 ° C. to 225 ° C., the inflection point with respect to the thermal characteristics of the sealing material 20 increases, and an increase in thermal resistance due to thermal fatigue of the upper and lower conductive bonding layers 5 and 6 of the semiconductor element 4 can be prevented. Therefore, the semiconductor device 100 with high heat resistance and high reliability can be provided.

さらに、封止材２０の上記の熱膨張係数は銅の熱膨張係数と同等であるので、絶縁基板１、第１銅ブロック２および第２銅ブロック３を備える銅ベース基板の反りと半導体素子４の上下の導電接合層５，６の熱疲労とによる熱抵抗の増大を防止し、信頼性の高い半導体装置１００を提供することができる。   Further, since the thermal expansion coefficient of the sealing material 20 is equal to the thermal expansion coefficient of copper, the warp of the copper base substrate including the insulating substrate 1, the first copper block 2 and the second copper block 3 and the semiconductor element 4. The increase in thermal resistance due to thermal fatigue of the upper and lower conductive bonding layers 5 and 6 can be prevented, and the semiconductor device 100 with high reliability can be provided.

さらに、封止材２０の第１銅ブロック２、第２銅ブロック３に対する接着強さが１０ＭＰａ〜３０ＭＰａであることにより、半導体素子４を銅ベース基板に強固に接着できるので、半導体素子４の上下の導電接合層５，６の熱疲労による熱抵抗の増大を防止し、信頼性の高い半導体装置１００を提供することができる。   Furthermore, since the bonding strength of the sealing material 20 to the first copper block 2 and the second copper block 3 is 10 MPa to 30 MPa, the semiconductor element 4 can be firmly bonded to the copper base substrate. The increase in thermal resistance due to thermal fatigue of the conductive bonding layers 5 and 6 can be prevented, and a highly reliable semiconductor device 100 can be provided.

したがって、本発明の半導体装置１００は、パワーサイクル試験やヒートショック試験等の負荷試験において高い信頼性を備えることが確認される。例えば、Ｔｊ＝２００℃、運転１秒、休止９秒の条件を１サイクルとして実施するパワーサイクル試験において、サイクル数の増加にしたがい、銅ベース基板の反りと半導体装置１００の熱抵抗が増加する傾向が小さい。また、−４０℃（６０分間）〜＋２００℃（６０分間）の条件を１サイクルとして実施するヒートショック試験において、サイクル数の増加とともに銅ベース基板の反りと半導体装置１００の熱抵抗が増加する傾向が小さい。   Therefore, it is confirmed that the semiconductor device 100 of the present invention has high reliability in load tests such as a power cycle test and a heat shock test. For example, in a power cycle test in which the conditions of Tj = 200 ° C., 1 second of operation, and 9 seconds of rest are performed as one cycle, the warp of the copper base substrate and the thermal resistance of the semiconductor device 100 tend to increase as the number of cycles increases. Is small. Further, in a heat shock test in which the condition of −40 ° C. (60 minutes) to + 200 ° C. (60 minutes) is performed as one cycle, the warp of the copper base substrate and the thermal resistance of the semiconductor device 100 tend to increase as the number of cycles increases. Is small.

上記の半導体装置１００では、半導体素子４を含むＩＧＢＴとＦＷＤが、第２銅ブロック３およびプリント基板８に形成された導電パターン等を介して電気的に逆並列接続されており、このような構成を２組備えることにより１アームを構成している。このような半導体装置１００を３個使用することにより３相インバータの主回路を構成できる。   In the semiconductor device 100 described above, the IGBT and the FWD including the semiconductor element 4 are electrically connected in reverse parallel via the conductive pattern formed on the second copper block 3 and the printed circuit board 8. One arm is constituted by providing two sets of By using three such semiconductor devices 100, a main circuit of a three-phase inverter can be configured.

半導体装置１００は、第１銅ブロック２が熱伝導ペーストを介して冷却器と熱的に接するよう、冷却器に固定されて使用される。半導体装置１００の動作時、半導体素子４や導電パターンで発生する熱は第１銅ブロック２や各端子を経由して放熱される。   The semiconductor device 100 is used by being fixed to a cooler so that the first copper block 2 is in thermal contact with the cooler via a heat conductive paste. During operation of the semiconductor device 100, heat generated in the semiconductor element 4 and the conductive pattern is radiated through the first copper block 2 and each terminal.

次に図２を参照して、半導体装置１００の製造方法を説明する。
図２は、図１に示す半導体装置の製造工程を順に示す要部断面図である。
まず、図２（ａ）に示すように、第１銅ブロック２、コレクタ端子９が固着された第２銅ブロック３、および絶縁基板１を用意し、第１銅ブロック２、絶縁基板１および第２銅ブロック３を順にもしくは一括して固着し銅ベース基板を作製する。本実施の形態ではこのような銅ベース基板を２組作製する。絶縁基板１と、第１銅ブロック２および第２銅ブロック３とは、直接接合されてもよいし、または絶縁基板１に予め形成しておいた第１金属層および第２金属層上に半田等の導電接合材を介して接合されてもよい（図１（ｂ）参照）。第１銅ブロック２および第２銅ブロック３はこの例では略直方体形状である。 Next, a method for manufacturing the semiconductor device 100 will be described with reference to FIG.
FIG. 2 is a cross-sectional view of main parts sequentially illustrating manufacturing steps of the semiconductor device shown in FIG.
First, as shown in FIG. 2 (a), a first copper block 2, a second copper block 3 to which a collector terminal 9 is fixed, and an insulating substrate 1 are prepared. Two copper blocks 3 are fixed in order or collectively to produce a copper base substrate. In this embodiment, two sets of such copper base substrates are manufactured. The insulating substrate 1 and the first copper block 2 and the second copper block 3 may be directly joined or soldered onto the first metal layer and the second metal layer previously formed on the insulating substrate 1. It may be joined via a conductive joining material such as (see FIG. 1B). The first copper block 2 and the second copper block 3 have a substantially rectangular parallelepiped shape in this example.

コレクタ端子９は、例えば、第２銅ブロック３に図示しない凹部を形成し、この凹部にコレクタ端子９を差し込んで、その後半田接合することにより固着される。
つぎに、図２（ｂ）に示すように、銅ベース基板上に複数の半導体素子４を含むＩＧＢＴおよびＦＷＤと、インプラントピン方式のプリント基板８を固着する。 The collector terminal 9 is fixed by, for example, forming a recess (not shown) in the second copper block 3, inserting the collector terminal 9 into the recess, and then soldering.
Next, as shown in FIG. 2B, an IGBT and FWD including a plurality of semiconductor elements 4 and an implant pin type printed circuit board 8 are fixed on a copper base substrate.

エミッタ端子１０、制御端子（不図示）およびインプラントピン７と接続している導電パターン（不図示）が形成されたプリント基板８を用意する。エミッタ端子１０、制御端子およびインプラントピン７のそれぞれの先端は、プリント基板８の導電パターン内に形成された図示しない貫通孔に差し込まれた後、半田で固着されている。また、コレクタ端子９が通る貫通孔が導電パターンと離れた位置に形成されている。   A printed circuit board 8 on which a conductive pattern (not shown) connected to the emitter terminal 10, the control terminal (not shown) and the implant pin 7 is formed is prepared. The tips of the emitter terminal 10, the control terminal, and the implant pin 7 are inserted into through holes (not shown) formed in the conductive pattern of the printed circuit board 8, and then fixed with solder. A through hole through which the collector terminal 9 passes is formed at a position away from the conductive pattern.

半導体素子４を含むＩＧＢＴおよびＦＷＤを用意し、ＩＧＢＴをそのコレクタ電極を下側にして、ＦＷＤをそのカソード電極を下側にして、導電接合材を介して第２銅ブロック３上に載置する。さらに、ＩＧＢＴのエミッタ電極およびゲート電極に導電接合材を載置し、ＦＷＤのアノード電極に導電接合材を載置する。プリント基板８に形成した貫通孔にコレクタ端子９を通し、プリント基板８を降下させてインプラントピン７の先端を半導体素子４上の導電接合材に接触させる。導電接合材は例えば半田等のろう材である。   An IGBT and an FWD including the semiconductor element 4 are prepared, and the IGBT is placed on the second copper block 3 through the conductive bonding material with the collector electrode on the lower side and the FWD on the cathode electrode. . Further, a conductive bonding material is placed on the emitter electrode and the gate electrode of the IGBT, and a conductive bonding material is placed on the anode electrode of the FWD. The collector terminal 9 is passed through the through hole formed in the printed circuit board 8, and the printed circuit board 8 is lowered to bring the tip of the implant pin 7 into contact with the conductive bonding material on the semiconductor element 4. The conductive bonding material is a brazing material such as solder.

この状態で部材をカーボン治具で固定し、リフロー炉に入れて、導電接合材を溶融し、冷却する。このようにして第２銅ブロック３、半導体素子４を含むＩＧＢＴ、ＦＷＤとインプラントピン７の間が導電接合層５，６により固着され、電気的に接続される。   In this state, the member is fixed with a carbon jig and placed in a reflow furnace to melt and cool the conductive bonding material. In this way, the IGBT, FWD including the second copper block 3 and the semiconductor element 4 and the implant pin 7 are fixed and electrically connected by the conductive bonding layers 5 and 6.

つぎに、図２（ｃ）に示すように、上記の方法で用意した部材を金型２２内に載置し、樹脂を用いて封止する。このとき、第１銅ブロック２の裏面と、エミッタ端子１０、コレクタ端子９、および制御端子の端部が露出するよう封止する。   Next, as shown in FIG.2 (c), the member prepared by said method is mounted in the metal mold | die 22, and it seals using resin. At this time, sealing is performed so that the back surface of the first copper block 2 and the end portions of the emitter terminal 10, the collector terminal 9, and the control terminal are exposed.

封止方法として、例えば液状樹脂によるポッティング成形法を用いることができる。
封止用の樹脂は、例えば、環状脂肪族系のエポキシ樹脂と酸無水物硬化剤の混合組成物であり、充填材が７０重量％以上８５重量％以下の範囲で配合された１液状型の成形封止材料である。充填材としてはシリカ（ＳｉＯ２）が好ましい。例えば粒度分布が０.１μｍ〜１５０μｍの溶融シリカをふるい等で分級し、粒径１００μｍ以上の粒子を除いた最大粒径１００μｍの溶融シリカを充填材として用いる。なお、充填材としてアルミナ（Ａｌ２Ｏ３）を用いることもできる。封止材２０の熱伝導率を高める効果がある。アルミナを用いる場合は、封止材２０の強度を十分なものとするため、シリカ等、他の充填材を補助的に添加することが好ましい。 As a sealing method, for example, a potting molding method using a liquid resin can be used.
The sealing resin is, for example, a mixed composition of a cycloaliphatic epoxy resin and an acid anhydride curing agent, and a one-liquid type in which a filler is blended in a range of 70 wt% to 85 wt%. It is a molding sealing material. Silica (SiO 2 ) is preferable as the filler. For example, fused silica having a particle size distribution of 0.1 μm to 150 μm is classified with a sieve, and fused silica having a maximum particle size of 100 μm excluding particles having a particle size of 100 μm or more is used as a filler. Note that alumina (Al 2 O 3 ) can also be used as a filler. There is an effect of increasing the thermal conductivity of the sealing material 20. When using alumina, it is preferable to supplementarily add other fillers such as silica in order to make the sealing material 20 sufficiently strong.

このような樹脂、充填材を計量、混合し、温度７０℃、真空度１Ｔｏｒｒ、時間１０分の条件で１次脱泡し、気泡を除去する。その後、予め被封止部材を収容し、１００℃に昇温、保温された金型２２のキャビティーに充填材を配合した樹脂を注ぎ込む。この状態で真空度０．５Ｔｏｒｒ、時間１０ｍｉｎの条件で２次脱泡し、気泡を除去する。   Such resin and filler are weighed and mixed, and subjected to primary defoaming under conditions of a temperature of 70 ° C., a vacuum degree of 1 Torr, and a time of 10 minutes to remove bubbles. Thereafter, a sealing member is accommodated in advance, and a resin containing a filler is poured into the cavity of the mold 22 heated to 100 ° C. and kept warm. In this state, secondary degassing is performed under conditions of a degree of vacuum of 0.5 Torr and a time of 10 min to remove bubbles.

次に、樹脂を１００℃、１時間の１次硬化工程、１８０℃、２時間の２次硬化行程を経て硬化させると、図２（ｄ）に示すように、封止材２０で封止された略直方体形状の半導体装置１００が完成する。硬化後の封止材の典型的な物性は、熱変形温度が約２２５℃、熱膨張係数が約１．５×１０−５／℃、銅ベース基板に対する接着強さが約２３ＭＰａである。 Next, when the resin is cured through a primary curing process at 100 ° C. for 1 hour and a secondary curing process at 180 ° C. for 2 hours, the resin is sealed with a sealing material 20 as shown in FIG. The semiconductor device 100 having a substantially rectangular parallelepiped shape is completed. Typical physical properties of the encapsulant after curing are a thermal deformation temperature of about 225 ° C., a thermal expansion coefficient of about 1.5 × 10 −5 / ° C., and an adhesive strength to a copper base substrate of about 23 MPa.

このような本発明の製造方法によれば、樹脂として液状エポキシ樹脂を使用し、充填材の最大粒径を１００μｍとしたので、第２銅ブロック３とプリント基板８の間の隙間、最も狭いところで２００μｍ程度である隙間にも、充填材を詰まりなく十分に充填することができ、均一な熱膨張係数および熱伝導度を有する封止材２０を備える半導体装置１００を製造することができる。さらに、充填材の配合量を７０重量％以上８５重量％以下とすることにより、充填材が封止工程中に沈降することなくプリント基板８と第２銅ブロック３の間に十分均一に充填され、その部分の封止材２０の熱膨張係数を所定の大きさにでき、硬化前の封止材の粘度が大きくなることもないので製造が容易になる。
（実施の形態２）
図３は、本発明の実施の形態２の半導体装置の要部断面図である。 According to such a manufacturing method of the present invention, since the liquid epoxy resin is used as the resin and the maximum particle size of the filler is 100 μm, the gap between the second copper block 3 and the printed circuit board 8 is the narrowest place. The gap of about 200 μm can be sufficiently filled without clogging, and the semiconductor device 100 including the sealing material 20 having a uniform thermal expansion coefficient and thermal conductivity can be manufactured. Furthermore, by setting the blending amount of the filler to 70 wt% or more and 85 wt% or less, the filler is sufficiently uniformly filled between the printed circuit board 8 and the second copper block 3 without being settled during the sealing process. The thermal expansion coefficient of the sealing material 20 at that portion can be set to a predetermined size, and the viscosity of the sealing material before curing does not increase, so that the manufacture is facilitated.
(Embodiment 2)
FIG. 3 is a cross-sectional view of main parts of the semiconductor device according to the second embodiment of the present invention.

半導体装置２００は、封止材として半導体素子４の周囲のみを封止する封止材２０と半導体装置２００の全体を封止する封止材２３を備える点で実施の形態１の半導体装置１００と異なり、その他の点で半導体装置１００と共通の構成を備えている。   The semiconductor device 200 includes the sealing material 20 that seals only the periphery of the semiconductor element 4 and the sealing material 23 that seals the entire semiconductor device 200 as the sealing material. Unlike the semiconductor device 100, the semiconductor device 100 has the same configuration in other respects.

半導体装置２００は半導体素子４周辺のプリント基板８と第２銅ブロック３の間にのみ最大粒径が１００μｍの充填材を含む封止材２０が充填され、その他の領域には１００μｍより大きな粒径の充填材を含む封止材２３が充填されている。硬化前の封止材２０は、例えばプリント基板８と第２銅ブロック３の間に毛細管現象を利用して充填される。   The semiconductor device 200 is filled with a sealing material 20 containing a filler having a maximum particle size of 100 μm only between the printed circuit board 8 and the second copper block 3 around the semiconductor element 4, and the other regions have a particle size larger than 100 μm. The sealing material 23 containing this filler is filled. The sealing material 20 before curing is filled between the printed board 8 and the second copper block 3 by using a capillary phenomenon, for example.

最大粒径が１００μｍの充填材を含む封止材２０をプリント基板８と第２銅ブロック３の間にのみ用いることにより半導体装置２００の製造コストを低減でき、半導体装置２００の全体を大きな粒径の充填材を含む封止材２３を用いて封止することにより封止材料の粘度が下がり製造が容易になる。   The manufacturing cost of the semiconductor device 200 can be reduced by using the sealing material 20 containing the filler having a maximum particle size of 100 μm only between the printed circuit board 8 and the second copper block 3, and the entire semiconductor device 200 has a large particle size. By sealing with the sealing material 23 containing the filler, the viscosity of the sealing material is lowered and the manufacturing becomes easy.

なお、上述した実施の形態は、本発明を具体化した例を示すものであり、したがって本発明はこれらの実施の形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることはいうまでもない。   The embodiments described above show examples embodying the present invention. Therefore, the present invention is not limited to these embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, this is possible.

１ 絶縁基板
１ａ 第１金属層
１ｂ 第２金属層
２ 第１銅ブロック
３ 第２銅ブロック
４ 半導体素子
５，６ 導電接合層
７ インプラントピン
８ プリント基板
９ コレクタ端子
１０ エミッタ端子
２０，２３ 封止材
２１ 金具
１００，２００ 半導体装置 DESCRIPTION OF SYMBOLS 1 Insulation board | substrate 1a 1st metal layer 1b 2nd metal layer 2 1st copper block 3 2nd copper block 4 Semiconductor element 5, 6 Conductive joining layer 7 Implant pin 8 Printed circuit board 9 Collector terminal 10 Emitter terminal 20, 23 Sealing material 21 Hardware 100, 200 Semiconductor device

Claims (23)

絶縁基板と、
前記絶縁基板に固着された金属ブロックと、
前記金属ブロックに固着され電気的に並列に接続された、同じ機能を有する複数の、ワイドバンドギャップ半導体を用いた半導体素子と、
前記半導体素子に固着された複数のインプラントピンと、
前記インプラントピンに固着され、前記半導体素子に対向して配置されたプリント基板と、を備え、
前記金属ブロックと前記プリント基板の間隔が２００μｍから１ｍｍであり、
最大粒径が１００μｍの充填材を含んでいる封止材が前記半導体素子とプリント基板の間に配置されていることを特徴とする半導体装置。 An insulating substrate;
A metal block fixed to the insulating substrate;
A plurality of semiconductor elements using a wide band gap semiconductor having the same function, fixed to the metal block and electrically connected in parallel;
A plurality of implant pins fixed to the semiconductor element;
A printed circuit board fixed to the implant pin and disposed opposite to the semiconductor element ,
The distance between the metal block and the printed circuit board is 200 μm to 1 mm,
A semiconductor device, wherein a sealing material containing a filler having a maximum particle size of 100 μm is disposed between the semiconductor element and a printed board . 前記半導体素子の大きさが２ｍｍ〜５ｍｍ角である請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor element has a size of 2 mm to 5 mm square. さらに、電気的に並列に接続され、同じ機能を有する複数の、Ｓｉを用いた半導体素子が前記金属ブロックに固着された請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein a plurality of semiconductor elements using Si that are electrically connected in parallel and have the same function are fixed to the metal block. ワイドバンドギャップ半導体を用いた前記半導体素子がトランジスタまたはダイオードである請求項１記載の半導体装置。The semiconductor device according to claim 1, wherein the semiconductor element using a wide band gap semiconductor is a transistor or a diode. ワイドバンドギャップ半導体を用いた前記半導体素子がダイオードであり、Ｓｉを用いた前記半導体素子がトランジスタである請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein the semiconductor element using a wide band gap semiconductor is a diode, and the semiconductor element using Si is a transistor. 一方の面に第１金属層が、他方の面に第２金属層が、それぞれ固着された絶縁基板と、
該第１金属層に固着された第１金属ブロックと、
前記第２金属層に固着された第２金属ブロックと、
該第２金属ブロック上にその一方の面が固着され電気的に並列に接続された、同じ機能を有する複数の、ＳｉＣもしくはＧａＮを用いた半導体素子と、
該半導体素子のそれぞれの他方の面に固着された複数のインプラントピンと、
第３導電パターンが形成され、かつ、該第３導電パターンに前記インプラントピンが固着されたプリント基板と、を備え、
前記第２金属ブロックと前記プリント基板の間隔が２００μｍから１ｍｍであり、
最大粒径が１００μｍの充填材を含んでいる封止材が前記半導体素子とプリント基板の間に配置されていることを特徴とする半導体装置。 An insulating substrate having a first metal layer fixed on one surface and a second metal layer fixed on the other surface;
A first metal block secured to the first metal layer;
A second metal block secured to the second metal layer;
A plurality of semiconductor elements using SiC or GaN having the same function, one surface of which is fixed on the second metal block and electrically connected in parallel;
A plurality of implant pins secured to each other surface of the semiconductor element;
A printed circuit board on which the third conductive pattern is formed and the implant pin is fixed to the third conductive pattern ;
The distance between the second metal block and the printed circuit board is 200 μm to 1 mm,
A semiconductor device, wherein a sealing material containing a filler having a maximum particle size of 100 μm is disposed between the semiconductor element and a printed board . 前記半導体素子の大きさが２ｍｍ〜５ｍｍ角である請求項６記載の半導体装置。 The semiconductor device according to claim 6 , wherein the semiconductor element has a size of 2 mm to 5 mm square. さらに、電気的に並列に接続され、同じ機能を有する複数の、Ｓｉを用いた半導体素子が前記第２金属ブロックに固着された請求項６記載の半導体装置。 7. The semiconductor device according to claim 6 , wherein a plurality of semiconductor elements using Si that are electrically connected in parallel and have the same function are fixed to the second metal block. ＳｉＣもしくはＧａＮを用いた前記半導体素子がトランジスタまたはダイオードである請求項６記載の半導体装置。The semiconductor device according to claim 6, wherein the semiconductor element using SiC or GaN is a transistor or a diode. ＳｉＣもしくはＧａＮを用いた前記半導体素子がダイオードであり、Ｓｉを用いた前記半導体素子がトランジスタである請求項８記載の半導体装置。9. The semiconductor device according to claim 8, wherein the semiconductor element using SiC or GaN is a diode, and the semiconductor element using Si is a transistor. 前記封止材が液状エポキシ樹脂を硬化したものであることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the sealing material is obtained by curing a liquid epoxy resin. 前記封止材が液状エポキシ樹脂を硬化したものであることを特徴とする請求項６に記載の半導体装置。 The semiconductor device according to claim 6 , wherein the sealing material is obtained by curing a liquid epoxy resin. 前記充填材がシリカ、アルミナまたはシリカとアルミナの混合物のいずれかであることを特徴とする請求項１１に記載の半導体装置。 The semiconductor device according to claim 11 , wherein the filler is any one of silica, alumina, or a mixture of silica and alumina. 前記充填材がシリカ、アルミナまたはシリカとアルミナの混合物のいずれかであることを特徴とする請求項１２に記載の半導体装置。 13. The semiconductor device according to claim 12 , wherein the filler is any one of silica, alumina, or a mixture of silica and alumina. 前記充填材の含有量が封止材に対し７０重量％〜８５重量％であることを特徴とする請求項１３または１４に記載の半導体装置。 The semiconductor device according to claim 13 or 14 , wherein the content of the filler is 70 wt% to 85 wt% with respect to the sealing material. 前記封止材の熱膨張係数が１．５×１０−５／℃〜１．８×１０−５／℃であることを特徴とする請求項１３または１４に記載の半導体装置。 The semiconductor device according to claim 13 or 14, characterized in that the thermal expansion coefficient of the sealing material is 1.5 × 10 -5 /℃~1.8×10 -5 / ℃ . 前記封止材の前記金属ブロックに対する接着強さが１０ＭＰａ〜３０ＭＰａであることを特徴とする請求項１３に記載の半導体装置。 The semiconductor device according to claim 13 , wherein an adhesion strength of the sealing material to the metal block is 10 MPa to 30 MPa. 前記封止材の前記第２金属ブロックに対する接着強さが１０ＭＰａ〜３０ＭＰａであることを特徴とする請求項１４に記載の半導体装置。 The semiconductor device according to claim 14 , wherein an adhesion strength of the sealing material to the second metal block is 10 MPa to 30 MPa. 前記封止材の熱変形温度が１７５℃から２２５℃であることを特徴とする請求項１３または１４に記載の半導体装置。 The semiconductor device according to claim 13 or 14 , wherein a thermal deformation temperature of the sealing material is 175 to 225 ° C. 金属ブロックが表面に固着された絶縁基板を用意する工程と、
前記金属ブロック上に、同じ機能を有する複数のワイドバンドギャップ半導体を用いた半導体素子と、インプラントピンが固着されたプリント基板とを固着し、前記金属ブロックと前記プリント基板の間隔を２００μｍから１ｍｍとして、前記半導体素子を電気的に並列に接続する工程と、
前記半導体素子とプリント基板の間に最大粒径が１００μｍの充填材を含む樹脂を充填し、硬化させる工程と、
を備えることを特徴とする半導体装置の製造方法。 Preparing an insulating substrate having a metal block fixed to the surface;
On the metal block, a semiconductor element using a plurality of wide band gap semiconductors having the same function and a printed board to which an implant pin is fixed are fixed, and a distance between the metal block and the printed board is set to 200 μm to 1 mm. a step of electrically connecting in parallel the semiconductor elements,
Filling and curing a resin containing a filler having a maximum particle size of 100 μm between the semiconductor element and the printed circuit board; and
A method for manufacturing a semiconductor device, comprising: 前記半導体素子の大きさが２ｍｍ〜５ｍｍ角である請求項２０記載の半導体装置の製造方法。 21. The method of manufacturing a semiconductor device according to claim 20 , wherein a size of the semiconductor element is 2 mm to 5 mm square. 一方の面に第１金属層が、他方の面に第２金属層がそれぞれ固着され、前記第１金属層に固着された第１金属ブロックおよび前記第２金属層に固着された第２金属ブロックを備えた絶縁基板を用意する工程と、
同じ機能を有する複数のＳｉＣもしくはＧａＮを用いた半導体素子を前記第２金属ブロックに固着し、プリント基板に固着されたインプラントピンを前記半導体素子に固着して、前記第２金属ブロックと前記プリント基板の間隔を２００μｍから１ｍｍとし、前記半導体素子を電気的に並列に接続する工程と、
前記半導体素子とプリント基板の間に最大粒径が１００μｍの充填材を含む樹脂を充填し、硬化させる工程と、を備えることを特徴とする半導体装置の製造方法。 A first metal layer is fixed to one surface, a second metal layer is fixed to the other surface, and a first metal block fixed to the first metal layer and a second metal block fixed to the second metal layer. Preparing an insulating substrate comprising:
A semiconductor device using a plurality of SiC or GaN having the same function are fixed to the second metal block, the anchoring implants pins on the printed circuit board by fixing said semiconductor element, said printed circuit board and the second metal block The step of 200 μm to 1 mm, and electrically connecting the semiconductor elements in parallel;
Filling with a resin containing a filler having a maximum particle size of 100 μm between the semiconductor element and the printed circuit board, and curing the resin. 前記半導体素子の大きさが２ｍｍ〜５ｍｍ角である請求項２２記載の半導体装置の製造方法。 23. The method of manufacturing a semiconductor device according to claim 22 , wherein the semiconductor element has a size of 2 mm to 5 mm square.
JP2011053333A 2011-03-10 2011-03-10 Semiconductor device and manufacturing method thereof Active JP5807348B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011053333A JP5807348B2 (en) 2011-03-10 2011-03-10 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011053333A JP5807348B2 (en) 2011-03-10 2011-03-10 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2012191010A JP2012191010A (en) 2012-10-04
JP5807348B2 true JP5807348B2 (en) 2015-11-10

Family

ID=47083851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011053333A Active JP5807348B2 (en) 2011-03-10 2011-03-10 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP5807348B2 (en)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5994254B2 (en) * 2012-01-11 2016-09-21 富士電機株式会社 Semiconductor device and manufacturing method of semiconductor device
CN104247012B (en) * 2012-10-01 2017-08-25 富士电机株式会社 Semiconductor device and its manufacture method
JP5994613B2 (en) * 2012-12-05 2016-09-21 株式会社デンソー Electronic device mounting structure
CN105144373A (en) * 2013-03-15 2015-12-09 三菱电机株式会社 Semiconductor device
WO2014174854A1 (en) * 2013-04-25 2014-10-30 富士電機株式会社 Semiconductor device
JP2014216459A (en) * 2013-04-25 2014-11-17 三菱電機株式会社 Semiconductor device
JP6168153B2 (en) * 2013-09-13 2017-07-26 富士電機株式会社 Semiconductor device
JP6320331B2 (en) 2015-03-16 2018-05-09 三菱電機株式会社 Power semiconductor device
JPWO2016158020A1 (en) * 2015-04-01 2017-07-27 富士電機株式会社 Semiconductor module
JP2017022346A (en) * 2015-07-15 2017-01-26 富士電機株式会社 Semiconductor device, and method of manufacturing the same
WO2017047283A1 (en) 2015-09-17 2017-03-23 富士電機株式会社 Semiconductor device and method for manufacturing semiconductor device
JP6347309B2 (en) 2015-09-17 2018-06-27 富士電機株式会社 Semiconductor device and manufacturing method of semiconductor device
JP6561759B2 (en) * 2015-10-19 2019-08-21 富士電機株式会社 Semiconductor device and manufacturing method of semiconductor device
JP6705393B2 (en) * 2017-02-03 2020-06-03 三菱電機株式会社 Semiconductor device and power converter
JP6958274B2 (en) 2017-11-16 2021-11-02 富士電機株式会社 Power semiconductor devices
JP2022019032A (en) 2020-07-17 2022-01-27 富士電機株式会社 Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2927081B2 (en) * 1991-10-30 1999-07-28 株式会社デンソー Resin-sealed semiconductor device
JP3850111B2 (en) * 1996-09-13 2006-11-29 住友ベークライト株式会社 Semiconductor sealing resin composition, method for producing the same, and semiconductor device
JP2000036552A (en) * 1998-07-17 2000-02-02 Fujitsu Ltd Semiconductor device and separately taking out method of metal component in sealing material used therein
JP4044332B2 (en) * 2001-12-26 2008-02-06 関西電力株式会社 High voltage semiconductor device
CN100403537C (en) * 2002-06-13 2008-07-16 松下电器产业株式会社 Semiconductor device and its manufacturing method
JP5241177B2 (en) * 2007-09-05 2013-07-17 株式会社オクテック Semiconductor device and manufacturing method of semiconductor device
JP2010010434A (en) * 2008-06-27 2010-01-14 Sumitomo Electric Ind Ltd Semiconductor device and semiconductor module
JP5195282B2 (en) * 2008-10-28 2013-05-08 富士電機株式会社 Semiconductor device and manufacturing method thereof
JP2010219420A (en) * 2009-03-18 2010-09-30 Fuji Electric Systems Co Ltd Semiconductor device
JP4988784B2 (en) * 2009-03-30 2012-08-01 株式会社日立製作所 Power semiconductor device

Also Published As

Publication number Publication date
JP2012191010A (en) 2012-10-04

Similar Documents

Publication Publication Date Title
JP5807348B2 (en) Semiconductor device and manufacturing method thereof
US10559538B2 (en) Power module
US9287187B2 (en) Power semiconductor module
JP4569473B2 (en) Resin-encapsulated power semiconductor module
US20160035646A1 (en) Semiconductor device, method for assembling semiconductor device, semiconductor device component, and unit module
JP3846699B2 (en) Semiconductor power module and manufacturing method thereof
JP2007311441A (en) Power semiconductor module
JP2013219267A (en) Power module
CN101335263A (en) Semiconductor module and manufacturing method thereof
JP6676079B2 (en) Semiconductor device and manufacturing method thereof
JP4385324B2 (en) Semiconductor module and manufacturing method thereof
US20220102249A1 (en) Dual side cooling power module and manufacturing method of the same
JP2019207897A (en) Power module, manufacturing method of the same, and electric power conversion system
JP6360035B2 (en) Semiconductor device
JP5328740B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5195282B2 (en) Semiconductor device and manufacturing method thereof
JP2019079905A (en) Semiconductor device and semiconductor device manufacturing method
US20190157235A1 (en) Semiconductor device
CN110970372A (en) Semiconductor device assembly including spacer with embedded semiconductor die
JP3619708B2 (en) Power semiconductor module
US20210043598A1 (en) Semiconductor device
JP2007027261A (en) Power module
JP5966414B2 (en) Power semiconductor module
JP5630375B2 (en) Insulating substrate, manufacturing method thereof, semiconductor module, and semiconductor device
WO2023073831A1 (en) Semiconductor device and method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150811

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150824

R150 Certificate of patent or registration of utility model

Ref document number: 5807348

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250