JP5806792B2 - フラッシュメモリ用のｌｄｐｃ消失復号化 - Google Patents

Description

本願に基づく優先権の利益は、添付の出願データシート、願書、または送付状（該当する場合）にて主張されている。本願の種別につき許可される範囲内で、本願は、以下の出願および本願権利者の全所有物において、参照により以下を本明細書に組み込むものとする。

２０１０年３月１２日付で出願されたＨａｏ Ｚｈｏｎｇ（第一発明者）による米国仮特許出願（整理番号ＳＦ−１０−０１および第６１／３１３，６８１号）「ＬＤＰＣ Ｅｒａｓｕｒｅ Ｄｅｃｏｄｉｎｇ ｆｏｒ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」（フラッシュメモリ用のＬＤＰＣ消失復号化）
フラッシュメモリのアクセスについては、その性能、効率、および実用性を改善する進歩が必要とされている。

本明細書で説明する技術および概念は、公知または周知であるとの明示的な断りがない限り、その文脈、定義、または比較に関するものを含め、これまでに公知であり、または先行技術の一部であったと解釈すべきものではない。この明細書で文献を引用する場合、特許、特許出願、および出版物を含むそれらすべての引用文献は、すべての目的について具体的に盛り込まれているかどうかにかかわらず、参照によりその全体が本明細書に組み込まれるものとする。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
（先行技術文献）
（特許文献）
（特許文献１） 米国特許第６６７８８２３号明細書
（特許文献２） 米国特許第６３４７０５１号明細書
（特許文献３） 米国特許第６３４１０８５号明細書
（特許文献４） 米国特許第８１２５８２７号明細書
（特許文献５） 米国特許出願公開第２０１０／００９１５３５号明細書
（特許文献６） 米国特許出願公開第２０１０／０１３１８０９号明細書
（特許文献７） 米国特許出願公開第２０１１／００３２７６０号明細書
（特許文献８） 米国特許出願公開第２０１１／０１８２１１９号明細書
（特許文献９） 韓国特許第１０−２０１０−００１０７４６号公報
（特許文献１０） 国際公開第２０１３／１６６２００号
（特許文献１１） 米国特許第７６５６７０７号明細書
（特許文献１２） 米国特許出願公開第２０１０／００３４０２１号明細書
（特許文献１３） 米国特許出願公開第２０１０／００２０６１１号明細書
（特許文献１４） 米国特許出願公開第２００９／０００３０５７号明細書
（特許文献１５） 米国特許出願公開第２００７／０１７１７１４号明細書
（特許文献１６） 米国特許出願公開第２００９／０２４１０１０号明細書
（特許文献１７） 米国特許出願公開第２００８／００２２１８９号明細書
（特許文献１８） 米国特許出願公開第２００９／００２４９０５号明細書
（特許文献１９） 米国特許出願公開第２００９／０１７７９４３号明細書
（特許文献２０） 米国特許出願公開第２００８／０２５０３００号明細書
（特許文献２１） 米国特許出願公開第２０１２／０１５１２８６号明細書
（特許文献２２） 米国特許第５０９９４８４号明細書
（特許文献２３） 米国特許出願公開第２００６／０２４２５４２号明細書
（特許文献２４） 米国特許出願公開第２００８／０２５０２７０号明細書
（特許文献２５） 米国特許出願公開第２０１０／００１７６５０号明細書
（特許文献２６） 米国特許出願公開第２０１０／００１７６４９号明細書
（特許文献２７） 国際公開第２００８／０９９７２３号
（特許文献２８） 米国特許第６５９４７２８号明細書
（特許文献２９） 米国特許第５６５１１３５号明細書
（特許文献３０） 米国特許出願公開第２００５／０２４０７３１号明細書
（特許文献３１） 国際公開第２０１２／０９９９３７号
（特許文献３２） 米国特許第５６６６５１２号明細書
（特許文献３３） 米国特許第７１１７３９７号明細書
（特許文献３４） 米国特許第７６８１１０９号明細書
（特許文献３５） 米国特許第７７３９５７６号明細書
（特許文献３６） 米国特許第７８０９９９４号明細書
（特許文献３７） 米国特許出願公開第２００８／０３１６８１９号明細書
（特許文献３８） 米国特許出願公開第２００８／００９４９０７号明細書
（特許文献３９） 米国特許出願公開第２０１０／０１００７６４号明細書
（特許文献４０） 韓国特許第１０−２０１０−００７６４４７号公報
（特許文献４１） 国際公開第２００９／１１４６１８号
（特許文献４２） 国際公開第２０１２／０７５２００号
（特許文献４３） 国際公開第２０１２／０５８３２８号
（非特許文献）
（非特許文献１） Ｓ．Ｌｉ，Ｔ．Ｚｈａｎｇ，"Ｉｍｐｒｏｖｉｎｇ Ｍｕｌｔｉ−Ｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｔｏｒａｇｅ Ｒｅｌｉａｂｉｌｉｔｙ Ｕｓｉｎｇ Ｃｏｎｃａｔｅｎａｔｅｄ ＢＣＨ−ＴＣＭ Ｃｏｄｉｎｇ"ｉｎ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ（ＶＬＳＩ）Ｓｙｓｔｅｍｓ，Ｖｏｌ．１８，Ｎｏ．１０，Ｏｃｔｏｂｅｒ ２０１０，ｐａｇｅｓ １４１２−１４２０（９ ｓｈｅｅｔｓ）．
（非特許文献２） Ｒ．Ｍｉｃｈｅｌｏｎｉ，Ｌ．Ｃｒｉｐｐａ，Ａ，Ｍａｒｅｌｌｉ，"ＩｎｓｉｄｅＮＡＮＤＦｌａｓｈＭｅｍｏｒｉｅｓ"Ｓｐｒｉｎｇｅｒ Ｓｃｉｅｎｃｅ ＋Ｂｕｓｉｎｅｓｓ Ｍｅｄｉａ Ｂ．Ｖ．２０１０ ＩＳＢＮ ９７８−９０−４８１−９４３０−８，ｐａｇｅｓ ３８−４３ ａｎｄ ｒｅｌａｔｅｄ ｆｏｏｔｎｏｔｅ ｐａｇｅｓ ５２−５３，ｆｏｒｍａｔｔｅｄ ａｓ ４ ｓｈｅｅｔｓ．
（非特許文献３） Ｒ．Ｍｉｃｈｅｌｏｎｉ，Ｌ．Ｃｒｉｐｐａ，Ａ，Ｍａｒｅｌｌｉ，"ＩｎｓｉｄｅＮＡＮＤＦｌａｓｈＭｅｍｏｒｉｅｓ"Ｓｐｒｉｎｇｅｒ Ｓｃｉｅｎｃｅ ＋Ｂｕｓｉｎｅｓｓ Ｍｅｄｉａ Ｂ．Ｖ．２０１０ ＩＳＢＮ ９７８−９０−４８１−９４３０−８，ｐａｇｅｓ ５１５−５３６，ｆｏｒｍａｔｔｅｄ ａｓ １２ ｓｈｅｅｔｓ．
（非特許文献４） Ｃｈａｎｉｋ Ｐａｒｋ，Ｐｒａｋａｓｈ Ｔａｌａｗａｒ，Ｄａｅｓｉｋ Ｗｏｎ，ＭｙｕｎｇＪｉｎ Ｊｕｎｇ，ＪｕｎｇＢｅｅｎ Ｉｍ，Ｓｕｋｓａｎ Ｋｉｍ ａｎｄ Ｙｏｕｎｇｊｏｏｎ Ｃｈｏｉ，"Ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｎｔｒｏｌｌｅｒ ｆｏｒ ＮＡＮＤ Ｆｌａｓｈ−ｂａｓｅｄ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ （ＮＳＳＤ），"ｉｎ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ（ＮＶＳＭＷ） Ｄｉｇｅｓｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，２００６，ｐｐ．１７−２０（４ ｓｈｅｅｔｓ）．
（非特許文献５） Ｋ． Ｔａｋｅｕｃｈｉ，"ＮＡＮＤ Ｓｕｃｃｅｓｓｆｕｌ ａｓ ａ Ｍｅｄｉａ ｆｏｒ ＳＳＤ"ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｔｕｔｏｒｉａｌ Ｔ７，２００８，ｒｏｔａｔｅｄ，Ｐａｇｅｓ １−８１（８１ ｓｈｅｅｔｓ）．
（非特許文献６） ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＥＡＲＣＨ ＲＥＰＯＲＴ ｉｎ ｒｅｌａｔｅｄ ｃａｓｅ ＰＣＴ／ＵＳ２０１３／０３９１３８，１０ ｐａｇｅｓ
（非特許文献７） ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＥＡＲＣＨ ＲＥＰＯＲＴ ＡＮＤ ＷＲＩＴＴＥＮ ＯＰＩＮＩＯＮ ｉｎ ｔｈｅ ｐａｒｅｎｔ ＰＣＴ／ＵＳ２０１１／０２８２４４，１２ ｐａｇｅｓ
（非特許文献８） Ｊ．Ｓ．Ｐｌａｎｋ ａｎｄ Ｍ．Ｇ．Ｔｈｏｍａｓｏｎ．"Ｏｎ ｔｈｅ Ｐｒａｃｔｉｃａｌ Ｕｓｅ ｏｆ ＬＤＰＣ Ｅｒａｓｕｒｅ Ｃｏｄｅｓ ｆｏｒ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｔｏｒａｇｅ Ａｐｐｌｉｃａｔｉｏｎｓ"，Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＣＳ−０３−５１０，Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｎｎｅｓｓｅｅ，Ｓｅｐｔｅｍｂｅｒ ２００３，１５ ｐａｇｅｓ．
（非特許文献９） ＤＥＶＡＮＧ ＰＡＮＣＨＩＧＡＲ"ＥＭＣ Ｓｙｍｍｅｔｒｉｘ ＤＭＸ − ＲＡＩＤ ６ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ" ２００９−０２−２７，ｈｔｔｐ：／／ｓｔｏｒａｇｅｎｅｒｖｅ．ｃｏｍ／２００９／０２／２７／ｅｍｃ−ｓｙｍｍｅｔｒｉｘ−ｄｍｘ−ｒａｉｄ−６−ｉｍｐｌｅｍｅｎｔａｔｉｏｎ／，９ ｐａｇｅｓ
（非特許文献１０） Ｈ．ＰＥＴＥＲ ＡＮＶＩＮ，"Ｔｈｅ ｍａｔｈｅｍａｔｉｃｓ ｏｆ ＲＡＩＤ−６" Ｌａｓｔ ｕｐｄａｔｅｄ ２０ Ｄｅｃｅｍｂｅｒ ２０１１，ｈｔｔｐｓ：／／ｗｗｗ．ｋｅｒｎｅｌ．ｏｒｇ／ｐｕｂ／ｌｉｎｕｘ／ｋｅｒｎｅｌ／ｐｅｏｐｌｅ／ｈｐａ／ｒａｉｄ６．ｐｄｆ， ａｃｃｅｓｓｅｄ ｏｎ Ｓｅｐｔｅｍｂｅｒ ３０， ２０１３，９ ｐａｇｅｓ
（非特許文献１１） Ａｄｖａｎｃｅｄ Ｃｏｍｐｕｔｅｒ & Ｎｅｔｗｏｒｋ Ｃｏｒｐｏｒａｔｉｏｎ，"ＲＡＩＤ Ｌｅｖｅｌ ６： Ｉｎｄｅｐｅｎｄｅｎｔ Ｄａｔａ Ｄｉｓｋｓ ｗｉｔｈ Ｔｗｏ Ｉｎｄｅｐｅｎｄｅｎｔ Ｐａｒｉｔｙ Ｓｃｈｅｍｅｓ"， ｈｔｔｐ：／／ｗｗｗ．ａｃｎｃ．ｃｏｍ／ｒａｉｄｅｄｕ／６，ａｃｃｅｓｓｅｄ ｏｎ Ｓｅｐｔｅｍｂｅｒ ３０，２０１３，２ ｐａｇｅｓ
（非特許文献１２） ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＥＡＲＣＨ ＲＥＰＯＲＴ ＡＮＤ ＴＨＥ ＷＲＩＴＴＥＮ ＯＰＩＮＩＯＮ ｉｎ ｔｈｅ ｒｅｌａｔｅｄ ＰＣＴ／ＵＳ１２／２１６８２，９ ｐａｇｅｓ
（非特許文献１３） ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＥＡＲＣＨ ＲＥＰＯＲＴ ｉｎ ｒｅｌａｔｅｄ ＰＣＴ／ＵＳ２０１１／０６２７２６，３ ｐａｇｅｓ
（非特許文献１４） ＴＨＥ ＷＲＩＴＴＥＮ ＯＰＩＮＩＯＮ ｉｎ ｒｅｌａｔｅｄ ＰＣＴ／ＵＳ２０１１／０６２７２６，３ ｐａｇｅｓ
（非特許文献１５） ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＥＡＲＣＨ ＲＥＰＯＲＴ ＡＮＤ ＴＨＥ ＷＲＩＴＴＥＮ ＯＰＩＮＩＯＮ ｉｎ ｒｅｌａｔｅｄ ＰＣＴ／ＵＳ２０１１／０５７９１４，９ ｐａｇｅｓ

概要
本発明は、多数の方法で実施でき、工程、製造品、機器、システム、組成物、その他コンピュータ可読記憶媒体などのコンピュータ可読媒体（例えば、ディスクなどの光および／または磁気による大容量記憶装置における媒体、あるいはフラッシュ記憶装置などの不揮発性記憶装置を有する集積回路）、あるいは光通信リンクまたは電子通信リンク経由でプログラム命令が送信されるコンピュータネットワークなどとして実施可能である。本明細書では、これらの実施態様、または本発明が取りうる他のいかなる形態も、技術と呼ぶことができる。以降の詳細な説明では、上記で特定した分野において性能、効率、および実用性の改善を可能にする本発明の１若しくはそれ以上の実施形態について解説している。この詳細な説明の項には、この項の他の部分に関する理解を促すため、序論を含めている。この序論には、本明細書で説明する概念に基づいた１若しくはそれ以上のシステム、方法、製造品、およびコンピュータ可読媒体の実施形態例が含まれる。以下、結論の項で詳述するように、本発明は、請求項の範囲内で考えられるすべての変更（修正）形態および変形形態を包含する。

図１Ａは、低密度パリティ検査（ＬＤＰＣ）符号ベースのフラッシュメモリアクセスを使ったソリッドステートディスク（ＳＳＤ）コントローラを含むＳＳＤの一実施形態の詳細を一部選んで例示した図である。 図１Ｂは、図１ＡのＳＳＤを含むシステムの一実施形態の詳細を一部選んで例示したものである。 図１Ｃは、図１ＡのＳＳＤを含むシステムの一実施形態の詳細を一部選んで例示したものである。 図２Ａは、シングルレベルセル（ＳＬＣ）を１回読み出して硬判定情報を取得する一実施形態の詳細を一部選んで例示した図であり、図２Ｂは、ＳＬＣを３回読み出して軟判定情報を取得する一実施形態の詳細を一部選んで例示した図であり、図２Ｃは、ＳＬＣを２回読み出して消失判定情報を取得する一実施形態の詳細を一部選んで例示した図である。図２Ａ〜２Ｃは、ｉ）全セルにわたる閾値電圧の分布であって、それらのセルに書き込まれた種々の論理状態に対応した分布と、ｉｉ）前記セルに格納された生データを読み出す実施形態に基づき使用される検出電圧レベル（破線で表示）とを示している。 図２Ａは、シングルレベルセル（ＳＬＣ）を１回読み出して硬判定情報を取得する一実施形態の詳細を一部選んで例示した図であり、図２Ｂは、ＳＬＣを３回読み出して軟判定情報を取得する一実施形態の詳細を一部選んで例示した図であり、図２Ｃは、ＳＬＣを２回読み出して消失判定情報を取得する一実施形態の詳細を一部選んで例示した図である。図２Ａ〜２Ｃは、ｉ）全セルにわたる閾値電圧の分布であって、それらのセルに書き込まれた種々の論理状態に対応した分布と、ｉｉ）前記セルに格納された生データを読み出す実施形態に基づき使用される検出電圧レベル（破線で表示）とを示している。 図２Ａは、シングルレベルセル（ＳＬＣ）を１回読み出して硬判定情報を取得する一実施形態の詳細を一部選んで例示した図であり、図２Ｂは、ＳＬＣを３回読み出して軟判定情報を取得する一実施形態の詳細を一部選んで例示した図であり、図２Ｃは、ＳＬＣを２回読み出して消失判定情報を取得する一実施形態の詳細を一部選んで例示した図である。図２Ａ〜２Ｃは、ｉ）全セルにわたる閾値電圧の分布であって、それらのセルに書き込まれた種々の論理状態に対応した分布と、ｉｉ）前記セルに格納された生データを読み出す実施形態に基づき使用される検出電圧レベル（破線で表示）とを示している。 図３は、種々の技術、例えば種々の符号化率８／９符号の誤り訂正性能を例示したものである。 図４Ａ、４Ｂ、および４Ｃは、ＬＤＰＣ復号化に基づくＳＳＤの諸実施形態の操作詳細を一部選んで例示したものである。 図４Ａ、４Ｂ、および４Ｃは、ＬＤＰＣ復号化に基づくＳＳＤの諸実施形態の操作詳細を一部選んで例示したものである。 図４Ａ、４Ｂ、および４Ｃは、ＬＤＰＣ復号化に基づくＳＳＤの諸実施形態の操作詳細を一部選んで例示したものである。 図５Ａは、２ビット／セルマルチレベルセル（ＭＬＣ）を７回読み出して情報を取得する一実施形態の詳細を一部選んで例示したものであり、図５Ｂは、２ビット／セルＭＬＣを５回読み出して消失判定情報を取得する一実施形態の詳細を一部選んで例示したものである。図５Ａおよび５Ｂは、ｉ）全セルにわたる閾値電圧の分布であって、それらのセルに書き込まれた種々の論理状態に対応した分布と、ｉｉ）前記セルに格納された生データを読み出す実施形態に基づき使用される検出電圧レベル（破線で表示）とを示している。 図５Ａは、２ビット／セルマルチレベルセル（ＭＬＣ）を７回読み出して情報を取得する一実施形態の詳細を一部選んで例示したものであり、図５Ｂは、２ビット／セルＭＬＣを５回読み出して消失判定情報を取得する一実施形態の詳細を一部選んで例示したものである。図５Ａおよび５Ｂは、ｉ）全セルにわたる閾値電圧の分布であって、それらのセルに書き込まれた種々の論理状態に対応した分布と、ｉｉ）前記セルに格納された生データを読み出す実施形態に基づき使用される検出電圧レベル（破線で表示）とを示している。

以下では、本発明の１若しくはそれ以上の実施形態について、本発明の詳細を一部選んで例示した添付の図面とともに詳細に説明している。本発明については、実施形態に関連付けて説明する。それらの実施形態は本明細書において単に例示的なものと理解され、本発明は、本明細書の実施形態のいずれか若しくはすべてに明示的に限定されず、多くの代替形態、変更（修正）形態、および均等物（等価物）を包含するものである。説明が単調になるのを避けるため、種々の表現ラベル（ｗｏｒｄ ｌａｂｅｌ）（「第１の」、「最後の」、「特定の（ｃｅｒｔａｉｎ）」、「種々の」、「さらに別の」、「他の」、「特定の（ｐａｒｔｉｃｕｌａｒ）」、「選択された」、「一部の」、「および特筆すべき」を含み、かつこれらに限定されない）を別個の実施形態セットに適用する場合がある。本明細書において、このようなラベルは、明示的に、特質、または嗜好若しくは偏見の何らかの形態を伝えることを目的としたものではなく、単に別個のセットを便宜的に区別するためのものである。開示した工程の操作・動作のいくつかは、本発明の範囲内で順序を変えることができる。工程、方法、および／またはプログラム命令の特徴の変形形態を複数の実施形態で説明している場合は、所定の、または動的に決定される基準に基づいて、それぞれ複数の実施形態に対応した複数の操作・動作モードから静的および／または動的に選択される１つを実施する他の実施形態も考えられる。以下の説明では、本発明が完全に理解されるよう具体的な詳細事項を多数記載する。これらの詳細事項は例示目的で提供するものであり、本発明は、これら具体的な詳細事項の一部または全部がなくとも、添付の請求項に従って実施可能である。明瞭性のため、本発明を不要に曖昧にしないよう、本発明に関する技術分野で公知の技術的事項は詳述していない。

序論
本序論は、以降の詳細な説明をより短時間で理解できるよう含めたものである。いかなる序論も必然的に当該主題全体を概説するものであり、完全または限定的な説明を意図したものではないため、本発明は本序論に示す概念（明示的な例がある場合はそれを含む）に限定されるものではない。例えば、以下では、本明細書の紙面および構成の制限上、特定の実施形態だけに関する概要を提供している。本明細書の残りの部分では、最終的に請求項と整合するものも含め、他の実施形態を多数説明している。

頭字語および略称
本明細書の他の部分では、特定の要素を指す種々の略称または頭字語が使用されている。これら頭字語・略称の少なくとも一部を以下に説明する。

一部のタイプのＮＡＮＤ型フラッシュメモリでは、フローティングゲートトランジスタのアレイを使って情報を格納する。各ビットセル（例えば、フローティングゲートトランジスタ）は、単一ビット情報（ＳＬＣとして知られる）または複数ビット情報（ＭＬＣとして知られる）を格納することができる。ＣＭＯＳ技術をスケールダウンすると、フローティングゲートに格納される電子の個数が減少する。記憶容量および／または記憶密度を増加させると、セルごとに格納されるビット数が増加する。そのため、技術のスケールダウンに伴い、セルに格納される値は比較的低い電圧範囲で表されるようになる。セルに格納された電子数の検出および／または経時変化の不確実性は、データ読み出し誤りを増大させる。一部の実施態様および／または使用シナリオでは、ＥＣＣにより、通常であれば破損データとされるデータを正しく読み出すことができる。

一部のＳＳＤタイプでは、フラッシュメモリを使って不揮発性記憶装置を提供する（例えば、電力なしで情報が保持される）。一部のＳＳＤは、ＨＤＤ、ＣＤドライブ、およびＤＶＤ駆動など磁気および／または光による不揮発性記憶装置に使用されるフォームファクタ、電気的インターフェース、および／またはプロトコルと互換性がある。一部のＳＳＤでは、誤り訂正にＲＳおよび／またはＢＣＨ符号が使用される。

ソリッドステートディスク（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｉｓｋ：ＳＳＤ）コントローラは、低密度パリティ検査（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ：ＬＤＰＣ）復号化を使って、フラッシュメモリアクセスにおける待ち時間（レイテンシ）および／または誤り訂正能力の改善を可能にする。一部の実施形態では、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリが所定値未満の生ビット誤り率（ＢＥＲ）を有する場合、ＳＳＤコントローラは、１ビット読み出し（単一読み出し）硬判定ＬＤＰＣデコーダを使って前記フラッシュメモリにアクセスする。前記硬判定ＬＤＰＣデコーダが訂正不可能な誤りを検出した場合、前記ＳＳＤコントローラは、１．５ビット読み出し（２回読み出し）消失判定ＬＤＰＣデコーダを使って前記フラッシュメモリにアクセスする。一部の実施形態では、フラッシュメモリが他の２つの所定値間の生ＢＥＲを有する場合、ＳＳＤコントローラは、前記硬判定ＬＤＰＣデコーダの使用を省き、前記消失判定ＬＤＰＣデコーダだけを使って前記フラッシュメモリにアクセスする。ＳＳＤコントローラの変形形態は、同様な技術を使ってマルチレベルセル（ＭＬＣ）技術のフラッシュメモリにアクセスする。一部のＳＳＤコントローラは、動的なデコーダ選択基準に基づいて、硬判定および消失ベースのデコーダ間で動的に切り替えを行う。この基準としては、プログラムサイクルまたは消去サイクルの数、読み出しディスターブイベント数、以前の訂正可能な誤りの数、および／または以前の訂正不可能な誤りの数などがある。

例示的な実施形態
詳細な説明の序論の結びとして、以下では、少なくとも「ＥＣ」（Ｅｘａｍｐｌｅ Ｃｏｍｂｉｎａｔｉｏｎ。組み合わせ例）として明示的に列挙されたいくつかを含む実施形態例集を示し、本明細書で説明する概念に係る種々の実施形態タイプについてさらに説明する。これらの例は、相互に排他的、網羅的、または限定的であることを意図したものではなく、本発明は、これらの実施形態例に限定されず、特許請求の範囲内で考えられる変更（修正）形態および変形形態をすべて包含するものである。

ＥＣ１）システムであって、
フラッシュメモリ内の特定の位置に格納されたデータに対する要求の受信に応答して、当該特定の位置における１若しくはそれ以上の初期読み出しを要求する手段と、
前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく硬判定ベースの低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する手段と、
前記検出手段に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する手段と、
前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づく消失判定ＬＤＰＣ復号化を実行する手段と
を有するシステム。

ＥＣ２）ＥＣ１５４記載のシステムにおいて、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であり、前記各追加読み出しは、各々の読み出し電圧におけるものであるシステム。

ＥＣ３）ＥＣ１５４記載のシステムにおいて、さらに、
各前記追加読み出しについて各々の電圧指定子を提供する手段を有するものであるシステム。

ＥＣ４）ＥＣ１５４記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。

ＥＣ５）ＥＣ１５４記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものであるシステム。

ＥＣ６）ＥＣ１５４記載のシステムにおいて、前記受信は、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
ファイバーチャネル・インターフェース規格と、
イーサネット（登録商標）・インターフェース規格と
を含むものであるシステム。

ＥＣ７）ＥＣ１５４記載のシステムにおいて、前記初期読み出しを要求する手段および前記追加読み出しを要求する手段はコントローラを介し、当該コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を含むものであるシステム。

ＥＣ８）方法であって、
フラッシュメモリ内の特定の位置に格納されたデータに対する要求の受信に応答して、前記特定の位置における１若しくはそれ以上の初期読み出しを要求する工程と、
前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく硬判定ベースの低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する工程と、
前記検出に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する工程と、
前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づく消失判定ＬＤＰＣ復号化を実行する工程と
を有する方法。

ＥＣ９）ＥＣ１５４記載の方法において、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であり、前記各追加読み出しは、各々の読み出し電圧におけるものである方法。

ＥＣ１０）ＥＣ１５４記載の方法において、さらに、
各前記追加読み出しについて各々の電圧指定子を提供する工程を有するものである方法。

ＥＣ１１）ＥＣ１５４記載の方法において、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つである方法。

ＥＣ１２）ＥＣ１５４記載の方法において、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものである方法。

ＥＣ１３）ＥＣ１５４記載の方法において、前記受信は、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
ファイバーチャネル・インターフェース規格と、
イーサネット（登録商標）・インターフェース規格と
を含むものである方法。

ＥＣ１４）ＥＣ１５４記載の方法において、前記初期読み出しを要求する工程および前記追加読み出しを要求する工程はコントローラを介し、当該コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を含むものである方法。

ＥＣ１５）システムであって、
インターフェースと、
コントローラであって、
フラッシュメモリ内の特定の位置に格納されたデータに対する要求を前記インターフェース経由で受信し、当該要求に応答して前記特定の位置における１若しくはそれ以上の初期読み出しを要求する工程と、
前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく硬判定ベースの低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する工程と、
前記検出に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する工程と、
前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づく消失判定ＬＤＰＣ復号化を実行する工程と
を実行可能なものである、前記コントローラと
を有するシステム。

ＥＣ１６）ＥＣ１５４記載のシステムにおいて、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であり、前記各追加読み出しは、各々の読み出し電圧におけるものであるシステム。

ＥＣ１７）ＥＣ１５４記載のシステムにおいて、前記コントローラは、さらに、
各前記追加読み出しについて各々の電圧指定子を提供する工程を実行可能なものであるシステム。

ＥＣ１８）ＥＣ１５４記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。

ＥＣ１９）ＥＣ１５４記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものであるシステム。

ＥＣ２０）ＥＣ１５４記載のシステムにおいて、前記コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を含むものであるシステム。

ＥＣ２１）命令セットが内部に格納された有形のコンピュータ可読媒体であって、前記命令セットが処理要素により実行されると、前記処理要素により、
フラッシュメモリ内の特定の位置に格納されたデータに対する要求の受信に応答して、前記特定の位置における１若しくはそれ以上の初期読み出しを要求する工程と、
前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく硬判定ベースの低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する工程と、
前記検出に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する工程と、
前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づく消失判定ＬＤＰＣ復号化を実行する工程と
を有する動作が実行されるものである
有形のコンピュータ可読媒体。

ＥＣ２２）ＥＣ２１記載の有形のコンピュータ可読媒体において、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であり、前記各追加読み出しは、各々の読み出し電圧におけるものである有形のコンピュータ可読媒体。

ＥＣ２３）ＥＣ２２記載の有形のコンピュータ可読媒体において、前記動作は、さらに、
各前記追加読み出しについて各々の電圧指定子を提供する工程を有するものである有形のコンピュータ可読媒体。

ＥＣ２４）ＥＣ２３記載の有形のコンピュータ可読媒体において、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つである有形のコンピュータ可読媒体。

ＥＣ２５）ＥＣ２１記載の有形のコンピュータ可読媒体において、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを有するものである有形のコンピュータ可読媒体。

ＥＣ２６）ＥＣ２１記載の有形のコンピュータ可読媒体において、前記受信は、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
ファイバーチャネル・インターフェース規格と、
イーサネット（登録商標）・インターフェース規格と
を含むものである有形のコンピュータ可読媒体。

ＥＣ２７）ＥＣ２１記載の有形のコンピュータ可読媒体において、前記処理要素はコントローラに含まれ、当該コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を有するものである有形のコンピュータ可読媒体。

ＥＣ２８）システムであって、
フラッシュメモリ内の特定の位置に格納されたデータに対する要求の受信に応答して、前記特定の位置における１若しくはそれ以上の初期読み出しを要求する手段と、
前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく硬判定ベースの低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する手段と、
前記検出手段に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する手段と、
前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づく消失判定ＬＤＰＣ復号化を実行する手段と
を有するシステム。

ＥＣ２９）ＥＣ２８記載のシステムにおいて、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であるシステム。

ＥＣ３０）ＥＣ２９記載のシステムにおいて、前記各追加読み出しは、各々の読み出し電圧におけるものであるシステム。

ＥＣ３１）ＥＣ３０記載のシステムにおいて、さらに、
各前記追加読み出しについて各々の電圧指定子を提供する手段を有するものであるシステム。

ＥＣ３２）ＥＣ３１記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。

ＥＣ３３）ＥＣ２８記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものであるシステム。

ＥＣ３４）ＥＣ３３記載のシステムにおいて、前記各初期読み出しは、各々の読み出し電圧におけるものであるシステム。

ＥＣ３５）ＥＣ３４記載のシステムにおいて、さらに、
各前記初期読み出しについて各々の電圧指定子を提供する手段を有するものであるシステム。

ＥＣ３６）ＥＣ３５記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。

ＥＣ３７）ＥＣ２８記載のシステムにおいて、前記受信は、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
ファイバーチャネル・インターフェース規格と、
イーサネット（登録商標）・インターフェース規格と
を含むものであるシステム。

ＥＣ３８）ＥＣ２８記載のシステムにおいて、前記初期読み出しを要求する手段および前記追加読み出しを要求する手段はコントローラを介し、当該コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を含むものであるシステム。

ＥＣ３９）ＥＣ２８記載のシステムにおいて、さらに、
フラッシュメモリインターフェースを介して、前記初期読み出しおよび前記追加読み出しを前記フラッシュメモリにインターフェース接続する手段を有するものであるシステム。

ＥＣ４０）ＥＣ３９記載のシステムにおいて、前記フラッシュメモリインターフェースは、
非同期インターフェースと、
同期インターフェースと、
ダブルデータレート（ＤＤＲ）同期インターフェースと、
オープンＮＡＮＤフラッシュ・インターフェース（ＯＮＦＩ）互換インターフェースと、
トグルモード互換フラッシュ・インターフェースと
のうち１若しくはそれ以上を有するものであるシステム。

ＥＣ４１）ＥＣ２８記載のシステムにおいて、前記データ要求は、ホストからのものであるシステム。

ＥＣ４２）ＥＣ４１記載のシステムにおいて、前記ホストは、
コンピュータと、
ワークステーション・コンピュータと、
サーバー・コンピュータと、
ストレージ・サーバーと、
パーソナルコンピュータ（ＰＣ）と、
ラップトップ・コンピュータと、
ノートブック・コンピュータと、
ネットブック・コンピュータと、
携帯情報端末（ＰＤＡ）と、
メディアプレーヤーと、
メディアレコーダーと、
デジタルカメラと、
携帯電話ハンドセットと、
コードレスホン・ハンドセットと、
電子ゲームと
のうち１若しくはそれ以上を有するものであるシステム。

ＥＣ４３）方法であって、
フラッシュメモリ内の特定の位置に格納されたデータに対する要求の受信に応答して、前記特定の位置における１若しくはそれ以上の初期読み出しを要求する工程と、
前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく硬判定ベースの低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する工程と、
前記検出に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する工程と、
前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づく消失判定ＬＤＰＣ復号化を実行する工程と
を有する方法。

ＥＣ４４）ＥＣ４３記載の方法において、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回である方法。

ＥＣ４５）ＥＣ４４記載の方法において、前記各追加読み出しは、各々の読み出し電圧におけるものである方法。

ＥＣ４６）ＥＣ４５記載の方法において、さらに、
各前記追加読み出しについて各々の電圧指定子を提供する工程を有するものである方法。

ＥＣ４７）ＥＣ４６記載の方法において、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つである方法。

ＥＣ４８）ＥＣ４３記載の方法において、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものである方法。

ＥＣ４９）ＥＣ４８記載の方法において、前記各初期読み出しは、各々の読み出し電圧におけるものである方法。

ＥＣ５０）ＥＣ４９記載の方法において、さらに、
各前記初期読み出しについて各々の電圧指定子を提供する工程を有するものである方法。

ＥＣ５１）ＥＣ５０記載の方法において、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つである方法。

ＥＣ５２）ＥＣ４３記載の方法において、前記受信は、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
ファイバーチャネル・インターフェース規格と、
イーサネット（登録商標）・インターフェース規格と
を含むものである方法。

ＥＣ５３）ＥＣ４３記載の方法において、前記初期読み出しを要求する工程および前記追加読み出しを要求する工程はコントローラを介し、当該コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を含むものである方法。

ＥＣ５４）ＥＣ４３記載の方法において、さらに、
フラッシュメモリインターフェースを介して、前記初期読み出しおよび前記追加読み出しを前記フラッシュメモリにインターフェース接続する工程を有するものである方法。

ＥＣ５５）ＥＣ５４記載の方法において、前記フラッシュメモリインターフェースは、
非同期インターフェースと、
同期インターフェースと、
ダブルデータレート（ＤＤＲ）同期インターフェースと、
オープンＮＡＮＤフラッシュ・インターフェース（ＯＮＦＩ）互換インターフェースと、
トグルモード互換フラッシュ・インターフェースと
のうち１若しくはそれ以上を有するものである方法。

ＥＣ５６）ＥＣ４３記載の方法において、前記データ要求は、ホストからのものである方法。

ＥＣ５７）ＥＣ５６記載の方法において、前記ホストは、
コンピュータと、
ワークステーション・コンピュータと、
サーバー・コンピュータと、
ストレージ・サーバーと、
パーソナルコンピュータ（ＰＣ）と、
ラップトップ・コンピュータと、
ノートブック・コンピュータと、
ネットブック・コンピュータと、
携帯情報端末（ＰＤＡ）と、
メディアプレーヤーと、
メディアレコーダーと、
デジタルカメラと、
携帯電話ハンドセットと、
コードレスホン・ハンドセットと、
電子ゲームと
のうち１若しくはそれ以上を有するものである方法。

ＥＣ５８）システムであって、
インターフェースと、
コントローラであって、
フラッシュメモリ内の特定の位置に格納されたデータに対する要求を前記インターフェース経由で受信し、当該要求に応答して前記特定の位置における１若しくはそれ以上の初期読み出しを要求する工程と、
前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく硬判定ベースの低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する工程と、
前記検出に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する工程と、
前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づく消失判定ＬＤＰＣ復号化を実行する工程と
実行可能なものである、前記コントローラと
を有するシステム。

ＥＣ５９）ＥＣ５８記載のシステムにおいて、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であるシステム。

ＥＣ６０）ＥＣ５９記載のシステムにおいて、前記各追加読み出しは、各々の読み出し電圧におけるものであるシステム。

ＥＣ６１）ＥＣ６０記載のシステムにおいて、前記コントローラは、さらに、
各前記追加読み出しについて各々の電圧指定子を提供する工程を実行可能なものであるシステム。

ＥＣ６２）ＥＣ６１記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。

ＥＣ６３）ＥＣ５８記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを有するものであるシステム。

ＥＣ６４）ＥＣ６３記載のシステムにおいて、前記各初期読み出しは、各々の読み出し電圧におけるものであるシステム。

ＥＣ６５）ＥＣ６４記載のシステムにおいて、前記コントローラは、さらに、
各前記追加読み出しについて各々の電圧指定子を提供する工程を実行可能なものであるシステム。

ＥＣ６６）ＥＣ６５記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。

ＥＣ６７）ＥＣ５８記載のシステムにおいて、前記インターフェースは、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
ファイバーチャネル・インターフェース規格と、
イーサネット（登録商標）・インターフェース規格と
を含むものであるシステム。

ＥＣ６８）ＥＣ５８記載のシステムにおいて、前記コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を含むものであるシステム。

ＥＣ６９）ＥＣ５８記載のシステムにおいて、前記インターフェースはホストインターフェースであり、前記初期読み出しおよび前記追加読み出しを前記フラッシュメモリに提供可能なフラッシュメモリインターフェースをさらに有するものであるシステム。

ＥＣ７０）ＥＣ６９記載のシステムにおいて、前記フラッシュメモリインターフェースは、
非同期インターフェースと、
同期インターフェースと、
ダブルデータレート（ＤＤＲ）同期インターフェースと、
オープンＮＡＮＤフラッシュ・インターフェース（ＯＮＦＩ）互換インターフェースと、
トグルモード互換フラッシュ・インターフェースと
のうち１若しくはそれ以上を有するものであるシステム。

ＥＣ７１）ＥＣ５８記載のシステムにおいて、前記インターフェースは、ホストからの前記データ要求を通信できるものであるシステム。

ＥＣ７２）ＥＣ７１記載のシステムにおいて、前記ホストは、
コンピュータと、
ワークステーション・コンピュータと、
サーバー・コンピュータと、
ストレージ・サーバーと、
パーソナルコンピュータ（ＰＣ）と、
ラップトップ・コンピュータと、
ノートブック・コンピュータと、
ネットブック・コンピュータと、
携帯情報端末（ＰＤＡ）と、
メディアプレーヤーと、
メディアレコーダーと、
デジタルカメラと、
携帯電話ハンドセットと、
コードレスホン・ハンドセットと、
電子ゲームと
のうち１若しくはそれ以上を有するものであるシステム。

ＥＣ７３）命令セットが内部に格納された有形のコンピュータ可読媒体であって、前記命令セットが処理要素により実行されると、前記処理要素により、
フラッシュメモリ内の特定の位置に格納されたデータに対する要求の受信に応答して、前記特定の位置における１若しくはそれ以上の初期読み出しを要求する工程と、
前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく硬判定ベースの低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する工程と、
前記検出に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する工程と、
前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づく消失判定ＬＤＰＣ復号化を実行する工程と
を有する動作が実行されるものである
有形のコンピュータ可読媒体。

ＥＣ７４）ＥＣ７３記載の有形のコンピュータ可読媒体において、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回である有形のコンピュータ可読媒体。

ＥＣ７５）ＥＣ７４記載の有形のコンピュータ可読媒体において、前記各追加読み出しは、各々の読み出し電圧におけるものである有形のコンピュータ可読媒体。

ＥＣ７６）ＥＣ７５記載の有形のコンピュータ可読媒体において、前記動作は、さらに、各前記追加読み出しについて各々の電圧指定子を提供する工程を有するものである有形のコンピュータ可読媒体。

ＥＣ７７）ＥＣ７６記載の有形のコンピュータ可読媒体において、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つである有形のコンピュータ可読媒体。

ＥＣ７８）ＥＣ７３記載の有形のコンピュータ可読媒体において、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものである有形のコンピュータ可読媒体。

ＥＣ７９）ＥＣ７８記載の有形のコンピュータ可読媒体において、前記各初期読み出しは、各々の読み出し電圧におけるものである有形のコンピュータ可読媒体。

ＥＣ８０）ＥＣ７９記載の有形のコンピュータ可読媒体において、前記動作は、さらに、
各前記初期読み出しについて各々の電圧指定子を提供する工程を有するものである有形のコンピュータ可読媒体。

ＥＣ８１）ＥＣ８０記載の有形のコンピュータ可読媒体において、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つである有形のコンピュータ可読媒体。

ＥＣ８２）ＥＣ７３記載の有形のコンピュータ可読媒体において、前記受信は、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
ファイバーチャネル・インターフェース規格と、
イーサネット（登録商標）・インターフェース規格と
を含むものである有形のコンピュータ可読媒体。

ＥＣ８３）ＥＣ７３記載の有形のコンピュータ可読媒体において、前記処理要素はコントローラに含まれ、当該コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を有するものである有形のコンピュータ可読媒体。

ＥＣ８４）ＥＣ７３記載の有形のコンピュータ可読媒体において、前記初期読み出しおよび前記追加読み出しは、フラッシュメモリインターフェースを介して、前記フラッシュメモリにインターフェース接続されるものである有形のコンピュータ可読媒体。

ＥＣ８５）ＥＣ８４記載の有形のコンピュータ可読媒体において、前記フラッシュメモリインターフェースは、
非同期インターフェースと、
同期インターフェースと、
ダブルデータレート（ＤＤＲ）同期インターフェースと、
オープンＮＡＮＤフラッシュ・インターフェース（ＯＮＦＩ）互換インターフェースと、
トグルモード互換フラッシュ・インターフェースと
のうち１若しくはそれ以上を有するものである有形のコンピュータ可読媒体。

ＥＣ８６）ＥＣ７３記載の有形のコンピュータ可読媒体において、前記データ要求は、ホストからのものである有形のコンピュータ可読媒体。

ＥＣ８７）ＥＣ８６記載の有形のコンピュータ可読媒体において、前記ホストは、
コンピュータと、
ワークステーション・コンピュータと、
サーバー・コンピュータと、
ストレージ・サーバーと、
パーソナルコンピュータ（ＰＣ）と、
ラップトップ・コンピュータと、
ノートブック・コンピュータと、
ネットブック・コンピュータと、
携帯情報端末（ＰＤＡ）と、
メディアプレーヤーと、
メディアレコーダーと、
デジタルカメラと、
携帯電話ハンドセットと、
コードレスホン・ハンドセットと、
電子ゲームと
のうち１若しくはそれ以上を有するものである有形のコンピュータ可読媒体。

ＥＣ８８）システムであって、
フラッシュメモリの特定の位置における２つの消失判定読み出しを要求する手段と、
前記２つの消失判定読み出しの結果に基づいて、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する手段と
を有するシステム。

ＥＣ８９）ＥＣ８８記載のシステムにおいて、さらに、
前記フラッシュメモリ内の前記特定の位置に格納されたデータに対する要求に応答して、前記特定の位置における硬判定読み出しを要求する手段と、
前記硬判定読み出しの結果に基づいて、硬判定ベースのＬＤＰＣ復号化を実行する手段と
を有し、
前記２つの消失判定読み出しを要求する手段は、前記硬判定ベースのＬＤＰＣ復号化を実行する手段の訂正不可能な誤り結果に応答して、前記２つの消失判定読み出しを要求するものである
システム。

ＥＣ９０）ＥＣ８８記載のシステムにおいて、さらに、
前記消失ベースのＬＤＰＣ復号化を実行する手段の失敗に応答して、前記フラッシュメモリの前記特定の位置において１若しくはそれ以上の軟判定読み出しを要求する手段と、
前記軟判定読み出しの結果に基づいて、軟判定ＬＤＰＣ復号化を実行する手段と
を有するものであるシステム。

ＥＣ９１）ＥＣ８８記載のシステムにおいて、さらに、
前記フラッシュメモリの少なくとも一部を有するものであるシステム。

ＥＣ９２）ＥＣ９１記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術を有するものであるシステム。

ＥＣ９３）方法であって、
フラッシュメモリの特定の位置における２つの消失判定読み出しを要求する工程と、
前記２つの消失判定読み出しの結果に基づいて、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する工程と
を有する方法。

ＥＣ９４）ＥＣ９３記載の方法において、さらに、
前記フラッシュメモリ内の特定の位置に格納されたデータに対する要求に応答して、前記特定の位置における硬判定読み出しを要求する工程と、
前記硬判定読み出しの結果に基づいて、硬判定ベースのＬＤＰＣ復号化を実行する工程と
を有し、
前記２つの消失判定読み出しを要求する工程は、前記硬判定ベースのＬＤＰＣ復号化の訂正不可能な誤り結果に応答するものである
方法。

ＥＣ９５）ＥＣ９３記載の方法において、さらに、
前記消失ベースのＬＤＰＣ復号化の失敗に応答して、前記フラッシュメモリの前記特定の位置において１若しくはそれ以上の軟判定読み出しを要求する工程と、
前記軟判定読み出しの結果に基づいて、軟判定ＬＤＰＣ復号化を実行する工程と
を有するものである方法。

ＥＣ９６）ＥＣ９３記載の方法において、さらに、
前記フラッシュメモリの少なくとも一部を有するものである方法。

ＥＣ９７）ＥＣ９６記載の方法において、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術を有するものである方法。

ＥＣ９８）システムであって、
フラッシュメモリの特定の位置における２つの消失判定読み出しを要求するように動作可能なコントローラと、
前記２つの消失判定読み出しの結果に応答して動作可能な消失ベースの低密度パリティ検査（ＬＤＰＣ）デコーダと
を有するシステム。

ＥＣ９９）ＥＣ９８記載のシステムにおいて、さらに、
前記硬判定読み出しの結果に応答して動作可能な硬判定ベースのＬＤＰＣデコーダ
を有し、
前記コントローラは、さらに、前記フラッシュメモリ内の特定の位置に格納されたデータに対する要求に応答して、前記特定の位置における前記硬判定読み出しを要求するように動作可能であり、
前記２つの消失判定読み出しを要求する工程は、前記硬判定ベースのＬＤＰＣデコーダの訂正不可能な誤り結果に応答するものである
システム。

ＥＣ１００）ＥＣ９８記載のシステムにおいて、さらに、
１若しくはそれ以上の軟判定読み出しの結果に応答して動作可能な軟判定ＬＤＰＣデコーダ
を有し、
前記コントローラは、さらに、前記消失ベースのＬＤＰＣデコーダの失敗に応答して、前記フラッシュメモリの前記特定の位置における前記軟判定読み出しを要求するように動作可能である
システム。

ＥＣ１０１）ＥＣ９８記載のシステムにおいて、さらに、
前記フラッシュメモリの少なくとも一部を有するものであるシステム。

ＥＣ１０２）ＥＣ１０１記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術を有するものであるシステム。

ＥＣ１０３）システムであって、
フラッシュメモリの特定の位置における第１および第２の読み出しを要求し、当該要求の応答として第１および第２の結果をそれぞれ受信する手段と、
前記第１および第２の結果に基づいて、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する手段と
を有するシステム。

ＥＣ１０４）ＥＣ１０３記載のシステムにおいて、さらに、
前記フラッシュメモリ内の前記特定の位置に格納されたデータに対する要求に応答して、前記特定の位置における第３の読み出しを要求する手段と
を有するものであるシステム。

ＥＣ１０５）ＥＣ１０４記載のシステムにおいて、前記第３の読み出しは、前記第１および第２の読み出しに先行し、当該第１および第２の読み出しは、前記第３の読み出しから生じる訂正不可能な誤りに応答して要求されるものであるシステム。

ＥＣ１０６）ＥＣ１０５記載のシステムにおいて、さらに、
前記第３の読み出しの結果に基づいて、硬判定ベースのＬＤＰＣ復号化を実行する手段を有するものであるシステム。

ＥＣ１０７）ＥＣ１０６記載のシステムにおいて、前記硬判定ベースのＬＤＰＣ復号化を実行する手段は、前記訂正不可能な誤りが起こったかどうかを決定するものであるシステム。

ＥＣ１０８）ＥＣ１０３記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術を有するものであるシステム。

ＥＣ１０９）システムであって、
コンピューティングホストに対するインターフェースと、
フラッシュメモリに対するインターフェースと、
コントローラであって、
前記コンピューティングホストからデータ要求を受信し、
前記データ要求に応答して、前記フラッシュメモリインターフェースに前記フラッシュメモリの特定の位置における第１および第２の読み出しを要求させ、当該第１および第２の読み出し各々の応答として前記フラッシュメモリから第１および第２の結果をそれぞれ受信し、
前記第１および第２の結果に基づいて、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行するように動作可能なものである
前記コントローラと
を有するシステム。

ＥＣ１１０）ＥＣ１０９記載のシステムにおいて、前記コントローラは、さらに、前記コンピューティングホストとのインターフェースを介して、前記フラッシュメモリ内の特定の位置に格納されたデータに対する要求を受信し、当該要求に応答して前記特定の位置における前記第３の読み出しを要求するように動作可能なものであるシステム。

ＥＣ１１１）ＥＣ１１０記載のシステムにおいて、前記第３の読み出しは、前記第１および第２の読み出しに先行し、当該第１および第２の読み出しは、前記第３の読み出しから生じる訂正不可能な誤りに応答して要求されるものであるシステム。

ＥＣ１１２）ＥＣ１０９記載のシステムにおいて、さらに、
前記コンピューティングホストインターフェースに連結されたコンピューティングホストを有するものであるシステム。

ＥＣ１１３）ＥＣ１０９記載のシステムにおいて、さらに、
前記フラッシュメモリインターフェースに連結されたフラッシュメモリを有するものであるシステム。

ＥＣ１１４）ＥＣ１１３記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術を有するものであるシステム。

ＥＣ１１５）ＥＣ１１３記載のシステムにおいて、前記第１および第２の読み出しに対する要求は、各々の電圧指定子を提供するものであるシステム。

ＥＣ１１６）ＥＣ１１５記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。

ＥＣ１１７）ＥＣ１０９記載のシステムにおいて、前記インターフェースおよび前記コントローラは、ソリッドステートディスク（ＳＳＤ）に含まれるものであるシステム。

ＥＣ１１８）ＥＣ１０９記載のシステムにおいて、さらに、
前記フラッシュメモリおよび記憶サブシステム制御要素を有し、前記記憶サブシステム制御要素は前記インターフェースおよび前記コントローラを有し、前記フラッシュメモリおよび前記記憶サブシステム制御要素は、複数の不揮発性記憶構成要素タイプの１つとして実装され、前記不揮発性記憶構成要素タイプは、
ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
セキュアデジタル（ＳＤ）記憶構成要素タイプと、
メモリースティック記憶構成要素タイプと、
ｘＤピクチャーカード記憶構成要素タイプと
を有するものであるシステム。

ＥＣ１１９）ＥＣ１０９記載のシステムにおいて、前記コンピューティングホストに対するインターフェースは、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
ファイバーチャネル・インターフェース規格と、
イーサネット（登録商標）・インターフェース規格と
を有するものであるシステム。

ＥＣ１２０）方法であって、
フラッシュメモリの特定の位置における第１および第２の読み出しを要求し、当該要求の応答として第１および第２の結果をそれぞれ受信する工程と、
前記第１および第２の結果に基づいて、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する工程と
を有する方法。

ＥＣ１２１）ＥＣ１２０記載の方法において、さらに、
前記消失ベースのＬＤＰＣ復号化に基づいて、前記特定の位置に格納されたデータに対する要求を受け取った場合、それに応答して、データを返す工程を有するものである方法。

ＥＣ１２２）ＥＣ１２０記載の方法において、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術を有するものである方法。

ＥＣ１２３）ＥＣ１２０記載の方法において、前記消失ベースのＬＤＰＣ復号化の少なくとも一部は、ハードウェア内で実行されるものである方法。

ＥＣ１２４）ＥＣ１２３記載の方法において、前記ハードウェアは、少なくとも１つのハードウェア排他的ＯＲ回路を有するものである方法。

ＥＣ１２５）命令セットが内部に格納されたコンピュータ可読媒体であって、前記命令セットが処理要素により実行されると、前記処理要素により、
フラッシュメモリの特定の位置における第１および第２の読み出しを要求し、当該要求の応答として第１および第２の結果をそれぞれ受信する工程と、
前記第１および第２の結果に基づいて、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する工程と
を有する動作が実行されるものである、コンピュータ可読媒体。

ＥＣ１２６）命令セットが内部に格納されたコンピュータ可読媒体であって、前記命令セットが処理要素により実行されると、前記処理要素により、
デコーダ選択基準を収集する工程であって、前記デコーダ選択基準は、プログラムサイクルまたは消去サイクルの数と、読み出しディスターブイベントの数と、書き込みディスターブイベントの数と、訂正可能な誤りの数と、訂正不可能な誤りの数とのうちのいずれか１つ若しくはそれ以上を有するものである、前記収集する工程と、
前記デコーダ選択基準に少なくとも部分的に基づき、複数のデコーダタイプの１つを動的に選択するように命令する工程であって、前記デコーダタイプは、硬判定デコーダタイプと消失ベースのデコーダタイプとを有するものである、前記命令する工程と、
前記選択されたデコーダタイプの指標をフラッシュメモリコントローラ回路に提供する工程であって、前記フラッシュメモリコントローラ回路は、前記硬判定デコーダタイプおよび前記消失ベースのデコーダタイプにそれぞれ対応するデコーダ回路を有するものである、前記提供する工程と
を有する動作が実行されるものである、コンピュータ可読媒体。

ＥＣ１２７）ＥＣ１２６記載のコンピュータ可読媒体において、前記動作は、さらに、前記フラッシュメモリコントローラ回路を選択的に制御してフラッシュメモリの所定の位置における１若しくはそれ以上の読み出しを実行する工程を有し、前記１若しくはそれ以上の読み出しの各々は異なる読み出し電圧を使用するものであるコンピュータ可読媒体。

ＥＣ１２８）ＥＣ１２６記載のコンピュータ可読媒体において、前記デコーダタイプは、さらに、軟判定デコーダタイプを有し、前記フラッシュメモリコントローラ回路は、さらに、前記軟判定デコーダタイプに対応したデコーダ回路を有するものであるコンピュータ可読媒体。

ＥＣ１２９）ＥＣ１２６記載のコンピュータ可読媒体において、前記デコーダタイプのうち１若しくはそれ以上は、低密度パリティ検査（ＬＤＰＣ）符号化に少なくとも部分的に基づくものであるコンピュータ可読媒体。

ＥＣ１３０）ＥＣ１２６記載のコンピュータ可読媒体において、前記デコーダタイプはすべて、低密度パリティ検査（ＬＤＰＣ）符号化に少なくとも部分的に基づくものであるコンピュータ可読媒体。

ＥＣ１３１）システムであって、
フラッシュ装置の生ビット誤り率（ＢＥＲ）が所定のレベルより高い場合、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する手段と、
前記ＢＥＲが所定のレベル未満である場合、硬判定ＬＤＰＣ復号化を実行する手段と
を有するシステム。

ＥＣ１３２）ＥＣ１３１記載のシステムにおいて、前記手段の双方は、ソリッドステートディスク（ＳＳＤ）に含まれるハードウェア論理ブロックにより少なくとも部分的に実装されるものであるシステム。

ＥＣ１３３）システムであって、
フラッシュ装置がマルチレベルセル（ＭＬＣ）技術を有する場合、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する手段と、
前記フラッシュ装置がシングルレベルセル（ＳＬＣ）技術を有する場合、硬判定ＬＤＰＣ復号化を実行する手段と
を有するシステム。

ＥＣ１３４）ＥＣ１３３記載のシステムにおいて、前記手段の双方は、ソリッドステートディスク（ＳＳＤ）に含まれるハードウェア論理ブロックにより少なくとも部分的に実装されるものであるシステム。

ＥＣ１３５）方法であって、
フラッシュ装置の生ビット誤り率（ＢＥＲ）が所定のレベルより高い場合、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する工程と、
前記ＢＥＲが所定のレベル未満である場合、硬判定ＬＤＰＣ復号化を実行する工程と
を有する方法。

ＥＣ１３６）ＥＣ１３５記載の方法において、前記復号化工程は、ソリッドステートディスク（ＳＳＤ）に含まれるハードウェア論理ブロックにより少なくとも部分的に実施されるものである方法。

ＥＣ１３７）方法であって、
フラッシュ装置がマルチレベルセル（ＭＬＣ）技術を有する場合、消失ベースの低密度パリティ検査（ＬＤＰＣ）復号化を実行する工程と、
前記フラッシュ装置がシングルレベルセル（ＳＬＣ）技術を有する場合、硬判定ＬＤＰＣ復号化を実行する工程と
を有する方法。

ＥＣ１３８）ＥＣ１３７記載の方法において、前記復号化工程は、ソリッドステートディスク（ＳＳＤ）に含まれるハードウェア論理ブロックにより少なくとも部分的に実施されるものである方法。

ＥＣ１３９）システムであって、
フラッシュメモリの所定の位置における第１の読み出しを要求し、当該要求の応答として第１の結果を受信する手段と、
硬判定低密度パリティ検査（ＬＤＰＣ）デコーダに基づいて前記第１の結果が訂正不可能な誤りを有する場合、前記フラッシュメモリの前記所定の位置における第２および第３の読み出しを要求し、当該要求の応答として第２および第３の結果をそれぞれ受信する手段と、
少なくとも前記第２および前記第３の結果に基づいて、消失ベースのＬＤＰＣ復号化を実行する手段と
を有するシステム。

ＥＣ１４０）ＥＣ１３９記載のシステムにおいて、前記第１の読み出しを要求する手段は、前記所定の位置におけるデータの全部または任意部分に対する要求に応答したものであるシステム。

ＥＣ１４１）ＥＣ１３９記載のシステムにおいて、さらに、
前記所定の位置におけるデータの全部または任意部分を要求する手段
を有するものであるシステム。

ＥＣ１４２）システムであって、
コンピューティングホストに対するインターフェースと、
フラッシュメモリに対するインターフェースと、
コントローラであって、
データ要求を受信し、
前記データ要求に応答して、前記フラッシュメモリインターフェースに前記フラッシュメモリインターフェースに連結された前記フラッシュメモリの所定の位置における第１の読み出しを要求させ、当該第１の読み出しの応答として前記フラッシュメモリから第１の結果を受信し、
硬判定低密度パリティ検査（ＬＤＰＣ）デコーダに基づいて、前記第１の結果が訂正不可能な誤りを有するか決定し、訂正不可能な誤りを有する場合は、前記フラッシュメモリの前記所定の位置における第２および第３の読み出しを要求し、前記第２および第３の読み出し各々の応答として、前記フラッシュメモリから第２および第３の結果をそれぞれ受信し、
少なくとも前記第２および前記第３の結果に基づいて、消失ベースのＬＤＰＣ復号化を実行するように動作可能なものである
前記コントローラと
を有するシステム。

ＥＣ１４３）ＥＣ１４２記載のシステムにおいて、前記コンピューティングホストインターフェース、前記フラッシュメモリインターフェース、および前記コントローラは、ソリッドステートディスク（ＳＳＤ）に含まれるものであるシステム。

ＥＣ１４４）ＥＣ１４２記載のシステムにおいて、前記コンピューティングホストインターフェース、前記フラッシュメモリインターフェース、および前記コントローラは、不揮発性記憶構成要素に含まれるものであるシステム。

ＥＣ１４５）ＥＣ１４４記載のシステムにおいて、前記不揮発性記憶構成要素は、ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、セキュアデジタル（ＳＤ）記憶構成要素タイプと、メモリースティック記憶構成要素タイプと、ｘＤピクチャーカード記憶構成要素タイプとのうち１若しくはそれ以上を含むものであるシステム。

ＥＣ１４６）ＥＣ１４２記載のシステムにおいて、さらに、
前記コンピューティングホストインターフェースに連結されたコンピューティングホストを有するものであるシステム。

ＥＣ１４５）ＥＣ１４４記載のシステムにおいて、前記コンピューティングホストは、コンピュータと、ワークステーション・コンピュータと、サーバー・コンピュータと、ストレージ・サーバーと、パーソナルコンピュータ（ＰＣ）と、ラップトップ・コンピュータと、ノートブック・コンピュータと、ネットブック・コンピュータと、携帯情報端末（ＰＤＡ）と、メディアプレーヤーと、メディアレコーダーと、デジタルカメラと、携帯電話ハンドセットと、コードレスホン・ハンドセットと、および電子ゲームとのうちの１つ、または任意の組み合わせであるシステム。

ＥＣ１４８）ＥＣ１４２記載のシステムにおいて、さらに、
前記フラッシュメモリインターフェースに連結されたフラッシュメモリを有するものであるシステム。

ＥＣ１４９）方法であって、
フラッシュメモリの位置における第１の読み出しを要求し、当該要求に応答して第１の結果を受信する工程と、
硬判定低密度パリティ検査（ＬＤＰＣ）デコーダに基づいて前記第１の結果が訂正不可能な誤りを有する場合、前記フラッシュメモリの前記所定の位置における第２および第３の読み出しを要求し、当該要求に応答して第２および第３の結果をそれぞれ受信する工程と、
少なくとも前記第２および前記第３の結果に基づいて、消失ベースのＬＤＰＣ復号化を実行する工程と
を有する方法。

ＥＣ１５０）ＥＣ１４９記載の方法において、前記第１の読み出しを要求する工程は、前記所定の位置におけるデータの全部または任意部分に対する要求に応答したものである方法。

ＥＣ１５１）ＥＣ１４９記載の方法において、さらに、
前記所定の位置におけるデータの全部または任意部分を要求する工程を有するものである方法。

ＥＣ１５２）命令セットが内部に格納されたコンピュータ可読媒体であって、前記命令セットが処理要素により実行されると、前記処理要素により、
フラッシュメモリの所定の位置における第１の読み出しを要求し、当該要求の応答として第１の結果を受信する工程と、
硬判定低密度パリティ検査（ＬＤＰＣ）デコーダに基づいて前記第１の結果が訂正不可能な誤りを有する場合、前記フラッシュメモリの前記所定の位置における第２および第３の読み出しを要求し、当該要求の応答として第２および第３の結果をそれぞれ受信する工程と、
少なくとも前記第２および前記第３の結果に基づて、消失ベースのＬＤＰＣ復号化を実行する工程と
を有する動作が実行される、コンピュータ可読媒体。

ＥＣ１５３）ＥＣ１４９記載のコンピュータ可読媒体において、前記第１の読み出しを要求する工程は、前記位置に格納されたデータに対する要求に応答したものであるコンピュータ可読媒体。

ＥＣ１５４）ＥＣ１４９記載のコンピュータ可読媒体において、前記動作は、前記消失ベースのＬＤＰＣ復号化に少なくとも部分的に基づき、前記位置に格納されたデータの全部または任意部分を提供する工程をさらに有するものであるコンピュータ可読媒体。

システム
図１Ａは、低密度パリティ検査（ＬＤＰＣ）符号ベースのフラッシュメモリアクセスを使ったソリッドステートディスク（ＳＳＤ）コントローラを含むＳＳＤの一実施形態の詳細を一部選んで例示した図である。ＳＳＤコントローラ１００は、１若しくはそれ以上の外部インターフェース１１０を介して、ホスト（図示せず）に通信可能に連結されている。種々の実施形態によれば、外部インターフェース１１０は、ＳＡＴＡインターフェース、ＳＡＳインターフェース、ＰＣＩｅインターフェース、ファイバーチャネルインターフェース、イーサネット（登録商標）インターフェース（例えば、１０ギガビットイーサネット（登録商標））、以上のうち任意のインターフェースの非標準バージョン、カスタムインターフェース、または記憶装置および／または通信装置および／またはコンピュータ装置を相互接続するため使用される他の任意タイプインターフェースのうち１若しくはそれ以上である。例えば、一部の実施形態では、ＳＳＤコントローラ１００にＳＡＴＡインターフェースおよびＰＣＩｅインターフェースが含まれる。

さらに、ＳＳＤコントローラ１００は、１若しくはそれ以上の装置インターフェース１９０を介して、１若しくはそれ以上の記憶装置、例えばフラッシュ装置１９２を含む不揮発性メモリ１９９と通信可能に連結されている。種々の実施形態によれば、外部インターフェース１９０は、非同期インターフェース、同期インターフェース、ＤＤＲ同期インターフェース、ＯＮＦＩ ２．２またはＯＮＦＩ ３．０互換インターフェースなどのＯＮＦＩ互換インターフェース、トグルモード互換フラッシュインターフェース、以上のうち任意のインターフェースの非標準バージョン、カスタムインターフェース、または記憶装置に接続するため使用される他の任意タイプインターフェースのうち１若しくはそれ以上である。

フラッシュ装置１９２は、一部の実施形態において、１若しくはそれ以上の個々のフラッシュダイ１９４を有する。フラッシュ装置１９２の特定の１タイプによれば、特定のフラッシュ装置１９２内の複数のフラッシュダイ１９４は、任意選択的および／または選択的に、並列アクセス可能である。フラッシュ装置１９２は、ＳＳＤコントローラ１００に通信可能に連結できる記憶装置の単なる１タイプを表したものである。種々の実施形態では、任意タイプの記憶装置、例えばＳＬＣ ＮＡＮＤ型フラッシュメモリ、ＭＬＣ ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、読み出し専用メモリ、静的ランダムアクセスメモリ、動的ランダムアクセスメモリ、強磁性メモリ、相変化メモリ、レーストラックメモリ、あるいは他の任意タイプのメモリ装置または記憶媒体を使用できる。

種々の実施形態によれば、装置インターフェース１９０は、バスごとに１若しくはそれ以上のフラッシュ装置１９２を伴った１若しくはそれ以上のバス、バスごとに１若しくはそれ以上のフラッシュ装置１９２を伴った１若しくはそれ以上のバスグループのうち１グループ内のバスが全般的に並列アクセスされるもの、または装置インターフェース１９２上の他の任意のフラッシュ装置１９０構成として構成される。

引き続き図１Ａにおいて、ＳＳＤコントローラ１００は、１若しくはそれ以上のモジュール、例えばホストインターフェース１１１、データ処理１２１、バッファ１３１、マップ１４１、リサイクラ１５１、ＥＣＣ １６１、装置インターフェース論理１９１、およびＣＰＵ １７１を有する。図１Ａに例示したこれらの具体的なモジュールおよび相互接続は、単なる一実施形態を表したものであり、これらモジュールのほか図示していない追加モジュールの一部または全部の構成および相互接続も多数考えられる。第１の例では、一部の実施形態において、２若しくはそれ以上のホストインターフェース１１１がデュアルポーティングを提供する。第２の例では、一部の実施形態において、データ処理１２１および／またはＥＣＣ １６１がバッファ１３１と組み合わされる。第３の例では、一部の実施形態において、ホストインターフェース１１１がバッファ１３１に直結され、バッファ１３１に格納されたデータをデータ処理１２１が任意選択的および／または選択的に操作する。第４の例では、一部の実施形態において、装置インターフェース論理１９１がバッファ１３１に直結され、バッファ１３１に格納されたデータをＥＣＣ １６１が任意選択的および／または選択的に操作する。

ホストインターフェース１１１は、外部インターフェース１１０経由でコマンドおよび／またはデータを送受信し、一部の実施形態では、タグ追跡１１３により個々のコマンドの進捗状況を追跡する。例えば、一部の実施形態において、ホストインターフェース１１１はＳＡＴＡプロトコルと互換性があり、ＮＣＱコマンドを使って最高３２まで保留中コマンドを有することができ、その各々が０〜３１の数で表される一意のタグを伴う。一部の実施形態において、タグ追跡１１３は、外部インターフェース１１０経由で受信されたコマンドに関する外部タグを、ＳＳＤコントローラ１００による処理中、前記コマンドの追跡に使用される内部タグに関連付けることができる。

種々の実施形態によれば、データ処理１２１は、任意選択的および／または選択的に、バッファ１３１および外部インターフェース１１０間で送信されるデータの一部または全部を処理し、かつ、データ処理１２１は、任意選択的および／または選択的に、バッファ１３１に格納されたデータを処理し、あるいは、データ処理１２１は、これらデータ処理のいずれか一方を行う。一部の実施形態において、データ処理１２１は、１若しくはそれ以上のエンジン１２３を使って、暗号化、解読、圧縮、展開、フォーマット、リフォーマット、トランスコード、および他の任意のデータ処理および／または操作タスクのうち１若しくはそれ以上を実行する。

バッファ１３１は、外部インターフェース１１０と装置インターフェース１９０との間で送信されるデータを格納する。また、一部の実施形態において、バッファ１３１は、フラッシュ装置１９２の管理用にＳＳＤコントローラ１００が使用するシステムデータ、例えばマップテーブルの一部または全部も格納する。種々の実施形態において、バッファ１３１は、データの一時記憶に使用されるメモリ１３７、バッファ１３１に出入りするデータの移動を制御するため使用されるＤＭＡ １３３、より高レベルの誤り訂正機能、例えば複数のフラッシュ装置１９２および／またはフラッシュダイ１９４にわたり実装されるＲＡＩＤを提供する上で使用されるＥＣＣ−Ｘ １３５、および他のデータ移動および／または操作機能のうち、１若しくはそれ以上を有する。

種々の実施形態によれば、ＥＣＣ １６１は、任意選択的および／または選択的に、バッファ１３１および装置インターフェース１９０間で送信されるデータの一部または全部を処理し、かつ、ＥＣＣ １６１は、任意選択的および／または選択的に、バッファ１３１に格納されたデータを処理し、あるいは、ＥＣＣ １６１は、これらデータ処理のいずれか一方を行う。一部の実施形態では、ＥＣＣ １６１は、ＣＲＣ符号、ハミング符号、ＲＳ符号、ＢＣＨ符号、ＬＤＰＣ符号、ビタビ符号、トレリス符号、硬判定符号、軟判定符号、消失ベースの符号、任意の誤り検出および／または訂正符号、および以上の任意の組み合わせのうち１若しくはそれ以上を実施する。一部の実施形態では、硬判定、軟判定、および消失判定ベースのデコーダ１６９で概念的に例示したように、１若しくはそれ以上のデコーダ（例えば、ＬＤＰＣデコーダ）がＥＣＣ １６１に含まれる。

装置インターフェース論理１９１は、装置インターフェース１９０を介してフラッシュ装置１９２を制御する。装置インターフェース論理１９１は、フラッシュ装置１９２のプロトコルに基づき、フラッシュ装置１９２とデータを送受信できる。装置インターフェース論理１９１には、装置インターフェース１９０を介してフラッシュ装置１９２の制御を選択的に順序付けするスケジューリング１９３が含まれる。例えば一部の実施形態において、スケジューリング１９３は、フラッシュ装置１９２の操作をキューでき、利用可能な個々のフラッシュ装置１９２（またはフラッシュダイ１９４）の操作を選択的に送信することができる。

マップ１４１は、外部インターフェース１１０で使用されるデータアドレス指定と装置インターフェース１９０で使用されるデータアドレス指定との間の変換を行うことができる。例えば、一部の実施形態において、外部インターフェース１１０で使用されるＬＢＡは、１若しくはそれ以上のフラッシュダイ１９４をターゲットとしたブロックアドレスおよび／またはページアドレスに、マップ１４１によって変換される。一部の実施形態において、マップ１４１の粒度は固定され、例えば、まず外部インターフェース１１０で使用される固定サイズの論理ブロックがマッピングされ、次に、装置インターフェース１９０で使用される固定サイズのブロックがマッピングされる。他の実施形態では、マップ１４１の粒度が変更可能であり、外部インターフェース１１０または装置インターフェース１９０で使用されるすべてのブロックが必ずしも同じサイズであるとは限らない。

一部の実施形態では、マップ１４１が、テーブル１４３を使って、外部インターフェース１１０で使用されるアドレスと、装置インターフェース１９０で使用されるデータアドレス指定との間の変換を実行および／またはルックアップする。種々の実施形態によれば、テーブル１４３は、１レベルのマップ、２レベルのマップ、複数レベルのマップ、マップキャッシュ、圧縮されたマップ、１つのアドレス空間から別のアドレス空間への任意タイプのマッピング、および以上の任意の組み合わせのうち１若しくはそれ以上である。種々の実施形態によれば、テーブル１４３は、静的ランダムアクセスメモリ、動的ランダムアクセスメモリ、不揮発性メモリ（例えば、フラッシュメモリ）、キャッシュメモリ、オンチップメモリ、オフチップメモリ、および以上の任意の組み合わせのうち１若しくはそれ以上を含む。

一部の実施形態では、リサイクラ１５１がガベージコレクションを行う。例えば、一部の実施形態では、消去して再び書き込み可能にしなければならないブロックがフラッシュ装置１９２に含まれる。リサイクラ１５１は、フラッシュ装置１９２のどの部分が活発に使用されているかを、例えばマップ１４１が維持するマップをスキャンして決定し、フラッシュ装置１９２で使用されていない部分を消去して書き込み可能にすることができる。さらに別の実施形態において、リサイクラ１５１は、フラッシュ装置１９２内に格納されたデータを移動させることにより、フラッシュ装置１９２で連続して書き込み可能な部分を増やすことができる。

ＣＰＵ １７１は、ＳＳＤコントローラ１００の種々の部分を制御する。ＣＰＵ １７１には、ＣＰＵコア１７２が含まれる。ＣＰＵコア１７２は、種々の実施形態によれば、１若しくはそれ以上のシングルコアまたはマルチコアのプロセッサである。ＣＰＵコア１７２内の個々のプロセッサコアは、一部の実施形態において、マルチスレッド式である。ＣＰＵコア１７２には、命令および／またはデータキャッシュおよび／またはメモリが含まれる。例えば、前記命令メモリには、ＣＰＵコア１７２がソフトウェア（場合により、ファームウェアと呼ばれる）を実行してＳＳＤコントローラ１００を制御できるようにする命令が含まれる。一部の実施形態では、ＣＰＵコア１７２により実行されるファームウェアの一部または全部が、フラッシュ装置１９２に格納される。

種々の実施形態において、ＣＰＵ １７１は、さらに、外部インターフェース１１０経由で受信されたコマンドを当該コマンドの進行中に追跡および制御するコマンド管理１７３と、バッファ１３１の割り当ておよび使用を制御するバッファ管理１７５と、マップ１４１を制御する変換管理１７７と、データアドレス指定の一貫性を制御し外部データアクセスおよびリサイクルデータアクセス間などの競合を回避するコヒーレンシ管理１７９と、装置インターフェース論理１９１を制御する装置管理１８１と、任意選択で他の管理ユニットとを含む。種々の実施形態によれば、ＣＰＵ １７１により実行される前記管理機能の一部または全部が、ハードウェア、ソフトウェア（例えばＣＰＵコア１７２で、または外部インターフェース１１０経由で接続されたホストで実行されるソフトウェア）、またはハードウェアとソフトウェアの任意の組み合わせにより制御および／または管理され、あるいは、ＣＰＵ １７１により実行される前記管理機能でこれらに制御および／または管理されるものは、まったくない。

一部の実施形態において、ＣＰＵ １７１は、他の管理タスク、例えば性能統計量を収集および／または報告する工程と、ＳＭＡＲＴを実施する工程と、電源シーケンスを制御する工程と、電力消費量を制御および／または監視および／または調整する工程と、電源障害に対処する工程と、クロックレートを制御および／または監視および／または調整する工程と、他の管理タスクとのうち１若しくはそれ以上を実行することができる。

種々の実施形態は、ＳＳＤコントローラ１００と同様なコンピューティングホスト・フラッシュメモリ・コントローラを有し、そのコントローラは、ホストインターフェース１１１および／または外部インターフェース１１０の適合などにより種々のコンピューティングホストと動作互換性がある。前記種々のコンピューティングホストとしては、コンピュータ、ワークステーション・コンピュータ、サーバー・コンピュータ、ストレージ・サーバー、ＰＣ、ラップトップ・コンピュータ、ノートブック・コンピュータ、ネットブック・コンピュータ、ＰＤＡ、メディアプレーヤー、メディアレコーダー、デジタルカメラ、携帯電話ハンドセット、コードレスホン・ハンドセット、および電子ゲームのうちの１つ、または任意の組み合わせなどがある。

図１Ｂは、図１ＡのＳＳＤを含むシステムの一実施形態の詳細を一部選んで例示したものである。ＳＳＤ １０１には、装置インターフェース１９０を介して不揮発性メモリ１９９に連結されたＳＳＤコントローラ１００が含まれる。このＳＳＤは、外部インターフェース１１０を介してホスト１０２に連結されている。

図１Ｃは、図１ＡのＳＳＤを含むシステムの一実施形態の詳細を一部選んで例示したものである。図１Ｂのように、ＳＳＤ １０１には、装置インターフェース１９０を介して不揮発性メモリ１９９に連結されたＳＳＤコントローラ１００が含まれる。当該ＳＳＤは、外部インターフェース１１０経由でホスト１０２に連結されており、前記外部インターフェース１１０は、中間コントローラ１０３、次いで中間インターフェース１０４を介してホスト１０２に連結されている。種々の実施形態において、ＳＳＤコントローラ１００は、他のコントローラの１若しくはそれ以上の中間レベル、例えばＲＡＩＤコントローラを介して前記ホストに連結される。

種々の実施形態では、ＳＳＤコントローラおよび／またはコンピューティングホストコントローラを１若しくはそれ以上の不揮発性メモリと組み合わせたものが、不揮発性記憶構成要素、例えばＵＳＢ記憶構成要素、ＣＦ記憶構成要素、ＭＭＣ記憶構成要素、ＳＤ記憶構成要素、メモリースティック記憶構成要素、およびｘＤ記憶構成要素として実装される。

コマンド管理１７３の抽象的なレベルにおいて、「読み出し」コマンドは１若しくはそれ以上の読み出し工程を開始し、不揮発性メモリ１９９から情報を読み出す。それより低いレベルのＳＬＣおよびＭＬＣ文脈において用語「読み出し」とは、単一の読み出し電圧を有するセルレベルの読み出しをいう。一部の実施形態において、フラッシュメモリは、当該フラッシュメモリ外部からの明示的な制御なしで、例えば、異なる電圧での読み出しが当該フラッシュメモリ内に「隠された」状態で、複数セルレベルの読み出しを異なる読み出し電圧にて（すべて同じ指定読み出しアドレスで）実行する。他の実施形態では、前記フラッシュメモリの外部にあり（装置管理１８１レベルで動作する）制御エージェントにより、複数セルレベルでの読み出しが異なる読み出し電圧で行われるよう明示的に指示が行われる。種々の実施形態において、前記複数セルレベルの読み出しは、ＳＬＣおよび／またはＭＬＣセルについて軟判定および／または消失判定情報を得るための、かつ、ＭＬＣセルについて硬判定情報を得るための（例えば、ＭＬＣセルごとに２ビットの読み出しを３つ）、付加的および／または任意選択的な読み出しであり、あるいはこれらの任意の組み合わせのための付加的および／または任意選択的な読み出しである。

明示的に修飾された場合を除き、「読み出し電圧」の制御、設定、または調整とは、１若しくはそれ以上の実際の読み出し電圧レベルまたは複数の実際の読み出し電圧レベルのシーケンス選択肢を表す１若しくはそれ以上の電圧指定子などにより、直接または間接に読み出し電圧を制御または設定することを広義にいう。種々の実施形態では、前記電圧指定子を提供する制御エージェントが実際の読み出し電圧レベルに関する知識を有するが、他の種々の実施形態において、制御エージェントは実際の読み出し電圧レベルに関する知識を有さない。用語「読み出し電圧」および「検出電圧」は同義的に使用される。

ＳＬＣ操作
フラッシュメモリからの硬判定情報（例えば、格納されたビットごとに１ビット）だけを入力として使用する一部の文字ベースＲＳまたはＢＣＨデコーダと異なり、一部のＬＤＰＣデコーダは、軟情報を使って誤り訂正の改善を可能にすることができる。これを受け、誤り訂正性能を高めるよう、軟判定情報（例えば、格納されたビットごとに１を超える（複数の）ビット）がフラッシュメモリから読み出される。ＳＬＣは、フラッシュメモリからの硬判定または軟判定情報の取得方法を示す一例として使用されている。この技術は、ＭＬＣにも同様に適用される。フラッシュメモリから硬判定情報を得るには、図２Ａに例示するように、プログラムされた電圧ｔ_０で１回だけ読み出しが行われる（読み出し閾値電圧２９０）。フラッシュメモリから２ビットの軟判定情報を得るには、図２Ｂに例示するように、３つの異なる電圧（ｔ_−１、ｔ_０、およびｔ_１）で３回の読み出しが行われる（それぞれ読み出し閾値電圧２９２、読み出し閾値電圧２９０、読み出し閾値電圧２９１）。前記フラッシュメモリは、読み出し用の電圧を設定する能力を提供する。前記軟判定情報を得るには、各々の電圧を伴う複数の読み出しが使用される。

一部の実施形態および／または使用シナリオでは、軟判定情報を読み出すとフラッシュメモリのアクセス時間が増大する（例えば、図２Ａおよび図２Ｂを参照して説明したように３倍）。本明細書で説明する技術では、一部の実施形態および／または使用シナリオにおいて、アクセス効率、電力、および待ち時間のうち１若しくはそれ以上を改善することができる。

一部の実施形態および／または使用シナリオにおいて、消失ベースのＬＤＰＣデコーダは、硬判定情報および消失情報が提供された場合（例えば不確実性が高く、ビットが決定されない場合）、硬判定デコーダの性能を上回る。電圧ｔ′_−１およびｔ′_１の２つの読み出し（図２Ｃのように、読み出し閾値電圧２９４および読み出し閾値電圧２９３）は、格納された１ビットあたり１．５ビットに相当する情報を提供するため実行される。図２Ｃでは、読み出しに使用されるこれら２つの電圧（それぞれ破線で表されている）は、概念的に３つの範囲を表している。外側の範囲は、それぞれ第１の論理状態および第２の論理状態に対応している（例えば、それぞれゼロおよび１つ、またはその逆、その特定の割り当ては、システム設計の制約または設計の選択肢により決定される）。内側の範囲は「消失」に対応している（誤り符号化の概念、ここではこの範囲のデータ値が誤りであると推定されることを意味する）。一部の実施形態および／または使用シナリオにおいて、前記消失ベースのＬＤＰＣの誤り訂正性能は、３回の読み出しに基づいた２ビット軟判定ＬＤＰＣ（図２Ｂ）と同程度、またはそれより優れたものとなる。一部の場合には、例えば、２ビット軟判定ＬＤＰＣ復号化が３回読み出しを行うのに対し、前記消失ベースのＬＤＰＣ復号化は２回の読み出しに基づくため、アクセススピードおよび電力消費量は３分の１改善され、待ち時間は３分の１短縮される。

種々の実施形態では、硬判定ＬＤＰＣデコーダ（例えば、図１Ａの硬判定、軟判定、および消失判定ベースのデコーダ１６９の全部または任意部分）が、硬判定情報（例えば、図２Ａに関連したもの）を処理する。種々の実施形態では、軟判定ＬＤＰＣデコーダ（例えば、図１Ａの硬判定、軟判定、および消失判定ベースのデコーダ１６９の全部または任意部分）が、軟判定情報（例えば、図２Ｂに関連したもの）を処理する。種々の実施形態では、消失判定ＬＤＰＣデコーダ（例えば、図１Ａの硬判定、軟判定、および消失判定ベースのデコーダ１６９の全部または任意部分）が、消失判定情報（例えば、図２Ｃに関連したもの）を処理する。

図３は、種々の技術、例えば種々の符号化率８／９符号の誤り訂正性能を例示したものである。この図の凡例において、「ｆｉｘｐｔ」とは、「ｆｉｘｅｄ ｐｏｉｎｔ」（固定小数点）を意味する。凡例「４ＫＢ ＬＤＰＣ，ｆｉｘｐｔ １ｂ」は、１回の読み出し技術（例えば、図２Ａで示したもの）に対応する。凡例「４ＫＢ ＬＤＰＣ，ｆｉｘｐｔ ｅｒａｓｕｒｅ １．５ｂ」は、２回の読み出し技術（例えば、図２Ｃで示したもの）に対応する。凡例「４ＫＢ ＬＤＰＣ，ｆｉｘｐｔ ２ｂ」は、３回の読み出し技術（例えば、図２Ｂで示したもの）に対応する。凡例「４ＫＢ ＬＤＰＣ，ｆｉｘｐｔ ３ｂ」および「４ＫＢ ＬＤＰＣ，ｆｉｘｐｔ ４ｂ」は、それぞれ７回および１５回の読み出し技術に対応する。

ＬＤＰＣデコーダ（例えば、図３に例示した４ＫＢ ＬＤＰＣ符号に基づくもの）を有するＳＳＤを伴った一部の実施形態は、以下のように動作する。

１．図４Ａに例示するように、生ＢＥＲが所定のレベルより低い（例えば、３×１０^−３）フラッシュ装置の場合
ａ．ＳＳＤは、１ビット読み出し（図２Ａの１回読み出し）を使って硬判定ＬＤＰＣ復号化（硬判定ＬＤＰＣ復号化４０２Ａ）を開始する。

ｂ．硬判定ＬＤＰＣ復号化で訂正不可能な誤り（誤り？ ４０４Ａ）があった場合（誤り４０３ＡＹ）、ＳＳＤは、２回の追加読み出しによる軟判定情報ビットを使って（消失判定）ＬＤＰＣ復号化を実行し（追加読み出し４０４Ａおよび消失判定ＬＤＰＣ復号化４０５Ａ）、格納されたビットあたり１．５ビット相当を提供する（図２Ｃのように）。

ｃ．訂正不可能な誤差が比較的少ない場合、平均的なスピードは、硬判定デコーダに比較的近くなる。

２．図４Ｂに例示したように、一部の場合（例えば、技術のスケールダウンと密度向上に伴い）、フラッシュ装置の生ＢＥＲは、所定レベルより高く（例えば、７×１０^−３）、別の所定レベルより低くなる（例えば、４×１０^−３）。

ａ．ＳＳＤは、１．５ビット読み出し（図２Ｃの２回読み出し）を使って消失ベースのＬＤＰＣ復号化を開始する。これにより、一部の場合、前記消失ベースのＬＤＰＣ復号化性能は、２ビット入力軟デコーダ（図２Ｂの３回読み出しと図２Ｃの２回読み出しとの関係）より高速になり、誤り訂正性能は、同程度かそれより改善される。硬判定ＬＤＰＣ復号化（例えば、硬判定ＬＤＰＣ復号化４０４Ｂ）を使用するか、消失ベースのＬＤＰＣ復号化（例えば、消失ベースのＬＤＰＣ復号化４０３Ｂ）を使用するかに関する判定（例えば、消失判定／硬判定ＬＤＰＣ？ ４０２Ｂ）は、例えば、ＳＳＤにインストールされたフラッシュメモリのタイプ（例えば、ＳＬＣに対しＭＬＣ）、環境条件、動作スピード、および／または他の要因に基づく。

３．図４Ｃに例示するように、デコーダタイプの動的切り替え（例えば、動的に切り替え４０３Ｃ）、例えば硬判定（例えば、硬判定ＬＤＰＣ復号化４０４Ｃ）と、消失ベースの判定（例えば、消失判定復号化４０５Ｃ）と、軟判定（例えば、軟判定復号化４０６Ｃ）との間での動的切り替えは、種々の実施形態によれば、種々の基準（基準４０２Ｃ）により行われる。この基準としては、プログラムサイクルまたは消去サイクルの数、読み出しディスターブ（同じおよび／または隣接しあうページまたはブロックの読み出し数）、書き込みディスターブ、以前の誤りを含まない読み出しの率および／または回数、以前の訂正可能な誤りの率および／または回数、以前の訂正不可能な誤りの率および／または回数、および／または他の因子がある。率および／または回数は、一部の実施形態において、硬判定、軟判定、および消失判定ベースの復号化の各種文脈で発生するものとしてさらに区別される。回数は、一部の実施形態において、特定の間隔、例えば装置製造以降、前回の装置電源投入以降、または事前定義された他の任意のイベント以降について定義される。判定は、ブロックごとに、読み出し中のブロックに伴う履歴に基づき、そのブロック内のページが硬判定ＬＤＰＣ復号化で１回読み出されたか（図２Ａのように）、または消失ベースのＬＤＰＣ復号化で２回読み出されたか（図２Ｃのように）について行われる。種々の実施形態において、前記判定および前記履歴は、ページ単位または他の任意の単位で行われ、前記判定は随時行われ、前記判定は、硬判定ベースと消失ベースと他の変形形態との間で交互に切り替えられる。

一部の実施形態では、硬判定ＬＤＰＣが使用されて訂正不可能な誤りが検出されると、当該ページ（またはブロック、あるいは使用中の任意単位）が再度１若しくはそれ以上の回数読み出され、別の技術（例えば、図２Ｃの消失ベースのＬＤＰＣ）で訂正が試行される。

一部の実施形態では、図２Ａのように硬判定復号化が行われる。他の一部の実施形態では、図２Ａのｔ_０電圧が、図２Ｃのｔ′_−１またはｔ′_１のどちらか一方に近づくよう左右に調整される。この調整により硬判定誤り率は若干増大する（「１」か「０」かの判定にバイアスがかかる）が、これと二律背反的に、消失情報を得るための第２の読み出し、および／または消失ベースの符号を使ったもう１つの追加読み出しを、消去されたビットを決定するため任意選択で何らかのバイアスをかけて、実行する手間を省くことができる。一部の実施形態において、前記電圧および／またはその調整量を調整すべきかどうかの判定は、上述のように動的に行われる。さらに、前記第１の読み出しのバイアス方向および／またはバイアスの大きさは、種々の実施形態によれば、複数の基準のうち１若しくはそれ以上に基づいて決定される。その基準は、データにおける１または０の優位性、特定の装置タイプに関する知識、および特定の装置タイプがセル内で電荷を獲得する可能性と失う可能性のどちらが高いかを含む。前記基準は、さらに、読み出し中の特定の装置および／または特定のブロックまたはページの以前の履歴に関する知識、例えばそれまでの動作・操作タイプ（一部の場合、読み出しディスターブは特定の方向にセルをドリフトさせる傾向がある一方、書き込みは付近のセルに逆に作用する傾向があるため）、以前の誤り履歴（誤りが１→０であったか、０→１であったか）、および他の因子を含む。

一部の実施形態では、硬判定情報を取得するため行われる第１の読み出し（図２Ａ）の結果を入力として使ってもう１つの追加読み出し情報（図２Ｃ）を得るための第２の読み出し用電圧が制御される。前記第１の読み出しの結果は装置、例えばページバッファに保存され、または前記第２の読み出しが行われる場合、前記装置に返される。一部の実施形態において、前記第２の読み出し用電圧は、前回の読み出しで「１」が返された場合はｔ′_１に、前回の読み出しで「０」が返された場合はｔ′_−１に、設定可能（セルごとに）である。もう１つの追加読み出しは、付加的な０．５ビットの情報を決定するよう行われる。例えば、所与のセルに対する第１の読み出しで「１」が返された場合、このセルは「０」ではないため、「１」と「ｅ」との間のあいまいさを排除することのみ必要である。

一部の実施形態では、前記第１の読み出しで返された「０」の数と「１」の数とを計数・比較することにより、（例えば）特定のページに含まれるセル内の電荷がどちら側にドリフトしたか、また「０」と「１」の数が期待される範囲外であるかに関する決定に使用されるバイアスが提供されて、追加読み出しを行うための読み出し電圧が適宜調整される。例えば、フラッシュメモリに書き込まれた全データが暗号化される一実施形態では、ページサイズが大きいことを考慮すると、「０」および「１」の数のバランスはおよそ均等である。期待される範囲外へのずれは、特定のページで電荷のドリフトが生じていることを示すため、一部の実施形態では、図２Ｃの読み出し電圧を調整して補正を行う。一部のフラッシュ装置では電荷ドリフトに複数の原因があり、所与のページが「０」へ向かって若しくは「１」へ向かってドリフトしたかを事前に知ることはできない。一部の実施形態は、フラッシュメモリに格納されたデータは暗号化され、またはスクランブルがかけられ、「０」および「１」が公称５０対５０（若干の統計的変動が伴う）または他の何らかの既知のバランスになるよう、効果的にランダム化される。

一部の実施形態では、消失ベースの復号化が失敗すると、さらに軟判定復号化が行われる。例えば、４ビット軟判定情報を決定するには付加的な読み出しが行われ、４ビットの固定小数点軟判定ＬＤＰＣデコーダが使用される。

ＭＬＣ操作
図５Ａは、２ビット／セルの（各セルに２ビット情報を格納する）ＭＬＣを７回読み出して（読み出し５０７Ａ〜５０７Ｇ）情報を取得する一実施形態の詳細を一部選んで例示したものであり、図５Ｂは、２ビット／セルのＭＬＣを５回読み出して（読み出し５０５Ａ〜５０５Ｅ）消失判定情報を取得する一実施形態の詳細を一部選んで例示したものである。２ビット／セルＭＬＣ技術を使用する一部の実施形態には、「下側」ページ（左半分または右半分）および「上側」ページ（各半分における左側の４分の１または右側の４分の１）がある。下半分のページからの情報取得は、ＳＬＣについて説明したように行われる（本明細書の「ＳＬＣ操作」の項を参照）。上側ページからの情報取得には、追加読み出しを使用する（例えば、図５Ａおよび５Ｂで例示したように）。

一部の実施形態では、上側ページからの硬判定情報取得に３回の読み出しを行い、そのうち第１の読み出しでは、どちらの半ページかを決定し、第２の読み出しでは、上半分のどちらの４分の１か（左側の４分の１または右側の４分の１）を決定し、第３の読み出しでは、下半分のどちらの４分の１か（左側の４分の１または右側の４分の１）を決定する。一部のＭＬＣ実施形態では、すべてのセルが共通の読み出し電圧を有し、下側ページにゼロを格納するセルと１を格納するセルとがあることから、上側ページから情報を取得する工程は、下側ページの値に基づいて値を決定するため各半分で電圧を設定する工程を含む。

変形形態
種々の実施形態では、消失ベースの復号化で使用できる種々の符号、例えばＬＤＰＣ符号、ＲＳ符号、およびＢＣＨ符号が使用される。

一部の実施形態において、前記硬判定符号および前記消失ベースの符号は異なる。

種々の実施形態では、種々の単位、例えばフラッシュメモリページ、その一部（固定サイズまたは可変サイズの）、任意の複数ページ（ページの整数倍または非整数倍）、固定サイズ、および可変サイズ、および他の変形形態にわたり、ＥＣＣを行う。例えば、可変サイズの符号は、パンクチャを行ってその符号を短くすることにより実現できる。

実施技術例
一部の実施形態において、コンピューティングホスト・フラッシュメモリ・コントローラまたはＳＳＤコントローラ（例えば、図１ＡのＳＳＤコントローラ１００）と、プロセッサ、マイクロプロセッサ、システムオンチップ、特定用途向け集積回路、ハードウェアアクセラレータ、または上記動作の全部または一部を提供する他の回路の諸部分とにより実行される動作の全部または一部の種々の組み合わせは、コンピュータシステムによる処理と互換性のある仕様で指定される。前記指定は、種々の記述、例えばハードウェア記述言語、回路記述、ネットリスト記述、マスク記述、レイアウト記述による。記述例としては、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、ＳＰＩＣＥ、ＳＰＩＣＥの変形形態（例えば、ＩＢＩＳ、ＬＥＦ、ＤＥＦ、ＧＤＳ−ＩＩ、ＯＡＳＩＳ）、または他の記述がある。種々の実施形態では、前記処理として、１若しくはそれ以上の集積回路への搭載に適した論理および／または回路を生成、検証、または指定するための解釈、コンパイル、シミュレーション、および合成の任意の組み合わせが含まれる。各集積回路は、種々の実施形態によれば、種々の技術に基づいて設計可能および／または製造可能である。それらの技術としては、プログラマブル技術（例えば、フィールドプログラマブルまたはマスクプログラマブル・ゲートアレイ集積回路）、セミカスタム技術（例えば、全体的または部分的にセルベースの集積回路）、フルカスタム技術（例えば、実質的に特定用途向けの集積回路）、これらの任意の組み合わせ、または集積回路の設計および／または製造に適合した他の任意技術などがある。

一部の実施形態において、命令セットを内部に格納して有するコンピュータ可読媒体による上記動作の全部または一部の各種組み合わせは、１若しくはそれ以上のプログラム命令の実行および／または解釈により、１若しくはそれ以上のソースおよび／またはスクリプト言語ステートメントの解釈および／またはコンパイルにより、あるいはプログラミングおよび／またはスクリプト言語ステートメントで表現された情報をコンパイル、変換、および／または解釈して生成されたバイナリ命令の実行により、実施される。前記ステートメントは、いかなる標準プログラミング言語またはスクリプト言語とも互換性がある（例えば、Ｃ、Ｃ＋＋、Ｆｏｒｔｒａｎ、Ｐａｓｃａｌ、Ａｄａ、Ｊａｖａ（登録商標）、ＶＢｓｃｒｉｐｔ、およびＳｈｅｌｌ）。前記プログラム命令、前記言語ステートメント、またはバイナリ命令のうち１若しくはそれ以上は、任意選択で、１若しくはそれ以上のコンピュータ可読記憶媒体要素に格納される。種々の実施形態において、前記プログラム命令の一部、全部、または種々の部分は、１若しくはそれ以上の関数、ルーチン、サブルーチン、インラインルーチン、プロシージャ、マクロ、またはその部分として実現される。

結論
上記説明では一定の選択を行っているが、これは単に文章と図面を作成するための便宜的なもので、別段の断りがない限り、これらの選択自体が、上記実施形態の構造または動作に関する追加情報を表現していると解釈すべきではない。前記選択の例としては、図の参照番号に使用される指定の具体的な構成または割り当て、ならびに前記実施形態の特徴および要素を識別および参照するため使用した前記要素識別子の具体的な構成または割り当て（例えば、図中の引き出し線または参照番号）などがある。

表現「を含む」または「が含まれる」は、特に非限定的な範囲の論理セットを記述する抽象表現として解釈されるよう意図したものであり、明示的に「内に」という表現を伴わない限り、物理的収納を意味することを意図したものではない。

以上の実施形態については、説明および理解の明瞭化を目的として一部詳しく説明したが、本発明は上記で提供した詳細事項に限定されるものではない。本発明には多くの実施形態がある。開示した実施形態は、例示的なものであって限定的なものではない。

構造、構成、および使用については、前記説明と一貫し、また本発明に付与される特許の請求範囲内で多数の変形形態が可能であることが理解されるであろう。例えば、使用する相互接続および機能単位のビット幅、クロック速度、および技術のタイプは、各構成要素ブロックにおける種々の実施形態に応じて異なる。相互接続および論理に与えた名称は単に例示的なものであり、説明した概念を限定するものと解釈するべきではない。フローチャートの工程、アクション、および機能要素の順序および構成は、種々の実施形態に応じて異なる。また、特に別段の断りがない限り、指定した値範囲、使用した最大値および最小値、または他の特定の仕様（例えば、フラッシュメモリ技術のタイプ、ならびにレジスタおよびバッファのエントリまたはステージの数など）は、単に説明した実施形態のものであり、実施態様の技術は将来的な改善および変更にも適用されるものと予測されるため、本発明を限定するものと解釈すべきではない。

種々の構成要素、サブシステム、動作・操作、機能、ルーチン、サブルーチン、インラインルーチン、プロシージャ、マクロ、またはこれらの部分を実施するため説明した技術については、これらに代えて、当該技術分野で知られた機能的に等価の技術が使用できる。また、諸実施形態の多くの機能的態様は、ハードウェア（一般に専用回路）またはソフトウェア（プログラムされたコントローラまたはプロセッサの何らかの態様による）で、実施形態に応じた設計上の制約と、処理高速化（それまでハードウェアに含まれていた機能のソフトウェアへの移行を促す）および集積密度向上（それまでソフトウェアに含まれていた機能のハードウェアへの移行を促す）という技術トレンドとの関数として、選択的に実現できることを理解すべきである。種々の実施形態における具体的な変形形態としては、パーティショニングの違い、フォームファクタおよびコンフィギュレーションの違い、使用するオペレーティングシステムおよび他のシステムソフトウェアの違い、使用するインターフェース規格、ネットワークプロトコル、または通信リンクの違いによる変形形態、ならびに本明細書で説明した概念の実施時、特定用途のユニークな工学および業務上の制約に応じて予測される他の変形形態などがあるが、これらに限定されるものではない。

以上の実施形態は、説明した実施形態の多数の態様について最低限必要な実施態様よりはるかに多い詳細事項および環境的文脈を加え、説明したものである。当業者であれば、一部の実施形態では、本明細書に開示した構成要素または特徴を省略しても、残りの要素間の基本的な協動態様は変わらないことが理解できるであろう。したがって、開示した詳細事項の大部分については、説明した実施形態の種々の態様を実施（実装）する必要がないことを理解すべきである。前記残りの要素が先行技術と区別できる限り、省略された構成要素および特徴により本明細書で説明する概念が限定されることはない。

設計におけるそのようないかなる変形形態も、説明した実施形態により開示した内容に対する実質的な変更とはならない。また、本明細書で説明した実施形態は他のコンピューティング用途およびネットワーキング用途に広い応用性を有し、説明した実施形態の特定の応用または産業に限定されないことを理解すべきである。このように、本発明は、本発明に付与される特許の請求範囲内で考えられるすべての変更（修正）形態および変形形態を含むものと解釈されるべきである。

Claims (23)

1. システムであって、
   フラッシュメモリ内の特定の位置に格納されたデータに対する要求の受信に応答して、当該特定の位置における１若しくはそれ以上の初期読み出しを要求する手段と、
   前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する手段と、
   前記検出する手段に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する手段と、
   前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づくＬＤＰＣ復号化を実行する手段と、
   を有し、
   前記ＬＤＰＣ復号化におけるデコーダタイプは、硬判定、消失ベースの判定、および軟判定の中から動的に切り替えられるものである、
   システム。
2. 請求項１記載のシステムにおいて、上記動的な切り替えは、プログラムサイクルまたは消去サイクルの数、読み出しディスターブ、書き込みディスターブ、以前の誤りを含まない読み出しの率および／または回数、以前の訂正可能な誤りの率および／または回数、以前の訂正不可能な誤りの率および／または回数、および／または他の因子を基準として実行されるものであるシステム。
3. 請求項１記載のシステムにおいて、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であり、前記各追加読み出しは、各々の読み出し電圧におけるものであるシステム。
4. 請求項３記載のシステムにおいて、さらに、
   各前記追加読み出しについて各々の電圧指定子を提供する手段を有するものであるシステム。
5. 請求項４記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。
6. 請求項１記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものであるシステム。
7. 請求項１記載のシステムにおいて、前記受信は、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
   シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
   シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
   周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
   ファイバーチャネル・インターフェース規格と、
   イーサネット（登録商標）・インターフェース規格と
   を含むものであるシステム。
8. 請求項１記載のシステムにおいて、前記初期読み出しを要求する手段および前記追加読み出しを要求する手段はコントローラを介し、当該コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
   ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
   コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
   マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
   セキュアデジタル（ＳＤ）記憶構成要素タイプと、
   メモリースティック記憶構成要素タイプと、
   ｘＤピクチャーカード記憶構成要素タイプと
   を含むものであるシステム。
9. 方法であって、
   フラッシュメモリ内の特定の位置に格納されたデータに対する要求の受信に応答して、前記特定の位置における１若しくはそれ以上の初期読み出しを要求する工程と、
   前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する工程と、
   前記検出に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する工程と、
   前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づくＬＤＰＣ復号化を実行する工程と、
   を有し、
   前記ＬＤＰＣ復号化におけるデコーダタイプは、硬判定、消失ベースの判定、および軟判定の中から動的に切り替えられるものである、
   方法。
10. 請求項９記載の方法において、上記動的な切り替えは、プログラムサイクルまたは消去サイクルの数、読み出しディスターブ、書き込みディスターブ、以前の誤りを含まない読み出しの率および／または回数、以前の訂正可能な誤りの率および／または回数、以前の訂正不可能な誤りの率および／または回数、および／または他の因子を基準として実行されるものである方法。
11. 請求項９記載の方法において、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であり、前記各追加読み出しは、各々の読み出し電圧におけるものである方法。
12. 請求項１１記載の方法において、さらに、
    各前記追加読み出しについて各々の電圧指定子を提供する工程を有するものである方法。
13. 請求項１２記載の方法において、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つである方法。
14. 請求項９記載の方法において、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものである方法。
15. 請求項９記載の方法において、前記受信は、複数のインターフェース規格のうち１若しくはそれ以上に適合し、当該インターフェース規格は、
    シリアル・アドバンスド・テクノロジー・アタッチメント（ＳＡＴＡ）インターフェース規格と、
    シリアル・アタッチド・スモール・コンピュータ・システム・インターフェース（ＳＡＳ）インターフェース規格と、
    周辺機器相互接続エクスプレス（ＰＣＩｅ）インターフェース規格と、
    ファイバーチャネル・インターフェース規格と、
    イーサネット（登録商標）・インターフェース規格と
    を含むものである方法。
16. 請求項９記載の方法において、前記初期読み出しを要求する工程および前記追加読み出しを要求する工程はコントローラを介し、当該コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
    ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
    コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
    マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
    セキュアデジタル（ＳＤ）記憶構成要素タイプと、
    メモリースティック記憶構成要素タイプと、
    ｘＤピクチャーカード記憶構成要素タイプと
    を含むものである方法。
17. システムであって、
    インターフェースと、
    コントローラであって、
    フラッシュメモリ内の特定の位置に格納されたデータに対する要求を前記インターフェース経由で受信し、当該要求に応答して前記特定の位置における１若しくはそれ以上の初期読み出しを要求する工程と、
    前記初期読み出しの完了に応答して、当該初期読み出しの結果に基づく低密度パリティ検査（ＬＤＰＣ）復号化により訂正不可能な誤りを検出する工程と、
    前記検出に応答して、前記特定の位置における１若しくはそれ以上の追加読み出しを要求する工程と、
    前記追加読み出しの完了に応答して、当該追加読み出しの各結果に基づくＬＤＰＣ復号化を実行する工程と
    を実行可能なものである、前記コントローラと、
    を有し、
    前記ＬＤＰＣ復号化におけるデコーダタイプは、硬判定、消失ベースの判定、および軟判定の中から動的に切り替えられるものである、
    システム。
18. 請求項１７記載のシステムにおいて、上記動的な切り替えは、プログラムサイクルまたは消去サイクルの数、読み出しディスターブ、書き込みディスターブ、以前の誤りを含まない読み出しの率および／または回数、以前の訂正可能な誤りの率および／または回数、以前の訂正不可能な誤りの率および／または回数、および／または他の因子を基準として実行されるものであるシステム。
19. 請求項１７記載のシステムにおいて、前記フラッシュメモリは、シングルレベルセル（ＳＬＣ）技術のフラッシュメモリを含み、前記初期読み出しは１回であり、前記追加読み出しは２回であり、前記各追加読み出しは、各々の読み出し電圧におけるものであるシステム。
20. 請求項１９記載のシステムにおいて、前記コントローラは、さらに、
    各前記追加読み出しについて各々の電圧指定子を提供する工程を実行可能なものであるシステム。
21. 請求項２０記載のシステムにおいて、前記電圧指定子のうち少なくとも１つは、明示的な電圧レベル、複数の所定電圧レベルの１つの識別子、および複数の読み出し要求タイプの１つの一意の識別結果のうちの１つであるシステム。
22. 請求項１７記載のシステムにおいて、前記フラッシュメモリは、マルチレベルセル（ＭＬＣ）技術のフラッシュメモリを含むものであるシステム。
23. 請求項１７記載のシステムにおいて、前記コントローラおよび前記フラッシュメモリは、複数の不揮発性記憶構成要素タイプの１つとして実装される記憶サブシステムに含まれ、前記不揮発性記憶構成要素タイプは、
    ユニバーサルシリアルバス（ＵＳＢ）記憶構成要素タイプと、
    コンパクトフラッシュ（登録商標）（ＣＦ）記憶構成要素タイプと、
    マルチメディアカード（ＭＭＣ）記憶構成要素タイプと、
    セキュアデジタル（ＳＤ）記憶構成要素タイプと、
    メモリースティック記憶構成要素タイプと、
    ｘＤピクチャーカード記憶構成要素タイプと
    を含むものであるシステム。

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