JP5795282B2 - Electronic equipment - Google Patents

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Description

本発明は半導体技術に関し、特に、パワートランジスタを有する半導体チップとパワートランジスタを駆動する駆動用回路を有する半導体チップを一つのパッケージ内に含む半導体装置に適用して有効な技術である。   The present invention relates to a semiconductor technology, and is particularly effective when applied to a semiconductor device including a semiconductor chip having a power transistor and a semiconductor chip having a driving circuit for driving the power transistor in one package.

以下に説明する技術は、本発明を完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。   The technology described below has been studied by the present inventors in completing the present invention, and the outline thereof is as follows.

トランジスタの中には、大電流を流すことができるパワートランジスタと呼ばれるものがある。かかるパワートランジスタは、近年、特に自動車等で用いられるモータ駆動用回路で用いられ、その需要が大きくなっている。   Some transistors are called power transistors that can pass a large current. In recent years, such power transistors are used in motor driving circuits used particularly in automobiles, and the demand for such transistors is increasing.

特許文献１には、パワートランジスタを有する一つの半導体チップを一つのパッケージ内に含む半導体装置が開示されている。   Patent Document 1 discloses a semiconductor device including one semiconductor chip having a power transistor in one package.

特許文献２、３には、一つのパッケージの中に、パワートランジスタを有する半導体チップとその制御用回路を有する半導体チップとが収容された構成が開示されている。   Patent Documents 2 and 3 disclose a configuration in which a semiconductor chip having a power transistor and a semiconductor chip having a control circuit thereof are accommodated in one package.

特開平８−２１３６１４号公報JP-A-8-213614 特開平７−２５０４８５号公報JP-A-7-250485 特開平９−１０２５７１号公報JP-A-9-102571

パワートランジスタを有する半導体チップと、このパワートランジスタを駆動する駆動用回路を有する半導体チップをそれぞれ別パッケージに搭載した場合には、これらのパッケージを配線基板等に実装する際に実装面積が大きくなったり、電気的特性が劣化するといった問題がある。   If a semiconductor chip having a power transistor and a semiconductor chip having a driving circuit for driving the power transistor are mounted in separate packages, the mounting area may increase when these packages are mounted on a wiring board or the like. There is a problem that electrical characteristics deteriorate.

また、前記配線基板上には駆動用回路を制御する制御用回路を含む半導体チップが搭載された他のパッケージが実装され、配線基板上の配線を介して制御用回路と駆動用回路が電気的に接続される。この場合、配線基板上の配線レイアウトによっては配線長が長くなり電気的特性の劣化につながるといった問題が生じる。   Further, another package on which a semiconductor chip including a control circuit for controlling the drive circuit is mounted is mounted on the wiring board, and the control circuit and the drive circuit are electrically connected via the wiring on the wiring board. Connected to. In this case, depending on the wiring layout on the wiring board, there is a problem that the wiring length becomes long and leads to deterioration of electrical characteristics.

本発明の目的は、パワートランジスタを有する半導体チップと前記パワートランジスタを駆動する駆動用回路を有する半導体チップを含む半導体装置の特性を向上させることにある。   An object of the present invention is to improve the characteristics of a semiconductor device including a semiconductor chip having a power transistor and a semiconductor chip having a driving circuit for driving the power transistor.

また、本発明の目的は、前記半導体装置の小型化を図ることにある。   Another object of the present invention is to reduce the size of the semiconductor device.

また、本発明の目的は、半導体装置の構成を、実装時の配線が効率的に行えるようにすることにある。   It is another object of the present invention to efficiently perform wiring at the time of mounting a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

すなわち、本発明では、パワートランジスタ等のチップを搭載するダイパッドと、駆動用回路を含むチップを搭載するダイパッドとを独立に分割して、パワートランジスタのチップの出力用ピンと、駆動用回路を含むチップの制御用ピンとが、反対方向に突出するようにした。   That is, according to the present invention, a die pad for mounting a chip such as a power transistor and a die pad for mounting a chip including a driving circuit are divided independently to provide an output pin for the power transistor chip and a chip including a driving circuit. The control pin protrudes in the opposite direction.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

本発明では、パワートランジスタ等のチップを搭載するダイパッドと、駆動用回路を含むチップを搭載するダイパッドとを独立に分割して、パワートランジスタのチップの出力用ピンと、駆動用回路を含むチップの制御用ピンとが、反対方向に突出するようにしたので、実装時の配線を直線状等として短く設定することができる。   In the present invention, a die pad for mounting a chip such as a power transistor and a die pad for mounting a chip including a driving circuit are independently divided to control the output pin of the chip of the power transistor and the chip including the driving circuit. Since the pin for use protrudes in the opposite direction, the wiring at the time of mounting can be set as short as a straight line.

本発明の一実施の形態である半導体装置の構成を模式的に示す平面図である。It is a top view which shows typically the structure of the semiconductor device which is one embodiment of this invention. （ａ）、（ｂ）は、図１に示す半導体装置を模式的に示す断面図であり、（ｃ）は板状電極を模式的に示す断面図である。(A), (b) is sectional drawing which shows typically the semiconductor device shown in FIG. 1, (c) is sectional drawing which shows a plate-shaped electrode typically. ダイパッド部の様子を模式的に示す部分断面図である。It is a fragmentary sectional view showing the appearance of a die pad part typically. ダイパッドの離間距離を示す説明図である。It is explanatory drawing which shows the separation distance of a die pad. （ａ）、（ｂ）は、半導体装置の構成を模式的に示す断面図である。(A), (b) is sectional drawing which shows the structure of a semiconductor device typically. 半導体装置のチップ構成の例を示す断面図である。It is sectional drawing which shows the example of the chip | tip structure of a semiconductor device. 半導体装置内の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure in a semiconductor device. 半導体装置の製造手順を示すフロー図である。It is a flowchart which shows the manufacture procedure of a semiconductor device. （ａ）、（ｂ）、（ｃ）は、本発明における半導体装置のモールド状況を説明する説明図である。(A), (b), (c) is explanatory drawing explaining the molding condition of the semiconductor device in this invention. （ａ）、（ｂ）、（ｃ）は、本発明とは異なる構成の半導体装置のモールド状況を説明する説明図である。(A), (b), (c) is explanatory drawing explaining the molding condition of the semiconductor device of a structure different from this invention. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is the circuit diagram. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is a block diagram which shows the circuit structure. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is a block diagram which shows the circuit structure. 本発明の半導体装置の実装時の回路構成の一例を示した回路図である。It is a circuit diagram showing an example of a circuit configuration at the time of mounting a semiconductor device of the present invention. 本発明の半導体装置の実装時の配線構成の一例を示す説明図である。It is explanatory drawing which shows an example of the wiring structure at the time of mounting of the semiconductor device of this invention. 従来の半導体装置の実装時の配線構成の一例を示す説明図である。It is explanatory drawing which shows an example of the wiring structure at the time of mounting of the conventional semiconductor device. 本発明の半導体装置の実装時のＢＵＳ−ＢＡＲ配線の様子を示す説明図である。It is explanatory drawing which shows the mode of the BUS-BAR wiring at the time of mounting of the semiconductor device of this invention. 従来の半導体装置の実装時のＢＵＳ−ＢＡＲ配線の様子を示す説明図である。It is explanatory drawing which shows the mode of the BUS-BAR wiring at the time of mounting of the conventional semiconductor device. （ａ）は本発明に係わる半導体装置の平面構成を示す平面図であり、（ｂ）、（ｃ）はその断面図である。(A) is a top view which shows the planar structure of the semiconductor device concerning this invention, (b), (c) is the sectional drawing. （ａ）は本発明に係わる半導体装置の平面構成を示す平面図であり、（ｂ）、（ｃ）はその断面図である。(A) is a top view which shows the planar structure of the semiconductor device concerning this invention, (b), (c) is the sectional drawing. （ａ）は上面放熱構成の半導体装置におけるモールド以降の工程を示すフロー図であり、（ｂ）〜（ｅ）はその工程内容を模式的に示す説明図である。(A) is a flowchart which shows the process after the mold in the semiconductor device of an upper surface heat radiation structure, (b)-(e) is explanatory drawing which shows the process content typically. （ａ）、（ｂ）は、本発明に係わる半導体装置の断面構成を模式的に示す断面図である。(A), (b) is sectional drawing which shows typically the cross-sectional structure of the semiconductor device concerning this invention. （ａ）は板状電極の平面構成を模式的に示す平面図であり、（ｂ）は側面図であり、（ｃ）は断面図である。(A) is a top view which shows typically the planar structure of a plate-shaped electrode, (b) is a side view, (c) is sectional drawing. （ａ）は板状電極の平面構成を模式的に示す平面図であり、（ｂ）は側面図であり、（ｃ）は断面図である。(A) is a top view which shows typically the planar structure of a plate-shaped electrode, (b) is a side view, (c) is sectional drawing. 本発明の半導体装置の製造方法の変形例を示すフロー図である。It is a flowchart which shows the modification of the manufacturing method of the semiconductor device of this invention. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is a block diagram which shows the circuit structure. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is a block diagram which shows the circuit structure. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is a block diagram which shows the circuit structure. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is the circuit diagram. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is a block diagram which shows the circuit structure. （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。(A)-(e) is explanatory drawing which shows the structure of the semiconductor device relevant to this invention, (f) is a block diagram which shows the circuit structure. （ａ）チップ搭載面とリード接続面とが異なる高さの場合のモールド状況を模式的に示す断面図であり、（ｂ）はチップ搭載面とリード接続面とが同一高さの場合のモールド状況を模式的に示す断面図であり、（ｃ）は（ｂ）に示す構成で使用する板状電極の構成を示す部分断面図である。(A) It is sectional drawing which shows typically the mold condition in case a chip mounting surface and a lead connection surface differ in height, (b) is a mold in case a chip mounting surface and a lead connection surface are the same height. It is sectional drawing which shows a condition typically, (c) is a fragmentary sectional view which shows the structure of the plate-shaped electrode used by the structure shown to (b). （ａ）〜（ｃ）は、チップ搭載面とリード接続面とが同一高さの場合のモールド状況の変形例の構成を模式的に示す断面図である。(A)-(c) is sectional drawing which shows typically the structure of the modification of the mold condition in case a chip mounting surface and a lead connection surface are the same height.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の説明で使用する断面図では、図示を見易くするため、ハッチングを省く場合もある。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof may be omitted. Further, in the cross-sectional views used in the following description, hatching may be omitted for easy illustration.

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にあるものである。   Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other or all of the modifications, details, supplementary explanations, and the like are related.

（実施の形態１）
図１は、本発明の一実施の形態の半導体装置の全体構成の一例を模式的に示す平面図である。図２（ａ）は図１のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｂ）はＢ−Ｂ線で切断した様子を模式的に示す断面図であり、（ｃ）は板状電極の構成を示す断面図である。図３は、ダイパッドの様子を模式的に示す断面図である。図４は、ダイパッド間の離間距離を示す断面説明図である。図５（ａ）はダイパッド部の厚さがリードより厚い構成のリードフレームを用いて図１に示す構成の半導体装置を形成した場合のＡ−Ａ線での切断の様子を模式的に示す断面図であり、（ｂ）はＢ−Ｂ線での切断の様子を示す断面図である。図６は、本発明の半導体装置で使用する半導体チップの一例を示した断面図である。 (Embodiment 1)
FIG. 1 is a plan view schematically showing an example of the entire configuration of a semiconductor device according to an embodiment of the present invention. 2A is a cross-sectional view schematically showing a state cut along the line AA in FIG. 1, and FIG. 2B is a cross-sectional view schematically showing a state cut along the line BB. c) is a cross-sectional view showing a configuration of a plate-like electrode. FIG. 3 is a cross-sectional view schematically showing the state of the die pad. FIG. 4 is an explanatory cross-sectional view showing the separation distance between the die pads. FIG. 5A is a cross-sectional view schematically showing a state of cutting along line AA when the semiconductor device having the configuration shown in FIG. 1 is formed using a lead frame having a die pad portion thicker than the lead. It is a figure and (b) is sectional drawing which shows the mode of the cutting | disconnection by the BB line. FIG. 6 is a cross-sectional view showing an example of a semiconductor chip used in the semiconductor device of the present invention.

本実施の形態の半導体装置１０は、複数の半導体チップ（以下、簡単にチップという場合もある）２０をそれぞれ独立したダイパッド３０に搭載し、且つ、複数の半導体チップ２０を一つの封止体４０で封止したパッケージ構成となっている。   In the semiconductor device 10 of the present embodiment, a plurality of semiconductor chips (hereinafter sometimes simply referred to as chips) 20 are mounted on independent die pads 30, and the plurality of semiconductor chips 20 are combined into one sealing body 40. The package structure is sealed with

すなわち、半導体装置１０は、図１、図２（ａ）、（ｂ）に示すように、パワートランジスタを含む第１チップ２１と、パワートランジスタを駆動する駆動用回路を含む第２チップ２２とを有している。   That is, the semiconductor device 10 includes a first chip 21 including a power transistor and a second chip 22 including a driving circuit for driving the power transistor, as shown in FIGS. 1, 2A, and 2B. Have.

かかる第１チップ２１は、第１ダイパッド３１上に搭載されている。第１チップ２１は、チップの主面に形成された出力用電極で、出力用ピン５１と板状電極６１により電気的に接続されている。   The first chip 21 is mounted on the first die pad 31. The first chip 21 is an output electrode formed on the main surface of the chip, and is electrically connected by an output pin 51 and a plate electrode 61.

かかる板状電極６１は、図２（ｃ）に示すように、幅広の板状に形成されたチップ側電極接続部６１ａと、リード用電極接続部６１ｂとからなり、チップ側電極接続部６１ａとリード用電極接続部６１ｂとの接続面は、互いに平行に形成されている。かかる段違いで平行に形成されたチップ側電極接続部６１ａと、リード用電極接続部６１ｂとは、連結部６１ｃにより連結されている。   As shown in FIG. 2C, the plate electrode 61 includes a chip-side electrode connection portion 61a formed in a wide plate shape and a lead electrode connection portion 61b, and the chip-side electrode connection portion 61a The connection surfaces with the lead electrode connecting portion 61b are formed in parallel to each other. The chip-side electrode connecting portion 61a and the lead electrode connecting portion 61b formed in parallel with each other are connected by a connecting portion 61c.

また、かかる板状電極６１は、図２（ｃ）に示すように、その周囲が内側より薄く形成され、板状電極６１のチップ２０側の電極、あるいは出力用ピン５１側との接続性が高くなるようにされている。   Further, as shown in FIG. 2C, the plate electrode 61 is formed so that the periphery thereof is thinner than the inside, and the connectivity of the plate electrode 61 with the electrode on the chip 20 side or the output pin 51 side is improved. It is supposed to be high.

一方、第２チップ２２は、制御用ピン５２と、ワイヤボンディングによるワイヤ７０で電気的に接続されている。また、第１チップ２１と第２チップ２２も、ワイヤボンディングによりワイヤ７０で電気的に接続されている。   On the other hand, the second chip 22 is electrically connected to the control pin 52 by a wire 70 by wire bonding. The first chip 21 and the second chip 22 are also electrically connected by a wire 70 by wire bonding.

すなわち、第１チップ２１のGate端子ａ、Cathode端子ｂ、Anode端子ｃ、SenseSource端子ｄ、SenseGND端子ｅは、それぞれ第２チップ２２の対応箇所に、ワイヤ７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅにより接続されている。また、第２チップ２２の駆動用回路のVB端子Ａ、Vin端Ｂ、Diag端子Ｃ、C1端子Ｄ、C2端子Ｅ、VCP端子Ｆ、VDDTEST端子Ｇ、GND端子Ｈは、それぞれ制御用ピン５２の対応ピンに、ワイヤ７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ、７０Ｅ、７０Ｆ、７０Ｇ、７０Ｈにより接続されている。   That is, the Gate terminal a, Cathode terminal b, Anode terminal c, SenseSource terminal d, and SenseGND terminal e of the first chip 21 are connected to the corresponding positions of the second chip 22 by wires 70a, 70b, 70c, 70d, and 70e, respectively. Has been. In addition, the VB terminal A, Vin terminal B, Diag terminal C, C1 terminal D, C2 terminal E, VCP terminal F, VDDTEST terminal G, and GND terminal H of the driving circuit of the second chip 22 are the control pins 52, respectively. The corresponding pins are connected by wires 70A, 70B, 70C, 70D, 70E, 70F, 70G, and 70H.

このように第１ダイパッド３１に搭載された第１チップ２１と、第２ダイパッド３２に搭載された第２チップ２２とが、互いにワイヤ７０で接続され、且つ第１チップ２１が出力用ピン５１に、第２チップ２２が制御用ピン５２に接続された構成が、レジンで封止され、封止体４０が形成されている。   Thus, the first chip 21 mounted on the first die pad 31 and the second chip 22 mounted on the second die pad 32 are connected to each other by the wire 70, and the first chip 21 is connected to the output pin 51. The structure in which the second chip 22 is connected to the control pin 52 is sealed with a resin, and the sealing body 40 is formed.

第１ダイパッド３１上に搭載された第１チップ２１と、第２ダイパッド３２上に搭載された第２チップ２２とは、封止体４０により覆われている。第１ダイパッド３１と、第２ダイパッド３２とは、その一部が、封止体４０により覆われている。   The first chip 21 mounted on the first die pad 31 and the second chip 22 mounted on the second die pad 32 are covered with a sealing body 40. The first die pad 31 and the second die pad 32 are partially covered with the sealing body 40.

すなわち、第１ダイパッド３１と、第２ダイパッド３２とは、図１に示すように、側面の一部の露出部分３３（図中、分かりやすいように斜線表示した部分）が封止体４０から露出され、側面の一部が封止体４０内に位置しているのである。   That is, as shown in FIG. 1, the first die pad 31 and the second die pad 32 have a part of the exposed portion 33 of the side surface (portion hatched in the drawing for easy understanding) exposed from the sealing body 40. Then, a part of the side surface is located in the sealing body 40.

また、図２（ａ）、（ｂ）に示すように、第１ダイパッド３１、第２ダイパッド３２の裏面側、すなわちタブ部分が、封止体４０から露出されている。   Further, as shown in FIGS. 2A and 2B, the back surfaces of the first die pad 31 and the second die pad 32, that is, the tab portions are exposed from the sealing body 40.

かかる封止体４０からは、上記複数本の出力用ピン５１と、複数本の制御用ピン５２とが、突出されている。突出方向は、出力用ピン５１と制御用ピン５２とが、互いに反対側を向くように設けられている。   The plurality of output pins 51 and the plurality of control pins 52 protrude from the sealing body 40. In the protruding direction, the output pin 51 and the control pin 52 are provided so as to face opposite sides.

すなわち、出力用ピン５１側が突出している封止体４０側の辺を第１辺４１とし、制御用ピン５２が突出している側の辺を第２辺４２とすれば、出力用ピン５１は、第２辺４２と対向する第１辺４１側から突出されていることとなる。同様に、制御用ピン５２は、第１辺４１と対向する第２辺４２側から突出されていることとなる。   That is, if the side on the sealing body 40 side from which the output pin 51 side projects is the first side 41 and the side on the side from which the control pin 52 projects is the second side 42, the output pin 51 is It protrudes from the first side 41 side facing the second side 42. Similarly, the control pin 52 protrudes from the second side 42 facing the first side 41.

かかる複数本の出力用ピン５１の配列方向は、封止体４０の第１辺４１と平行になるように設けられている。同様に、制御用ピン５２も、封止体４０の第２辺４２側と平行になるように設けられている。   The arrangement direction of the plurality of output pins 51 is provided to be parallel to the first side 41 of the sealing body 40. Similarly, the control pin 52 is also provided so as to be parallel to the second side 42 side of the sealing body 40.

かかるピン配列を行うことで、半導体装置１０の実装時の配線長を短くすることができる。従来の構成で見られたような、出力用ピンと制御用ピンとを同一側に並べて配置する構成とは、異なる配置構成である。   By performing such pin arrangement, the wiring length when the semiconductor device 10 is mounted can be shortened. The arrangement is different from the arrangement in which the output pins and the control pins are arranged on the same side as seen in the conventional arrangement.

また、第１チップ２１、第２チップ２２は、図１に示す場合には、それぞれ略矩形形状に形成され、第１チップ２１、第２チップ２２のそれぞれの長辺方向は、封止体４０の第１辺４１、第２辺４２と互いに平行になるように搭載されている。   In the case shown in FIG. 1, the first chip 21 and the second chip 22 are each formed in a substantially rectangular shape, and the long side direction of each of the first chip 21 and the second chip 22 is the sealing body 40. The first side 41 and the second side 42 are mounted so as to be parallel to each other.

かかる構成の第１チップ２１、第２チップ２２をそれぞれ搭載する第１ダイパッド３１と、第２ダイパッド３２とは、それぞれ分割させられて独立している。かかる第１ダイパッド３１と第２ダイパッド３２との分割方向は、図１に示すように、出力用ピン５１、制御用ピン５２がそれぞれ配列されている方向と平行に、出力用ピン５１、制御用ピン５２との間で分割されている。   The first die pad 31 and the second die pad 32 on which the first chip 21 and the second chip 22 configured as described above are respectively mounted are divided and independent. As shown in FIG. 1, the dividing direction of the first die pad 31 and the second die pad 32 is parallel to the direction in which the output pins 51 and the control pins 52 are arranged, respectively. It is divided between the pins 52.

すなわち、封止体４０の第１辺４１、第２辺４２の方向に分割されている。あるいは、第３辺４３に交差する方向に分割されているとも言える。   That is, the sealing body 40 is divided in the direction of the first side 41 and the second side 42. Alternatively, it can be said that it is divided in a direction intersecting the third side 43.

従来のダイパッドの分割方向は、図１に示す分割方向に対して、９０度その分割方向が異なる方向で行われていた。   The conventional dividing direction of the die pad is performed in a direction in which the dividing direction is 90 degrees different from the dividing direction shown in FIG.

しかし、本実施の形態では、かかるダイパッド３０の分割方向を、従来の分割方向に対して９０度回転させて、図１に示すように、出力用ピン５１、制御用ピン５２の配列方向と同方向に平行に、すなわち、封止体４０の第１辺４１、第２辺４２と平行な方向に分割した。   However, in this embodiment, the dividing direction of the die pad 30 is rotated by 90 degrees with respect to the conventional dividing direction, and the same as the arrangement direction of the output pins 51 and the control pins 52 as shown in FIG. In parallel with the direction, that is, in a direction parallel to the first side 41 and the second side 42 of the sealing body 40.

さらに、かかるダイパッド３０では、図２（ａ）、図３に示すように、第１ダイパッド３１、第２ダイパッド３２ともに、チップ搭載面の端部３０ａの周囲が、搭載したチップ２０の上面よりも高く設定されている。   Furthermore, in such a die pad 30, as shown in FIGS. 2A and 3, both the first die pad 31 and the second die pad 32 have the periphery of the end portion 30a of the chip mounting surface more than the upper surface of the mounted chip 20. It is set high.

このようにダイパッド３０のチップ搭載面の端部３０ａを、チップ２０の最上部より高く設定しておくことで、チップ２０をダイパッド３０の搭載面から引き剥がすような応力がダイパッド３０にかかっても、かかる応力が直ちにチップ２０裏面側に伝達されず、高く形成された端部３０ａで抵抗できるためである。かかる端部３０ａを採用することで、接続信頼性の確保も図っているのである。   Thus, by setting the end portion 30 a of the chip mounting surface of the die pad 30 higher than the uppermost portion of the chip 20, even if stress that causes the chip 20 to peel off from the mounting surface of the die pad 30 is applied to the die pad 30. This is because such stress is not immediately transmitted to the back side of the chip 20 and can be resisted by the end 30a formed high. By adopting the end 30a, connection reliability is ensured.

また、かかるダイパッド３０、すなわち第１ダイパッド３１と第２ダイパッド３２とでは、図４に示すように、互いの離間距離が、絶縁破壊を来さない程度に離されている。例えば、少なくとも、第１ダイパッド３１と第２ダイパッド３２とは、搭載面の周囲の高くなった端部３０ａ同士は、間に絶縁性の樹脂が介在されていたとしても、少なくとも０．１ｍｍ以上離されていることが必要である。   Further, as shown in FIG. 4, such a die pad 30, that is, the first die pad 31 and the second die pad 32 are separated from each other to such an extent that dielectric breakdown does not occur. For example, at least the first die pad 31 and the second die pad 32 are separated by at least 0.1 mm or more even when an insulating resin is interposed between the raised end portions 30a around the mounting surface. It is necessary to be.

一方、半導体装置１０では、前記説明のように、底面側は封止体４０から露出され、裏面電極、例えばドレイン電極が半導体装置１０の実装時に簡単に電気的接続が行えるようになっている。かかる構成の半導体装置１０の底面側のタブ露出部分では、かかる露出部分は絶縁性の樹脂が介在されていないため、少なくとも、図４に示すように、露出したタブ間は０．２ｍｍ以上離すことが求められる。   On the other hand, in the semiconductor device 10, as described above, the bottom surface side is exposed from the sealing body 40, and the back electrode, for example, the drain electrode can be easily electrically connected when the semiconductor device 10 is mounted. In the tab exposed portion on the bottom side of the semiconductor device 10 having such a configuration, since the insulating resin is not interposed in the exposed portion, at least the exposed tabs are separated by 0.2 mm or more as shown in FIG. Is required.

かかる半導体装置１０では、出力用ピン５１、第１ダイパッド３１、第２ダイパッド３２、制御用ピン５２は、同一の一枚構成のリードフレーム５０を用いて形成されている。例えば、図１に示す場合には、板厚が同一のリードフレーム５０が使用され、図２（ａ）、（ｂ）に示すように、出力用ピン５１、第１ダイパッド３１、第２ダイパッド３２、制御用ピン５２の厚みが同一に設定されている。   In the semiconductor device 10, the output pin 51, the first die pad 31, the second die pad 32, and the control pin 52 are formed by using the same single lead frame 50. For example, in the case shown in FIG. 1, lead frames 50 having the same plate thickness are used. As shown in FIGS. 2A and 2B, the output pin 51, the first die pad 31, and the second die pad 32. The thickness of the control pin 52 is set to be the same.

しかし、図１に示す半導体装置１０では、同一の板厚のリードフレーム５０ではなく、ダイパッド３０部分をリード部分より厚く形成したリードフレーム５０を使用することもできる。かかる構成のリードフレーム５０を使用した場合の断面図を、図５（ａ）に示した。   However, in the semiconductor device 10 shown in FIG. 1, the lead frame 50 in which the die pad 30 portion is formed thicker than the lead portion can be used instead of the lead frame 50 having the same plate thickness. A cross-sectional view when the lead frame 50 having such a configuration is used is shown in FIG.

図５（ａ）では、ダイパッド３０（第１ダイパッド３１、第２ダイパッド３２）を形成するリードフレーム５０部分が、出力用ピン５１、制御用ピン５２をそれぞれ形成するリード５０ａ部分よりも厚く形成されている。すなわち、リードフレーム５０のダイパッド３０に相当する部分のみが、板厚が厚く形成されているのである。   In FIG. 5A, the lead frame 50 portion forming the die pad 30 (the first die pad 31 and the second die pad 32) is formed thicker than the lead 50a portion forming the output pin 51 and the control pin 52, respectively. ing. That is, only the portion corresponding to the die pad 30 of the lead frame 50 is formed thick.

因に、図５（ａ）は、図１のＡ−Ａ線での切断状況を示すものである。また、Ｂ−Ｂ線での切断状況は、図５（ｂ）に模式的に断面図で示した。   Incidentally, Fig.5 (a) shows the cutting | disconnection condition in the AA line of FIG. Moreover, the cutting | disconnection condition in the BB line was typically shown with sectional drawing in FIG.5 (b).

図６に、パワートランジスタの一例としてＮチャンネル型トレンチゲートＭＯＳＦＥＴの断面図を示す。   FIG. 6 shows a cross-sectional view of an N-channel trench gate MOSFET as an example of a power transistor.

図６に示すＭＯＳＦＥＴでは、ｎ＋型単結晶シリコン基板２０１Ａの表面に、ｎ−型単結晶シリコン層２０１Ｂをエピタキシャル成長させた基板（半導体基板）２０１が使用されている。基板２０１の表面は、熱酸化により酸化シリコン膜２０３が形成されている。 In the MOSFET shown in FIG. 6, a substrate (semiconductor substrate) 201 obtained by epitaxially growing an n − type single crystal silicon layer 201B on the surface of an n + type single crystal silicon substrate 201A is used. A silicon oxide film 203 is formed on the surface of the substrate 201 by thermal oxidation.

かかる酸化シリコン膜２０３上に、パターニングされた窒化シリコン膜（図示は省略）を形成し、その窒化シリコン膜をマスクとして、ｎ−型単結晶シリコン層２０１Ｂにｐ型の導電型不純物（例えば、Ｂ（ホウ素））を注入する。熱処理して、かかる不純物を拡散させ、ｐ型ウエル２０５が形成される。 A patterned silicon nitride film (not shown) is formed on the silicon oxide film 203, and using the silicon nitride film as a mask, a p-type conductive impurity (for example, B) is added to the n − -type single crystal silicon layer 201B. (Boron)) is injected. The p-type well 205 is formed by heat treatment to diffuse the impurities.

一方、上記窒化シリコン膜のない領域では、フィールド絶縁膜２０６が形成される。フィールド絶縁膜２０６は素子分離領域であり、この領域で区画される領域が素子形成領域（アクティブ領域）となる。その後、フッ酸を用いた基板２０１の洗浄及び熱リン酸を用いた基板２０１の洗浄によって、上記窒化シリコン膜を除去する。   On the other hand, a field insulating film 206 is formed in the region without the silicon nitride film. The field insulating film 206 is an element isolation region, and a region partitioned by this region is an element formation region (active region). Thereafter, the silicon nitride film is removed by cleaning the substrate 201 using hydrofluoric acid and cleaning the substrate 201 using hot phosphoric acid.

次に、パターニングされたフォトレジスト膜をマスクとして、ｐ型の導電型を有する不純物イオン（例えば、Ｂ（ホウ素））をｎ−型単結晶シリコン層２０１Ｂに導入する。その後に熱処理を施して不純物イオンを拡散させ、ｐ−型半導体領域２０７を形成する。このｐ−型半導体領域２０７は、パワーＭＯＳＦＥＴのチャネル層となる。 Next, impurity ions having a p-type conductivity (for example, B (boron)) are introduced into the n − -type single crystal silicon layer 201B using the patterned photoresist film as a mask. Thereafter, heat treatment is performed to diffuse the impurity ions, and the p − type semiconductor region 207 is formed. The p − type semiconductor region 207 becomes a channel layer of the power MOSFET.

さらに、パターニングされたフォトレジスト膜をマスクとして用い、ｎ型の導電型を有する不純物イオン（例えば、Ａｓ）をｎ−型単結晶シリコン層２０１Ｂに導入する。次いで、熱処理を施して不純物イオンを拡散させ、ｎ＋型半導体領域２０８を形成する。このｎ＋型半導体領域２０８の一部は、パワーＭＯＳＦＥＴのソース領域となる。 Furthermore, using the patterned photoresist film as a mask, impurity ions (for example, As) having n-type conductivity are introduced into the n − -type single crystal silicon layer 201B. Next, heat treatment is performed to diffuse the impurity ions, so that the n + type semiconductor region 208 is formed. A part of the n + type semiconductor region 208 becomes a source region of the power MOSFET.

尚、ｎ＋型半導体領域２０８の他の一部は、基板２０１を個々の半導体チップへと分割した際に、平面にチップの外周部に形成され、パワーＭＯＳＦＥＴ素子を保護する機能を有することとなる。 The other part of the n + type semiconductor region 208 is formed on the outer periphery of the chip in a plane when the substrate 201 is divided into individual semiconductor chips, and has a function of protecting the power MOSFET element. Become.

また、パターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２０３及び基板２０１をエッチングし、溝２１０を形成する。続いて、基板２０１に熱処理を施すことにより、溝２１０の底部及び側壁に熱酸化膜２１１を形成する。この熱酸化膜２１１は、パワーＭＯＳＦＥＴのゲート絶縁膜となる。   Further, the groove 210 is formed by etching the silicon oxide film 203 and the substrate 201 using the patterned photoresist film as a mask. Subsequently, a thermal oxide film 211 is formed on the bottom and side walls of the trench 210 by performing a heat treatment on the substrate 201. This thermal oxide film 211 becomes a gate insulating film of the power MOSFET.

次に、Ｐがドープされた多結晶シリコン膜を溝２１０の内部を含む酸化シリコン膜２０３上に堆積し、その多結晶シリコン膜で溝２１０を埋め込む。このとき、ｐ型ウエル２０５上の酸化シリコン膜２０３上には、多結晶シリコン膜が層状に形成される。   Next, a polycrystalline silicon film doped with P is deposited on the silicon oxide film 203 including the inside of the trench 210, and the trench 210 is filled with the polycrystalline silicon film. At this time, a polycrystalline silicon film is formed in layers on the silicon oxide film 203 on the p-type well 205.

続いて、パターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝２１０内に残すことによって、溝２１０内にパワーＭＯＳＦＥＴのゲート電極２１２を形成する。   Subsequently, the polycrystalline silicon film is etched using the patterned photoresist film as a mask, and the polycrystalline silicon film is left in the groove 210, thereby forming a gate electrode 212 of the power MOSFET in the groove 210.

かかる際に、チップ領域の外周部の酸化シリコン膜２０３およびフィールド絶縁膜２０６上にも多結晶シリコン膜を残し、多結晶シリコンパターン２１３を形成する。多結晶シリコンパターン２１３の一部とゲート電極２１２とは、図示されない領域において電気的に接続されている。   At this time, the polycrystalline silicon pattern 213 is formed by leaving the polycrystalline silicon film on the silicon oxide film 203 and the field insulating film 206 in the outer peripheral portion of the chip region. A part of the polycrystalline silicon pattern 213 and the gate electrode 212 are electrically connected in a region not shown.

このようにして、ｎ＋型単結晶シリコン基板２０１Ａおよびｎ−型単結晶シリコン層２０１Ｂをドレイン領域とし、ｎ＋型半導体領域２０８をソース領域とするパワーＭＯＳＦＥＴを形成することができる。 In this way, it is possible to form a power MOSFET having the n + type single crystal silicon substrate 201A and the n − type single crystal silicon layer 201B as the drain region and the n + type semiconductor region 208 as the source region.

次に、例えば、基板２０１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布して、ＰＳＧ膜およびＳＯＧ膜からなる絶縁膜２１６を形成する。   Next, for example, after depositing a PSG (Phospho Silicate Glass) film on the substrate 201, an SOG (Spin On Glass) film is applied on the PSG film to form an insulating film 216 composed of the PSG film and the SOG film. To do.

続いて、パターニングされたフォトレジスト膜をマスクとして絶縁膜２１６、基板２０１をエッチングし、コンタクト溝２１７、２１８を形成する。コンタクト溝２１７は、隣接するゲート電極２１２間において、ソース領域となるｎ＋型半導体領域２０８を貫通するように形成される。また、この時、多結晶シリコンパターン２１３上の絶縁膜２１６もパターニングされ、多結晶シリコンパターン２１３に達するコンタクト溝２１９が形成される。 Subsequently, the insulating film 216 and the substrate 201 are etched using the patterned photoresist film as a mask to form contact grooves 217 and 218. The contact groove 217 is formed between the adjacent gate electrodes 212 so as to penetrate the n + type semiconductor region 208 serving as a source region. At this time, the insulating film 216 on the polycrystalline silicon pattern 213 is also patterned, and a contact groove 219 reaching the polycrystalline silicon pattern 213 is formed.

コンタクト溝２１７、２１８の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢＦ２（二フッ化ホウ素）を導入し、コンタクト溝２１７、２１８の底部を覆うようなｐ＋型半導体領域２２０を形成する。かかるｐ＋型半導体領域２２０は、後の工程で形成される配線をコンタクト溝２１７の底部にてｐ−型半導体領域２０７とオーミック接触させるためのものである。 For example, BF 2 (boron difluoride) is introduced from the bottoms of the contact grooves 217 and 218 as impurity ions having p-type conductivity, and a p + type semiconductor region 220 that covers the bottoms of the contact grooves 217 and 218 is formed. Form. The p + type semiconductor region 220 is used to make an ohmic contact with the p − type semiconductor region 207 at the bottom of the contact groove 217 for a wiring formed in a later step.

次に、コンタクト溝２１７〜２１９の内部を含む絶縁膜２１６の上部に、バリア導体膜２２２を成膜する。かかるバリア導体膜２２２としては、例えば、スパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積し、その後に基板２０１を熱処理すればよい。   Next, a barrier conductor film 222 is formed on the insulating film 216 including the inside of the contact grooves 217 to 219. As the barrier conductor film 222, for example, a TiW (titanium tungsten) film may be deposited thinly by sputtering, and then the substrate 201 may be heat-treated.

次いで、基板２０１上にフォトレジスト膜を成膜し、かかるフォトレジスト膜をパターニングする。その後、スパッタ法により、フォトレジスト膜の存在しない領域にＡｌ膜を堆積することによって導電性膜２２５を成膜する。その後、Ｎｉ等でＵＢＭ層を薄く導電性膜２２５上に形成する。   Next, a photoresist film is formed on the substrate 201, and the photoresist film is patterned. Thereafter, the conductive film 225 is formed by depositing an Al film in a region where the photoresist film does not exist by sputtering. Thereafter, the UBM layer is thinly formed on the conductive film 225 with Ni or the like.

次に、フォトレジスト膜を除去した後、平面において導電性膜２２５が存在しない領域のバリア導体膜２２２をエッチングし、導電性膜２２５、バリア導体膜２２２からなる配線２２６、２２７、２２８を形成する。   Next, after removing the photoresist film, the barrier conductor film 222 in a region where the conductive film 225 does not exist on the plane is etched to form wirings 226, 227, and 228 including the conductive film 225 and the barrier conductor film 222. .

配線２２７は、多結晶シリコンパターン２１３を介してゲート電極２１２と電気的に接続するゲート配線となる。配線２２６は、基板２０１を個々のチップへ分割した後において、平面でチップの外周部（第２半導体基板領域）に配置され、チップの外周部に形成されたｎ＋型半導体領域２０８と電気的に接続し、パワーＭＯＳＦＥＴの駆動時においてはドレインと同電位に保たれる。 The wiring 227 is a gate wiring that is electrically connected to the gate electrode 212 through the polycrystalline silicon pattern 213. The wiring 226 is disposed on the outer periphery (second semiconductor substrate region) of the chip in a plane after the substrate 201 is divided into individual chips, and is electrically connected to the n + type semiconductor region 208 formed on the outer periphery of the chip. When the power MOSFET is driven, it is kept at the same potential as the drain.

次に、例えば、プラズマＣＶＤ法等により基板２０１上に窒化シリコン膜２３１を堆積し、続いて、その窒化シリコン膜２３１上にポリイミド樹脂膜２３２を堆積する。ポリイミド樹脂膜２３２は、感光性または非感光性のどちらであってもよい。   Next, for example, a silicon nitride film 231 is deposited on the substrate 201 by a plasma CVD method or the like, and then a polyimide resin film 232 is deposited on the silicon nitride film 231. The polyimide resin film 232 may be photosensitive or non-photosensitive.

続いて、パターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜２３２及び窒化シリコン膜２３１を順次エッチングし、ソース電極である配線２２８上に、開口部２３３を形成し、それ以外の領域にポリイミド樹脂膜２３２および窒化シリコン膜２３１を残す。   Subsequently, the polyimide resin film 232 and the silicon nitride film 231 are sequentially etched using the patterned photoresist film as a mask to form an opening 233 on the wiring 228 that is a source electrode, and the polyimide resin film is formed in other regions. 232 and the silicon nitride film 231 are left.

ここまでの工程によって、バリア導体膜２２２、ＵＢＭ層を含む導電性膜２２５からなるバンプ下地膜２３６を形成することができる。配線２２８に、ソース電極（配線）としての機能とバンプ下地膜としての機能を併せ持たせることができる。尚、Ａｕ膜を配線２２８上に形成しておき、バンプ電極が形成されるまでに配線２２８を形成する導電性膜２２５の表面酸化を防止しておけばよい。   Through the steps up to here, the bump base film 236 including the barrier conductor film 222 and the conductive film 225 including the UBM layer can be formed. The wiring 228 can have both a function as a source electrode (wiring) and a function as a bump base film. Note that an Au film may be formed on the wiring 228 to prevent surface oxidation of the conductive film 225 forming the wiring 228 before the bump electrode is formed.

次に、基板２０１の表面をテープ等で保護した後、保護面を下側とし、ｎ＋型単結晶シリコン基板２０１Ａの裏面を研削する。さらに、ｎ＋型単結晶シリコン基板２０１Ａの裏面上に、導電性膜として、たとえばＴｉ（チタン）膜２３７、Ｎｉ膜２３８及びＡｕ膜２３９を順次蒸着し、積層膜を形成する。かかる積層膜は、ドレイン領域の引き出し電極（ドレイン電極）２４０として機能する。 Next, after protecting the surface of the substrate 201 with a tape or the like, the back surface of the n + -type single crystal silicon substrate 201A is ground with the protective surface on the lower side. Further, for example, a Ti (titanium) film 237, a Ni film 238, and an Au film 239 are sequentially deposited on the back surface of the n + type single crystal silicon substrate 201A as a conductive film to form a laminated film. Such a laminated film functions as an extraction electrode (drain electrode) 240 in the drain region.

その後、前記開口部２３３の平面パターンに合わせたメタルマスク（図示は省略）を用いて、例えばＡｇ（銀）、Ｓｎ（スズ）およびＣｕ（銅）からなるはんだペーストを印刷し、開口部２３３を埋め込み、配線２２８と電気的に接続する厚さ１５０μｍ程度のバンプ電極２４１を形成する。かかる構成のバンプ電極に、先に述べた板状電極６１を設ける。   Thereafter, using a metal mask (not shown) matched to the planar pattern of the opening 233, for example, a solder paste made of Ag (silver), Sn (tin) and Cu (copper) is printed, and the opening 233 is formed. A bump electrode 241 having a thickness of about 150 μm that is embedded and electrically connected to the wiring 228 is formed. The plate electrode 61 described above is provided on the bump electrode having such a configuration.

このバンプ電極２４１及び配線２２８は、パワーＭＯＳＦＥＴの主面電極であるソース電極となる。その後、ウエハ状態の基板２０１を、分割領域に沿ってダイシングし、第１チップ２１が形成される。   The bump electrode 241 and the wiring 228 serve as a source electrode that is a main surface electrode of the power MOSFET. Thereafter, the substrate 201 in the wafer state is diced along the divided regions, and the first chip 21 is formed.

図７は本半導体装置の等価回路ブロック図である。図７に示すように、半導体装置１０の第１チップ２１側には、Gate端子ａ、Cathode端子ｂ、Anode端子ｃ、SenseSource端子ｄ、SenseGND端子ｅがそれぞれ形成されている。また、第２チップ２２側には駆動用回路のVB端子Ａ、Vin端子Ｂ、Diag端子Ｃ、C1端子Ｄ、C2端子Ｅ、VCP端子Ｆ、VDDTEST端子Ｇ、GND端子Ｈがそれぞれ設けられ駆動用回路２２ａが形成されている。駆動用回路２２ａから出力される駆動信号がパワートランジスタ２１ａのGate端子ａに入力され、パワートランジスタ２１ａがターンオン・ターンオフされるのである。   FIG. 7 is an equivalent circuit block diagram of the semiconductor device. As shown in FIG. 7, on the first chip 21 side of the semiconductor device 10, a Gate terminal a, a Cathode terminal b, an Anode terminal c, a SenseSource terminal d, and a SenseGND terminal e are formed. On the second chip 22 side, VB terminal A, Vin terminal B, Diag terminal C, C1 terminal D, C2 terminal E, VCP terminal F, VDDTEST terminal G, and GND terminal H of the driving circuit are provided for driving. A circuit 22a is formed. The drive signal output from the drive circuit 22a is input to the gate terminal a of the power transistor 21a, and the power transistor 21a is turned on / off.

かかる半導体装置１０は、例えば、図８に示すようなフロー図の各工程を経て製造される。すなわち、図８のステップＳ１０１では、例えは、ダイシングにより個片化する前の段階まで作り込まれたウエハが供給される。かかる個片化直前のチップには、例えばアルミニウムのパッド電極が形成され、かかる電極パッド上に、アンダーバンプメタル（ＵＢＭ）が施される。かかるＵＢＭとしては、例えば、Ｎｉ、Ｔｉ等を使用すればよい。   Such a semiconductor device 10 is manufactured through, for example, each process of a flowchart shown in FIG. That is, in step S101 in FIG. 8, for example, a wafer that has been manufactured up to a stage before dicing into pieces is supplied. For example, an aluminum pad electrode is formed on the chip just before singulation, and under bump metal (UBM) is applied on the electrode pad. As such UBM, for example, Ni, Ti or the like may be used.

その後、供給されたダイシングテープを用いて、ステップＳ１０２でウエハ裏面にダイシングテープを貼る。ステップＳ１０３で、ウエハをダイシングして、チップを個片化する。本実施の形態で説明する半導体装置１０では、図１に示すように、第１チップ２１、第２チップ２２が設けられているため、上記ステップＳ１０１からステップＳ１０３までの工程は、第１チップ２１、第２チップ２２でそれぞれ行われることとなる。   Thereafter, using the supplied dicing tape, the dicing tape is attached to the back surface of the wafer in step S102. In step S103, the wafer is diced to separate the chips. In the semiconductor device 10 described in the present embodiment, as shown in FIG. 1, the first chip 21 and the second chip 22 are provided. Therefore, the process from the step S101 to the step S103 is the first chip 21. And the second chip 22, respectively.

このようにしてダイシングにより個片化されたチップを、供給された半田ペーストとリードフレームとを用いて、ステップＳ１０４により、リードフレームのダイパッド上にダイボンディングする。本実施の形態の半導体装置１０では、上記の如く、２個のチップが搭載されるため、ダイボンディングは２回行われることとなる。例えば、第２チップ２２をダイボンディングし、その後に第１チップ２１をダイボンディングすればよい。かかるダイボンディングにより、２つのチップは、裏面電極がダイパッドに接続されることとなる。   The chips separated in this way by dicing are die-bonded on the die pad of the lead frame in step S104 using the supplied solder paste and lead frame. In the semiconductor device 10 of the present embodiment, since two chips are mounted as described above, die bonding is performed twice. For example, the second chip 22 may be die-bonded and then the first chip 21 may be die-bonded. With such die bonding, the back electrodes of the two chips are connected to the die pad.

その後、ステップＳ１０５で、供給された半田ペーストと板状電極用のクリップフレームを用いて、クリップボンディングを行う。かかるクリップボンディングにより、第１チップ２１の主面に形成された電極と、出力用ピン５１とが接続されることとなる。その後、ステップＳ１０６で所定温度に加熱して一括リフローを行い、前記半田ペーストによるボンディングを完成する。   Thereafter, in step S105, clip bonding is performed using the supplied solder paste and the clip frame for plate-like electrodes. By such clip bonding, the electrode formed on the main surface of the first chip 21 and the output pin 51 are connected. Thereafter, in step S106, heating is performed to a predetermined temperature and batch reflow is performed to complete the bonding with the solder paste.

ボンディングが完成した後で、ステップＳ１０７で、噴流洗浄等による半田フラックスの洗浄を行う。その後、供給されたＡｕワイヤにより、ステップＳ１０８で、ワイヤボンディングを行う。かかるワイヤボンディングにより、第１チップ２１と第２チップ２２、第２チップ２２と制御用ピン５２のそれぞれが電気的に接続される。   After the bonding is completed, the solder flux is cleaned by jet cleaning or the like in step S107. Thereafter, wire bonding is performed with the supplied Au wire in step S108. By such wire bonding, each of the first chip 21 and the second chip 22 and the second chip 22 and the control pin 52 are electrically connected.

その後、ステップＳ２０１で、供給されたレジンを用いてモールドを行う。かかるモールドにより、封止体４０が形成され、上記構成の半導体装置１０が封止される。モールド後、ステップＳ２０２でキュアベークする。金型から取り出して、ステップＳ２０３でバリ取りを行い、且つ、リード部分の所要箇所にメッキ処理を行う。   Thereafter, in step S201, molding is performed using the supplied resin. With this mold, the sealing body 40 is formed, and the semiconductor device 10 having the above-described configuration is sealed. After molding, cure baking is performed in step S202. After removing from the mold, deburring is performed in step S203, and a plating process is performed on a required portion of the lead portion.

メッキ処理後、ステップＳ２０４でレーザマークを付け、ステップＳ２０５で切断して半導体装置１０の個片化を行い、半導体装置１０の完成となる。   After the plating process, a laser mark is attached in step S204 and cut in step S205 to separate the semiconductor device 10 to complete the semiconductor device 10.

かかる一連の製造工程における前記ステップＳ２０１のモールド工程では、本実施の形態の半導体装置１０では、前記説明の如く、第１ダイパッド３１、第２ダイパッド３２の一部が、それぞれ封止体４０の外に露出するようにモールドされる。   In the molding process of step S201 in the series of manufacturing processes, in the semiconductor device 10 of the present embodiment, as described above, a part of the first die pad 31 and the second die pad 32 are outside the sealing body 40, respectively. To be exposed.

かかる第１ダイパッド３１の封止体４０からの露出状況は、前記の如く、図１に示すように、第１ダイパッド３１、第２ダイパッド３２の側面の一部である露出部分３３（図中、分かりやすいように斜線表示した部分）が封止体４０から露出されているのである。   As described above, the exposure state of the first die pad 31 from the sealing body 40 is, as shown in FIG. 1, the exposed portion 33 (in the drawing, The portion (indicated by hatching for easy understanding) is exposed from the sealing body 40.

一方、図１に示すように、第１ダイパッド３１では、かかる封止体４０の辺を基準として見た場合に、封止体４０の第１辺４１と第２辺４２とに交差する第３辺４３と平行な第１ダイパッド３１の第１端面３１ａ部分が、封止体４０内に位置するように収まっているのである。   On the other hand, as shown in FIG. 1, in the first die pad 31, the third side that intersects the first side 41 and the second side 42 of the sealing body 40 when viewed from the side of the sealing body 40. The first end face 31 a portion of the first die pad 31 parallel to the side 43 is accommodated so as to be located in the sealing body 40.

すなわち、図９（ａ）に示すように、モールドに際しては、第１ダイパッド３１、第２ダイパッド３２の露出部分３３を、金型の上型、下型で押さえた状態で封止する場合に、第１端面３１ａ部分は上型、下型で押さえられた範囲から内側に入るのである。そのため、図９（ｂ）に部分図として示すように、上型、下型でしっかりとレジンによる封止型の外形が作れるため、封止するレジンが漏れる虞がないのである。   That is, as shown in FIG. 9A, when molding, when the first die pad 31 and the exposed portion 33 of the second die pad 32 are sealed with the upper mold and the lower mold pressed, The first end face 31a portion enters the inside from the range pressed by the upper mold and the lower mold. For this reason, as shown in the partial view of FIG. 9B, since the outer shape of the sealing type can be made firmly with the upper die and the lower die, there is no possibility that the sealing resin leaks.

かかる構成は、第１ダイパッド３１、第２ダイパッド３２が分割されておらず、繋がった一枚構成の場合にも適用できるものである。すなわち、図９（ｃ）に示すように、一枚構成の場合にも、同じ金型でモールドすることができるのである。   Such a configuration can be applied to a case where the first die pad 31 and the second die pad 32 are not divided and are connected to each other. That is, as shown in FIG. 9C, even in the case of a single sheet configuration, it can be molded with the same mold.

しかし、図１０（ａ）に示すように、第１ダイパッド３１と第２ダイパッド３２との分割部で、図９（ａ）とは異なり、第１端面３１ａが封止体４０外に出るように浅く形成されている場合には、かかる箇所での上型、下型のかみ合わせが旨く行えず、封止レジンの漏れが発生するのである。図１０（ｂ）にその様子を模式的に示した。   However, as shown in FIG. 10A, unlike the case of FIG. 9A, the first end surface 31a protrudes outside the sealing body 40 at the divided portion of the first die pad 31 and the second die pad 32. If it is formed shallowly, the upper mold and the lower mold cannot be properly engaged at such a location, and the sealing resin leaks. FIG. 10B schematically shows the state.

また、このように第１端面３１ａ部分が浅く形成されている場合には、同一の金型を用いて、図１０（ｃ）に示すように、ダイパッドが一枚構成のものと、分割構成されたものとのモールドが行えず、金型の共通化はできないのである。   Further, when the first end face 31a portion is formed shallowly in this way, the die is divided into a single die pad as shown in FIG. 10C using the same mold. The mold cannot be molded with the mold, and the mold cannot be shared.

このように第１端面３１ａの切れ込みは、上型と下型とからレジン封止時の外形が隙間なく形成されるように、深く形成しておくことが必要である。   As described above, the cut of the first end face 31a needs to be formed deeply so that the outer shape when sealing the resin is formed from the upper die and the lower die without any gap.

以上のように構成された本発明の半導体装置１０では、１つのパッケージに２つのチップが搭載されているので、個々のチップ毎にパッケージを形成する場合に比べて、小型化を図ることができ、例えば、実装時における実装面積を小さくすることができる。また、同一パッケージ内にチップが搭載されているので、パッケージ間配線での損失も減らすことができる。   In the semiconductor device 10 of the present invention configured as described above, since two chips are mounted in one package, the size can be reduced as compared with the case where a package is formed for each chip. For example, the mounting area during mounting can be reduced. Further, since the chip is mounted in the same package, the loss in the inter-package wiring can be reduced.

（実施の形態２）
本実施の形態では、前記実施の形態１で述べたように、一枚構成のダイパッドでも第１端面３１ａの切れ込みを深く形成しておくことにより、ダイパッドを分割構成した場合に使用されるモールド金型で、モールドが行える場合について説明する。 (Embodiment 2)
In the present embodiment, as described in the first embodiment, the mold metal used in the case where the die pad is divided and formed by deeply forming the cut of the first end surface 31a even in the single-die die pad. The case where a mold can be molded will be described.

ダイパッド３０の分割構成では、上記の如く、第１端面３１ａの切れ込みを深く形成することが重要であるが、かかる分割構成時に使用する金型を用いても、一枚構成のダイパッド３０に適用することで、十分に適切な封止体４０を形成することができる。   In the divided configuration of the die pad 30, as described above, it is important to form a deep cut in the first end face 31a. However, even if a mold used in such a divided configuration is used, the die pad 30 is applied to the single-die die pad 30. Thus, a sufficiently appropriate sealing body 40 can be formed.

例えば、図１１に示す場合は、ダイパッド３０は分割構成されていないものの、第１端面３１ａは、封止体４０の内側に入るように深く形成されている。かかるダイパッド３０上にはチップ２１ａが搭載され、ソース電極は出力用ピン等に形成されたリード５０ａに対して板状電極６１で接続されている。また、ゲート電極も、ワイヤ接続ではなく板状電極６１でリード５０ｂに接続され、ワイヤレスの構造を有している。   For example, in the case shown in FIG. 11, the die pad 30 is not divided, but the first end surface 31 a is formed deep so as to enter the inside of the sealing body 40. A chip 21a is mounted on the die pad 30, and a source electrode is connected to a lead 50a formed on an output pin or the like by a plate electrode 61. The gate electrode is also connected to the lead 50b by the plate electrode 61 instead of wire connection, and has a wireless structure.

かかる構成では、同一のリードフレーム５０で、リード５０ａ、５０ｂ、ダイパッド３０が形成され、板厚が同一に形成されている。かかる場合を、図１１（ｂ）、（ｄ）に示した。また、ダイパッド３０部分が厚い構成のリードフレーム５０を用いても形成することができ、図１１（ｃ）、（ｅ）にその例を示した。かかる半導体装置では、例えば、図１１（ｆ）に示すような回路構成が採用されている。   In this configuration, the leads 50a and 50b and the die pad 30 are formed by the same lead frame 50, and the plate thickness is the same. Such a case is shown in FIGS. 11 (b) and 11 (d). Further, it can be formed even by using a lead frame 50 having a thick die pad 30 portion, and examples thereof are shown in FIGS. 11 (c) and 11 (e). In such a semiconductor device, for example, a circuit configuration as shown in FIG.

（実施の形態３）
本実施の形態では、前記実施の形態２と同様に、ダイパッド３０が分割構成されていない他の例について説明する。図１２（ａ）に示すように、ダイパッド３０上に、例えばＭＯＳＦＥＴであるチップ２１ａが搭載された場合を挙げることができる。かかる場合でも、前記金型封止で述べたように、ダイパッド３０の第１端面３１ａが深く形成されているため、モールド時にレジン漏れを防止して、十分な精度で封止体４０を形成することができる。 (Embodiment 3)
In the present embodiment, as in the second embodiment, another example in which the die pad 30 is not divided is described. As shown in FIG. 12A, a case where a chip 21a made of, for example, a MOSFET is mounted on the die pad 30 can be exemplified. Even in such a case, since the first end surface 31a of the die pad 30 is formed deeply as described in the mold sealing, the resin leakage is prevented at the time of molding, and the sealing body 40 is formed with sufficient accuracy. be able to.

かかる構成では、チップ２１ａは、ソース電極がリード５０ａと板状電極６１により接続されている。ゲート電極は、ワイヤボンディングによりワイヤ７０で、リード５０ｂに接続されている。ワイヤ７０には、例えば、Ａｌ、あるいはＡｕ等が使用されている。かかる構成においては、リード５０ａ、５０ｂ、ダイパッド３０は、同一のリードフレーム５０を用いて、板厚が同一となるように形成されている。   In this configuration, the chip 21 a has the source electrode connected to the lead 50 a by the plate electrode 61. The gate electrode is connected to the lead 50b by a wire 70 by wire bonding. For example, Al or Au is used for the wire 70. In such a configuration, the leads 50a and 50b and the die pad 30 are formed using the same lead frame 50 so as to have the same plate thickness.

板厚が同一のリードフレーム５０を用いた場合を、図１２（ｂ）、（ｄ）に示した。また、ダイパッド部分の板厚が厚く形成されたリードフレーム５０を用いても、図１２（ｃ）、（ｅ）に示すように形成することができる。図１２（ａ）に示す場合では、例えば、図１２（ｆ）に回路構成を示すように、温度検知センサ付きダイオードを内蔵したＭＯＳＦＥＴにチップ２１ａが形成されている例である。   The case where the lead frames 50 having the same thickness are used are shown in FIGS. Even if the lead frame 50 having a thick die pad portion is used, the lead frame 50 can be formed as shown in FIGS. In the case shown in FIG. 12A, for example, as shown in the circuit configuration in FIG. 12F, a chip 21a is formed in a MOSFET incorporating a diode with a temperature detection sensor.

（実施の形態４）
本実施の形態では、前記実施の形態２と同様に、ダイパッド３０に第１端面３１ａが形成されて、かかる第１端面３１ａが封止体４０の内部に内包されている半導体装置１０の他の例を挙げる。かかる場合には、図１３（ａ）に示すように、例えばダイパッド３０上に２個のＮチャンネルＭＯＳＦＥＴであるチップ２１ａと、ダイオードであるチップ２１ｂが搭載されている。 (Embodiment 4)
In the present embodiment, as in the second embodiment, the first end surface 31 a is formed on the die pad 30, and the first end surface 31 a is included in the sealing body 40. Give an example. In such a case, as shown in FIG. 13A, for example, two chips 21 a that are N-channel MOSFETs and a chip 21 b that is a diode are mounted on a die pad 30.

２個のチップ２１ａは、ソース電極が板状電極６１によりリード５０ａに接続されている。ゲート電極もワイヤ７０によりリード５０ｂに接続されている。また、チップ２１ｂも板状電極６１によりリード５０ｃに接続されている。かかる構成においては、リード５０ａ、５０ｂ、５０ｃ、ダイパッド３０は、同一のリードフレーム５０を用いて、板厚が同一に形成されている。   The source electrodes of the two chips 21 a are connected to the leads 50 a by the plate electrodes 61. The gate electrode is also connected to the lead 50 b by a wire 70. The chip 21b is also connected to the lead 50c by the plate electrode 61. In such a configuration, the leads 50 a, 50 b, 50 c and the die pad 30 are formed to have the same thickness using the same lead frame 50.

かかる場合を、図１３（ｂ）、（ｄ）に示した。また、ダイパッド部分の板厚をリード部分より厚く形成したリードフレーム５０を用いても、同様に、図１３（ｃ）、（ｅ）に示すように形成することができる。図１３（ａ）に示す場合には、例えば、図１３（ｆ）に回路構成を示すように、逆接防止ダイオードが用いられている。   Such a case is shown in FIGS. 13B and 13D. Further, even when the lead frame 50 in which the plate thickness of the die pad portion is formed thicker than the lead portion is used, it can be similarly formed as shown in FIGS. In the case shown in FIG. 13A, for example, as shown in FIG. 13F, a reverse connection prevention diode is used.

（実施の形態５）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の実装形態について説明する。半導体装置１０は、図１４の回路ブロック図に示すように、コントローラＩＣ８０と電気的に接続されて使用される。 (Embodiment 5)
In the present embodiment, a mounting form of the semiconductor device 10 described in the first embodiment will be described. The semiconductor device 10 is used by being electrically connected to a controller IC 80 as shown in the circuit block diagram of FIG.

すなわち、コントローラＩＣ８０から出力される制御信号で、半導体装置１０が制御される。コントローラＩＣ８０からの制御信号を受けた駆動用回路２２ａは、駆動用信号を生成する。この駆動用信号がパワートランジスタ２１a（パワーＭＯＳＦＥＴ）の入力端子に入力され、パワートランジスタ２１ａがターンオン・ターンオフすることで、パワートランジスタ２１ａに接続された負荷Ｌを駆動する。   That is, the semiconductor device 10 is controlled by a control signal output from the controller IC 80. The drive circuit 22a that has received the control signal from the controller IC 80 generates a drive signal. This drive signal is input to the input terminal of the power transistor 21a (power MOSFET), and the power transistor 21a is turned on / off to drive the load L connected to the power transistor 21a.

駆動用回路２２ａでは、第１チップ２１に内蔵された温度センサからの信号を受け、過温度を検知した場合、パワートランジスタ２１ａをＯＦＦにする。一方、駆動用回路２２ａは、第１チップ２１に内蔵されたパワートランジスタ２１ａに対して、ある比率でセルが少ないカレントミラーＭＯＳの電流を検知することで負荷Ｌの過電流を検知し、ＭＯＳＦＥＴのゲートをコントロールして一定値以上の電流が流れないように制御する。   The driving circuit 22a receives a signal from a temperature sensor built in the first chip 21 and turns off the power transistor 21a when an overtemperature is detected. On the other hand, the driving circuit 22a detects the overcurrent of the load L by detecting the current of the current mirror MOS with a small number of cells with respect to the power transistor 21a built in the first chip 21, and the MOSFET Control the gate so that no current over a certain value flows.

かかる構成の駆動用回路２２ａは、上記過温度を検知してパワートランジスタ２１ａをＯＦＦにしたり、あるいはパワートランジスタ２１ａのゲート制御による一定値以上の電流が流れないようにする機能に異常が発生した場合には、診断信号を出してコントローラＩＣ８０へ異常発生を知らせることができるようになっている。   The drive circuit 22a having such a configuration detects an overtemperature and turns off the power transistor 21a, or when an abnormality occurs in a function that prevents a current exceeding a predetermined value from flowing by gate control of the power transistor 21a. The controller IC 80 can be notified of the occurrence of an abnormality by outputting a diagnostic signal.

半導体装置１０は、その出力用ピン５１と制御用ピン５２とが相対して反対方向から出されている。そのために、半導体チップ１０の配置構成は、コントローラＩＣ８０に対して、それぞれの突出させるリード方向が揃うように、すなわち図１５に示すように、縦配列が可能となるのである。   In the semiconductor device 10, the output pin 51 and the control pin 52 are protruded from opposite directions. Therefore, the arrangement configuration of the semiconductor chips 10 can be arranged vertically with respect to the controller IC 80 so that the lead directions to be projected are aligned, that is, as shown in FIG.

かかる縦配列に構成することで、例えば、図１５に丸で囲んで示すように、半導体装置１０の駆動用回路２２ａを含む第２チップ２２とコントローラＩＣ８０との配線長を、最短の直線状配線とすることができる。実装に際して、このように最短の直線状の配線を行うことが可能となるため、配線長が長い従来の場合とは異なり、ノイズ等に強い回路構成が行えるのである。さらに、かかる配線は一層配線が可能で、これまでの複雑に配線がからみ合うような場合とは異なり、多層配線に構成する煩雑さを避けることができるのである。   By configuring in this vertical arrangement, for example, as shown in a circle in FIG. 15, the wiring length between the second chip 22 including the driving circuit 22a of the semiconductor device 10 and the controller IC 80 is set to the shortest linear wiring. It can be. When mounting, it is possible to perform the shortest straight wiring as described above, so that unlike a conventional case where the wiring length is long, a circuit configuration resistant to noise or the like can be achieved. Further, such wiring can be further layered, and unlike the case where the wiring is entangled in a complicated manner, it is possible to avoid the complexity of configuring the multilayer wiring.

従来の実装配線の回路構成では、半導体装置１０ａが、本実施の形態の半導体装置１０とは異なり、出力用ピンと制御用ピンとは並んで同一辺上に形成されていたため、図１６に示すように、実装に際しては、コントローラＩＣ８０と半導体装置１０ａとは、並行配置を行うしかなかった。そのため、両コントローラＩＣ８０と半導体装置１０ａとを結ぶ配線は、図１６の丸で囲んで示すように、横方向に長く配線せざるを得ず、配線長が長くなっていた。場合によっては、多層配線が必要となることもあった。   In the conventional circuit configuration of the mounting wiring, unlike the semiconductor device 10 of the present embodiment, the semiconductor device 10a has the output pins and the control pins arranged side by side on the same side, as shown in FIG. In mounting, the controller IC 80 and the semiconductor device 10a must be arranged in parallel. Therefore, the wiring connecting both the controller ICs 80 and the semiconductor device 10a has to be long in the horizontal direction as shown by the circle in FIG. 16, and the wiring length is long. In some cases, multilayer wiring may be required.

しかし、本発明の半導体装置１０では、図１に示すように、第１チップ２１と第２チップ２２とは、互いに分離された第１ダイパッド３１、第２ダイパッド３２に搭載され、且つ、出力用ピン５１と制御用ピン５２とが、相対した反対側から突出されている。そのため、図１６に示すような従来の配列を採用することなく、図１５に示すような縦配列による実装を行うことができるのである。かかる構成により、実装配線の効率化が図れるのである。   However, in the semiconductor device 10 of the present invention, as shown in FIG. 1, the first chip 21 and the second chip 22 are mounted on the first die pad 31 and the second die pad 32 that are separated from each other, and are used for output. The pin 51 and the control pin 52 protrude from opposite sides. Therefore, the vertical arrangement as shown in FIG. 15 can be implemented without adopting the conventional arrangement as shown in FIG. With this configuration, the efficiency of the mounted wiring can be improved.

従来の半導体装置１０ａでは、図１６に示すように、配線長が長くなっていた。勿論、従来の半導体装置１０ａを用いて短い距離の配線を行うことも可能ではあるが、かかる場合には、配線を多層に形成する等が必要となり、配線レイアウトがさらに複雑化して、実際的ではなくなるのである。   In the conventional semiconductor device 10a, the wiring length is long as shown in FIG. Of course, it is possible to carry out short-distance wiring using the conventional semiconductor device 10a. In such a case, however, it is necessary to form the wiring in multiple layers, and the wiring layout is further complicated. It will disappear.

（実施の形態６）
前記実施の形態で述べた構成の半導体装置１０においては、実装に際して、電源用の配線と、負荷用の配線とは、例えば、ＢＵＳ−ＢＡＲと呼ばれるような複数個の半導体装置１０を一括して処理できるような配線レイアウトが採用される場合がある。 (Embodiment 6)
In the semiconductor device 10 having the configuration described in the above-described embodiment, when mounting, the power supply wiring and the load wiring include, for example, a plurality of semiconductor devices 10 called BUS-BAR collectively. A wiring layout that can be processed may be employed.

かかるＢＵＳ−ＢＡＲを採用するレイアウト構成では、前記実施の形態で述べた半導体装置１０が、従来の半導体装置１０ａに比較して、また有利となるのである。   In such a layout configuration employing BUS-BAR, the semiconductor device 10 described in the above embodiment is more advantageous than the conventional semiconductor device 10a.

すなわち、図１７に示すように、電源用ＢＵＳ−ＢＡＲ１００を直線状にして、かかる電源用ＢＵＳ−ＢＡＲ１００上に、複数の個々の半導体装置１０を、出力用ピン５１の突出方向を揃えて横方向に並列配置することができる。個々の半導体装置１０は、電源用ＢＵＳ−ＢＡＲ１００のライン方向に対して、出力用ピンを交差方向に突出させて並列配置されるのである。   That is, as shown in FIG. 17, the power supply BUS-BAR 100 is formed in a straight line, and a plurality of individual semiconductor devices 10 are arranged on the power supply BUS-BAR 100 in the horizontal direction with the protruding direction of the output pins 51 aligned. Can be arranged in parallel. The individual semiconductor devices 10 are arranged in parallel with the output pins protruding in the crossing direction with respect to the line direction of the power supply BUS-BAR100.

かかる並列配置された個々の半導体装置１０では、半導体装置１０毎に出力用ピン５１が、負荷用ＢＵＳ−ＢＡＲ２００に接続されることとなる。かかる負荷用ＢＵＳ−ＢＡＲ２００は、図１７に示すように、互いに交差させる必要がなく、負荷用ＢＵＳ−ＢＡＲ２００は一層の平面配線が可能となるのである。   In each of the semiconductor devices 10 arranged in parallel, the output pin 51 is connected to the load BUS-BAR 200 for each semiconductor device 10. As shown in FIG. 17, the load BUS-BAR 200 does not need to cross each other, and the load BUS-BAR 200 enables one-layer wiring.

しかし、従来の半導体装置１０ａでは、出力用ピンと制御用ピンとが、同一辺側から突出されているため、図１８に示すように、各出力用ピンの出ている側を揃えて、個々の半導体装置１０ａが、縦方向に並ぶように配列する必要がある。かかる配列に際して、電源用ＢＵＳ−ＢＡＲ１００は、出力用ピンに対して直線状に並行して設け、その上で個々の半導体装置１０ａ側に横方向に分岐させ、個々の半導体装置１０ａに電源供給ができるようになっている。   However, in the conventional semiconductor device 10a, the output pins and the control pins protrude from the same side, and therefore, as shown in FIG. It is necessary to arrange the devices 10a so as to be arranged in the vertical direction. In such an arrangement, the power supply BUS-BAR 100 is provided in parallel to the output pins in a straight line, and then branched laterally to the individual semiconductor device 10a side to supply power to the individual semiconductor devices 10a. It can be done.

一方、負荷用ＢＵＳ−ＢＡＲ２００は、個々の半導体装置１０ａの複数の出力用ピンに対して直線状にされ、複数の出力用ピンが同じ負荷用ＢＵＳ−ＢＡＲ２００に接続できるようにされている。そのため、負荷用ＢＵＳ−ＢＡＲ２００は、どうしても電源用ＢＵＳ−ＢＡＲ１００と、図１８に示すように、配線上でクロスする箇所が発生し、かかる箇所では立体交差が必要となった。   On the other hand, the load BUS-BAR 200 is linear with respect to a plurality of output pins of each semiconductor device 10a, and the plurality of output pins can be connected to the same load BUS-BAR 200. Therefore, the load BUS-BAR 200 inevitably has a crossing point on the wiring as shown in FIG. 18 with the power supply BUS-BAR 100, and a three-dimensional crossing is necessary at such a point.

このようにＢＵＳ−ＢＡＲ配線に際しても、前記実施の形態１で述べた半導体装置１０では、かかる配列構成を持たない従来の半導体装置１０ａに比べて、配線レイアウトが極めて簡単になるのである。   As described above, also in the BUS-BAR wiring, the semiconductor device 10 described in the first embodiment has an extremely simple wiring layout as compared with the conventional semiconductor device 10a that does not have such an arrangement configuration.

また、従来の半導体装置１０ａでは、出力用ピンは、制御用ピンとが同一辺に突出させられ、且つ、かかる出力用ピンは、制御用ピンとは反対方向に分けられていた。そのため、出力用ピンは、上記負荷用ＢＵＳ−ＢＡＲ２００では、片側のみが負荷用ＢＵＳ−ＢＡＲ２００に接続され、他方の出力用ピンは接続されないフリーな状態となるため、実装時には傾き等が起き易い不安定な状態が発生することともなるのである。   Further, in the conventional semiconductor device 10a, the output pin is protruded on the same side as the control pin, and the output pin is divided in the opposite direction to the control pin. For this reason, in the load BUS-BAR 200, only one side of the output pin is connected to the load BUS-BAR 200 and the other output pin is not connected. A stable state will also occur.

（実施の形態７）
前記実施の形態６では、前記実施の形態１で説明した半導体装置１０を用いた場合のＢＵＳ−ＢＡＲ配線における優位性を述べたが、ＢＵＳ−ＢＡＲ配線を利用して半導体装置１０の放熱性の向上を図ることもできる。 (Embodiment 7)
In the sixth embodiment, the superiority in the BUS-BAR wiring when the semiconductor device 10 described in the first embodiment is used has been described. However, the heat dissipation of the semiconductor device 10 using the BUS-BAR wiring is described. Improvements can also be made.

例えば、図１９（ａ）に示す場合には、半導体装置１０は、前記実施の形態１と同様に、第１ダイパッド３１上に第１チップ２１が搭載され、第２ダイパッド３２上に第２チップ２２が搭載されている。かかる第１ダイパッド３１、第２ダイパッド３２とは、封止体４０の第１辺４１、第２辺４２に平行な方向に分割され、独立して形成されている。   For example, in the case shown in FIG. 19A, the semiconductor device 10 has the first chip 21 mounted on the first die pad 31 and the second chip on the second die pad 32, as in the first embodiment. 22 is mounted. The first die pad 31 and the second die pad 32 are divided in a direction parallel to the first side 41 and the second side 42 of the sealing body 40 and are formed independently.

図１９（ａ）に示すように、第１チップ２１の出力用ピン５１は封止体４０の第１辺４１側から突出され、板状電極６１により第１チップ２１主面に形成された電極と接続されている。さらに、板状電極６１は、封止体４０の上面から露出されており、かかる板状電極６１の露出面が、負荷用ＢＵＳ−ＢＡＲ２００に接続されている。   As shown in FIG. 19A, the output pin 51 of the first chip 21 protrudes from the first side 41 side of the sealing body 40 and is an electrode formed on the main surface of the first chip 21 by the plate-like electrode 61. Connected with. Furthermore, the plate electrode 61 is exposed from the upper surface of the sealing body 40, and the exposed surface of the plate electrode 61 is connected to the load BUS-BAR 200.

また、第１ダイパッド３１、第２ダイパッド３２の裏面側も、封止体４０から露出され、電源用ＢＵＳ−ＢＡＲ１００に接続されている。   Further, the back surfaces of the first die pad 31 and the second die pad 32 are also exposed from the sealing body 40 and connected to the power supply BUS-BAR 100.

第１チップ２１と第２チップ２２、第２チップ２２と制御用ピン５２とは、共にワイヤボンディングによるワイヤ７０で接続されている。制御用ピン５２は、制御基板と接続されている。   The first chip 21 and the second chip 22, and the second chip 22 and the control pin 52 are all connected by a wire 70 by wire bonding. The control pin 52 is connected to the control board.

かかる半導体装置１０では、負荷用ＢＵＳ−ＢＡＲ２００に半導体装置１０の板状電極６１が接続されているため、大電流処理等で発生した熱を、速やかに負荷用ＢＵＳ−ＢＡＲ２００を介して放熱させることができる。併せて、電源用ＢＵＳ−ＢＡＲ１００も第１ダイパッド３１、第２ダイパッド３２の裏面に接続されているため、放熱特性が改善されることとなる。   In such a semiconductor device 10, since the plate-like electrode 61 of the semiconductor device 10 is connected to the load BUS-BAR 200, heat generated by a large current process or the like can be quickly dissipated through the load BUS-BAR 200. Can do. In addition, since the power supply BUS-BAR 100 is also connected to the back surfaces of the first die pad 31 and the second die pad 32, the heat dissipation characteristics are improved.

かかるタイプの半導体装置１０では、上記説明のように上下両面がそれぞれ負荷用ＢＵＳ−ＢＡＲ２００、電源用ＢＵＳ−ＢＡＲ１００に接続されるとともに、出力用ピン５１、制御用ピン５２も板状電極６１、ワイヤ７０等でチップ２０に接続されている。そのため、実装に際しては、平面実装でも、あるいは上下面での実装でも、両方の実装が可能なパッケージ構成になっているのである。   In the semiconductor device 10 of this type, the upper and lower surfaces are connected to the load BUS-BAR 200 and the power supply BUS-BAR 100 as described above, and the output pin 51 and the control pin 52 are also connected to the plate electrode 61 and the wire. It is connected to the chip 20 by 70 or the like. Therefore, when mounting, the package configuration is such that both mounting is possible, whether it is planar mounting or mounting on the top and bottom surfaces.

図１９（ｂ）に示す場合は、同一のリードフレーム５０で、出力用ピン５１、制御用ピン５２、第１ダイパッド３１、第２ダイパッド３２が形成され、板厚が同一に形成されている場合である。図１９（ｃ）に示す場合は、第１ダイパッド３１、第２ダイパッド３２部分が出力用ピン５１、制御用ピン５２より板厚が厚い形状のリードフレーム５０を用いた場合で、その他の構成は、図１９（ｂ）に示す場合と同様である。   In the case shown in FIG. 19B, the output pin 51, the control pin 52, the first die pad 31, and the second die pad 32 are formed with the same lead frame 50, and the same thickness is formed. It is. In the case shown in FIG. 19C, the first die pad 31 and the second die pad 32 use the lead frame 50 whose thickness is thicker than the output pin 51 and the control pin 52, and other configurations are as follows. This is the same as the case shown in FIG.

図２０（ａ）に示す半導体装置１０でも、実施の形態１と同様に、第１ダイパッド３１上に第１チップ２１が搭載され、第２ダイパッド３２上に第２チップ２２が搭載されている。かかる第１ダイパッド３１、第２ダイパッド３２とは、封止体４０の第１辺４１、第２辺４２に平行な方向に分割され、独立して形成されている。   Also in the semiconductor device 10 shown in FIG. 20A, the first chip 21 is mounted on the first die pad 31 and the second chip 22 is mounted on the second die pad 32 as in the first embodiment. The first die pad 31 and the second die pad 32 are divided in a direction parallel to the first side 41 and the second side 42 of the sealing body 40 and are formed independently.

かかる場合には、図２０（ｂ）に示すように、第１チップ２１側の出力用ピン５１は、板状電極６２とは接続されておらず、出力用ピン５１は機能していな。しかし、板状電極６２は第１チップ２１主面に形成された電極と負荷用ＢＵＳ−ＢＡＲ２００とが接続されている。かかる板状電極６２は、封止体４０の上面から露出されており、かかる板状電極６２の露出面が、負荷用ＢＵＳ−ＢＡＲ２００に接続されているのである。   In this case, as shown in FIG. 20B, the output pin 51 on the first chip 21 side is not connected to the plate electrode 62, and the output pin 51 does not function. However, the plate-like electrode 62 is connected to the electrode formed on the main surface of the first chip 21 and the load BUS-BAR 200. The plate electrode 62 is exposed from the upper surface of the sealing body 40, and the exposed surface of the plate electrode 62 is connected to the load BUS-BAR 200.

また、第１ダイパッド３１、第２ダイパッド３２の裏面側は、封止体４０から露出され、電源用ＢＵＳ−ＢＡＲ１００に接続されている。第１チップ２１と第２チップ２２、第２チップ２２と制御用ピン５２とは、共にワイヤボンディングによるワイヤ７０で接続され、さらに制御用ピン５２は制御基板に接続されている。   Moreover, the back surface side of the 1st die pad 31 and the 2nd die pad 32 is exposed from the sealing body 40, and is connected to BUS-BAR100 for power supplies. The first chip 21 and the second chip 22, the second chip 22 and the control pin 52 are both connected by a wire 70 by wire bonding, and the control pin 52 is further connected to the control board.

かかる半導体装置１０では、負荷用ＢＵＳ−ＢＡＲ２００に半導体装置１０の板状電極６２が接続されているため、大電流処理等で発生した熱を、速やかに負荷用ＢＵＳ−ＢＡＲ２００を介して放熱させることができる。併せて、電源用ＢＵＳ−ＢＡＲ１００も第１ダイパッド３１、第２ダイパッド３２の裏面に接続されているため、放熱特性が改善されることとなる。   In such a semiconductor device 10, since the plate-like electrode 62 of the semiconductor device 10 is connected to the load BUS-BAR 200, heat generated by a large current process or the like can be quickly dissipated through the load BUS-BAR 200. Can do. In addition, since the power supply BUS-BAR 100 is also connected to the back surfaces of the first die pad 31 and the second die pad 32, the heat dissipation characteristics are improved.

かかるタイプの半導体装置１０では、上記説明のように上下両面がそれぞれ負荷用ＢＵＳ−ＢＡＲ２００、電源用ＢＵＳ−ＢＡＲ１００に接続されている反面、出力用ピン５１が電気的に第１チップ２１と接続されていないため、ＢＵＳ−ＢＡＲ上下面実装専用パッケージと言うことができる。   In the semiconductor device 10 of this type, while the upper and lower surfaces are connected to the load BUS-BAR 200 and the power supply BUS-BAR 100 as described above, the output pin 51 is electrically connected to the first chip 21. Therefore, it can be said that it is a BUS-BAR top / bottom mounting package.

図２０（ｂ）に示す場合は、同一のリードフレーム５０で、出力用ピン５１、制御用ピン５２、第１ダイパッド３１、第２ダイパッド３２が形成され、板厚が同一に形成されている場合である。図２０（ｃ）に示す場合は、第１ダイパッド３１、第２ダイパッド３２部分が出力用ピン５１、制御用ピン５２より板厚が厚い形状のリードフレーム５０を用いた場合で、その他の構成は、図２０（ｂ）に示す場合と同様である。   In the case shown in FIG. 20B, the output pin 51, the control pin 52, the first die pad 31, and the second die pad 32 are formed with the same lead frame 50, and the same thickness is formed. It is. In the case shown in FIG. 20C, the first die pad 31 and the second die pad 32 use the lead frame 50 whose plate thickness is thicker than the output pin 51 and the control pin 52, and other configurations are as follows. This is the same as the case shown in FIG.

上記説明のように、図１９、２０に示した半導体装置１０では、そのパッケージ構成上、封止体４０の上下両面からの放熱が行える。かかる放熱性は、前掲の図２に示すような構成の下面側からの放熱性とは異なり、より一層の放熱効果を向上させることができるのである。すなわち、熱抵抗低減が図れる。特に、短時間で大電流が流れる際の発熱である過度熱抵抗領域での低減効果を期待することができるのである。   As described above, the semiconductor device 10 shown in FIGS. 19 and 20 can radiate heat from the upper and lower surfaces of the sealing body 40 due to its package configuration. Unlike the heat dissipation from the lower surface side of the configuration as shown in FIG. 2 described above, this heat dissipation can further improve the heat dissipation effect. That is, the thermal resistance can be reduced. In particular, it is possible to expect a reduction effect in the excessive thermal resistance region, which is heat generation when a large current flows in a short time.

結果的には、製品における低オン抵抗化が図れることとなるのである。図１９、２０では、特にＢＵＳ−ＢＡＲを封止体４０の上下両面に配置して、電気的接続を行うとともに、放熱特性の向上が特に図られ、システム特性上、負荷短絡耐量、すなわち破壊時間を特に過度熱領域において上昇させることができるのである。   As a result, the on-resistance of the product can be reduced. 19 and 20, in particular, BUS-BAR is arranged on both the upper and lower surfaces of the sealing body 40 to make electrical connection and to improve heat dissipation characteristics. In view of system characteristics, load short-circuit resistance, that is, breakdown time Can be raised, especially in the overheated region.

本実施の形態で述べたように、すなわち、図１９、２０に示したように、封止体４０の上面から、板状電極６１、６２の一部を露出させることで、放熱特性を向上させている。   As described in the present embodiment, that is, as shown in FIGS. 19 and 20, by exposing part of the plate electrodes 61 and 62 from the upper surface of the sealing body 40, the heat dissipation characteristics are improved. ing.

本実施の形態の半導体装置１０では、封止体４０の上下面に、板状電極６１、６２を露出させているが、かかる構成は、図２１に示すような工程で製造することができる。   In the semiconductor device 10 of the present embodiment, the plate-like electrodes 61 and 62 are exposed on the upper and lower surfaces of the sealing body 40. Such a configuration can be manufactured by a process as shown in FIG.

すなわち、前掲の図８に示すフロー図で、ステップＳ２０１のモールド工程以降の幾つかの工程を、図２１（ａ）に示すような工程で行えば、かかる構成の半導体装置１０を製造することができるのである。尚、図２１（ｂ）は、図２１の各工程の内容を模式的に示す図である。   That is, in the flow chart shown in FIG. 8 described above, the semiconductor device 10 having such a configuration can be manufactured by performing several processes after the molding process in step S201 in the process as shown in FIG. It can be done. FIG. 21B is a diagram schematically showing the contents of each step in FIG.

ステップＳ３０１で、供給されたレジンを用いてモールドを行い、封止体４０を形成する。かかるモールド形成に際しては、レジンの充填を板状電極６１の上面より数μｍ〜数十μｍ程度に押さえるように行う。かかるステップＳ３０１のモールド工程の様子を模式的に、図２１（ｂ）に示した。   In step S <b> 301, molding is performed using the supplied resin to form the sealing body 40. When forming such a mold, the resin is filled so as to be suppressed from the upper surface of the plate electrode 61 to about several μm to several tens of μm. The state of the molding process in step S301 is schematically shown in FIG.

その後はステップＳ３０２でキュアベークし、ステップＳ３０３でレジン研磨を行う。すなわち、液体ホーニング、研削作業を行って、封止体４０の上面に板状電極６１の上面が露出するまで研磨すればよい。かかる様子を、図２１（ｃ）に示した。   Thereafter, cure baking is performed in step S302, and resin polishing is performed in step S303. That is, liquid honing and grinding operations are performed, and polishing may be performed until the upper surface of the plate electrode 61 is exposed on the upper surface of the sealing body 40. This state is shown in FIG.

その後、ステップＳ３０４で端子メッキを行う。かかる工程の様子を、図２１（ｄ）に示した。さらに、ステップＳ３０５で切断して個片化し、リード部分のフォーミングを行い、併せてレーザマークを付けて完成となる。かかる工程の様子を、図２１（ｅ）に示した。   Thereafter, terminal plating is performed in step S304. The state of this process is shown in FIG. Further, in step S305, it is cut into individual pieces, the lead portion is formed, and a laser mark is attached to complete. The state of this process is shown in FIG.

また、本実施の形態の半導体装置１０で、上下両面放熱特性の向上を図る対策として、図２０（ａ）、（ｂ）で、板状電極６２を間に介在させて、第１チップ２１側と負荷用ＢＵＳ−ＢＡＲ２００とを接続させる構成を示した。かかる放熱特性は、さらに板状電極６２のレジン接触面を長くなるように構成することで、よりその効果が大きくなるものと本発明者は考えた。例えば、図２２（ａ）に示すように、放熱性の良好なＣｕ等で形成した板状電極６２の側面に、凹部６２ａを設けた。   Further, in the semiconductor device 10 of the present embodiment, as a measure for improving the heat radiation characteristics on both the upper and lower surfaces, in FIG. 20A and FIG. And the configuration for connecting the BUS-BAR 200 for load. The present inventor considered that such a heat radiation characteristic is further enhanced by configuring the resin contact surface of the plate electrode 62 to be longer. For example, as shown in FIG. 22A, a recess 62a is provided on the side surface of a plate electrode 62 made of Cu or the like having good heat dissipation.

かかる凹部６２ａを設けることにより、熱伝達面が広く形成されるため、その分、放熱特性が向上するのである。   By providing such a recess 62a, the heat transfer surface is widely formed, so that the heat dissipation characteristics are improved accordingly.

また、凹部６２ａを設けることは、封止体４０のレジンからの抜け等の防止にも効果がある。すなわち、板状電極６２が、図２０（ａ）、（ｂ）に示すように、側面が平坦に形成されている場合に比べて、格段にレジンとの絡みが良好となり、抜けの虞が皆無となる。さらには、耐湿性の向上も図れるのである。   Providing the recess 62a is also effective in preventing the sealing body 40 from coming off from the resin. That is, as shown in FIGS. 20 (a) and 20 (b), the plate electrode 62 has much better entanglement with the resin than the case where the side surface is formed flat, and there is no risk of disconnection. It becomes. Furthermore, the moisture resistance can be improved.

図２２（ａ）に示す場合は、同一のリードフレーム５０で、出力用ピン５１、制御用ピン５２、第１ダイパッド３１、第２ダイパッド３２が形成され、板厚が同一に形成されている場合である。図２２（ｂ）に示す場合は、第１ダイパッド３１、第２ダイパッド３２部分が出力用ピン５１、制御用ピン５２より板厚が厚い形状のリードフレーム５０を用いた場合で、その他の構成は、図２２（ａ）に示す場合と同様である。   In the case shown in FIG. 22A, when the output lead 51, the control pin 52, the first die pad 31, and the second die pad 32 are formed with the same lead frame 50, and the plate thickness is the same. It is. In the case shown in FIG. 22B, the first die pad 31 and the second die pad 32 use the lead frame 50 whose plate thickness is thicker than the output pin 51 and the control pin 52, and other configurations are as follows. This is the same as the case shown in FIG.

（実施の形態８）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の板状電極６１の変形例を示したものである。 (Embodiment 8)
In the present embodiment, a modification of the plate electrode 61 of the semiconductor device 10 described in the first embodiment is shown.

本実施の形態では、板状電極６１は、図２３（ａ）に示すように、平面的に見た場合には、出力用ピン５１等のリードとのリード接続部側が櫛歯状に形成されている。かかる板状電極６１は、チップ側電極接続部６１ａ、出力用ピン等のリードと接続させるリード用電極接続部６１ｂからなり、両者が連結部６１ｃで連結されている。   In the present embodiment, as shown in FIG. 23A, the plate-like electrode 61 is formed in a comb-teeth shape on the lead connecting portion side with a lead such as the output pin 51 when viewed in plan. ing. The plate-like electrode 61 includes a chip-side electrode connecting portion 61a and a lead electrode connecting portion 61b to be connected to a lead such as an output pin, and both are connected by a connecting portion 61c.

チップ側電極接続部６１ａは、図２３（ａ）に示すように、幅広の大面積の平板状に形成されている。一方、リード用電極接続部６１ｂ、連結部６１ｃは、図２３（ａ）に示すように、幅広のチップ側電極接続部６１ａに対して、幅が狭い複数枚の突片状に形成されている。かかる複数枚の突片状に形成されたリード用電極接続部６１ｂ、連結部６１ｃは、平面的に見ると、あたかも櫛の歯のように見えるのである。   As shown in FIG. 23A, the chip-side electrode connecting portion 61a is formed in a wide, large-area flat plate shape. On the other hand, as shown in FIG. 23A, the lead electrode connecting portion 61b and the connecting portion 61c are formed in the shape of a plurality of narrow projecting pieces with respect to the wide chip side electrode connecting portion 61a. . The lead electrode connecting portion 61b and the connecting portion 61c formed in the shape of a plurality of protrusions look like comb teeth when viewed in plan.

幅広のチップ側電極接続部６１ａは、リード用電極接続部６１ｂと同様に、その接続面が平面状に形成され、両チップ側電極接続部６１ａとリード用電極接続部６１ｂとは、図２３（ｂ）の側面図に示すように、連結部６１ｃで連結されて段違いに形成されている。このように櫛歯状に形成された板状電極６１の厚みは、その周縁がその内側より肉薄に形成されている。図２３（ｃ）には、（ａ）におけるＡ−Ａ線での断面の様子を示した。   The wide chip-side electrode connecting portion 61a has a flat connecting surface similar to the lead electrode connecting portion 61b. The two chip-side electrode connecting portions 61a and the lead electrode connecting portion 61b are shown in FIG. As shown in the side view of b), they are connected by a connecting portion 61c and formed in a stepped manner. Thus, the plate-like electrode 61 formed in a comb-like shape has a peripheral edge formed thinner than its inner side. FIG. 23C shows a cross-sectional view taken along line AA in FIG.

かかる櫛歯状に形成することで、突片状部分で空気と熱交換を行い易く、放熱特性が向上させられる。また、一枚の板状に形成した場合に比べ、応力による変形等を受けにくく、接続信頼性を向上することができる。   By forming such a comb-teeth shape, it is easy to exchange heat with air in the protruding piece-like portion, and the heat dissipation characteristics are improved. Further, compared to the case of forming a single plate, it is less susceptible to deformation due to stress, and connection reliability can be improved.

図２４（ａ）に示す場合には、チップ側電極接続部６１ａも櫛歯状に形成したものである。かかる構成の板状電極６１では、チップ側電極接続部６１ａもリード用電極接続部６１ｂ、連結部６１ｃと同様に、突片状に形成され、互いに反対方向に突出形成されている。   In the case shown in FIG. 24A, the chip-side electrode connecting portion 61a is also formed in a comb shape. In the plate-like electrode 61 having such a configuration, the chip-side electrode connecting portion 61a is also formed in a protruding piece shape and protrudes in opposite directions, like the lead electrode connecting portion 61b and the connecting portion 61c.

かかるチップ側電極接続部６１ａの突片状部分と、リード用電極接続部６１ｂ、連結部６１ｃの突片状部分とは、互い違いに形成され、両者は基部６１ｄで接合された形状になっている。かかる構成を、図２４（ｂ）では側面からの様子を、（ｃ）では断面の様子を示した。   The projecting piece-like portions of the chip-side electrode connecting portion 61a and the projecting piece-like portions of the lead electrode connecting portion 61b and the connecting portion 61c are alternately formed, and both are joined at the base portion 61d. . FIG. 24B shows this configuration from the side, and FIG. 24C shows the cross section.

このようにチップ側電極接続部６１ａとリード用電極接続部６１ｂとの両方が櫛歯状に形成された板状電極６１は、図２３に示すリード用電極接続部６１ｂのみが櫛歯状に形成された場合とは異なり、熱ストレス等の応力作用による歪みを、より小さくすることができる。   Thus, in the plate-like electrode 61 in which both the chip-side electrode connecting portion 61a and the lead electrode connecting portion 61b are formed in a comb tooth shape, only the lead electrode connecting portion 61b shown in FIG. 23 is formed in a comb tooth shape. Unlike the case where it was done, the distortion by stress effects, such as a thermal stress, can be made smaller.

図２３（ａ）に示すように、応力作用は、図２３に示す場合はチップ側電極接続部６１ａからリード用電極接続部６１ｂまで、真っ直ぐ伝わることとなる。しかし、両側交互櫛歯状に形成された図２４に示す構成では、図２４（ａ）に示すように、チップ側電極接続部６１ａで発生した応力は、一端基部６１ｄで伝達方向を変えて、その後にリード用電極接続部６１ｂに伝えられる。   As shown in FIG. 23A, in the case of FIG. 23, the stress action is transmitted straight from the chip-side electrode connecting portion 61a to the lead electrode connecting portion 61b. However, in the configuration shown in FIG. 24 formed in both sides alternating comb-teeth, as shown in FIG. 24 (a), the stress generated in the chip side electrode connecting portion 61a changes the transmission direction at one end base portion 61d, Thereafter, the signal is transmitted to the lead electrode connecting portion 61b.

このようにチップ側電極接続部６１ａの突片部分と、リード用電極接続部６１ｂの突片部分とが、基部６１ｄを介して、交互に接続された構成を有することで、応力破壊の作用が弱められるのである。   In this way, the projecting piece portion of the chip side electrode connecting portion 61a and the projecting piece portion of the lead electrode connecting portion 61b are alternately connected via the base portion 61d. It is weakened.

応力破壊作用が弱められることについては、例えば、２次元の歪み式からも説明できる。すなわち、τ＝Ｌ×α×Ｔなる式において、図２３における突片部分の長さである櫛歯長と、図２４における突片部分の長さである櫛歯長とが同じ長さａであったとすると、Ｌ２は、Ｌ１×１／２となり、単純に歪みは半減することとなるのである。尚、τは歪みの大きさを、Ｌは長さを、αは線膨張係数を、Ｔは温度を、それぞれ表すものとする。   The fact that the stress fracture action is weakened can be explained also from, for example, a two-dimensional strain equation. That is, in the formula τ = L × α × T, the comb tooth length that is the length of the protruding piece portion in FIG. 23 and the comb tooth length that is the length of the protruding piece portion in FIG. 24 are the same length a. If there is, L2 becomes L1 × 1/2, and the distortion is simply halved. Note that τ represents the magnitude of strain, L represents the length, α represents the linear expansion coefficient, and T represents the temperature.

（実施の形態９）
前記実施の形態１で説明した半導体装置１０の製造方法では、例えば、第１チップ２１、第２チップ２２を、第１ダイパッド３１、第２ダイパッド３２上にそれぞれダイボンディングする際に、半田ペーストを用いる場合について説明した。しかし、かかるダイボンド材には、半田ペーストの他に、Ａｇペースト等のように他のペーストを用いても製造することができる。 (Embodiment 9)
In the method of manufacturing the semiconductor device 10 described in the first embodiment, for example, when the first chip 21 and the second chip 22 are die-bonded on the first die pad 31 and the second die pad 32, respectively, solder paste is used. The case of using was described. However, the die-bonding material can be manufactured by using other pastes such as an Ag paste in addition to the solder paste.

本実施の形態では、半導体装置１０の製造方法について、かかるダイボンド材にＡｇペーストを用いた場合について、図２５のフロー図に沿って説明する。   In the present embodiment, a method for manufacturing the semiconductor device 10 will be described with reference to a flowchart of FIG. 25 in the case where an Ag paste is used as the die bond material.

前記実施の形態１に示す半導体装置１０は、例えば、図２５に示すようなフロー図の各工程を経て製造することができる。すなわち、図２５のステップＳ４０１では、例えは、ダイシングにより個片化する前の段階まで作り込まれたウエハが供給される。かかる個片化直前のチップには、例えばアルミニウムのパッド電極が形成され、かかる電極パッド上に、アンダーバンプメタル（ＵＢＭ）が施される。かかるＵＢＭとしては、例えば、Ｎｉ、Ｔｉ等が適用される。   The semiconductor device 10 shown in the first embodiment can be manufactured through, for example, each step of a flowchart shown in FIG. That is, in step S401 in FIG. 25, for example, a wafer that has been manufactured up to a stage before dicing into pieces is supplied. For example, an aluminum pad electrode is formed on the chip just before singulation, and under bump metal (UBM) is applied on the electrode pad. As such UBM, Ni, Ti, etc. are applied, for example.

その後、供給されたダイシングテープを用いて、ステップＳ４０２でウエハ裏面にダイシングテープを貼る。ステップＳ４０３で、ウエハをダイシングして、チップを個片化する。本実施の形態で説明する半導体装置１０では、図１に示すように、第１チップ２１、第２チップ２２が設けられているため、上記ステップＳ４０１からステップＳ４０３までの工程は、第１チップ２１、第２チップ２２でそれぞれ行われることとなる。   Thereafter, using the supplied dicing tape, the dicing tape is attached to the back surface of the wafer in step S402. In step S403, the wafer is diced to separate the chips. In the semiconductor device 10 described in the present embodiment, as shown in FIG. 1, the first chip 21 and the second chip 22 are provided. Therefore, the processes from the step S401 to the step S403 are the first chip 21. And the second chip 22, respectively.

このようにしてダイシングにより個片化されたチップを、供給されたＡｇペーストとリードフレームとを用いて、ステップＳ４０４により、リードフレームのダイパッド上にダイボンディングする。本実施の形態の半導体装置１０では、上記の如く、２個のチップが搭載されるため、ダイボンディングは２回行われることとなる。例えば、第２チップ２２をダイボンディングし、その後に第１チップ２１をダイボンディングすればよい。かかるダイボンディングにより、２つのチップは、裏面電極がダイパッドに接続されることとなる。   The chips separated in this way by dicing are die-bonded on the die pad of the lead frame in step S404 using the supplied Ag paste and lead frame. In the semiconductor device 10 of the present embodiment, since two chips are mounted as described above, die bonding is performed twice. For example, the second chip 22 may be die-bonded and then the first chip 21 may be die-bonded. With such die bonding, the back electrodes of the two chips are connected to the die pad.

その後、ステップＳ４０５で、供給されたＡｇペーストと板状電極用のクリップフレームを用いて、クリップボンディングを行う。かかるクリップボンディングにより、第１チップ２１の主面に形成された電極と、出力用ピン５１とが接続されることとなる。その後、ステップＳ４０６で一括ベークして、前記Ａｇペーストによるボンディングを完成する。   Thereafter, in step S405, clip bonding is performed using the supplied Ag paste and the clip frame for plate-like electrodes. By such clip bonding, the electrode formed on the main surface of the first chip 21 and the output pin 51 are connected. After that, in step S406, batch baking is performed to complete bonding using the Ag paste.

ボンディングが完成した後で、ステップＳ４０７で、供給されたＡｕワイヤによりワイヤボンディングを行う。かかるワイヤボンディングにより、第１チップ２１と第２チップ２２、第２チップ２２と制御用ピン５２のそれぞれが電気的に接続される。   After the bonding is completed, wire bonding is performed with the supplied Au wire in step S407. By such wire bonding, each of the first chip 21 and the second chip 22 and the second chip 22 and the control pin 52 are electrically connected.

その後は、前記実施の形態１の図８に示すと同様に、ステップＳ２０１で、供給されたレジンを用いてモールドを行う。かかるモールドにより、封止体４０が形成され、上記構成の半導体装置１０が封止される。モールド後、ステップＳ２０２でキュアベークする。金型から取り出して、ステップＳ２０３でバリ取りを行い、且つ、リード部分の所要箇所にメッキ処理を行う。   After that, as shown in FIG. 8 of the first embodiment, in step S201, molding is performed using the supplied resin. With this mold, the sealing body 40 is formed, and the semiconductor device 10 having the above-described configuration is sealed. After molding, cure baking is performed in step S202. After removing from the mold, deburring is performed in step S203, and a plating process is performed on a required portion of the lead portion.

メッキ処理後、ステップＳ２０４でレーザマークを付け、ステップＳ２０５で切断して半導体装置１０の個片化を行い、半導体装置１０の完成となる。このようにして、半導体装置１０をＡｇペーストを用いたダイボンディングすることで製造することができる。   After the plating process, a laser mark is attached in step S204 and cut in step S205 to separate the semiconductor device 10 to complete the semiconductor device 10. In this way, the semiconductor device 10 can be manufactured by die bonding using Ag paste.

（実施の形態１０）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。 (Embodiment 10)
In the present embodiment, a modified example of the semiconductor device 10 described in the first embodiment will be described.

前記実施の形態１で説明した半導体装置１０は、２つのダイパッド３０上に、それぞれ異なるチップ２０が搭載され、両チップ２０が搭載されたダイパッド３０は、封止体４０の第１辺４１、第２辺４２に平行に分割され、独立に形成されていた。   In the semiconductor device 10 described in the first embodiment, different chips 20 are mounted on the two die pads 30, and the die pad 30 on which both the chips 20 are mounted includes the first side 41 and the first side of the sealing body 40. It was divided in parallel to two sides 42 and formed independently.

本実施の形態で説明する半導体装置１０では、ダイパッド３０上に搭載されるチップ２０の数が前記実施の形態１の場合とは異なるものである。   In the semiconductor device 10 described in the present embodiment, the number of chips 20 mounted on the die pad 30 is different from that in the first embodiment.

すなわち、図２６（ａ）に示すように、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＮチャンネルＭＯＳＦＥＴである２個のチップ２１ａが搭載されている。第２ダイパッド３２上には、パワートランジスタを駆動する駆動用回路２２ａを含む第２チップ２２が搭載されている。   That is, as shown in FIG. 26A, two chips 21 a that are, for example, N-channel MOSFETs are mounted on the first die pad 31 as the mounting chip 20. On the second die pad 32, the second chip 22 including a driving circuit 22a for driving the power transistor is mounted.

かかる第１ダイパッド３１上に搭載された複数のチップ２１ａは、それぞれチップ２１ａの主面に形成された電極で、リード５０ａと板状電極６１により電気的に接続されている。また、複数のチップ２１ａと第２チップ２２とは、ワイヤボンディングによりワイヤ７０で接続されている。さらに、第２チップ２２とリード５０ｂもワイヤボンディングによるワイヤ７０で接続されている。   The plurality of chips 21 a mounted on the first die pad 31 are electrodes formed on the main surface of the chip 21 a, and are electrically connected by leads 50 a and plate electrodes 61. The plurality of chips 21a and the second chip 22 are connected by wires 70 by wire bonding. Further, the second chip 22 and the lead 50b are also connected by a wire 70 by wire bonding.

また、複数のチップ２１ａを搭載する第１ダイパッド３１と、第２チップ２２を搭載する第２ダイパッド３２とは、前記実施の形態１と同様に、封止体４０の第１辺４１、第２辺４２と平行な方向で、リード５０ａ、５０ｂとの間で分割されている。第１ダイパッド３１と、第２ダイパッド３２とは、同一のリードフレーム５０で形成され、板厚は図２６（ｂ）、（ｄ）に示すように同一に形成されている。   In addition, the first die pad 31 for mounting the plurality of chips 21a and the second die pad 32 for mounting the second chip 22 are the same as in the first embodiment, the first side 41 and the second side of the sealing body 40. It is divided between the leads 50a and 50b in a direction parallel to the side 42. The first die pad 31 and the second die pad 32 are formed by the same lead frame 50, and the plate thickness is the same as shown in FIGS. 26 (b) and (d).

尚、リードフレーム５０に関しては、同一であっても、ダイパッド３０部分が他のリード部分とは異なり、厚く形成されている場合には、図２６（ｃ）、（ｅ）に示すようになる。尚、ダイパッド３０の端部３０ａは、第１ダイパッド３１、第２ダイパッド３２で、それぞれ搭載するチップ２１ａ、第２チップ２２の上面よりも高く設定されている。   Note that even if the lead frame 50 is the same, the die pad 30 portion is different from the other lead portions and is formed thick as shown in FIGS. The end 30a of the die pad 30 is set higher than the upper surfaces of the chip 21a and the second chip 22 to be mounted by the first die pad 31 and the second die pad 32, respectively.

図２６（ｆ）には、本半導体装置の等価回路ブロック図を示す。Nch1、Nch2MOSFETはそれぞれ素子保護のための温度情報を駆動用回路へ伝達する温度検知ダイオード及び電流情報を伝達するメイン電流を流すMOSFETに対し、ある比率（例えば2000:1）のセル数のサブMOSFETを内蔵している。駆動用回路は、各MOSFETを独立に制御する入出力と温度情報及び電流情報を受けて、FETをオフもしくは電流を抑制するようにMOSFETのゲートを制御する機能を有している。   FIG. 26F shows an equivalent circuit block diagram of this semiconductor device. Nch1 and Nch2 MOSFETs are sub-MOSFETs with a certain number of cells (for example, 2000: 1) compared to the temperature detection diode that transmits temperature information for device protection to the drive circuit and the MOSFET that carries the main current that transmits current information. Built in. The driving circuit has a function of controlling the gate of the MOSFET so as to turn off the FET or suppress the current by receiving input / output and temperature information and current information for controlling each MOSFET independently.

（実施の形態１１）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。 (Embodiment 11)
In the present embodiment, a modified example of the semiconductor device 10 described in the first embodiment will be described.

図２７（ａ）に示す場合は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＮチャンネルＭＯＳＦＥＴであるチップ２１ａと、ダイオードであるチップ２１ｂが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上には、駆動用回路２２ａを含む第２チップ２２が搭載されている。   27A, in the semiconductor device 10 described in the present embodiment, on the first die pad 31, as the mounting chip 20, for example, a chip 21a that is an N-channel MOSFET and a chip 21b that is a diode. Is installed. On the second die pad 32 divided independently of the first die pad 31, the second chip 22 including the driving circuit 22a is mounted.

チップ２１ａとリード５０ａとは、板状電極６１により接続されている。チップ２１ｂとリード５０ｂも、板状電極６３により接続されている。かかるチップ２１ａは、第２チップ２２とワイヤ７０で接続されている。第２チップ２２とリード５０ｃも、ワイヤ７０で接続されている。   The chip 21 a and the lead 50 a are connected by a plate-like electrode 61. The chip 21 b and the lead 50 b are also connected by the plate electrode 63. The chip 21 a is connected to the second chip 22 with a wire 70. The second chip 22 and the lead 50 c are also connected by a wire 70.

また、第１ダイパッド３１と、第２ダイパッド３２とは、図２７（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で、リード５０ａ、５０ｂと、リード５０ｃとの間で分割され、独立に形成されている。   Further, as shown in FIG. 27A, the first die pad 31 and the second die pad 32 are connected to the leads 50a and 50b in a direction parallel to the first side 41 and the second side 42 of the sealing body 40, respectively. The lead 50c is divided and formed independently.

かかるリード５０ａ、５０ｂ、５０ｃとは、同一のリードフレーム５０で互いに分割された形状に形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さの構成を使用した場合については、図２７（ｂ）、（ｄ）に示す。図２７（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。   The leads 50a, 50b, and 50c are formed in a shape divided by the same lead frame 50. Similarly to FIGS. 26B to 26E, FIGS. 27B and 27D show the case where the same lead frame 50 is used with the same thickness. FIGS. 27C and 27E show a case where the die pad 30 is thicker than the lead portion.

図２７（ｆ）には、本半導体装置の等価回路ブロック図を示す。NchMOSFETは素子保護のための温度情報を駆動用回路へ伝達する温度検知ダイオード及び電流情報を伝達するメイン電流を流すMOSFETに対し、ある比率（例えば2000:1）のセル数のサブMOSFETを内蔵している。駆動用回路はMOSFETを制御する入出力と温度情報及び電流情報を受けて、FETをオフもしくは電流を抑制するようにMOSFETのゲートを制御する機能を有している。また、DiodeチップはVK端子、Drain端子をモータ両端に接続することにより、MOFSETがオフした時の回生素子として機能する。   FIG. 27F shows an equivalent circuit block diagram of this semiconductor device. The NchMOSFET has a built-in sub-MOSFET with a certain number of cells (eg 2000: 1) compared to the temperature detection diode that transmits temperature information for device protection to the drive circuit and the MOSFET that carries the main current that transmits current information. ing. The drive circuit has a function of controlling the gate of the MOSFET so as to turn off the FET or suppress the current by receiving input / output for controlling the MOSFET, temperature information and current information. The Diode chip functions as a regenerative element when MOFSET is turned off by connecting the VK terminal and Drain terminal to both ends of the motor.

（実施の形態１２）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。 (Embodiment 12)
In the present embodiment, a modified example of the semiconductor device 10 described in the first embodiment will be described.

図２８（ａ）に示す場合は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＮチャンネルＭＯＳＦＥＴであるチップ２１ａと、ＰチャンネルＭＯＳＦＥＴであるチップ２１ｂとが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上には、駆動用回路２２ａを含む第２チップ２２が搭載されている。   In the case shown in FIG. 28A, in the semiconductor device 10 described in the present embodiment, on the first die pad 31, for example, a chip 21 a that is an N-channel MOSFET and a P-channel MOSFET are mounted as the mounting chip 20. A chip 21b is mounted. On the second die pad 32 divided independently of the first die pad 31, the second chip 22 including the driving circuit 22a is mounted.

チップ２１ａとリード５０ａは、板状電極６１により接続されている。チップ２１ｂとリード５０ｂも、板状電極６４により接続されている。かかるチップ２１ａは、第２チップ２２とワイヤ７０で接続されている。チップ２１ｂと第２チップ２２ともワイヤ７０で接続されている。第２チップ２２とリード５０ｃも、ワイヤ７０で接続されている。   The chip 21 a and the lead 50 a are connected by a plate electrode 61. The chip 21 b and the lead 50 b are also connected by the plate electrode 64. The chip 21 a is connected to the second chip 22 with a wire 70. The chip 21 b and the second chip 22 are also connected by a wire 70. The second chip 22 and the lead 50 c are also connected by a wire 70.

また、第１ダイパッド３１と、第２ダイパッド３２とは、図２８（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で、リード５０ａ、５０ｂと、リード５０ｃとの間で分割され、独立に形成されている。   Further, as shown in FIG. 28A, the first die pad 31 and the second die pad 32 are connected to the leads 50a and 50b in a direction parallel to the first side 41 and the second side 42 of the sealing body 40, respectively. The lead 50c is divided and formed independently.

かかるリード５０ａ、５０ｂ、５０ｃとは、同一のリードフレーム５０で互いに分割された形状に形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さのものを使用した場合については、図２８（ｂ）、（ｄ）に示す。図２８（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。   The leads 50a, 50b, and 50c are formed in a shape divided by the same lead frame 50. Similarly to FIGS. 26B to 26E, FIGS. 28B and 28D show cases where the same lead frame 50 having the same thickness is used. FIGS. 28C and 28E show the case where the die pad 30 is thicker than the lead portion.

図２８（ｆ）には、本半導体装置の等価回路ブロック図を示す。NchMOSFETは素子保護のための温度情報を駆動用回路へ伝達する温度検知ダイオード及び電流情報を伝達するメイン電流を流すMOSFETに対し、ある比率（例えば2000:1）のセル数のサブMOSFETを内蔵している。駆動用回路は、MOSFETを制御する入出力と温度情報及び電流情報を受けて、FETをオフもしくは電流を抑制するようにMOSFETのゲートを制御する機能を有している。   FIG. 28F shows an equivalent circuit block diagram of this semiconductor device. The NchMOSFET has a built-in sub-MOSFET with a certain number of cells (eg 2000: 1) compared to the temperature detection diode that transmits temperature information for device protection to the drive circuit and the MOSFET that carries the main current that transmits current information. ing. The drive circuit has a function of controlling the gate of the MOSFET so as to turn off the FET or suppress the current in response to input / output for controlling the MOSFET, temperature information, and current information.

PchMOSFETは、VK端子、Drain端子をモータ両端に接続することによりMOFSETがオフした時の回生素子として機能する。Diode素子を回生素子として用いる場合に比べ、回生時はPchMOSFETをオンさせることにより回生時のロスを低減することが可能となり効率が改善される。   The PchMOSFET functions as a regenerative element when MOFSET is turned off by connecting the VK terminal and Drain terminal to both ends of the motor. Compared to the case where a diode element is used as a regenerative element, turning on the Pch MOSFET during regeneration makes it possible to reduce the loss during regeneration and improve efficiency.

（実施の形態１３）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。 (Embodiment 13)
In the present embodiment, a modified example of the semiconductor device 10 described in the first embodiment will be described.

図２９（ａ）に示す場合は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＰチャンネルＭＯＳＦＥＴである２個のチップ２１ａが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上には、ＮチャンネルＭＯＳＦＥＴである２個のチップ２２ｂが搭載されている。   In the case shown in FIG. 29A, in the semiconductor device 10 described in the present embodiment, two chips 21a, for example, P-channel MOSFETs are mounted on the first die pad 31 as the mounting chip 20. Yes. On the second die pad 32 divided independently of the first die pad 31, two chips 22b, which are N-channel MOSFETs, are mounted.

第１ダイパッド３１上に搭載されたそれぞれのチップ２１ａは、ソース用の共通のリード５０ａが板状電極６１により接続され、別々に形成されたゲート用のリード５０ｂとはワイヤ７０で接続されている。一方、第２ダイパッド３２上に搭載されたそれぞれのチップ２２ｂは、共通のソース用のリード５０ｃと板状電極６１により接続され、別々に形成されたゲート用のリード５０ｄとはワイヤ７０で接続されている。   Each chip 21 a mounted on the first die pad 31 has a common source lead 50 a connected by a plate electrode 61 and a gate lead 50 b formed separately by a wire 70. . On the other hand, each chip 22b mounted on the second die pad 32 is connected by a common source lead 50c and a plate-like electrode 61, and a gate lead 50d formed separately is connected by a wire 70. ing.

また、第１ダイパッド３１と、第２ダイパッド３２とは、図２９（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で、リード５０ａ、５０ｂと、リード５０ｃ、５０ｄとの間で分割され、独立に形成されている。   In addition, as shown in FIG. 29A, the first die pad 31 and the second die pad 32 are connected to the leads 50a and 50b in a direction parallel to the first side 41 and the second side 42 of the sealing body 40. The leads 50c and 50d are divided and formed independently.

かかるリード５０ａ、５０ｂ、５０ｃ、５０ｄは、同一のリードフレーム５０で互いに分割されるように形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さの構成を使用した場合については、図２９（ｂ）、（ｄ）に示す。図２９（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。   The leads 50a, 50b, 50c, and 50d are formed so as to be separated from each other by the same lead frame 50. Similar to FIGS. 26B to 26E, FIGS. 29B and 29D show the case where the same lead frame 50 is configured with the same thickness. FIGS. 29C and 29E show a case where the die pad 30 is thicker than the lead portion.

図２９（ｆ）には、本半導体装置の等価回路ブロック図を示す。Pch、NchMOSFETを各2個づつ搭載し、Hブリッジ回路を構成する。各MOSFETのゲート端子は独立に外部出力端子にでており、外部にHブリッジコントローラを用意することで正逆転モータの制御に適用できる。   FIG. 29F shows an equivalent circuit block diagram of the semiconductor device. Two Pch and two Nch MOSFETs are mounted to form an H-bridge circuit. The gate terminal of each MOSFET is independently connected to the external output terminal, and it can be applied to the control of forward and reverse motors by preparing an H-bridge controller outside.

（実施の形態１４）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。 (Embodiment 14)
In the present embodiment, a modified example of the semiconductor device 10 described in the first embodiment will be described.

図３０（ａ）に示す構成は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＮチャンネルＭＯＳＦＥＴである２個のチップ２１ａが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上には、ＰチャンネルＭＯＳＦＥＴであるチップ２２ｂが搭載されている。   In the semiconductor device 10 described in the present embodiment, the configuration illustrated in FIG. 30A includes two chips 21a that are, for example, N-channel MOSFETs mounted on the first die pad 31 as the mounting chip 20. Yes. A chip 22b, which is a P-channel MOSFET, is mounted on a second die pad 32 that is divided independently of the first die pad 31.

第１ダイパッド３１上に搭載されたチップ２１ａは、ソース電極がリード５０ａと板状電極６１により接続され、ゲート電極がリード５０ａと反対の方向のリード５０ｂとワイヤ７０で接続されている。一方、第２ダイパッド３２上に搭載されたチップ２２ｂは、第１ダイパッド３１側と、リード５０ｃとが、それぞれワイヤ７０で接続されている。   The chip 21a mounted on the first die pad 31 has a source electrode connected by a lead 50a and a plate electrode 61, and a gate electrode connected by a wire 50 and a lead 50b opposite to the lead 50a. On the other hand, in the chip 22b mounted on the second die pad 32, the first die pad 31 side and the lead 50c are connected by wires 70, respectively.

第１ダイパッド３１と、第２ダイパッド３２とは、図３０（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で、独立に分割されている。   As shown in FIG. 30A, the first die pad 31 and the second die pad 32 are independently divided in a direction parallel to the first side 41 and the second side 42 of the sealing body 40.

リード５０ａ、５０ｂ、５０ｃとは同一のリードフレーム５０で互いに分割されるように形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さの構成を使用した場合については、図３０（ｂ）、（ｄ）に示す。図３０（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。   The leads 50a, 50b, and 50c are formed to be separated from each other by the same lead frame 50. Similar to FIGS. 26B to 26E, FIGS. 30B and 30D show the case where the same lead frame 50 has the same thickness. FIGS. 30C and 30E show a case where the die pad 30 is thicker than the lead portion.

図３０（ｆ）には、本半導体装置の等価回路ブロック図を示す。各NchMOSFETは素子保護のための温度情報を駆動用回路へ伝達する温度検知ダイオード及び電流情報を伝達するメイン電流を流すMOSFETに対し、ある比率（例えば2000:1）のセル数のサブMOSFETを内蔵しており、それぞれのNchMOSFETはHブリッジ回路のハイサイド側を構成する。PchMOSFETはNchMOSFETの電源側上流に接続され、バッテリー逆接続時の逆電流通電を防止する。バッテリーが逆接続時はオフし、通常はオンするように外部から制御する。   FIG. 30F shows an equivalent circuit block diagram of the semiconductor device. Each Nch MOSFET has a temperature sensing diode that transmits temperature information for device protection to the drive circuit and a sub-MOSFET with a certain number of cells (for example, 2000: 1) with respect to the MOSFET that carries the main current that transmits current information. Each NchMOSFET constitutes the high side of the H bridge circuit. The PchMOSFET is connected upstream of the NchMOSFET on the power supply side to prevent reverse current flow when the battery is reversely connected. It is controlled from the outside so that it turns off when the battery is reversely connected and normally turns on.

（実施の形態１５）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。 (Embodiment 15)
In the present embodiment, a modified example of the semiconductor device 10 described in the first embodiment will be described.

図３１（ａ）に示す場合は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＭＯＳＦＥＴであるチップ２１ａが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上にも、ＭＯＳＦＥＴであるチップ２２ｂが搭載されている。   In the case shown in FIG. 31A, in the semiconductor device 10 described in the present embodiment, a chip 21 a that is, for example, a MOSFET is mounted on the first die pad 31 as the mounting chip 20. A chip 22b, which is a MOSFET, is also mounted on a second die pad 32 that is divided independently of the first die pad 31.

チップ２１ａのソース電極はリード５０ａと板状電極６１により接続され、ゲート電極はリード５０ｂとワイヤ７０で接続されている。同様に、チップ２２ｂも、ソース電極はリード５０ｃと板状電極６１により接続され、ゲート電極がワイヤ７０でリード５０ｄと接続されている。   The source electrode of the chip 21 a is connected by a lead 50 a and a plate electrode 61, and the gate electrode is connected by a lead 50 b and a wire 70. Similarly, in the chip 22b, the source electrode is connected by the lead 50c and the plate electrode 61, and the gate electrode is connected by the wire 70 with the lead 50d.

第１ダイパッド３１と、第２ダイパッド３２とは、図３１（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で分割され、独立に形成されている。   As shown in FIG. 31A, the first die pad 31 and the second die pad 32 are divided in a direction parallel to the first side 41 and the second side 42 of the sealing body 40 and are formed independently. Yes.

リード５０ａ、５０ｂ、５０ｃ、５０ｄとは、同一のリードフレーム５０で形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さの構成を使用した場合については、図３１（ｂ）、（ｄ）に示す。図３１（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。また、図３１（ｆ）には、図３１（ａ）により構成される回路構成を示した。   The leads 50a, 50b, 50c, and 50d are formed of the same lead frame 50. Similar to FIGS. 26B to 26E, FIGS. 31B and 31D show the case where the same lead frame 50 has the same thickness. FIGS. 31C and 31E show the case where the die pad 30 is thicker than the lead portion. FIG. 31F shows a circuit configuration constituted by FIG.

（実施の形態１６）
前記実施の形態では、いずれの場合にも、ダイパッドのチップ搭載面と、チップと電気的接続がなされるリードの接続面とが、異なる高さの状態でモールドされている場合を例に挙げて説明した。 (Embodiment 16)
In each of the above embodiments, the case where the chip mounting surface of the die pad and the connection surface of the lead that is electrically connected to the chip are molded in different heights is taken as an example in each case. explained.

例えば、図３２（ａ）に示すように、前記実施の形態１の場合には、出力用ピン５１、第１ダイパッド３１、第２ダイパッド３２、制御用ピン５２は、同一の一枚構成のリードフレーム５０を用いて形成されていた。   For example, as shown in FIG. 32A, in the case of the first embodiment, the output pin 51, the first die pad 31, the second die pad 32, and the control pin 52 are leads having the same single configuration. It was formed using the frame 50.

かかる第１ダイパッド３１のチップ２１の搭載面３１ｓと、第２ダイパッド３２のチップ２２の搭載面３２ｓとは、同一の高さｈ１で揃えられていた。一方、出力用ピン５１の接続面５１ｓと、制御用ピン５２の接続面５２ｓとは、高さｈ１とは異なる高さｈ２で揃えられていた。このようにチップ搭載面の高さｈ１と、リード接続面の高さｈ２とは、高さが異なる状態でモールドされ、封止体４０が形成されていたのである。   The mounting surface 31s of the chip 21 of the first die pad 31 and the mounting surface 32s of the chip 22 of the second die pad 32 are aligned at the same height h1. On the other hand, the connection surface 51s of the output pin 51 and the connection surface 52s of the control pin 52 are aligned at a height h2 different from the height h1. Thus, the height h1 of the chip mounting surface and the height h2 of the lead connection surface are molded in different heights, and the sealing body 40 is formed.

かかる封止体４０は、モールド金型の上型と下型とで、リードフレーム５０を挟んだ状態でモールドすることにより形成される。そのため、上記のように、チップ搭載面とリード接続面の高さが異なる状態でモールドを行うためには、モールド金型の上型、下型における対応段差部分が増え、金型の構造が複雑になってしまう。併せて、上記のように段差が多くなることは、曲げ用の金型も増えて、効率的ではなくなるのである。   Such a sealing body 40 is formed by molding in a state where the lead frame 50 is sandwiched between the upper mold and the lower mold of the mold. Therefore, as described above, in order to perform the molding with the chip mounting surface and the lead connection surface being different in height, the corresponding step portions in the upper and lower molds of the mold are increased, and the mold structure is complicated. Become. In addition, an increase in the level difference as described above increases the number of bending dies and is not efficient.

そこで、本発明者は、図３２（ｂ）に示すように、第１ダイパッド３１のチップ２１の搭載面３１ｓと、第２ダイパッド３２のチップ２２の搭載面３２ｓと、出力用ピン５１の接続面５１ｓと、制御用ピン５２の接続面５２ｓとが、同一高さｈ３となるようにして、モールドを行うことを発想した。   Therefore, as shown in FIG. 32B, the inventor has a chip 21 mounting surface 31 s of the first die pad 31, a chip 22 mounting surface 32 s of the second die pad 32, and a connection surface of the output pin 51. The idea was to perform the molding so that 51s and the connection surface 52s of the control pin 52 have the same height h3.

このようにチップ搭載面とリード接続面とが同一高さに形成される場合には、図３２（ｃ）に示すように、第１チップ２１と出力用ピン５１とを接続する板状電極６５は、段違いで平行に形成されたチップ側電極接続部６５ａとリード用電極接続部６５ｂとが、第１ダイパッド３１の端部３０ａを跨ぐように形成した連結部６５ｃで連結されている。   When the chip mounting surface and the lead connection surface are formed at the same height in this way, as shown in FIG. 32C, the plate-like electrode 65 that connects the first chip 21 and the output pin 51 is used. The chip-side electrode connecting portion 65a and the lead electrode connecting portion 65b, which are formed in parallel at different levels, are connected by a connecting portion 65c formed so as to straddle the end portion 30a of the first die pad 31.

このようにモールドに際して、チップ搭載面とリード接続面との高さを同一高さに揃えた状態にする方法は、例えば、図３３（ａ）、（ｂ）、（ｃ）に示す場合でも適用できるものである。図３３（ａ）、（ｂ）、（ｃ）に示す場合とは、前記実施の形態７で説明した図１９（ｃ）、２０（ｃ）、２２（ｂ）の場合である。   Thus, the method of making the height of the chip mounting surface and the lead connection surface equal to each other at the time of molding is also applied to the case shown in FIGS. 33 (a), (b), (c), for example. It can be done. The cases shown in FIGS. 33 (a), (b), and (c) are the cases of FIGS. 19 (c), 20 (c), and 22 (b) described in the seventh embodiment.

尚、図３２（ａ）、（ｂ）、図３３（ａ）、（ｂ）、（ｃ）に示した例では、第１ダイパッド３１、第２ダイパッド３２部分が、出力用ピン５１、制御用ピン５２よりも厚さが厚く形成された一枚構成のリードフレーム５０を用いた場合であるが、出力用ピン５１、第１ダイパッド３１、第２ダイパッド３２、制御用ピン５２は、同一厚さの一枚構成のリードフレーム５０を用いて形成されていても構わない。   In the example shown in FIGS. 32A, 32B, 33A, 33B, and 33C, the first die pad 31 and the second die pad 32 are provided with the output pin 51 and the control pin. This is a case where a single-frame lead frame 50 formed thicker than the pin 52 is used, but the output pin 51, the first die pad 31, the second die pad 32, and the control pin 52 have the same thickness. It may be formed using a single lead frame 50.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

前記実施の形態では、パワートランジスタとしてＭＯＳＦＥＴを使用した例を挙げて説明したが、かかるパワートランジスタにはＭＩＳＦＥＴ、ＩＧＢＴ（Insulated gate bipolar transistor）等を用いても良い。   In the above embodiment, an example in which a MOSFET is used as a power transistor has been described. However, a MISFET, an IGBT (Insulated gate bipolar transistor), or the like may be used as the power transistor.

本発明は、半導体装置の分野で、特に、実装配線を簡単な配線レイアウトに構成する場合に有効に利用することができる。   The present invention can be effectively used in the field of semiconductor devices, particularly when the mounting wiring is configured in a simple wiring layout.

１０ 半導体装置
１０ａ 半導体装置
２０ 半導体チップ（チップ）
２１ 第１チップ
２１ａ チップ（パワートランジスタ）
２１ｂ チップ
２１ｃ チップ
２２ 第２チップ
２２ａ 駆動用回路
２２ｂ チップ
２２ｃ チップ
３０ ダイパッド
３０ａ 端部
３１ 第１ダイパッド
３１ａ 第１端面
３１ｓ 搭載面
３２ 第２ダイパッド
３２ｓ 搭載面
３３ 露出部分
４０ 封止体
４１ 第１辺
４２ 第２辺
４３ 第３辺
５０ リードフレーム
５０ａ リード
５０ｂ リード
５０ｃ リード
５０ｄ リード
５１ 出力用ピン
５１ｓ 接続面
５２ 制御用ピン
５２ｓ 接続面
６１ 板状電極
６１ａ チップ側電極接続部
６１ｂ リード用電極接続部
６１ｃ 連結部
６１ｄ 基部
６２ 板状電極
６２ａ 凹部
６３ 板状電極
６４ 板状電極
６５ 板状電極
６５ａ チップ側電極接続部
６５ｂ リード用電極接続部
６５ｃ 連結部
７０ ワイヤ
７０ａ ワイヤ
７０ｂ ワイヤ
７０ｃ ワイヤ
７０ｄ ワイヤ
７０ｅ ワイヤ
７０Ａ ワイヤ
７０Ｂ ワイヤ
７０Ｃ ワイヤ
７０Ｄ ワイヤ
７０Ｅ ワイヤ
７０Ｆ ワイヤ
７０Ｇ ワイヤ
７０Ｈ ワイヤ
８０ コントローラＩＣ
１００ 電源用ＢＵＳ−ＢＡＲ
２００ 負荷用ＢＵＳ−ＢＡＲ
２０１ 基板（半導体基板）
２０１Ａ ｎ＋型単結晶シリコン基板
２０１Ｂ ｎ−型単結晶シリコン層
２０１Ｃ 基板（半導体基板）
２０１Ｄ ｐ＋＋型単結晶シリコン基板
２０１Ｅ ｎ＋型単結晶シリコン層
２０３ 酸化シリコン膜
２０５ ｐ型ウエル
２０６ フィールド絶縁膜
２０７ ｐ−型半導体領域
２０８ ｎ＋型半導体領域
２１０ 溝
２１１ 熱酸化膜
２１２ ゲート電極
２１３ 多結晶シリコンパターン
２１６ 絶縁膜
２１７ コンタクト溝
２１８ コンタクト溝
２１９ コンタクト溝
２２０ ｐ＋型半導体領域
２２２ バリア導体膜
２２３ シード膜
２２５ 導電性膜
２２６ 配線
２２７ 配線
２２８ 配線
２３１ 窒化シリコン膜
２３２ ポリイミド樹脂膜
２３３ 開口部
２３６ バンプ下地膜
２３７ Ｔｉ膜
２３８ Ｎｉ膜
２３９ Ａｕ膜
２４０ 引き出し電極
２４１ バンプ電極
ａ Gate端子
ｂ Cathode端子
ｃ Anode端子
ｄ SenseSource端子
ｅ SenseGND端子
Ａ VB端子
Ｂ Vin端子
Ｃ Diag端子
Ｄ C1端子
Ｅ C2端子
Ｆ VCP端子
Ｇ VDDTEST端子
Ｈ GND端子
ｈ１ 高さ
ｈ２ 高さ
ｈ３ 高さ DESCRIPTION OF SYMBOLS 10 Semiconductor device 10a Semiconductor device 20 Semiconductor chip (chip)
21 First chip 21a Chip (power transistor)
21b chip 21c chip 22 second chip 22a driving circuit 22b chip 22c chip 30 die pad 30a end 31 first die pad 31a first end surface 31s mounting surface 32 second die pad 32s mounting surface 33 exposed portion 40 sealing body 41 first side 42 2nd side 43 3rd side 50 Lead frame 50a Lead 50b Lead 50c Lead 50d Lead 51 Output pin 51s Connection surface 52 Control pin 52s Connection surface 61 Plate electrode 61a Chip side electrode connection portion 61b Lead electrode connection portion 61c Connection portion 61d Base 62 Plate electrode 62a Recess 63 Plate electrode 64 Plate electrode 65 Plate electrode 65a Chip side electrode connection portion 65b Lead electrode connection portion 65c Connection portion 70 Wire 70a Wire 70b Wire 70c Wire 70d Wire 7 e wires 70A wire 70B wire 70C wire 70D wire 70E wire 70F wire 70G wire 70H wire 80 controller IC
100 BUS-BAR for power supply
200 BUS-BAR for load
201 Substrate (semiconductor substrate)
201A n + type single crystal silicon substrate 201B n − type single crystal silicon layer 201C substrate (semiconductor substrate)
201D p + + type single crystal silicon substrate 201E n + type single crystal silicon layer 203 Silicon oxide film 205 p type well 206 Field insulating film 207 p − type semiconductor region 208 n + type semiconductor region 210 trench 211 thermal oxide film 212 gate electrode 213 Polycrystalline silicon pattern 216 Insulating film 217 Contact groove 218 Contact groove 219 Contact groove 220 p + type semiconductor region 222 Barrier conductor film 223 Seed film 225 Conductive film 226 Wiring 227 Wiring 228 Wiring 231 Silicon nitride film 232 Polyimide resin film 233 Opening 236 Bump underlayer film 237 Ti film 238 Ni film 239 Au film 240 Lead electrode 241 Bump electrode a Gate terminal b Cathode terminal c Anode terminal d SenseSource terminal e SenseGND terminal A VB terminal B Vin terminal C Diag h3 height child D C1 terminal E C2 Terminal F VCP terminal G VDDTEST terminal H GND terminal h1 height h2 Height

Claims (9)

第１端子と、封止体の裏面から露出した第２端子と、を有する第１半導体装置と、
前記第１半導体装置と同一外形の第２半導体装置と、
前記第１半導体装置および前記第２半導体装置が搭載され、前記第１半導体装置と前記第２半導体装置とに電気的に接続された複数の配線が形成された主面を有する配線基板と、を備え、
前記複数の配線の内の第１配線は、前記第１半導体装置の前記第１端子と電気的に接続され、
前記複数の配線の内の第２配線は、前記第１半導体装置および前記第２半導体装置のそれぞれの前記第２端子と電気的に接続され、
前記複数の配線の内の第３配線は、前記第２半導体装置の第１端子と電気的に接続され、
平面視において、前記第２配線は直線状に延在する第１部分を有し、前記第１半導体装置は、前記封止体の一部が前記第２配線の前記第１部分と重なるように前記配線基板の前記主面上に搭載され、
平面視において、前記第２半導体装置は、その封止体の一部が前記第２配線の前記第１部分と重なるように、かつ第１方向において前記第１半導体装置の横に並ぶように前記配線基板の前記主面上に搭載され、
平面視において、前記第１半導体装置および前記第２半導体装置のそれぞれの前記第１端子は、前記第２配線の前記第１部分が延在する方向の前記第１方向に対して交差する方向の第２方向に延在している、電子装置。 A first semiconductor device having a first terminal and a second terminal exposed from the back surface of the sealing body;
A second semiconductor device having the same outer shape as the first semiconductor device;
A wiring substrate on which the first semiconductor device and the second semiconductor device are mounted and having a main surface on which a plurality of wirings electrically connected to the first semiconductor device and the second semiconductor device are formed; Prepared,
A first wiring of the plurality of wirings is electrically connected to the first terminal of the first semiconductor device;
A second wiring of the plurality of wirings is electrically connected to the second terminal of each of the first semiconductor device and the second semiconductor device ;
A third wiring of the plurality of wirings is electrically connected to a first terminal of the second semiconductor device;
In plan view, the second wiring has a first portion extending linearly, and the first semiconductor device is configured such that a part of the sealing body overlaps the first portion of the second wiring. Mounted on the main surface of the wiring board,
In plan view, the second semiconductor device is arranged such that a part of the sealing body overlaps the first portion of the second wiring and is aligned with the first semiconductor device in the first direction. Mounted on the main surface of the wiring board,
In plan view, wherein each of said first terminals of the first semiconductor device and said second semiconductor device, the direction of which the first part of the second wiring intersecting with the first direction of the direction of extension An electronic device extending in the second direction. 請求項１に記載の電子装置において、
平面視において、前記第１半導体装置の前記第１端子は、前記封止体の第１辺から突出している、電子装置。 The electronic device according to claim 1 ,
The electronic device, wherein the first terminal of the first semiconductor device protrudes from a first side of the sealing body in a plan view. 請求項１に記載の電子装置において、
前記第１半導体装置は第３端子をさらに有し、
前記複数の配線の内の第４配線は、前記第１半導体装置の前記第３端子と電気的に接続され、
前記第１半導体装置の前記第３端子は、前記第２方向とは反対側の方向である第３方向に延在している、電子装置。 The electronic device according to claim 1,
The first semiconductor device further includes a third terminal;
A fourth wiring of the plurality of wirings is electrically connected to the third terminal of the first semiconductor device;
The electronic device, wherein the third terminal of the first semiconductor device extends in a third direction which is a direction opposite to the second direction. 請求項３に記載の電子装置において、
平面視において、前記第１半導体装置の前記封止体は、第１辺と前記第１辺とは対向する第２辺とを有し、
平面視において、前記第３端子は前記封止体の前記第２辺から突出している、電子装置。 The electronic device according to claim 3 .
In plan view, the sealing body of the first semiconductor device has a first side and a second side opposite to the first side,
In a plan view, before Symbol third terminal protrudes from the second side of the sealing body, an electronic device. 請求項１に記載の電子装置において、
前記第１半導体装置は、前記第２端子の前記封止体の前記裏面から露出した面とは反対側の面に第１半導体チップが搭載され、
前記第１半導体チップは、前記第１端子と電気的に接続された第１電極パッドが形成された表面と、第２電極が形成され、前記第２端子と電気的に接続された裏面と、を有する、電子装置。 The electronic device according to claim 1,
In the first semiconductor device, a first semiconductor chip is mounted on a surface opposite to a surface exposed from the back surface of the sealing body of the second terminal,
The first semiconductor chip includes a surface on which a first electrode pad electrically connected to the first terminal is formed, a back surface on which a second electrode is formed and electrically connected to the second terminal, An electronic device. 請求項５に記載の電子装置において、
前記第１半導体チップは、パワートランジスタを備え、
前記第１半導体チップの前記表面に形成された前記第１電極パッドはソース電極パッドであって、前記裏面に形成された第２電極はドレイン電極である、電子装置。 The electronic device according to claim 5 .
The first semiconductor chip includes a power transistor,
The electronic device, wherein the first electrode pad formed on the front surface of the first semiconductor chip is a source electrode pad, and the second electrode formed on the back surface is a drain electrode. 請求項６に記載の電子装置において、
前記第２配線は、前記第１半導体チップに電源を供給することが可能な配線である、電
子装置。 The electronic device according to claim 6 .
The electronic device, wherein the second wiring is a wiring capable of supplying power to the first semiconductor chip. 請求項６に記載の電子装置において、
前記第１半導体装置は、前記第１半導体チップを駆動する駆動回路を備えた第２半導体チップをさらに有し、
前記第１半導体チップの前記表面には、前記第２半導体チップと電気的に接続されたゲート電極パッドが形成されている、電子装置。 The electronic device according to claim 6 .
The first semiconductor device further includes a second semiconductor chip having a drive circuit for driving the first semiconductor chip,
The electronic device, wherein a gate electrode pad electrically connected to the second semiconductor chip is formed on the surface of the first semiconductor chip. 第１端子と、第１封止体の裏面から露出した第２端子と、を有する第１半導体装置と、A first semiconductor device having a first terminal and a second terminal exposed from the back surface of the first sealing body;
第３端子と、第２封止体の裏面から露出した第４端子と、を有する第２半導体装置と、A second semiconductor device having a third terminal and a fourth terminal exposed from the back surface of the second sealing body;
前記第１半導体装置と前記第２半導体装置とが搭載され、前記第１半導体装置と前記第２半導体装置とに電気的に接続された複数の配線が形成された主面を有する配線基板と、を備え、A wiring board having a main surface on which the first semiconductor device and the second semiconductor device are mounted, and a plurality of wirings electrically connected to the first semiconductor device and the second semiconductor device are formed; With
前記複数の配線の内の第１配線は、前記第１半導体装置の前記第１端子と電気的に接続され、A first wiring of the plurality of wirings is electrically connected to the first terminal of the first semiconductor device;
前記複数の配線の内の第２配線は、前記第１半導体装置の前記第２端子と前記第２半導体装置の前記第４端子とに電気的に接続され、A second wiring of the plurality of wirings is electrically connected to the second terminal of the first semiconductor device and the fourth terminal of the second semiconductor device;
前記複数の配線の内の第３配線は、前記第２半導体装置の前記第３端子と電気的に接続され、A third wiring of the plurality of wirings is electrically connected to the third terminal of the second semiconductor device;
平面視において、前記第２配線は直線状に延在する第１部分を有し、前記第１半導体装置は、前記封止体の一部が前記第２配線の前記第１部分と重なるように前記配線基板の前記主面上に搭載され、In plan view, the second wiring has a first portion extending linearly, and the first semiconductor device is configured such that a part of the sealing body overlaps the first portion of the second wiring. Mounted on the main surface of the wiring board,
平面視において、前記第２半導体装置は、その封止体の一部が前記第２配線の前記第１部分と重なるように、かつ第１方向において前記第１半導体装置の横に並ぶように前記配線基板の前記主面上に搭載され、In plan view, the second semiconductor device is arranged such that a part of the sealing body overlaps the first portion of the second wiring and is aligned with the first semiconductor device in the first direction. Mounted on the main surface of the wiring board,
平面視において、前記第１半導体装置の前記第１端子と前記第２半導体装置の前記第３端子は、前記第２配線の前記第１部分が延在する方向の前記第１方向に対して交差する方向の第２方向に延在している、電子装置。In plan view, the first terminal of the first semiconductor device and the third terminal of the second semiconductor device intersect the first direction in which the first portion of the second wiring extends. An electronic device extending in a second direction of
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