JP2005079462A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造技術に関し、特に、パワートランジスタを有する半導体装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technique effective when applied to a semiconductor device having a power transistor.
たとえば、電気的に分離された複数の導電路と、所望の導電路上にゲート電極およびソース電極を固着されたMOSFETチップと、そのMOSFETチップのドレイン電極を所望の導電路と接続する金属接続板と、MOSFETチップを被覆し且つ前記導電路を一体に支持する絶縁性樹脂とを備えたMOSFETの実装構造とすることによって、ボンディングワイヤを排除し且つソース電極を直接導電路に固着して低オン抵抗を実現する技術がある(たとえば、特許文献1参照)。
数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。 Transistors for large power applications that can handle a power of several watts or more are called power transistors, and various structures have been studied.
本発明者らは、パワートランジスタの形成された半導体チップ(以下、単にチップと記す)を実装基板に実装する技術について検討しており、その内容は以下の通りである。 The present inventors have studied a technique for mounting a semiconductor chip (hereinafter simply referred to as a chip) on which a power transistor is formed on a mounting substrate, and the contents thereof are as follows.
すなわち、パワートランジスタの形成されたチップを実装基板に実装する手段として、たとえばAl(アルミニウム)から形成されたワイヤを用いてチップの表面に形成されたボンディングパッドと実装基板の表面に形成されたボンディングパッドとをボンディングする手段がある。このようなワイヤを用いた場合には、2つのボンディングパッド間には細長いワイヤが延在することになり、ワイヤの電気抵抗が大きくなってしまう課題が存在する。 That is, as means for mounting the chip on which the power transistor is formed on the mounting substrate, for example, a bonding pad formed on the surface of the chip using a wire formed from Al (aluminum) and a bonding formed on the surface of the mounting substrate There is a means for bonding the pad. When such a wire is used, an elongated wire extends between the two bonding pads, and there is a problem that the electric resistance of the wire increases.
また、上記のように細長いワイヤを用いたボンディング手段を採用することにより、ワイヤにおいては熱が流れ難くなるので、チップ内で発生した熱をチップ表面からチップ外部へ逃がし難くなってしまうことになる。前述したように、パワートランジスタは大電力用途であることから、その電気抵抗が大きくなったワイヤには、たとえば約1200Vといった高い電圧が印加され、約200Aといった大きな電流が流れることになるので、ワイヤからは大きな熱が発生し、さらにチップ内で発生した熱をチップ表面からチップ外部へ逃がし難くなってしまうことになる。すなわち、ワイヤを用いたボンディング手段を採用した場合には、チップの熱抵抗が上昇してしまう課題が存在する。チップ内で発生した熱をチップ表面からチップ外部へ十分に逃がすことができない場合には、パワートランジスタの特性が劣化してしまうことが懸念される。 In addition, by adopting the bonding means using an elongated wire as described above, it becomes difficult for heat to flow in the wire, so that it is difficult for heat generated in the chip to escape from the chip surface to the outside of the chip. . As described above, since the power transistor is used for high power, a high voltage such as about 1200 V is applied to the wire whose electrical resistance is large, and a large current such as about 200 A flows. Therefore, a large amount of heat is generated, and it becomes difficult for the heat generated in the chip to escape from the chip surface to the outside of the chip. That is, when the bonding means using the wire is employed, there is a problem that the thermal resistance of the chip increases. If the heat generated in the chip cannot be sufficiently released from the chip surface to the outside of the chip, there is a concern that the characteristics of the power transistor will deteriorate.
また、上記ワイヤを用いた場合には、ワイヤの寄生インダクタンスが大きくなる。パワートランジスタを、たとえば自動車のモーター駆動用素子として用いる場合には、自動車の減速時にパワートランジスタに逆起電力が働くことになる。この時、ワイヤの寄生インダクタンスが大きいと、パワートランジスタには大きな電圧が印加され、過電圧によってパワートランジスタが破壊してしまう課題が存在する。 Further, when the wire is used, the parasitic inductance of the wire is increased. When the power transistor is used as an element for driving a motor of an automobile, for example, a counter electromotive force acts on the power transistor when the automobile is decelerated. At this time, if the parasitic inductance of the wire is large, a large voltage is applied to the power transistor, and there is a problem that the power transistor is destroyed due to overvoltage.
また、パワートランジスタを、たとえば自動車のモーター駆動用素子として用いる場合には、自動車の走行時の振動などがチップおよびワイヤに加わることになる。そのため、ワイヤがチップから離脱してしまうような物理的損傷が発生してしまう課題が存在する。 In addition, when the power transistor is used as, for example, an element for driving a motor of an automobile, vibration during driving of the automobile is applied to the chip and the wire. Therefore, there is a problem that physical damage that causes the wire to be detached from the chip occurs.
本発明の目的は、パワートランジスタを有する半導体装置の特性の劣化を防ぐことのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of preventing deterioration of characteristics of a semiconductor device having a power transistor.
また、本発明の他の目的は、パワートランジスタを有する半導体装置の物理的損傷を防ぐことのできる技術を提供することにある。 Another object of the present invention is to provide a technique capable of preventing physical damage of a semiconductor device having a power transistor.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
すなわち、本発明の半導体装置は、
半導体基板の主面に形成された複数の第1半導体素子と、
前記半導体基板の主面上に形成され、前記第1半導体素子と電気的に接続する第1電極と、
前記第1電極の上部にて前記第1電極と接続する板状電極とを有し、
前記第1電極は、下地電極と前記下地電極上の第1半導体基板領域に形成されたバンプ電極とを含み、
前記バンプ電極は、はんだから形成されているものである。
That is, the semiconductor device of the present invention is
A plurality of first semiconductor elements formed on the main surface of the semiconductor substrate;
A first electrode formed on a main surface of the semiconductor substrate and electrically connected to the first semiconductor element;
A plate-like electrode connected to the first electrode at the top of the first electrode;
The first electrode includes a base electrode and a bump electrode formed in a first semiconductor substrate region on the base electrode,
The bump electrode is made of solder.
また、本発明の半導体装置の製造方法は、
(a)半導体基板の主面に複数の第1半導体素子を形成する工程、
(b)前記半導体基板の主面上に前記第1半導体素子と電気的に接続する第1電極を形成する工程、
(c)前記第1電極に板状電極を接続する工程、
を含み、
前記(b)工程は、
(b1)前記半導体基板の主面上に複数の前記第1半導体素子と電気的に接続する下地電極を形成する工程、
(b2)前記下地電極上の第1半導体基板領域に第1金属膜を形成する工程、
(b3)前記第1金属膜上にバンプ電極を形成する工程、
(b4)前記半導体基板に加熱処理を施し、前記下地電極と前記バンプ電極との間に前記第1金属膜、前記下地電極および前記バンプ電極の合金層を形成する工程、
を含み、
前記バンプ電極は、はんだから形成するものである。
In addition, a method for manufacturing a semiconductor device of the present invention includes:
(A) forming a plurality of first semiconductor elements on a main surface of a semiconductor substrate;
(B) forming a first electrode electrically connected to the first semiconductor element on a main surface of the semiconductor substrate;
(C) connecting a plate electrode to the first electrode;
Including
The step (b)
(B1) forming a base electrode electrically connected to the plurality of first semiconductor elements on the main surface of the semiconductor substrate;
(B2) forming a first metal film in a first semiconductor substrate region on the base electrode;
(B3) forming a bump electrode on the first metal film;
(B4) heat-treating the semiconductor substrate, and forming an alloy layer of the first metal film, the base electrode, and the bump electrode between the base electrode and the bump electrode;
Including
The bump electrode is formed from solder.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1)パワートランジスタを有する半導体装置の特性の劣化を防ぐことができる。
(2)パワートランジスタを有する半導体装置の物理的損傷を防ぐことができる。
Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
(1) It is possible to prevent deterioration of characteristics of a semiconductor device having a power transistor.
(2) Physical damage of a semiconductor device having a power transistor can be prevented.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図面においては、構造をわかりやすくするために平面図であってもハッチングを付す場合がある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. In the drawings used for the description of the following embodiments, hatching may be given even in plan views for easy understanding of the structure.
(実施の形態1)
本実施の形態1の半導体装置は、たとえばnチャネル型のトレンチゲート型パワーMISFET(パワーデバイス)を有するものである。このような本実施の形態1の半導体装置について図1〜図19を用いて製造工程に従って説明する。
(Embodiment 1)
The semiconductor device of the first embodiment has, for example, an n-channel trench gate type power MISFET (power device). Such a semiconductor device according to the first embodiment will be described according to the manufacturing process with reference to FIGS.
まず、図1に示すように、n型の導電型を有する不純物(たとえば、As(ヒ素))が高濃度でドープされたn+型単結晶シリコン基板1Aの表面に、n型の導電型を有する不純物(たとえば、As)がドープされたn-型単結晶シリコン層1Bをエピタキシャル成長させた半導体基板(以下、単に基板と記す)1を準備する。続いて、基板1の表面を、たとえば熱酸化することによって酸化シリコン膜3を形成する。
First, as shown in FIG. 1, an n-type conductivity type is formed on the surface of an n + type single
次いで、酸化シリコン膜3上に、フォトリソグラフィ技術を用いてパターニングされた窒化シリコン膜(図示は省略)を形成する。続いて、その窒化シリコン膜をマスクとして、n-型単結晶シリコン層1Bにp型の導電型を有する不純物(たとえば、P(ホウ素))を注入する。続いて、基板1に熱処理を施すことによって、そのp型の導電型を有する不純物を拡散させ、p型ウエル5を形成する。この時、基板1の表面において、上記窒化シリコン膜のない領域では、フィールド絶縁膜6が形成される。このフィールド絶縁膜6は素子分離領域であり、この領域で区画される領域が素子形成領域(アクティブ(第1半導体基板領域))となる。その後、フッ酸を用いた基板1の洗浄および熱リン酸を用いた基板1の洗浄によって、上記窒化シリコン膜を除去する。
Next, a silicon nitride film (not shown) patterned by photolithography is formed on the
次に、図2に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてp型(第2導電型)の導電型を有する不純物イオン(たとえばB(ホウ素))をn-型単結晶シリコン層1Bに導入する。次いで、基板1に熱処理を施すことによってその不純物イオンを拡散させ、p-型半導体領域7を形成する。このp-型半導体領域7は、パワーMISFET形成後においてパワーMISFETのチャネル層となる。
Next, as shown in FIG. 2, impurity ions (for example, B (boron)) having a p-type (second conductivity type) conductivity type using a photoresist film patterned by a photolithography technique as a mask are n − -type single. Introduced into the crystalline silicon layer 1B. Next, the
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてn型の導電型を有する不純物イオン(たとえばAs)をn-型単結晶シリコン層1Bに導入する。次いで、基板1に熱処理を施すことによってその不純物イオンを拡散させ、n+型半導体領域8を形成する。このn+型半導体領域8の一部は、パワーMISFET形成後においてパワーMISFETのソース領域となる。また、n+型半導体領域8の他の一部は、基板1を個々の半導体チップ(以下、単にチップという)へと分割した時に、平面にチップの外周部に形成され、パワーMISFET素子を保護する機能を有する。
Subsequently, impurity ions (for example, As) having n-type conductivity are introduced into the n − -type single crystal silicon layer 1B using a photoresist film patterned by photolithography as a mask. Next, the
次に、図3に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜3および基板1をエッチングし、溝10を形成する。本実施の形態1において、この溝10は、平面で四角形、六角形または八角形などの形で延在するメッシュ状のパターンや、同一方向に多数本延在するストライプ状パターンとする。続いて、基板1に熱処理を施すことにより、溝10の底部および側壁に熱酸化膜11を形成する。この熱酸化膜11は、パワーMISFETのゲート絶縁膜となる。
Next, as shown in FIG. 3, the
次に、たとえばPがドープされた多結晶シリコン膜を溝10の内部を含む酸化シリコン膜3上に堆積し、その多結晶シリコン膜で溝10を埋め込む。この時、p型ウエル5上の酸化シリコン膜3上には、多結晶シリコン膜が層状に形成される。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝10内に残すことによって、溝10内にパワーMISFETのゲート電極12を形成する。また、この時、チップ領域(図示は省略)の外周部の酸化シリコン膜3およびフィールド絶縁膜6上にも多結晶シリコン膜を残し、多結晶シリコンパターン13を形成する。多結晶シリコンパターン13の一部とゲート電極12とは、図3に示されない領域において電気的に接続されている。ここまでの工程により、n+型単結晶シリコン基板1Aおよびn-型単結晶シリコン層1Bをドレイン領域とし、n+型半導体領域8をソース領域とするパワーMISFET(第1半導体素子)を形成することができる。
Next, for example, a polycrystalline silicon film doped with P is deposited on the
次に、図4に示すように、たとえば基板1上にPSG(Phospho Silicate Glass)膜を堆積した後、そのPSG膜上にSOG(Spin On Glass)膜を塗布することにより、そのPSG膜およびSOG膜からなる絶縁膜16を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜16および基板1をエッチングし、コンタクト溝17、18を形成する。コンタクト溝17は、隣接するゲート電極12間において、パワーMISFETのソース領域となるn+型半導体領域8を貫通するように形成される。また、この時、多結晶シリコンパターン13上の絶縁膜16もパターニングされ、多結晶シリコンパターン13に達するコンタクト溝19が形成される。
Next, as shown in FIG. 4, for example, after depositing a PSG (Phospho Silicate Glass) film on the
次に、コンタクト溝17、18の底部からp型の導電型を有する不純物イオンとして、たとえばBF2(二フッ化ホウ素)を導入することによって、コンタクト溝17、18の底部を覆うようなp+型半導体領域20を形成する。このように、コンタクト溝17を形成し、絶縁膜16をマスクとしてコンタクト溝17、18から不純物イオンを導入し、コンタクト溝17、18の底部に自己整合的にp+型半導体領域20を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極12間の微細化を図ることができる。このp+型半導体領域20は、後の工程で形成される配線をコンタクト溝17の底部にてp-型半導体領域7とオーミック接触させるためのものである。
Next, by introducing, for example, BF 2 (boron difluoride) as impurity ions having p-type conductivity from the bottoms of the
次に、図5に示すように、コンタクト溝17〜19の内部を含む絶縁膜16の上部に、バリア導体膜22を成膜する。このバリア導体膜22は、たとえばスパッタリング法でTiW(チタンタングステン)膜を薄く堆積した後、基板1に熱処理を施すことで成膜できる。続いて、後の工程でめっき法によって基板1上に配線を形成する際のシード膜23をバリア導体膜22上に堆積する。このシード膜23は、たとえばスパッタリング法でNi(ニッケル)膜を薄く堆積することで成膜できる。
Next, as illustrated in FIG. 5, a
次に、図6に示すように、基板1上にフォトレジスト膜24を成膜する。続いて、フォトリソグラフィ技術によってこのフォトレジスト膜24をパターニングする。次いで、めっき法により、シード膜23上のフォトレジスト膜24の存在しない領域にNi膜を堆積することによって導電性膜25を成膜する。
Next, as shown in FIG. 6, a
次に、図7に示すように、フォトレジスト膜24を除去した後、平面において導電性膜25が存在しない領域のシード膜23およびバリア導体膜22を順次エッチングする。それにより、導電性膜25、シード膜23およびバリア導体膜22からなる配線26、27、28を形成する。配線27は、多結晶シリコンパターン13を介してゲート電極12と電気的に接続するゲート配線となる。配線26は、基板1を個々のチップへ分割した後において、平面でチップの外周部(第2半導体基板領域)に配置され、チップの外周部に形成されたn+型半導体領域8と電気的に接続し、パワーMISFETの駆動時においてはドレインと同電位に保たれる。また、図7では表されない領域においては、導電性膜25、シード膜23およびバリア導体膜22からなり、ゲート配線となる配線27と電気的に接続するゲートパッドが形成される。
Next, as shown in FIG. 7, after removing the
次に、図8に示すように、たとえばプラズマCVD法によって基板1上に窒化シリコン膜(第1絶縁膜、第2絶縁膜)31を堆積する。続いて、その窒化シリコン膜31上にポリイミド樹脂膜(第2絶縁膜)32を堆積する。本実施の形態1において、ポリイミド樹脂膜32は、感光性または非感光性のどちらであってもよい。
Next, as shown in FIG. 8, a silicon nitride film (first insulating film, second insulating film) 31 is deposited on the
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜32および窒化シリコン膜31を順次エッチングし、ソース電極である配線(下地電極、第1下地電極)28上に開口部(第1開口部)33を形成し、それ以外の領域(第2半導体基板領域)にポリイミド樹脂膜32および窒化シリコン膜31を残す。する。この開口部33の平面形状については、後の工程時に併せて説明する。また、この時、図8では表されない領域においては、上記ゲートパッド上にも開口部が形成される。本実施の形態1では、開口部33の形成後において、窒化シリコン膜31が配線28の一部を覆うようにする。それにより、配線28の基板1からの剥離を防ぐことが可能となる。
Subsequently, the
次に、図9に示すように、上記開口部33の底部に現れた配線28およびゲートパッドの表面にめっき法によって薄いAu(金)膜(第1金属膜)35を堆積する。後の工程において、配線28上に配線28と電気的に接続するバンプ電極を形成するが、ここまでの工程によって、バリア導体膜22、シード膜23を含む導電性膜25およびAu膜35からなるバンプ下地膜36を形成することができる。すなわち、配線28にソース電極(配線)としての機能とバンプ下地膜としての機能を併せ持たせることが可能となる。また、Au膜35を成膜することにより、バンプ電極が形成されるまでに配線28を形成する導電性膜25の表面が酸化してしまうことを防ぐことができる。
Next, as shown in FIG. 9, a thin Au (gold) film (first metal film) 35 is deposited by plating on the surfaces of the
次に、基板1の表面をテープ等で保護した後、保護面を下側とし、n+型単結晶シリコン基板1Aの裏面を研削する。続いて、n+型単結晶シリコン基板1Aの裏面上に、導電性膜として、たとえばTi(チタン)膜37、Ni膜38およびAu膜39を順次蒸着し、これらの積層膜を形成する。この積層膜は、ドレイン領域(n+型単結晶シリコン基板1Aおよびn-型単結晶シリコン層1B)の引き出し電極(ドレイン電極)40となる。
Next, after protecting the surface of the
次に、図10に示すように、開口部33の平面パターンに合わせてパターニングされたメタルマスク(図示は省略)を用いて、たとえばAg(銀)、Sn(スズ)およびCu(銅)からなるはんだペーストを印刷し、開口部33を埋め込み、配線28と電気的に接続する厚さ150μm程度のバンプ電極(第1バンプ電極)41を形成する。このバンプ電極41および配線28は、パワーMISFETのソース領域となるn+型半導体領域8と電気的に接続するソース電極(第1電極)となる。このはんだペーストの印刷時には、基板1に約300℃以下の熱が加えられる。この熱により、バンプ電極41とバンプ下地膜36(導電性膜25)との界面には、はんだペーストに含まれているSnと導電性膜25を形成するNiとの合金層(図示は省略)が形成される。それにより、バンプ電極41とバンプ下地膜36との接続を強固にすることができる。また、上記はんだペースト印刷時の熱により、Au膜35は、バンプ電極41および導電性膜25中に拡散してしまう。その後、ウエハ状態の基板1を、たとえば分割領域に沿ってダイシングし、個々のチップへと分割する。
Next, as shown in FIG. 10, it is made of, for example, Ag (silver), Sn (tin) and Cu (copper) using a metal mask (not shown) patterned in accordance with the planar pattern of the
ここで、図11〜図13は、基板1の分割によって形成されたチップCHPの平面図である。ポリイミド樹脂膜32には、開口部33以外にも他の開口部が形成され、その開口部の低部にはゲート電極12と電気的に接続するゲートパッドGPが現れている。図11〜図13に示すように、本実施の形態1では、バンプ電極41(開口部33)の平面パターンは、矩形(図11参照)、ストライプ状(図12)またはマトリクス状(図13)とすることを例示することができる。本発明者らが行った実験によれば、バンプ電極41の平面パターンは、マトリクス状、ストライプ状および矩形の順で、はんだペースト印刷時においてメタルマスクからはんだペーストが離脱しやすくなる。メタルマスクからはんだペーストが離脱しやすいということは、はんだペーストで開口部33を埋め込み易いということであるので、バンプ電極41の平面パターンは、マトリクス状、ストライプ状および矩形の順でメタルマスクのパターン通りのバンプ電極41を作り易くすることができる。
Here, FIGS. 11 to 13 are plan views of the chip CHP formed by dividing the
上記のような手段でバンプ電極41を形成する本実施の形態1によれば、パワーMISFETのソース領域(n+型半導体領域8)と電気的に接続するソース電極(配線28)に、バンプ電極41の形成時おける下地膜(バンプ下地膜36)としての機能を持たせることができる。それにより、そのソース電極(配線28)の上層にバンプ下地膜を形成する必要がなくなるので、本実施の形態1の半導体装置の製造工程数を低減することができる。その結果、本実施の形態1の半導体装置の製造コストを低減することが可能となる。
According to the first embodiment in which the
次に、厚さ0.2mm程度のCu板を折り曲げることによって形成されたストラップ電極(板状電極)42(図10参照)をバンプ電極41に接続する。この時、はんだから形成されたバンプ電極41を加熱によって一度溶融させることでストラップ電極42を接続することができる。また、バンプ電極41がはんだから形成されていることにより、たとえばストラップ電極42の接続時にバンプ電極41とストラップ電極42との間に新たにはんだ付けを行う工程を省略することができる。本実施の形態1において、ストラップ電極42の幅は、パワーMISFETの駆動時における電流経路と交差する方向(第1方向)において1mm程度以上となるようにし、たとえば6.5mm程度とする。
Next, a strap electrode (plate electrode) 42 (see FIG. 10) formed by bending a Cu plate having a thickness of about 0.2 mm is connected to the
次に、図14〜図16に示すように、リード44G、44S、44Dおよびベース板44Bを有するリードフレームを用意する。リード44G、44S、44Dおよびベース板44Bは、たとえばCuから形成され、リード44Dとベース板44Bとは電気的に接続している。なお、図15は、図14中のA−A線に対応した断面図であり、図16は、図14中のB−B線に対応した断面図である。
Next, as shown in FIGS. 14 to 16, a lead frame having leads 44G, 44S, 44D and a
次に、たとえばSnおよびSb(アンチモン)から形成されたはんだ45を用いて、チップCHPの裏面に形成された引き出し電極40(図10参照)をベース板44Bの所定の位置に接続し、ストラップ電極42をリード44Sに接続する。これにより、引き出し電極40とリード44Dとが電気的に接続され、ストラップ電極42とリード44Sとが電気的に接続される。続いて、たとえばAl(アルミニウム)から形成されたワイヤ46により、ゲートパッドGPとリード44Gとを電気的に接続する。
Next, the lead electrode 40 (see FIG. 10) formed on the back surface of the chip CHP is connected to a predetermined position of the
次に、図17〜図19に示すように、モールド樹脂47によりチップCHP(ストラップ電極42およびワイヤ46を含む)およびリードフレームを封止することにより、本実施の形態1の半導体装置を製造する。この封止工程時においては、リード44G、44S、44Dの端部がモールド樹脂47の外部に出るように封止を行う。
Next, as shown in FIGS. 17 to 19, the chip CHP (including the
上記の本実施の形態1によれば、パワーMISFETのソース領域(n+型半導体領域8(図10参照))とリード44S(図14および図15参照)とをストラップ電極42(図14および図15参照)によって電気的に接続している。それにより、ゲートパッドGP(図14参照)とリード44G(図14参照)とを電気的に接続しているワイヤ46(図14参照)と同様のワイヤをストラップ電極42の代わりに用いた場合に比べてソース領域とリード44Sとの間の電気抵抗を大幅に低減することができる。
According to the first embodiment described above, the source region (n + type semiconductor region 8 (see FIG. 10)) of the power MISFET and the lead 44S (see FIGS. 14 and 15) are connected to the strap electrode 42 (see FIGS. 14 and 15). 15)). Accordingly, when a wire similar to the wire 46 (see FIG. 14) electrically connecting the gate pad GP (see FIG. 14) and the lead 44G (see FIG. 14) is used instead of the
また、ストラップ電極42の代わりにワイヤを用いた場合には、電流経路と交差する方向におけるワイヤの断面積はストラップ電極42に比べて小さくなることから、ストラップ電極42を用いた場合に比べて熱が流れ難くなる。そのため、パワーMISFETの駆動によってチップCHP(図14参照)内で発生した熱をチップCHPの表面からチップCHPの外部へ逃がし難くなってしまうことになる。また、パワーMISFETは、大電力用途であることから、ストラップ電極42に比べて電気抵抗の大きいワイヤには、たとえば約1200Vといった高い電圧が印加され、約200Aといった大きな電流が流れることになる。そのため、ワイヤからは大きな熱が発生し、さらにチップCHP内で発生した熱をチップCHPの表面からチップCHPの外部へ逃がし難くなってしまうことになる。そのため、ストラップ電極42の代わりにワイヤを用いた場合には、チップCHPの熱抵抗が上昇してしまうことが懸念される。また、チップCHP内で発生した熱をチップCHPの表面からチップCHPの外部へ十分に逃がすことができない場合には、パワーMISFETの特性が劣化してしまうことも懸念される。一方、そのワイヤに比べて電流経路と交差する方向における断面積が十分に大きなストラップ電極42を用いた場合には、相対的に熱を流れ易くすることができる。また、ワイヤに比べてストラップ電極42は電気抵抗が小さくなるので、相対的に熱を発生し難くすることができる。それにより、本実施の形態1のストラップ電極42を用いた場合には、チップCHPの熱抵抗の上昇を防ぐことが可能となる。その結果、パワーMISFETの特性の劣化も防ぐことが可能となる。
Further, when a wire is used instead of the
また、パワーMISFETが形成された本実施の形態1のチップCHPを、たとえば自動車のモーター駆動用として用いる場合には、自動車の減速時にパワーMISFETに逆起電力が働くことになる。ここで、ストラップ電極42の代わりにワイヤを用いた場合には、ワイヤの寄生インダクタンスが大きくなることから、その逆起電力の作用によってパワーMISFETには大きな電圧が印加され、過電圧によってパワーMISFETが破壊してしまうことが懸念される。一方、本実施の形態1のストラップ電極42を用いた場合には、相対的にストラップ電極42の寄生インダクタンスを低減できるので、そのような不具合の発生を防ぐことができる。
Further, when the chip CHP of the first embodiment in which the power MISFET is formed is used, for example, for driving an automobile motor, a counter electromotive force acts on the power MISFET when the automobile is decelerated. Here, when a wire is used instead of the
また、パワーMISFETが形成された本実施の形態1のチップCHPを、たとえば自動車のモーター駆動用として用いる場合には、自動車の走行時の振動などがチップCHPおよびリードフレームに加わることになる。そのため、ストラップ電極42の代わりにワイヤを用いた場合には、ワイヤがチップCHPやリード44Sから離脱してしまうような物理的損傷が発生してしまうことが懸念される。一方、本実施の形態1のストラップ電極42を用いた場合には、ワイヤを用いた場合に比べてバンプ電極41(図10および図14参照)との接触面積を十分に大きくできるので、相対的にバンプ電極41との接続強度を大きく向上できる。その結果、ワイヤを用いる場合に懸念される物理的損傷を防ぐことが可能となる。
Further, when the chip CHP of the first embodiment in which the power MISFET is formed is used for driving an automobile motor, for example, vibration during driving of the automobile is applied to the chip CHP and the lead frame. For this reason, when a wire is used instead of the
(実施の形態2)
次に、本実施の形態2の半導体装置についてその製造工程に従って図20および図21を用いて説明する。
(Embodiment 2)
Next, the semiconductor device of the second embodiment will be described with reference to FIGS. 20 and 21 according to the manufacturing process.
本実施の形態2においては、前記実施の形態1における導電性膜25(図7参照)を電気抵抗を低減する目的でCu膜およびNi膜の積層膜で形成するものである。この場合、ポリイミド樹脂膜32(図8参照)を感光性ポリイミド樹脂膜とすることにより、導電性膜25を形成するCuがポリイミド樹脂膜32に拡散し、ポリイミド樹脂膜32を変質させてしまう不具合を防ぐことができる。しかしながら、感光性ポリイミド樹脂膜を成膜するための設備を有しておらず、非感光性ポリイミド樹脂膜の成膜のみしかできない場合には、以下のような本実施の形態2の半導体装置の製造工程によって、そのような不具合の発生を防ぐことができる。
In the second embodiment, the conductive film 25 (see FIG. 7) in the first embodiment is formed of a laminated film of a Cu film and a Ni film for the purpose of reducing electrical resistance. In this case, by using the polyimide resin film 32 (see FIG. 8) as a photosensitive polyimide resin film, the Cu forming the
すなわち、本実施の形態2の半導体装置の製造工程は、前記実施の形態1で説明したバリア導体膜22(図5参照)を堆積する工程までは同様である。その後、図20に示すように、バリア導体膜22上に、たとえば膜厚0.075μm程度のCr(クロム膜)および膜厚0.25μm程度のCu膜をスパッタリング法にて順次堆積することによりシード膜22を成膜する。続いて、前記実施の形態1で示したフォトレジスト膜24と同様のフォトレジスト膜(図20中での図示は省略)を基板1上に形成する。次いで、めっき法により、シード膜23上のフォトレジスト膜の存在しない領域に膜厚3μm程度のCu膜および膜厚1.5μm程度のNi膜を順次堆積することによって導電性膜25を成膜する。次いで、フォトレジスト膜を除去した後、平面において導電性膜25が存在しない領域のシード膜23およびバリア導体膜22を順次エッチングすることによって、導電性膜25、シード膜23およびバリア導体膜22からなる配線26、27、28を形成する。次いで、無電解めっき法により、配線26、27、28の表面にNi膜(第1薄膜)25Aを成膜する。
That is, the manufacturing process of the semiconductor device of the second embodiment is the same up to the step of depositing the barrier conductor film 22 (see FIG. 5) described in the first embodiment. Thereafter, as shown in FIG. 20, on the
次に、図21に示すように、前記実施の形態1で図8を用いて説明した工程と同様の工程により窒化シリコン膜31およびポリイミド樹脂膜32(本実施の形態2では非感光性ポリイミド樹脂膜)を堆積する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜32および窒化シリコン膜31を順次エッチングし、ソース電極である配線28上に開口部33を形成する。本実施の形態2における開口部33の平面パターンは、前記実施の形態1と同様である。
Next, as shown in FIG. 21, the
上記のように、配線26、27、28の表面をNi膜25Aで被うことにより、Ni膜25Aをバリア層として機能させ、導電性膜25からポリイミド樹脂膜32へCuが拡散してしまうことを防ぐことができる。それにより、ポリイミド樹脂膜32を非感光性ポリイミド樹脂膜から形成した場合でも、Cuの拡散によってポリイミド樹脂膜32が変質してしまう不具合を防ぐことが可能となる。
As described above, by covering the surfaces of the
その後、前記実施の形態1において図9〜図19を用いて説明した工程と同様の工程を経ることによって、本実施の形態2の半導体装置を製造する。 Thereafter, the semiconductor device of the second embodiment is manufactured through the same steps as those described in the first embodiment with reference to FIGS. 9 to 19.
上記のような本実施の形態2によっても、前記実施の形態1と同様の効果を得ることができる。 According to the second embodiment as described above, the same effect as in the first embodiment can be obtained.
(実施の形態3)
次に、本実施の形態3の半導体装置について図22〜図29を用いて説明する。
(Embodiment 3)
Next, the semiconductor device according to the third embodiment will be described with reference to FIGS.
本実施の形態3の半導体装置は、たとえばモーターの駆動に用いる3相インバータである。図22はその3相インバータの要部回路図である。 The semiconductor device of the third embodiment is a three-phase inverter used for driving a motor, for example. FIG. 22 is a circuit diagram of a principal part of the three-phase inverter.
図22に示す3相インバータ回路は、ブリッジ回路BC、チョッパ回路CPCおよびインバータ回路IVCなどから形成されている。ブリッジ回路BCは、複数のダイオードD1から形成されている。チョッパ回路CPCは、パワートランジスタTr1、リアクトルL1、ダイオードD2および容量C2から形成されている。インバータ回路IVCは、複数のnチャネル型IGBT(Insulated Gate Bipolar Transistor)Tr2およびダイオードD3などから形成されている。交流電源からの出力は、まずブリッジ回路BCで整流され、次いで容量C1で平滑され、その後、チョッパ回路CPCにて容量C2の電圧を変化させることによってインバータの出力の出力電圧の調整が行われる。 The three-phase inverter circuit shown in FIG. 22 includes a bridge circuit BC, a chopper circuit CPC, an inverter circuit IVC, and the like. The bridge circuit BC is formed from a plurality of diodes D1. The chopper circuit CPC is formed from a power transistor Tr1, a reactor L1, a diode D2, and a capacitor C2. The inverter circuit IVC is formed of a plurality of n-channel IGBTs (Insulated Gate Bipolar Transistors) Tr2, a diode D3, and the like. The output from the AC power supply is first rectified by the bridge circuit BC, then smoothed by the capacitor C1, and then the output voltage of the inverter is adjusted by changing the voltage of the capacitor C2 by the chopper circuit CPC.
図23は、上記インバータ回路IVCが形成されたモジュールIVMの平面図である。図23に示すように、配線基板51上には複数の金属板52と金属板53が形成されている。各々の金属板52上には、上記nチャネル型IGBT(パワーデバイス)Tr2が形成されたIGBTチップ(第1半導体チップ)54およびダイオード(パワーデバイス)D3が形成されたダイオードチップ(第2半導体チップ)55が配置されている。IGBTチップ54およびダイオードチップ55は、それぞれの裏面電極(図23中での図示は省略)が金属板52と接続することによって、IGBTチップ54およびダイオードチップ55のそれぞれの内部に形成されたnチャネル型IGBTTr2およびダイオードD3と金属板52との電気的接続を実現している。また、IGBTチップ54の裏面電極はnチャネル型IGBTTr2のコレクタと電気的に接続するコレクタ電極となっており、ダイオードチップ55の裏面電極はダイオードD3のカソード電極となっている。
FIG. 23 is a plan view of the module IVM in which the inverter circuit IVC is formed. As shown in FIG. 23, a plurality of
IGBTチップ54およびダイオードチップ55のそれぞれの上部には、前記実施の形態1にて説明したバンプ電極41(図10〜図16参照)と同様のバンプ電極(図23中での図示は省略)が形成され、そのバンプ電極には前記実施の形態1にて説明したストラップ電極42(図10〜図16参照)と同様のストラップ電極(板状電極、第1板状電極、第2板状電極)56の一端が接続されている。そのストラップ電極56の他端は、他のIGBTチップ54およびダイオードチップ55が配置された金属板52または金属板53と接続されている。また、金属板52の1つには、モジュールIVM以外の他の回路と電気的に接続するためのストラップ電極(板状電極)57が接続されている。ストラップ電極57としては、ストラップ電極56と同様のものを用いることができる。
Bump electrodes (not shown in FIG. 23) similar to the bump electrodes 41 (see FIGS. 10 to 16) described in the first embodiment are provided on the tops of the
図24は、上記IGBTチップ54の要部断面図である。
FIG. 24 is a cross-sectional view of the main part of the
図24に示すように、本実施の形態3のIGBTチップ54は、半導体基板(第1半導体基板)1Cとして、たとえばp型の導電型を有する不純物(たとえば、B)が高濃度でドープされたp++型単結晶シリコン基板1Dの表面に、n型の導電型を有する不純物(たとえば、As)が高濃度でドープされたn+型単結晶シリコン層1Eおよび前記実施の形態1で説明したn-型単結晶シリコン層1Bと同様のn-型単結晶シリコン層1Bを順次エピタキシャル成長させたものを用いる。本実施の形態3において、n+型単結晶シリコン層1Eの不純物濃度は、p++型単結晶シリコン基板1Dより低く、かつn-型単結晶シリコン層1Bより高くなるようにする。半導体基板1C以外の構造は前記実施の形態1と同様であり、IGBTチップ54内には、p++型単結晶シリコン基板1Dをコレクタとし、n+型半導体領域8をエミッタとする上記nチャネル型IGBT(第1半導体素子)Tr2が形成されている。
As shown in FIG. 24, in the
次に、上記ダイオードチップ55について、図25〜図29を用いてその製造工程に従って説明する。
Next, the
まず、図25に示すように、n型の導電型を有する不純物(たとえば、AsまたはP(リン))が高濃度でドープされたn+型単結晶シリコン基板61Aの表面に、n型の導電型を有する不純物(たとえば、AsまたはP)がドープされたn-型単結晶シリコン層61Bをエピタキシャル成長させた半導体基板(以下、単に基板と記す)61を準備する。次いで、この基板61に熱処理を施し、n-型単結晶シリコン層61Bの表面に酸化シリコン膜62を形成する。
First, as shown in FIG. 25, an n-type conductivity is formed on the surface of an n + -type single
次に、図26に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとしたエッチングにより酸化シリコン膜62を選択的に除去し、n-型単結晶シリコン層61Bに達する開口部63を形成する。次いで、酸化シリコン膜62をマスクとし、イオン注入法などを用いて、n-型単結晶シリコン層61Bにp型の導電型を有する不純物(たとえばB)を導入し、必要に応じて熱処理を施す。これにより、p型拡散層64を形成する。このようにして、p型拡散層64とn-型単結晶シリコン層61BとによるPN接合から形成された上記ダイオード(第1半導体素子)D3が形成される。
Next, as shown in FIG. 26, the
次に、図27に示すように、熱酸化法を用いて、p型拡散層64の露出した表面に酸化膜65を形成する。次いで、基板61上に酸化シリコン膜を堆積し、その酸化シリコン膜の表面に例えばCVD法によりPSG(Phospho Silicate Glass)膜を堆積することにより、酸化シリコン膜とPSG膜とからなる表面保護膜66を形成する。
Next, as shown in FIG. 27, an
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとしたエッチングにより表面保護膜66および酸化膜65を選択的に除去し、開口部67を形成する。この時、開口部67の底部にはp型拡散層64が露出する。続いて、開口部67の内部を含む基板61(表面保護膜66)上に、バリア導体膜68を成膜する。このバリア導体膜68は、たとえばスパッタリング法でTiW(チタンタングステン)膜を薄く堆積した後、基板61に熱処理を施すことで成膜できる。続いて、後の工程でめっき法によって基板61上にアノード下地電極を形成する際のシード膜69をバリア導体膜68上に堆積する。このシード膜69は、たとえばスパッタリング法でNi膜を薄く堆積することで成膜できる。次いで、基板1上にフォトレジスト膜(図示は省略)を成膜する。続いて、フォトリソグラフィ技術によってこのフォトレジスト膜をパターニングする。次いで、めっき法により、シード膜69上のフォトレジスト膜の存在しない領域にNi膜を堆積することによって導電性膜70を成膜する。次いで、そのフォトレジスト膜を除去した後、平面において導電性膜70が存在しない領域のシード膜69およびバリア導体膜68を順次エッチングする。それにより、導電性膜70、シード膜69およびバリア導体膜68からなり、p型拡散層64と電気的に接続するアノード下地電極(第2下地電極)71を形成する。
Subsequently, the surface
次に、図28に示すように、たとえばプラズマCVD法によって基板61上に窒化シリコン膜(第1絶縁膜、第2絶縁膜)72を堆積する。続いて、その窒化シリコン膜72上にポリイミド樹脂膜(第2絶縁膜)73を堆積する。本実施の形態3において、そのポリイミド樹脂膜73は、感光性または非感光性のどちらであってもよい。
Next, as shown in FIG. 28, a silicon nitride film (first insulating film, second insulating film) 72 is deposited on the
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜73および窒化シリコン膜72を順次エッチングし、アノード下地電極71上に開口部(第1半導体基板領域、第3半導体基板領域、第1開口部)74を形成する。本実施の形態3においては、開口部74の平面形状を前記実施の形態1で説明した開口部33(図11〜図13参照)と同様とすることを例示できる。本実施の形態3では、開口部74の形成後において、窒化シリコン膜72がアノード下地電極71の一部を覆うようにする。それにより、アノード下地電極71の基板61からの剥離を防ぐことが可能となる。
Subsequently, the
次に、上記開口部74の底部に現れたアノード下地電極71の表面にめっき法によって薄いAu膜(第1金属膜)75を堆積する。後の工程において、アノード下地電極71上にアノード下地電極71と電気的に接続するバンプ電極を形成するが、ここまでの工程によって、バリア導体膜68、シード膜69を含む導電性膜70およびAu膜75からなるバンプ下地膜76を形成することができる。すなわち、バンプ下地膜76は、アノード下地電極71としての機能も併せ持つことが可能となる。また、Au膜75を成膜することにより、バンプ電極が形成されるまでにアノード下地電極71を形成する導電性膜70の表面が酸化してしまうことを防ぐことができる。
Next, a thin Au film (first metal film) 75 is deposited on the surface of the
次に、基板61の表面をテープ等で保護した後、保護面を下側とし、n+型単結晶シリコン基板61Aの裏面を研削する。続いて、n+型単結晶シリコン基板61Aの裏面上に、導電性膜として、たとえばTi膜77、Ni膜78およびAu膜79を順次蒸着し、これらの積層膜を形成する。この積層膜は、カソード電極(裏面電極)80となる。
Next, after protecting the surface of the
次に、図29に示すように、開口部74の平面パターンに合わせてパターニングされたメタルマスク(図示は省略)を用いて、たとえばAg、SnおよびCuからなるはんだペーストを印刷し、開口部74を埋め込みアノード下地電極71と電気的に接続するバンプ電極(第2バンプ電極)81を形成する。このバンプ電極81およびアノード下地電極71は、ダイオードD3のp型領域であるp型拡散層64と電気的に接続するアノード電極(第1電極、第2電極)となる。このはんだペーストの印刷時には、基板61に約300℃以下の熱が加えられる。この熱により、バンプ電極81とバンプ下地膜76(導電性膜70)との界面には、はんだペーストに含まれているSnと導電性膜70を形成するNiとの合金層(図示は省略)が形成される。それにより、バンプ電極81とバンプ下地膜76との接続を強固にすることができる。また、上記はんだペースト印刷時の熱により、Au膜75は、バンプ電極81および導電性膜70中に拡散してしまう。その後、ウエハ状態の基板61を、たとえば分割領域に沿ってダイシングし、個々のダイオードチップ55へと分割する。
Next, as shown in FIG. 29, a solder paste made of, for example, Ag, Sn, and Cu is printed using a metal mask (not shown) patterned in accordance with the planar pattern of the
上記のような手段でバンプ電極81を形成する本実施の形態3によれば、アノード下地電極71に、バンプ電極81の形成時おける下地膜(バンプ下地膜76)としての機能を持たせることができる。それにより、そのアノード下地電極71の上層にバンプ下地膜を新たに形成する必要がなくなるので、本実施の形態3の半導体装置の製造工程数を低減することができる。その結果、本実施の形態3の半導体装置の製造コストを低減することが可能となる。
According to the third embodiment in which the
次に、前記実施の形態1で説明したストラップ電極42(図10参照)と同様のストラップ電極(第2板状電極)56をバンプ電極81に接続し、ダイオードチップ55を製造する。前記実施の形態1と同様に、この時、はんだから形成されたバンプ電極81を加熱によって一度溶融させることでストラップ電極56を接続することができる。バンプ電極81がはんだから形成されているので、たとえばストラップ電極56の接続時にバンプ電極81とストラップ電極56との間に新たにはんだ付けを行う工程を省略することができる。
Next, a strap electrode (second plate electrode) 56 similar to the strap electrode 42 (see FIG. 10) described in the first embodiment is connected to the
上記のような本実施の形態3のダイオードチップ55においても、前記実施の形態1にて説明したパワーMISFETの形成されたチップCHP(たとえば図14参照)と同様の効果を得ることが可能である。
Also in the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
たとえば、前記実施の形態では、バンプ下地膜の基板からの剥離を防ぐためにバンプ下地電極の一部を覆うように窒化シリコン膜を形成した場合について説明したが、窒化シリコン膜の代わりに酸化シリコン膜または酸窒化シリコン膜を用いてもよい。 For example, in the above embodiment, the case where the silicon nitride film is formed so as to cover a part of the bump base electrode in order to prevent the peeling of the bump base film from the substrate has been described. However, instead of the silicon nitride film, a silicon oxide film is used. Alternatively, a silicon oxynitride film may be used.
また、前記実施の形態では、バンプ電極をAg、SnおよびCuからなるはんだペーストの印刷によって形成する場合について例示したが、SnおよびPb(鉛)からなるはんだペーストの印刷によって形成してもよい。 In the above embodiment, the bump electrode is formed by printing a solder paste made of Ag, Sn, and Cu. However, the bump electrode may be formed by printing a solder paste made of Sn and Pb (lead).
本発明の半導体装置は、たとえば自動車に搭載されるモーター駆動用モジュールに適用することができる。 The semiconductor device of the present invention can be applied to, for example, a motor driving module mounted on an automobile.
1 半導体基板
1A n+型単結晶シリコン基板
1B n-型単結晶シリコン層
1C 半導体基板(第1半導体基板)
1D p++型単結晶シリコン基板
1E n+型単結晶シリコン層
3 酸化シリコン膜
5 p型ウエル
6 フィールド絶縁膜
7 p-型半導体領域
8 n+型半導体領域
10 溝
11 熱酸化膜
12 ゲート電極
13 多結晶シリコンパターン
16 絶縁膜
17〜19 コンタクト溝
20 p+型半導体領域
22 バリア導体膜
23 シード膜
24 フォトレジスト膜
25 導電性膜
25A Ni膜(第1薄膜)
26、27 配線
28 配線(下地電極、第1下地電極)
31 窒化シリコン膜(第1絶縁膜、第2絶縁膜)
32 ポリイミド樹脂膜(第2絶縁膜)
33 開口部(第1開口部)
35 Au膜(第1金属膜)
36 バンプ下地膜
37 Ti膜
38 Ni膜
39 Au膜
40 引き出し電極
41 バンプ電極(第1バンプ電極)
42 ストラップ電極(板状電極)
44B ベース板
44D、44G、44S リード
45 はんだ
46 ワイヤ
47 モールド樹脂
51 配線基板
52、53 金属板
54 IGBTチップ(第1半導体チップ)
55 ダイオードチップ(第2半導体チップ)
56 ストラップ電極(板状電極、第1板状電極、第2板状電極)
57 ストラップ電極(板状電極)
61 半導体基板
61A n+型単結晶シリコン基板
61B n-型単結晶シリコン層
62 酸化シリコン膜
63 開口部
64 p型拡散層
65 酸化膜
66 表面保護膜
67 開口部
68 バリア導体膜
69 シード膜
70 導電性膜
71 アノード下地電極(第2下地電極)
72 窒化シリコン膜(第1絶縁膜、第2絶縁膜)
73 ポリイミド樹脂膜(第2絶縁膜)
74 開口部(第1半導体基板領域、第3半導体基板領域、第1開口部)
75 Au膜(第1金属膜)
76 バンプ下地膜
77 Ti膜
78 Ni膜
79 Au膜
80 カソード電極
81 バンプ電極(第2バンプ電極)
BC ブリッジ回路
C1、C2 容量
CPC チョッパ回路
CHP チップ
D1、D2 ダイオード
D3 ダイオード(パワーデバイス)
GP ゲートパッド
IVC インバータ回路
IVM モジュール
L1 リアクトル
Tr1 パワートランジスタ
Tr2 nチャネル型IGBT(パワーデバイス)
DESCRIPTION OF
1D p ++ type single crystal silicon substrate 1E n + type single
26, 27
31 Silicon nitride film (first insulating film, second insulating film)
32 Polyimide resin film (second insulating film)
33 opening (first opening)
35 Au film (first metal film)
36
42 Strap electrode (plate electrode)
55 Diode chip (second semiconductor chip)
56 Strap electrode (plate electrode, first plate electrode, second plate electrode)
57 Strap electrode (plate electrode)
61
72 Silicon nitride film (first insulating film, second insulating film)
73 Polyimide resin film (second insulating film)
74 opening (first semiconductor substrate region, third semiconductor substrate region, first opening)
75 Au film (first metal film)
76
BC Bridge circuit C1, C2 Capacitance CPC Chopper circuit CHP Chip D1, D2 Diode D3 Diode (power device)
GP gate pad IVC inverter circuit IVM module L1 reactor Tr1 power transistor Tr2 n-channel IGBT (power device)
Claims (21)
前記半導体基板の主面上に形成され、前記第1半導体素子と電気的に接続する第1電極と、
前記第1電極の上部にて前記第1電極と接続する板状電極とを有する半導体装置であって、
前記第1電極は、下地電極と前記下地電極上の第1半導体基板領域に形成されたバンプ電極とを含み、
前記下地電極は、複数の前記第1半導体素子を互いに電気的に接続し、
前記バンプ電極は、はんだから形成されていることを特徴とする半導体装置。 A plurality of first semiconductor elements formed on the main surface of the semiconductor substrate;
A first electrode formed on a main surface of the semiconductor substrate and electrically connected to the first semiconductor element;
A semiconductor device having a plate-like electrode connected to the first electrode above the first electrode,
The first electrode includes a base electrode and a bump electrode formed in a first semiconductor substrate region on the base electrode,
The base electrode electrically connects the plurality of first semiconductor elements to each other,
The semiconductor device according to claim 1, wherein the bump electrode is made of solder.
前記半導体基板は、前記第1半導体基板領域および第2半導体基板領域から形成され、
前記第1半導体基板領域内に前記第1半導体素子が形成され、
前記第2半導体基板領域内に、前記下地電極と同層の配線が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor substrate is formed from the first semiconductor substrate region and the second semiconductor substrate region,
The first semiconductor element is formed in the first semiconductor substrate region;
A semiconductor device, wherein a wiring of the same layer as the base electrode is formed in the second semiconductor substrate region.
平面において前記下地電極の周辺に沿って配置された前記第2半導体基板領域は第1絶縁膜で覆われていることを特徴とする半導体装置。 The semiconductor device according to claim 2,
The semiconductor device, wherein the second semiconductor substrate region arranged along the periphery of the base electrode in a plane is covered with a first insulating film.
前記第1絶縁膜は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜を含むことを特徴とする半導体装置。 The semiconductor device according to claim 3.
The semiconductor device, wherein the first insulating film includes a silicon oxide film, a silicon nitride film, or a silicon oxynitride film.
前記板状電極の幅は、前記板状電極における電流経路と交差する第1方向において1mm以上であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A width of the plate electrode is 1 mm or more in a first direction intersecting a current path in the plate electrode.
前記下地電極は、ニッケルを主成分とすることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the base electrode contains nickel as a main component.
前記下地電極と前記バンプ電極との間には、前記下地電極および前記バンプ電極の合金層が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
An alloy layer of the base electrode and the bump electrode is formed between the base electrode and the bump electrode.
複数の前記第1半導体素子はパワーデバイスを形成していることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the plurality of first semiconductor elements form a power device.
前記パワーデバイスはMISFETからなり、
前記MISFETのソース領域は、前記半導体基板の表面付近に形成され、
前記MISFETのドレイン領域は、前記半導体基板の裏面付近に形成され、
前記下地電極は、前記ソース領域に電気的に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 8.
The power device is a MISFET,
The source region of the MISFET is formed near the surface of the semiconductor substrate,
The drain region of the MISFET is formed near the back surface of the semiconductor substrate,
The semiconductor device, wherein the base electrode is electrically connected to the source region.
前記下地電極上に第2絶縁膜が形成され、
前記第1半導体基板領域における前記第2絶縁膜には、前記下地電極に達する第1開口部が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 8.
A second insulating film is formed on the base electrode;
The semiconductor device according to claim 1, wherein a first opening reaching the base electrode is formed in the second insulating film in the first semiconductor substrate region.
前記第1開口部は、平面ストライプ状であることを特徴とする半導体装置。 The semiconductor device according to claim 10.
The semiconductor device according to claim 1, wherein the first opening has a planar stripe shape.
前記第1開口部は、平面マトリクス状であることを特徴とする半導体装置。 The semiconductor device according to claim 10.
The semiconductor device according to claim 1, wherein the first opening has a planar matrix shape.
前記第1半導体素子はトランジスタであり、
1つの前記第1電極は、複数の前記第1半導体素子と電気的に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 10.
The first semiconductor element is a transistor;
One said 1st electrode is electrically connected with the said some 1st semiconductor element, The semiconductor device characterized by the above-mentioned.
前記下地電極は銅を含み、
前記下地電極上に第2絶縁膜が形成され、
前記第2絶縁膜は非感光性ポリイミド樹脂を主成分とし、
前記第1半導体基板領域における前記第2絶縁膜には、前記下地電極に達する第1開口部が形成され、
前記下地電極の表面には、前記銅の前記第2絶縁膜への拡散を防ぐ第1薄膜が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The base electrode includes copper;
A second insulating film is formed on the base electrode;
The second insulating film is mainly composed of a non-photosensitive polyimide resin,
A first opening reaching the base electrode is formed in the second insulating film in the first semiconductor substrate region,
A semiconductor device, wherein a first thin film that prevents diffusion of the copper into the second insulating film is formed on a surface of the base electrode.
前記半導体基板の主面上に形成され、前記ダイオード素子と電気的に接続する第2電極と、
前記第2電極の上部にて前記第2電極と接続する板状電極とを有する半導体装置であって、
前記第2電極は、下地電極と前記下地電極上の第3半導体基板領域に形成されたバンプ電極とを含み、
前記バンプ電極は、はんだから形成されていることを特徴とする半導体装置。 A diode element formed on the main surface of the semiconductor substrate;
A second electrode formed on the main surface of the semiconductor substrate and electrically connected to the diode element;
A semiconductor device having a plate-like electrode connected to the second electrode above the second electrode,
The second electrode includes a base electrode and a bump electrode formed in a third semiconductor substrate region on the base electrode,
The semiconductor device according to claim 1, wherein the bump electrode is made of solder.
前記下地電極上に第2絶縁膜が形成され、
前記第3半導体基板領域における前記第2絶縁膜には、前記下地電極に達する第1開口部が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 15, wherein
A second insulating film is formed on the base electrode;
A semiconductor device, wherein a first opening reaching the base electrode is formed in the second insulating film in the third semiconductor substrate region.
前記第1半導体チップは、第1半導体基板の主面に形成された複数のトランジスタ素子と、
前記第1半導体基板の主面上に形成され、前記トランジスタ素子と電気的に接続する第1電極と、
前記第1電極の上部にて前記第1電極と接続する第1板状電極とを有し、
前記第1電極は、第1下地電極と前記第1下地電極上の第1半導体基板領域に形成された第1バンプ電極とを含み、
前記第1下地電極は、複数の前記トランジスタ素子を互いに電気的に接続し、
前記第2半導体チップは、第2半導体基板の主面に形成されたダイオード素子と、
前記第2半導体基板の主面上に形成され、前記ダイオード素子と電気的に接続する第2電極と、
前記第2電極の上部にて前記第2電極と接続する第2板状電極とを有し、
前記第2電極は、第2下地電極と前記第2下地電極上の第3半導体基板領域に形成された第2バンプ電極とを含み、
前記第1バンプ電極および前記第2バンプ電極は、はんだから形成されていることを特徴とする半導体装置。 A semiconductor device having a module in which a first semiconductor chip including a power transistor and a second semiconductor chip on which a diode is formed are electrically connected on a wiring board,
The first semiconductor chip includes a plurality of transistor elements formed on a main surface of a first semiconductor substrate;
A first electrode formed on a main surface of the first semiconductor substrate and electrically connected to the transistor element;
A first plate-like electrode connected to the first electrode at the top of the first electrode;
The first electrode includes a first base electrode and a first bump electrode formed in a first semiconductor substrate region on the first base electrode,
The first base electrode electrically connects the plurality of transistor elements to each other,
The second semiconductor chip includes a diode element formed on a main surface of a second semiconductor substrate;
A second electrode formed on a main surface of the second semiconductor substrate and electrically connected to the diode element;
A second plate-like electrode connected to the second electrode on the second electrode;
The second electrode includes a second base electrode and a second bump electrode formed in a third semiconductor substrate region on the second base electrode,
The semiconductor device according to claim 1, wherein the first bump electrode and the second bump electrode are made of solder.
(b)前記半導体基板の主面上に前記第1半導体素子と電気的に接続する第1電極を形成する工程、
(c)前記第1電極に板状電極を接続する工程、
を含み、
前記(b)工程は、
(b1)前記半導体基板の主面上に複数の前記第1半導体素子と電気的に接続する下地電極を形成する工程、
(b2)前記下地電極上の第1半導体基板領域に第1金属膜を形成する工程、
(b3)前記第1金属膜上にバンプ電極を形成する工程、
(b4)前記半導体基板に加熱処理を施し、前記下地電極と前記バンプ電極との間に前記第1金属膜、前記下地電極および前記バンプ電極の合金層を形成する工程、
を含み、
前記バンプ電極は、はんだから形成することを特徴とする半導体装置の製造方法。 (A) forming a plurality of first semiconductor elements on a main surface of a semiconductor substrate;
(B) forming a first electrode electrically connected to the first semiconductor element on a main surface of the semiconductor substrate;
(C) connecting a plate electrode to the first electrode;
Including
The step (b)
(B1) forming a base electrode electrically connected to the plurality of first semiconductor elements on the main surface of the semiconductor substrate;
(B2) forming a first metal film in a first semiconductor substrate region on the base electrode;
(B3) forming a bump electrode on the first metal film;
(B4) heat-treating the semiconductor substrate, and forming an alloy layer of the first metal film, the base electrode, and the bump electrode between the base electrode and the bump electrode;
Including
The method of manufacturing a semiconductor device, wherein the bump electrode is formed of solder.
前記(b4)工程における前記加熱処理は、300℃以下で行うことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 18.
The method for manufacturing a semiconductor device, wherein the heat treatment in the step (b4) is performed at 300 ° C. or lower.
前記下地電極は、ニッケルを主成分として形成することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 18.
The method of manufacturing a semiconductor device, wherein the base electrode is formed mainly of nickel.
前記第1金属膜は、金を主成分として形成することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 18.
The method of manufacturing a semiconductor device, wherein the first metal film is formed using gold as a main component.
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