JP2013016837A - Semiconductor device - Google Patents

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邦治 武藤
Toshiyuki Hata
俊幸 波多
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仁久 佐藤
Hirotake Oka
浩偉 岡
Yasushi Ikeda
靖 池田
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Abstract

PROBLEM TO BE SOLVED: To realize low on-resistance of a small surface mount package where a power MOSFET is sealed.SOLUTION: A silicon chip 3 is mounted on a die pad part 4D integrally formed with a lead 4 forming a drain lead, and a source pad 7 and a gate pad 8 are formed on the main surface. A rear surface of the silicon chip 3 forms a drain of a power MOSFET and is joined to an upper surface of the die pad part 4D through an Ag paste. A lead 4 forming a source lead is electrically connected with the source pad 7 through an Al ribbon 10. A lead 4 forming a gate lead is electrically connected with the gate pad 8 through an Au wire 11.

Description

本発明は、半導体装置に関し、特に、小型面実装パッケージを有する半導体装置に適用することができる。   The present invention relates to a semiconductor device, and in particular, can be applied to a semiconductor device having a small surface mount package.

携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、ＳＯＰ８などの小型面実装パッケージに封止されている。この種のパワーＭＯＳＦＥＴについては、例えば特許文献１（特開２０００−１６４８６９号公報）や特許文献２（特開２０００−２９９４６４号公報）に記載がある。   A power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) used for a power control switch or a charge / discharge protection circuit switch of a portable information device is sealed in a small surface mount package such as SOP8. This type of power MOSFET is described in, for example, Patent Document 1 (Japanese Patent Laid-Open No. 2000-164869) and Patent Document 2 (Japanese Patent Laid-Open No. 2000-299464).

特許文献１は、ｎ＋型シリコン基板の上層をなすｐ型エピタキシャル層を含む構造体内に形成されたトレンチ（溝）ゲート型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、ｎ型ドレイン領域をｎ＋型シリコン基板とトレンチの底部との間に延在するように形成し、ｎ型ドレイン領域とｐ型エピタキシャル層との接合部をｎ＋型シリコン基板とトレンチの隔壁との間に延在するように形成することによって、パンチスルーブレークダウンが生じる危険性を低減する技術を開示している。 Patent Document 1 discloses a n-type drain region in a trench (groove) gate type power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) formed in a structure including a p-type epitaxial layer that is an upper layer of an n + -type silicon substrate. It is formed to extend between the + type silicon substrate and the bottom of the trench, and the junction between the n type drain region and the p type epitaxial layer extends between the n + type silicon substrate and the partition wall of the trench. Thus, a technique for reducing the risk of punch-through breakdown is disclosed.

また、特許文献２は、第１導電型の半導体基体上に第１導電型のエピタキシャル層と第２導電型のウエル層とを設け、これらエピタキシャル層およびウエル層からなる上側層内に絶縁層で分離された深いトレンチゲートを設け、トレンチゲートの下にドレイン領域を設け、トレンチゲートに隣接してソース領域を設け、ウエル層上部にウエル層よりも高濃度の不純物をドープした本体領域を設けることによって、ドレイン領域のオン抵抗を小さくする技術を開示している。   Further, in Patent Document 2, a first conductivity type epitaxial layer and a second conductivity type well layer are provided on a first conductivity type semiconductor substrate, and an insulating layer is provided in an upper layer composed of the epitaxial layer and the well layer. An isolated deep trench gate is provided, a drain region is provided below the trench gate, a source region is provided adjacent to the trench gate, and a body region doped with an impurity higher in concentration than the well layer is provided above the well layer. Discloses a technique for reducing the on-resistance of the drain region.

特開２０００−１６４８６９号公報JP 2000-164869 A 特開２０００−２９９４６４号公報JP 2000-299464 A

本発明者は、上記のようなパワーＭＯＳＦＥＴを封止するＳＯＰ８について検討した。本発明者が検討したＳＯＰ８は、パワーＭＯＳＦＥＴが形成されたシリコンチップをモールド樹脂で封止したパッケージ構造を有している。   The inventor studied SOP8 for sealing the power MOSFET as described above. The SOP 8 studied by the present inventor has a package structure in which a silicon chip on which a power MOSFET is formed is sealed with a mold resin.

シリコンチップは、ドレインリードと一体に形成されたダイパッド部の上に、その主面を上に向けた状態で搭載されている。シリコンチップの裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペーストを介してダイパッド部の上面に接合されている。   The silicon chip is mounted on a die pad portion formed integrally with the drain lead with its main surface facing upward. The back surface of the silicon chip constitutes the drain of the power MOSFET, and is joined to the upper surface of the die pad portion via an Ag paste.

シリコンチップの主面には、ソースパッドとゲートパッドが形成されている。ソースパッドとゲートパッドは、シリコンチップの最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッドは、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッドよりも広い面積で構成されている。同様の理由から、シリコンチップの裏面は、その全面がパワーＭＯＳＦＥＴのドレインを構成している。   A source pad and a gate pad are formed on the main surface of the silicon chip. The source pad and the gate pad are composed of a conductive film mainly composed of an Al film formed on the uppermost layer of the silicon chip. The source pad has a larger area than the gate pad in order to reduce the on-resistance of the power MOSFET. For the same reason, the entire back surface of the silicon chip constitutes the drain of the power MOSFET.

モールド樹脂の外部には、ＳＯＰ８の外部接続端子を構成するソースリード、ドレインリードおよびゲートリードが露出している。ソースリードとソースパッド、およびゲートリードとゲートパッドは、それぞれＡｕワイヤによって電気的に接続されている。ゲートパッドは、その面積が小さいので、ゲートパッドとゲートリードは、１本のＡｕワイヤによって接続されている。一方、ソースパッドは、ゲートパッドよりも面積が大きいので、ソースパッドとソースリードは、複数本のＡｕワイヤによって電気的に接続されている。   The source lead, drain lead, and gate lead constituting the external connection terminal of the SOP 8 are exposed outside the mold resin. The source lead and the source pad, and the gate lead and the gate pad are electrically connected by Au wires, respectively. Since the gate pad has a small area, the gate pad and the gate lead are connected by a single Au wire. On the other hand, since the source pad has a larger area than the gate pad, the source pad and the source lead are electrically connected by a plurality of Au wires.

しかしながら、上記のような構造のＳＯＰ８は、ソースパッドとＡｕワイヤ、およびソースリードとＡｕワイヤの接触抵抗を十分に下げることが困難である。これは、ソースパッドやソースリードとＡｕワイヤとの接触面積が小さいため、Ａｕワイヤの本数を増やしても十分な接触面積を確保することが困難なためである。また、ソースパッドの面積を大きくして多数本のＡｕワイヤを接続しようとすると、シリコンチップのサイズも大きくなるために、ＳＯＰ８の実装面積も大きくなってしまう。   However, in the SOP 8 having the above structure, it is difficult to sufficiently reduce the contact resistance between the source pad and the Au wire and between the source lead and the Au wire. This is because it is difficult to ensure a sufficient contact area even if the number of Au wires is increased because the contact area between the source pad or source lead and the Au wire is small. Further, when the area of the source pad is increased to connect a large number of Au wires, the size of the silicon chip is increased, and the mounting area of the SOP 8 is also increased.

本発明の目的は、オン抵抗の小さい面実装パッケージを実現する技術を提供することにある。   An object of the present invention is to provide a technique for realizing a surface-mount package having a low on-resistance.

本発明の他の目的は、面実装パッケージの小型化を実現する技術を提供することにある。   Another object of the present invention is to provide a technique for realizing the miniaturization of a surface mount package.

本発明の他の目的は、面実装パッケージの製造歩留まりおよび信頼性を向上させ、実現する技術を提供することにある。   Another object of the present invention is to provide a technique for improving and realizing the manufacturing yield and reliability of a surface mount package.

本発明の他の目的は、面実装パッケージの製造コストを低減し、実現する技術を提供することにある。   Another object of the present invention is to provide a technique for reducing and realizing the manufacturing cost of a surface mount package.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明の半導体装置は、リードフレームのダイパッド部上に搭載された半導体チップが樹脂パッケージによって封止され、前記樹脂パッケージの外部に前記リードフレームのアウターリード部が露出した半導体装置であって、
前記リードフレームは、ゲートリード、ソースリード、ドレインリード、および前記ドレインリードと一体に形成されたダイパッド部からなり、
前記半導体チップの主面には、パワーＭＯＳＦＥＴのゲート電極に接続されたゲートパッドと、前記パワーＭＯＳＦＥＴのソースに接続され、かつ前記ゲートパッドよりも面積の大きいソースパッドとが形成され、
前記パワーＭＯＳＦＥＴのドレインを構成する前記半導体チップの裏面は、Ａｇペーストによって前記ダイパッド部上に接合され、
前記ソースリードと前記ソースパッドは、Ａｌリボンによって接続されているものである。 The semiconductor device of the present invention is a semiconductor device in which a semiconductor chip mounted on a die pad portion of a lead frame is sealed by a resin package, and an outer lead portion of the lead frame is exposed outside the resin package,
The lead frame includes a gate lead, a source lead, a drain lead, and a die pad part formed integrally with the drain lead,
On the main surface of the semiconductor chip, a gate pad connected to the gate electrode of the power MOSFET and a source pad connected to the source of the power MOSFET and having a larger area than the gate pad are formed.
The back surface of the semiconductor chip constituting the drain of the power MOSFET is bonded onto the die pad portion by Ag paste,
The source lead and the source pad are connected by an Al ribbon.

本発明において、Ａｌリボンとは、Ａｌを主成分とする導電材料で構成された帯状の結線材料を意味している。通常、Ａｌリボンは、スプールに巻かれた状態でボンディング装置に設置される。Ａｌリボンをリードやパッドに接続する方式として、超音波接合やレーザ接合がある。Ａｌリボンは、極めて薄いため、リードやパッドに接続する際は、長さやループ形状を任意に設定することができる。   In the present invention, the Al ribbon means a strip-shaped connecting material composed of a conductive material mainly composed of Al. Usually, the Al ribbon is installed in a bonding apparatus while being wound on a spool. As a method of connecting the Al ribbon to a lead or a pad, there are ultrasonic bonding and laser bonding. Since the Al ribbon is extremely thin, the length and loop shape can be arbitrarily set when connecting to a lead or pad.

また、Ａｌリボンに類似した結線材料として、クリップと呼ばれるものがある。これは、Ｃｕ合金やＡｌなどからなる薄い金属板をあらかじめ所定のループ形状、所定の長さに成形したもので、これをリードやパッドに接続する際には、その一端をリード上に、他端をパッド上に置き、クリップとリードおよびクリップとパッドを同時に接続する。接続方式としては、半田接合、Ａｇペースト接合、超音波接合などがある。   Further, as a connection material similar to the Al ribbon, there is a material called a clip. This is a thin metal plate made of Cu alloy, Al, or the like, which has been formed into a predetermined loop shape and a predetermined length in advance. When this is connected to a lead or pad, one end is placed on the lead and the other. Place the end on the pad and connect the clip and lead and the clip and pad simultaneously. Examples of the connection method include solder bonding, Ag paste bonding, and ultrasonic bonding.

本発明において、リボンというときは上記クリップを含んだ結線材料を意味するが、あらかじめ長さやループ形状が決められたクリップよりも、リードやパッドの面積、あるいはリードとパッドの距離に応じて、長さやループ形状を任意に設定することができるリボンの方がより好ましい。   In the present invention, the term “ribbon” means a wiring material including the above clip, but it is longer than the clip whose length and loop shape are determined in advance depending on the area of the lead and the pad or the distance between the lead and the pad. A ribbon in which the sheath shape can be arbitrarily set is more preferable.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

オン抵抗の小さい面実装型半導体装置を実現することができる。   A surface-mount type semiconductor device with low on-resistance can be realized.

本発明の実施の形態１である半導体装置の外観を示す平面図である。It is a top view which shows the external appearance of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施の形態１である半導体装置の外観を示す側面図である。1 is a side view showing an external appearance of a semiconductor device that is a first embodiment of the present invention; 本発明の実施の形態１である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is Embodiment 1 of this invention. 図３のＡ−Ａ線に沿った断面図である。It is sectional drawing along the AA line of FIG. 図３のＢ−Ｂ線に沿った断面図である。It is sectional drawing along the BB line of FIG. シリコンチップに形成されたパワーＭＯＳＦＥＴを示す要部断面図である。It is principal part sectional drawing which shows power MOSFET formed in the silicon chip. シリコンチップに形成されたソースパッド、ゲートパッドおよびゲート配線を含む最上層の導電膜と下層のゲート電極とを示す平面図である。It is a top view which shows the uppermost conductive film containing the source pad, gate pad, and gate wiring which were formed in the silicon chip, and the lower layer gate electrode. 本発明の実施の形態１である半導体装置の製造工程の一例を示すフロー図である。It is a flowchart which shows an example of the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. シリコンチップのソースパッドにＡｌリボンをウェッジボンディングする際にＡｇペーストに振動エネルギーが加わる様子を説明する図である。It is a figure explaining a mode that vibration energy is added to Ag paste at the time of wedge-bonding Al ribbon to the source pad of a silicon chip. Ａｇペーストの最適な弾性率を導出するための選択指針式を説明する図である。It is a figure explaining the selection guide type formula for deriving the optimal elastic modulus of Ag paste. ４種類のＡｇペーストの選択指針式とクラック耐性実験の結果を示すグラフである。It is a graph which shows the result of the selection guide type | formula of four types of Ag paste, and a crack tolerance experiment. Ａｇペーストの弾性率の剪断強度依存性を測定した結果を示すグラフである。It is a graph which shows the result of having measured the shear strength dependence of the elasticity modulus of Ag paste. 本発明の実施の形態２である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is Embodiment 2 of this invention. １本のボンディングツールで複数本のＡｌリボンを同時にボンディングする工程を示す要部斜視図である。It is a principal part perspective view which shows the process of bonding several Al ribbon simultaneously with one bonding tool. 本発明の実施の形態３である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is Embodiment 3 of this invention. 本発明の実施の形態４である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is Embodiment 4 of this invention. 本発明の実施の形態５である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is Embodiment 5 of this invention. 本発明の実施の形態６である半導体装置の外観を示す平面図である。It is a top view which shows the external appearance of the semiconductor device which is Embodiment 6 of this invention. 本発明の実施の形態６である半導体装置の外観を示す平面図である。It is a top view which shows the external appearance of the semiconductor device which is Embodiment 6 of this invention. 本発明の実施の形態６である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is Embodiment 6 of this invention. 図２０のＣ−Ｃ線に沿った断面図である。It is sectional drawing along CC line of FIG. 本発明の実施の形態６である半導体装置の動作を概略的に説明する図である。It is a figure which illustrates roughly operation | movement of the semiconductor device which is Embodiment 6 of this invention. 本発明の実施の形態６である半導体装置の製造工程において、クランプとリードの接触領域を示す要部平面図である。In the manufacturing process of the semiconductor device which is Embodiment 6 of this invention, it is a principal part top view which shows the contact area | region of a clamp and a lead. シリコンチップに形成されたＩＧＢＴを示す要部断面図である。It is principal part sectional drawing which shows IGBT formed in the silicon chip. 本発明の実施の形態６である半導体装置のを用いた回路の一例を示す図である。It is a figure which shows an example of the circuit using the semiconductor device which is Embodiment 6 of this invention. 本発明の実施の形態７である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is Embodiment 7 of this invention. 図２６のＤ−Ｄ線に沿った断面図である。It is sectional drawing along the DD line | wire of FIG. 図２６のＥ−Ｅ線に沿った断面図である。It is sectional drawing along the EE line of FIG. 図２６のＦ−Ｆ線に沿った断面図である。It is sectional drawing along the FF line of FIG. 本発明の実施の形態７である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is Embodiment 7 of this invention. 図３０のＧ−Ｇ線に沿った断面図である。It is sectional drawing along the GG line of FIG. 図３０のＨ−Ｈ線に沿った断面図である。It is sectional drawing along the HH line of FIG. 本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。It is a top view which shows the internal structure of the semiconductor device which is other embodiment of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態を説明する図面においては、構成をわかりやすくするために平面図であってもハッチングを付す場合がある。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. Further, in the drawings for explaining the following embodiments, hatching may be given even in plan views for easy understanding of the configuration.

（実施の形態１）
図１〜図５は、本実施の形態の半導体装置を示す図であり、図１は外観を示す平面図、図２は外観を示す側面図、図３は内部構造を示す平面図、図４は図３のＡ−Ａ線に沿った断面図、図５は図３のＢ−Ｂ線に沿った断面図である。 (Embodiment 1)
1 to 5 are diagrams showing a semiconductor device according to the present embodiment. FIG. 1 is a plan view showing an appearance, FIG. 2 is a side view showing the appearance, FIG. 3 is a plan view showing an internal structure, and FIG. Is a cross-sectional view taken along line AA in FIG. 3, and FIG. 5 is a cross-sectional view taken along line BB in FIG.

本実施の形態の半導体装置１Ａは、小型面実装パッケージの一種であるＳＯＰ８に適用したものである。エポキシ系樹脂からなるモールド樹脂２の外部には、ＳＯＰ８の外部接続端子を構成する８本のリード４のアウターリード部が露出している。図１に示すリード４のうち、１番リードから３番リードまではソースリード、４番リードはゲートリード、５番リードから８番リードまではドレインリードである。   The semiconductor device 1A of the present embodiment is applied to an SOP 8, which is a kind of small surface mount package. Outer leads of the eight leads 4 constituting the external connection terminals of the SOP 8 are exposed outside the mold resin 2 made of epoxy resin. Among the leads 4 shown in FIG. 1, the first lead to the third lead are a source lead, the fourth lead is a gate lead, and the fifth lead to the eighth lead are drain leads.

モールド樹脂２の内部には、後述するパワーＭＯＳＦＥＴが形成されたシリコンチップ３が封止されている。このパワーＭＯＳＦＥＴは、例えば携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用される。シリコンチップ３の平面寸法は、例えば長辺×短辺＝３．９ｍｍ×２．２ｍｍである。   Inside the mold resin 2, a silicon chip 3 on which a power MOSFET described later is formed is sealed. This power MOSFET is used, for example, as a power control switch or charge / discharge protection circuit switch of a portable information device. The planar dimension of the silicon chip 3 is, for example, long side × short side = 3.9 mm × 2.2 mm.

シリコンチップ３は、ドレインリードを構成する４本のリード４（５番リード〜８番リード）と一体に形成されたダイパッド部４Ｄの上に、その主面を上に向けた状態で搭載されている。シリコンチップ３の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペースト５を介してダイパッド部４Ｄの上面に接合されている。ダイパッド部４Ｄおよび８本のリード４（１番リード〜８番リード）は、ＣｕまたはＦｅ−Ｎｉ合金からなり、それらの表面には、Ｐｄ膜を主成分とし、その上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。Ｐｄ膜を主成分とするメッキ層の効果については、後述する。   The silicon chip 3 is mounted on a die pad portion 4D formed integrally with four leads 4 (5th to 8th leads) constituting a drain lead with its main surface facing upward. Yes. The back surface of the silicon chip 3 constitutes the drain of the power MOSFET, and is joined to the upper surface of the die pad portion 4D via the Ag paste 5. The die pad portion 4D and the eight leads 4 (1st lead to 8th lead) are made of Cu or Fe—Ni alloy, and a Pd film as a main component on the surface thereof, and Ni film and Au film above and below it. A plating layer (not shown) having a three-layer structure (Ni / Pd / Au) is formed. The effect of the plating layer mainly composed of the Pd film will be described later.

シリコンチップ３の主面には、ソースパッド（ソース電極）７とゲートパッド８が形成されている。ソースパッド７とゲートパッド８は、シリコンチップ３の最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッド７は、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッド８よりも広い面積で構成されている。同様の理由から、シリコンチップ３の裏面は、その全面がパワーＭＯＳＦＥＴのドレインを構成している。   A source pad (source electrode) 7 and a gate pad 8 are formed on the main surface of the silicon chip 3. The source pad 7 and the gate pad 8 are composed of a conductive film mainly composed of an Al film formed on the uppermost layer of the silicon chip 3. The source pad 7 has a larger area than the gate pad 8 in order to reduce the on-resistance of the power MOSFET. For the same reason, the entire back surface of the silicon chip 3 constitutes the drain of the power MOSFET.

本実施の形態の半導体装置１Ａは、ソースリードを構成する３本のリード４（１番リード〜３番リード）がモールド樹脂２の内部で連結されており、この連結された部分とソースパッド７とがＡｌリボン１０によって電気的に接続されている。Ａｌリボン１０の厚さは０．１ｍｍ程度であり、幅は１ｍｍ程度である。パワーＭＯＳＦＥＴのオン抵抗を低減するためには、Ａｌリボン１０の幅をソースパッド７の幅に近づけることによって、Ａｌリボン１０とソースパッド７の接触面積を大きくすることが望ましい。一方、ゲートリードを構成する１本のリード４（４番リード）とゲートパッド８は、１本のＡｕワイヤ１１によって電気的に接続されている。   In the semiconductor device 1A of the present embodiment, three leads 4 (No. 1 to No. 3) constituting source leads are connected inside the mold resin 2, and the connected portion and the source pad 7 are connected. Are electrically connected by an Al ribbon 10. The thickness of the Al ribbon 10 is about 0.1 mm, and the width is about 1 mm. In order to reduce the on-resistance of the power MOSFET, it is desirable to increase the contact area between the Al ribbon 10 and the source pad 7 by bringing the width of the Al ribbon 10 close to the width of the source pad 7. On the other hand, one lead 4 (fourth lead) constituting the gate lead and the gate pad 8 are electrically connected by one Au wire 11.

次に、上記シリコンチップ３に形成されたパワーＭＯＳＦＥＴについて説明する。図６は、パワーＭＯＳＦＥＴの一例であるｎチャネル型のトレンチゲート型パワーＭＯＳＦＥＴを示すシリコンチップ３の要部断面図である。   Next, the power MOSFET formed on the silicon chip 3 will be described. FIG. 6 is a cross-sectional view of a main part of the silicon chip 3 showing an n-channel trench gate type power MOSFET which is an example of the power MOSFET.

ｎ＋型単結晶シリコン基板２０の主面には、ｎ−型単結晶シリコン層２１がエピタキシャル成長法によって形成されている。ｎ＋型単結晶シリコン基板２０およびｎ−型単結晶シリコン層２１は、パワーＭＯＳＦＥＴのドレインを構成している。 An n − type single crystal silicon layer 21 is formed on the main surface of the n + type single crystal silicon substrate 20 by an epitaxial growth method. The n + type single crystal silicon substrate 20 and the n − type single crystal silicon layer 21 constitute the drain of the power MOSFET.

ｎ−型単結晶シリコン層２１の一部には、ｐ型ウエル２２が形成されている。また、ｎ−型単結晶シリコン層２１の表面の一部には、酸化シリコン膜２３が形成されており、他の一部には複数の溝２４が形成されている。ｎ−型単結晶シリコン層２１の表面のうち、酸化シリコン膜２３で覆われた領域は、素子分離領域を構成し、溝２４が形成された領域は、素子形成領域（アクティブ領域）を構成している。図示はしないが、溝２４の平面形状は、四角形、六角形、八角形などの多角形または一方向に延在するストライプである。 A p-type well 22 is formed in a part of the n − -type single crystal silicon layer 21. Further, a silicon oxide film 23 is formed on a part of the surface of the n − type single crystal silicon layer 21, and a plurality of grooves 24 are formed on the other part. Of the surface of the n − -type single crystal silicon layer 21, a region covered with the silicon oxide film 23 constitutes an element isolation region, and a region where the groove 24 is formed constitutes an element formation region (active region). ing. Although not shown, the planar shape of the groove 24 is a polygon such as a quadrangle, a hexagon, or an octagon, or a stripe extending in one direction.

溝２４の底部および側壁には、パワーＭＯＳＦＥＴのゲート酸化膜を構成する酸化シリコン膜２５が形成されている。また、溝２４の内部には、パワーＭＯＳＦＥＴのゲート電極を構成する多結晶シリコン膜２６Ａが埋め込まれている。一方、酸化シリコン膜２３の上部には、上記ゲート電極を構成する多結晶シリコン膜２６Ａと同一工程で堆積した多結晶シリコン膜からなるゲート引き出し電極２６Ｂが形成されている。ゲート電極（多結晶シリコン膜２６Ａ）とゲート引き出し電極２６Ｂは、図示しない領域で電気的に接続されている。   A silicon oxide film 25 constituting a gate oxide film of the power MOSFET is formed on the bottom and side walls of the trench 24. Further, in the trench 24, a polycrystalline silicon film 26A constituting a gate electrode of the power MOSFET is buried. On the other hand, on the silicon oxide film 23, a gate lead electrode 26B made of a polycrystalline silicon film deposited in the same process as the polycrystalline silicon film 26A constituting the gate electrode is formed. The gate electrode (polycrystalline silicon film 26A) and the gate lead electrode 26B are electrically connected in a region not shown.

素子形成領域のｎ−型単結晶シリコン層２１には、溝２４よりも浅いｐ−型半導体領域２７が形成されている。このｐ−型半導体領域２７は、パワーＭＯＳＦＥＴのチャネル層を構成している。ｐ−型半導体領域２７の上部には、ｐ−型半導体領域２７より不純物濃度の高いｐ型半導体領域２８が形成されており、さらにｐ型半導体領域２８の上部には、ｎ＋型半導体領域２９が形成されている。ｐ型半導体領域２８は、パワーＭＯＳＦＥＴのパンチスルーストッパー層を構成し、ｎ＋型半導体領域２９は、ソースを構成している。 A p − type semiconductor region 27 shallower than the groove 24 is formed in the n − type single crystal silicon layer 21 in the element formation region. The p − type semiconductor region 27 forms a channel layer of the power MOSFET. p - type in the upper part of the semiconductor region 27, p - type semiconductor regions 27 are formed high impurity concentration p-type semiconductor region 28 is more and more the upper portion of the p-type semiconductor region 28, n + -type semiconductor region 29 Is formed. The p-type semiconductor region 28 constitutes a punch-through stopper layer of the power MOSFET, and the n + -type semiconductor region 29 constitutes a source.

上記パワーＭＯＳＦＥＴが形成された素子形成領域の上部、およびゲート引き出し電極２６Ｂが形成された素子分離領域の上部には、２層の酸化シリコン膜３０、３１が形成されている。素子形成領域には、酸化シリコン膜３１、３０、ｐ型半導体領域２８およびｎ＋型半導体領域２９を貫通してｐ−型半導体領域２７に達する接続孔３２が形成されている。また、素子分離領域には、酸化シリコン膜３１、３０を貫通してゲート引き出し電極２６Ｂに達する接続孔３３が形成されている。 Two layers of silicon oxide films 30 and 31 are formed above the element formation region where the power MOSFET is formed and above the element isolation region where the gate lead electrode 26B is formed. In the element formation region, a connection hole 32 that penetrates the silicon oxide films 31 and 30, the p-type semiconductor region 28 and the n + -type semiconductor region 29 and reaches the p − -type semiconductor region 27 is formed. In the element isolation region, a connection hole 33 that penetrates the silicon oxide films 31 and 30 and reaches the gate lead electrode 26B is formed.

接続孔３２、３３の内部を含む酸化シリコン膜３１の上部には、薄いＴｉＷ（チタンタングステン）膜と厚いＡｌ膜との積層膜からなるソースパッド７およびゲート配線３４が形成されている。素子形成領域に形成されたソースパッド７は、接続孔３２を通じてパワーＭＯＳＦＥＴのソース（ｎ＋型半導体領域２９）に電気的に接続されている。この接続孔３２の底部には、ソースパッド７とｐ−型半導体領域２７とをオーミック接触させるためのｐ＋型半導体領域３５が形成されている。また、素子分離領域に形成されたゲート配線３４は、接続孔３３の下部のゲート引き出し電極２６Ｂを介してパワーＭＯＳＦＥＴのゲート電極（多結晶シリコン膜２６Ａ）に接続されている。 On the upper part of the silicon oxide film 31 including the insides of the connection holes 32 and 33, a source pad 7 and a gate wiring 34 made of a laminated film of a thin TiW (titanium tungsten) film and a thick Al film are formed. The source pad 7 formed in the element formation region is electrically connected to the source (n + type semiconductor region 29) of the power MOSFET through the connection hole 32. A p + type semiconductor region 35 for making ohmic contact between the source pad 7 and the p − type semiconductor region 27 is formed at the bottom of the connection hole 32. Further, the gate wiring 34 formed in the element isolation region is connected to the gate electrode (polycrystalline silicon film 26A) of the power MOSFET via the gate lead electrode 26B below the connection hole 33.

ソースパッド７にはＡｌリボン１０の一端がウェッジボンディング法によって電気的に接続されている。ソースパッド７は、Ａｌリボン１０をボンディングする際にパワーＭＯＳＦＥＴが受ける衝撃を緩和するため、酸化シリコン膜３２、３３の上部における厚さを３μｍ以上とすることが望ましい。   One end of an Al ribbon 10 is electrically connected to the source pad 7 by a wedge bonding method. The source pad 7 desirably has a thickness of 3 μm or more above the silicon oxide films 32 and 33 in order to reduce the impact received by the power MOSFET when the Al ribbon 10 is bonded.

図７は、シリコンチップ３に形成されたソースパッド７、ゲートパッド８およびゲート配線３４を含む最上層の導電膜と下層のゲート電極（多結晶シリコン膜２６Ａ）とを示す平面図である。ゲート配線３４は、ゲートパッド８に電気的に接続されており、ソースパッド７は、Ａｌ配線３６に電気的に接続されている。また、シリコンチップ３の外周部には、Ａｌ配線３７、３８が形成されている。ゲートパッド８およびＡｌ配線３６、３７、３８は、ソースパッド７およびゲート配線３４と同層の導電膜（ＴｉＷ膜とＡｌ膜との積層膜）で構成されている。実際のシリコンチップ３は、ゲート配線３４およびＡｌ配線３６、３７、３８が図示しない表面保護膜によって覆われているので、シリコンチップ３の表面には、上記した最上層の導電膜のうち、ソースパッド７とゲートパッド８のみが露出している。なお、図７に示す例では、ゲート電極（多結晶シリコン膜２６Ａ）が形成される溝２４の平面形状を四角形としたので、ゲート電極（多結晶シリコン膜２６Ａ）の平面形状も四角形となっている。   FIG. 7 is a plan view showing the uppermost conductive film and the lower gate electrode (polycrystalline silicon film 26A) including the source pad 7, the gate pad 8 and the gate wiring 34 formed on the silicon chip 3. As shown in FIG. The gate wiring 34 is electrically connected to the gate pad 8, and the source pad 7 is electrically connected to the Al wiring 36. In addition, Al wirings 37 and 38 are formed on the outer periphery of the silicon chip 3. The gate pad 8 and the Al wirings 36, 37, and 38 are composed of a conductive film (laminated film of a TiW film and an Al film) in the same layer as the source pad 7 and the gate wiring 34. In the actual silicon chip 3, the gate wiring 34 and the Al wirings 36, 37, and 38 are covered with a surface protection film (not shown), so that the source of the uppermost conductive film is formed on the surface of the silicon chip 3. Only the pad 7 and the gate pad 8 are exposed. In the example shown in FIG. 7, since the planar shape of the groove 24 in which the gate electrode (polycrystalline silicon film 26A) is formed is a square, the planar shape of the gate electrode (polycrystalline silicon film 26A) is also a square. Yes.

図８は、本実施の形態の半導体装置１Ａの製造工程の一例を示すフロー図である。半導体装置１Ａを製造するには、まず、周知の製造方法に従ってシリコンウエハにパワーＭＯＳＦＥＴを形成した後、このシリコンウエハをダイシングしてシリコンチップ３を得る。次に、リード４およびダイパッド部４Ｄが形成されたリードフレームを用意し、Ａｇペースト５を使ってダイパッド部４Ｄ上にシリコンチップ３を搭載（ダイボンディング）する。   FIG. 8 is a flowchart showing an example of the manufacturing process of the semiconductor device 1A of the present embodiment. To manufacture the semiconductor device 1A, first, a power MOSFET is formed on a silicon wafer according to a known manufacturing method, and then the silicon wafer 3 is diced to obtain a silicon chip 3. Next, a lead frame on which the lead 4 and the die pad portion 4D are formed is prepared, and the silicon chip 3 is mounted (die bonding) on the die pad portion 4D using the Ag paste 5.

次に、シリコンチップ３のソースパッド７とソースリードを構成するリード４（１番リードから３番リードまでが一体となった部分）との間に超音波を利用した周知のウェッジボンディング法によってＡｌリボン１０をボンディングする。続いて、シリコンチップ３のゲートパッド８とゲートリードを構成するリード４（４番リード）との間に熱と超音波を利用した周知のボールボンディング法によってＡｕワイヤ１１をボンディングする。なお、Ａｌリボン１０のボンディングとＡｕワイヤ１１のボンディングは、いずれを先に行ってもよい。   Next, Al is formed by a well-known wedge bonding method using ultrasonic waves between the source pad 7 of the silicon chip 3 and the lead 4 constituting the source lead (the portion where the first lead to the third lead are integrated). The ribbon 10 is bonded. Subsequently, the Au wire 11 is bonded between the gate pad 8 of the silicon chip 3 and the lead 4 (No. 4 lead) constituting the gate lead by a known ball bonding method using heat and ultrasonic waves. Note that either the bonding of the Al ribbon 10 or the bonding of the Au wire 11 may be performed first.

次に、モールド金型を用いてシリコンチップ３（およびダイパッド部４Ｄ、Ａｌリボン１０、Ａｕワイヤ１１、リード４のインナーリード部）をモールド樹脂２で封止した後、モールド樹脂２の表面に製品名や製造番号などをマーキングする。続いて、モールド樹脂２の外部に露出したリード４の不要部分を切断・除去した後、リード４をガルウィング状に成形し、最後に、製品の良・不良を判別する選別工程を経て半導体装置１Ａが完成する。   Next, after the silicon chip 3 (and the die pad portion 4D, the Al ribbon 10, the Au wire 11, and the inner lead portion of the lead 4) is sealed with the mold resin 2 using a mold, the product is formed on the surface of the mold resin 2. Mark the name and serial number. Subsequently, after unnecessary portions of the lead 4 exposed to the outside of the mold resin 2 are cut and removed, the lead 4 is formed into a gull wing shape, and finally, a semiconductor device 1A is subjected to a selection process for determining whether the product is good or bad. Is completed.

このように、本実施の形態では、ゲートパッド８よりも広い面積を有するソースパッド７とソースリード（リード４）とを電気的に接続する導電材料として、Ａｕワイヤ１１よりも広い面積を有するＡｌリボン１０を使用する。そのため、ソースパッド７の表面にＡｌリボン１０をウェッジボンディングする際には、図９に示すように、シリコンチップ３の表面だけでなく、シリコンチップ３とダイパッド部４Ｄとの間に介在するＡｇペースト５にもボンディングツール１２の大きな振動エネルギーが加わる。従って、ボンディングツールの大きな振動エネルギーによってＡｇペースト５にクラックが発生するのを防ぐ対策として、最適な弾性率（Ｐａ）を持ったＡｇペースト５を選択的に使用することが望ましい。   Thus, in this embodiment, Al having a larger area than the Au wire 11 is used as a conductive material for electrically connecting the source pad 7 having a larger area than the gate pad 8 and the source lead (lead 4). Ribbon 10 is used. Therefore, when the Al ribbon 10 is wedge-bonded to the surface of the source pad 7, as shown in FIG. 9, not only the surface of the silicon chip 3, but also the Ag paste interposed between the silicon chip 3 and the die pad portion 4D. 5 is also subjected to a large vibration energy of the bonding tool 12. Therefore, it is desirable to selectively use the Ag paste 5 having the optimum elastic modulus (Pa) as a measure for preventing the Ag paste 5 from cracking due to the large vibration energy of the bonding tool.

本実施の形態では、Ａｇペースト５の弾性率（Ｐａ）を、以下の式（１）で定義する。
弾性率(Ｐａ)＝２．６×接着厚さ(μｍ)／破断変位(μｍ)×剪断強度(Ｐａ) （１）
式（１）において、接着厚さはＡｇペーストの厚さ（μｍ）、剪断強度（Ｐａ）は剪断方向の力／断面積（接着面積）である。また、破断変位は、図１０に示す計算式から導出される値（μｍ）である。ここで、破断変位＞Ａｌリボン超音波ボンディング可能変位（＝Ａｌリボンの超音波ボンディング時にボンディングツールを振動させることによって、Ａｇペーストが変形する量）となるので、本実施の形態のＡｇペースト５に要求される弾性率（Ｐａ）の選択指針式は、｛弾性率（Ｐａ）＜２．６×接着厚さ（μｍ）／Ａｌリボン超音波ボンディング可能変位（μｍ）×剪断強度（Ｐａ）｝となる。 In the present embodiment, the elastic modulus (Pa) of the Ag paste 5 is defined by the following formula (1).
Elastic modulus (Pa) = 2.6 × bonding thickness (μm) / breaking displacement (μm) × shear strength (Pa) (1)
In formula (1), the adhesion thickness is the thickness (μm) of the Ag paste, and the shear strength (Pa) is the force / cross-sectional area (adhesion area) in the shear direction. Further, the breaking displacement is a value (μm) derived from the calculation formula shown in FIG. Here, fracture displacement> Al ribbon ultrasonic bonding possible displacement (= Amount of Ag paste deformed by vibrating bonding tool during ultrasonic bonding of Al ribbon). The required guideline formula for elastic modulus (Pa) is {elastic modulus (Pa) <2.6 × bonding thickness (μm) / Al ribbon ultrasonic bondable displacement (μm) × shear strength (Pa)}. Become.

次に、上記した選択指針式の有効性を確認するために行ったクラック耐性実験について説明する。この実験で使用した市販の４種類のＡｇペースト（（１）〜（４））の弾性率、剪断強度、接着厚さを表１に示す。Ａｌリボンの超音波ボンディング時におけるＡｇペーストの変位量は、Ａｇペースト（１）、（３）、（４）がそれぞれ０．１２１８ｍｍであり、Ａｇペースト（２）が０．０７ｍｍである。   Next, a crack resistance experiment conducted to confirm the effectiveness of the above-described selection guide type will be described. Table 1 shows the elastic modulus, shear strength, and adhesive thickness of four types of commercially available Ag pastes ((1) to (4)) used in this experiment. The amount of displacement of the Ag paste during ultrasonic bonding of the Al ribbon is 0.1218 mm for Ag pastes (1), (3), and (4), and 0.07 mm for Ag paste (2).

図１１は、４種類のＡｇペースト（（１）〜（４））の選択指針式と実験結果を示すグラフである。各グラフの実線は、式（１）から算出される各Ａｇペースト（（１）〜（４））の弾性率を示しており、実線よりも下側の領域は、選択指針式を満たす領域、すなわちボンディング可能領域を表している。また、各グラフの黒点は、各Ａｇペースト（（１）〜（４））の実際の弾性率を示している。   FIG. 11 is a graph showing selection guide formulas and experimental results for four types of Ag pastes ((1) to (4)). The solid line in each graph indicates the elastic modulus of each Ag paste ((1) to (4)) calculated from the equation (1), and the region below the solid line is a region that satisfies the selection indicator equation, That is, it represents a bondable area. Moreover, the black point of each graph has shown the actual elasticity modulus of each Ag paste ((1)-(4)).

実験結果によれば、実際の弾性率が選択指針式を満たしていたＡｇペースト（（３）および（４））ではクラックが発生しなかったが、選択指針式を満たしていないＡｇペースト（（１）および（２））ではクラックが発生した。この実験結果から、ダイパッド部４Ｄ上にシリコンチップ３を接合する際、上記選択指針式を満たすＡｇペースト５を選択することによって、ボンディングツールの振動エネルギーによるＡｇペースト５のクラックを有効に回避できることが確認された。   According to the experimental results, cracks did not occur in the Ag paste ((3) and (4)) whose actual elastic modulus satisfied the selection guideline formula, but the Ag paste ((1 ) And (2)) cracks occurred. From this experimental result, when the silicon chip 3 is bonded onto the die pad portion 4D, the crack of the Ag paste 5 due to the vibration energy of the bonding tool can be effectively avoided by selecting the Ag paste 5 that satisfies the selection guideline formula. confirmed.

図１２は、Ａｇペーストの厚さを１０μｍに設定し、標準的な超音波ボンディング出力（４Ｗ）でＡｌリボンをボンディングした場合におけるＡｇペーストの弾性率の剪断強度依存性を測定した結果を示すグラフである。グラフ中の白丸はクラックが発生しなかった例であり、黒丸はクラックが発生した例である。   FIG. 12 is a graph showing the results of measuring the shear strength dependence of the elastic modulus of the Ag paste when the thickness of the Ag paste is set to 10 μm and the Al ribbon is bonded with a standard ultrasonic bonding output (4 W). It is. White circles in the graph are examples in which no cracks occurred, and black circles are examples in which cracks occurred.

この測定結果から、Ａｇペーストの弾性率は０．２〜５．３ＧＰａの範囲が望ましく、剪断強度（ＭＰａ）は８．５ＭＰａ以上が望ましいと判断される。弾性率が０．２ＧＰａ未満では、Ａｇの含有量が少なすぎて所望の電気伝導率が得られない。他方、５．３ＧＰａよりも大きい場合は、Ａｇペーストの硬度が高すぎて変形できないため、超音波ボンディング時の振動に追従できなくなってクラックが発生する。また、Ａｇペーストの剪断強度が８．５ＭＰａ未満の場合は、超音波ボンディング時に生じる衝撃に耐えられなくなる。   From this measurement result, it is determined that the elastic modulus of the Ag paste is desirably in the range of 0.2 to 5.3 GPa, and the shear strength (MPa) is desirably 8.5 MPa or more. If the elastic modulus is less than 0.2 GPa, the desired electrical conductivity cannot be obtained because the Ag content is too small. On the other hand, if it is higher than 5.3 GPa, the hardness of the Ag paste is too high to deform, and it becomes impossible to follow the vibration during ultrasonic bonding and cracks occur. Further, when the shear strength of the Ag paste is less than 8.5 MPa, it cannot withstand the impact generated during ultrasonic bonding.

次に、リードフレーム（ダイパッド部４Ｄおよびリード４）の表面にＰｄ膜を主成分とするメッキ層を形成した効果について説明する。表２は、Ｃｕからなるリードフレームの表面に３種類（Ａｇ、Ｎｉ、Ｐｄ）のメッキ単層を形成した場合と、メッキ層を形成しない場合（Ｃｕベア）とにおいて、ソースリードとＡｌリボン、ゲートリードとＡｕワイヤ、ダイパッド部とＡｇペーストのそれぞれの接着性を示したものである（○印は良好な接着性を示し、×印は接着不良を示す）。   Next, the effect of forming a plating layer mainly composed of a Pd film on the surface of the lead frame (die pad portion 4D and lead 4) will be described. Table 2 shows source leads and Al ribbons in the case where three types (Ag, Ni, Pd) of plating single layers are formed on the surface of the lead frame made of Cu and in the case where no plating layer is formed (Cu bare). The adhesion between the gate lead and the Au wire, and the die pad portion and the Ag paste are shown (◯ indicates good adhesion, and X indicates poor adhesion).

表２から明らかなように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成した場合は、ソースリードとＡｌリボン、ゲートリードとＡｕワイヤ、ダイパッド部とＡｇペーストのすべてが良好な接着性を示すことが分かる。   As can be seen from Table 2, when a plating layer composed mainly of a Pd film is formed on the surface of the lead frame, all of the source lead and Al ribbon, the gate lead and Au wire, the die pad and Ag paste are good. It turns out that adhesiveness is shown.

また、表３から明らかなように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成した場合は、ゲートパッドとゲートリードをＡｌワイヤで接続する場合でも良好な接着性を示す。このように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成することにより、一種類のメッキ材料ですべての接続に対応することが可能となるので、製造工程を簡略化することができる。   Further, as is apparent from Table 3, when a plating layer mainly composed of a Pd film is formed on the surface of the lead frame, good adhesion is exhibited even when the gate pad and the gate lead are connected by an Al wire. In this way, by forming a plating layer mainly composed of a Pd film on the surface of the lead frame, it becomes possible to handle all connections with a single type of plating material, thus simplifying the manufacturing process. Can do.

このように、本実施の形態によれば、ソースリードを構成するリード４とソースパッド７をＡｌリボン１０で接続することにより、リード４とソースパッド７をＡｕワイヤで接続する場合に比べてボンディング面積が大きくなるので半導体装置１Ａの低抵抗化を実現することができる。また、Ａｌリボン１０はＡｕワイヤよりも原価が低廉であることから、半導体装置１Ａの製造コストをさらに低減することができる。なお、要求される抵抗値が同一であれば、リード４とソースパッド７をＡｕワイヤで接続する場合に比べて、ソースパッド７ひいてはシリコンチップ３のサイズを縮小することができるので、この場合も、半導体装置１Ａの製造コストを低減することができる。   As described above, according to the present embodiment, the lead 4 constituting the source lead and the source pad 7 are connected by the Al ribbon 10, so that the bonding can be performed as compared with the case where the lead 4 and the source pad 7 are connected by the Au wire. Since the area is increased, the resistance of the semiconductor device 1A can be reduced. Further, since the cost of the Al ribbon 10 is lower than that of the Au wire, the manufacturing cost of the semiconductor device 1A can be further reduced. If the required resistance value is the same, the size of the source pad 7 and thus the silicon chip 3 can be reduced compared to the case where the lead 4 and the source pad 7 are connected by an Au wire. The manufacturing cost of the semiconductor device 1A can be reduced.

本実施の形態によれば、Ａｇペースト５の弾性率および剪断強度を最適化することによって、Ａｌリボン１０の超音波ボンディングによるＡｇペースト５のクラックを防止することができるので、半導体装置１Ａの製造歩留まりおよび信頼性が向上する。   According to the present embodiment, by optimizing the elastic modulus and shear strength of the Ag paste 5, it is possible to prevent cracking of the Ag paste 5 due to ultrasonic bonding of the Al ribbon 10, and thus manufacturing the semiconductor device 1A. Yield and reliability are improved.

本実施の形態によれば、リードフレーム（ダイパッド部４Ｄおよびリード４）の表面にＰｄ膜を主成分とするメッキ層を形成することにより、半導体装置１ＡのＰＢフリー化を実現することができる。   According to the present embodiment, the PB-free semiconductor device 1A can be realized by forming the plating layer mainly composed of the Pd film on the surface of the lead frame (die pad portion 4D and lead 4).

（実施の形態２）
図１３は、本実施の形態の半導体装置（ＳＯＰ８）の内部構造を示す平面図である。本実施の形態の半導体装置１Ｂの特徴は、ソースリードを構成する３本のリード４（１番リード〜３番リード）とソースパッド７を複数本のＡｌリボン１０で電気的に接続したことにある。ソースパッド７に接続するＡｌリボン１０の本数は特に限定されないが、図１３は、２本のＡｌリボン１０を接続した例を示している。 (Embodiment 2)
FIG. 13 is a plan view showing the internal structure of the semiconductor device (SOP 8) of the present embodiment. A feature of the semiconductor device 1B of the present embodiment is that the three leads 4 (first lead to third lead) constituting the source lead and the source pad 7 are electrically connected by a plurality of Al ribbons 10. is there. Although the number of Al ribbons 10 connected to the source pad 7 is not particularly limited, FIG. 13 shows an example in which two Al ribbons 10 are connected.

半導体装置（ＳＯＰ８）は、その品種あるいは世代によってシリコンチップ３の寸法が異なり、これに伴ってソースパッド７の面積も異なってくる。そのため、ソースパッド７の面積に応じて、その都度、幅の異なる複数種類のＡｌリボン１０を用意すると、Ａｌリボン１０の管理が煩雑になる。これに対して、比較的幅の狭いＡｌリボン１０を１種類用意し、ソースパッド７の面積に応じてＡｌリボン１０の接続本数を変えるようにすれば、Ａｌリボン１０の管理が煩雑になることはない。   In the semiconductor device (SOP 8), the dimensions of the silicon chip 3 vary depending on the type or generation, and the area of the source pad 7 varies accordingly. Therefore, if a plurality of types of Al ribbons 10 having different widths are prepared each time according to the area of the source pad 7, the management of the Al ribbon 10 becomes complicated. On the other hand, if one kind of relatively narrow Al ribbon 10 is prepared and the number of connected Al ribbons 10 is changed according to the area of the source pad 7, the management of the Al ribbon 10 becomes complicated. There is no.

複数本のＡｌリボン１０をソースパッド７に接続する際は、図１４に示すように、１本のボンディングツール１２で複数本のＡｌリボン１０を同時にボンディングすることにより、効率のよいボンディングが可能となる。   When connecting a plurality of Al ribbons 10 to the source pad 7, as shown in FIG. 14, by bonding a plurality of Al ribbons 10 simultaneously with a single bonding tool 12, efficient bonding is possible. Become.

このように、ソースリードを構成するリード４とソースパッド７を複数本のＡｌリボン１０で接続することにより、ボンディング面積がさらに大きくなるので、半導体装置１Ｂの低抵抗化を促進することができる。   Thus, by connecting the lead 4 constituting the source lead and the source pad 7 with a plurality of Al ribbons 10, the bonding area is further increased, so that the resistance of the semiconductor device 1 </ b> B can be reduced.

（実施の形態３）
図１５は、本実施の形態の半導体装置（ＳＯＰ８）１Ｃの内部構造を示す平面図である。本実施の形態の半導体装置１Ｃの特徴は、シリコンチップ３の主面に形成されるゲートパッド８の面積を拡大し、ソースパッド７とリード４のみならず、ゲートパッド８とリード４（ゲートリード）もＡｌリボン１０で接続したことにある。 (Embodiment 3)
FIG. 15 is a plan view showing the internal structure of the semiconductor device (SOP8) 1C of the present embodiment. A feature of the semiconductor device 1C of the present embodiment is that the area of the gate pad 8 formed on the main surface of the silicon chip 3 is enlarged, and not only the source pad 7 and the lead 4, but also the gate pad 8 and the lead 4 (gate lead). ) Is also connected by the Al ribbon 10.

本実施の形態によれば、ゲートパッド８とリード４をＡｕワイヤ１１で接続する場合に比べて製造工程を簡略化することができる。   According to the present embodiment, the manufacturing process can be simplified as compared with the case where the gate pad 8 and the lead 4 are connected by the Au wire 11.

（実施の形態４）
図１６は、本実施の形態の半導体装置（ＳＯＰ８）１Ｄの内部構造を示す平面図である。本実施の形態の半導体装置１Ｄの特徴は、モールド樹脂２の外部に露出しているリード４のうち、ソースリードを幅の広い１本のリードで構成したことにある。 (Embodiment 4)
FIG. 16 is a plan view showing the internal structure of the semiconductor device (SOP8) 1D of the present embodiment. A feature of the semiconductor device 1D of the present embodiment is that the source lead is composed of one lead having a wide width among the leads 4 exposed to the outside of the mold resin 2.

本実施の形態によれば、ソースリードの幅を広くすることにより、オン抵抗をさらに低減することができる。また、モールド樹脂２の外部に露出しているリード４の幅を広くすることにより、放熱性が向上するので、熱抵抗の小さい半導体装置１Ｄを実現することができる。   According to the present embodiment, the on-resistance can be further reduced by increasing the width of the source lead. Further, by increasing the width of the lead 4 exposed to the outside of the mold resin 2, the heat dissipation is improved, so that the semiconductor device 1D having a low thermal resistance can be realized.

（実施の形態５）
図１７は、本実施の形態の半導体装置（ＳＯＰ８）１Ｅの内部構造を示す平面図である。本実施の形態の半導体装置１Ｅの特徴は、ダイパッド部４Ｄとリード４（１番リードおよび２番リード）をＡｌリボン１０で接続したことにある。この場合、１番リード、２番リードおよび５番リードから８番リードまではドレインリード、３番リードがソースリード、４番リードがゲートリードとなる。 (Embodiment 5)
FIG. 17 is a plan view showing the internal structure of the semiconductor device (SOP8) 1E of the present embodiment. A feature of the semiconductor device 1E of the present embodiment is that the die pad portion 4D and the lead 4 (first lead and second lead) are connected by the Al ribbon 10. In this case, the first lead, the second lead, and the fifth lead to the eighth lead are the drain lead, the third lead is the source lead, and the fourth lead is the gate lead.

本実施の形態によれば、ダイパッド部４Ｄの熱をＡｌリボン１０を通じてリード４の一部（１番リードおよび２番リード）に逃がすことができるので放熱性が向上し、熱抵抗の小さい半導体装置１Ｅを実現することができる。   According to the present embodiment, the heat of the die pad portion 4D can be released to a part of the lead 4 (the first lead and the second lead) through the Al ribbon 10, so that the heat dissipation is improved and the semiconductor device having a small thermal resistance. 1E can be realized.

（実施の形態６）
図１８〜図２１は、本実施の形態の半導体装置を示す図であり、図１８はパッケージの上面を示す平面図、図１９はパッケージの下面を示す平面図、図２０は内部構造を示す平面図、図２１は図２０のＣ−Ｃ線に沿った断面図である。 (Embodiment 6)
18 to 21 are views showing the semiconductor device of the present embodiment. FIG. 18 is a plan view showing the upper surface of the package, FIG. 19 is a plan view showing the lower surface of the package, and FIG. 20 is a plan view showing the internal structure. 21 and 21 are cross-sectional views taken along the line CC of FIG.

本実施の形態の半導体装置１Ｆは、小型面実装パッケージの一種であるＶＳＯＮ８に適用したものである。エポキシ系樹脂からなるモールド樹脂４０の底部には、ＶＳＯＮ８の外部接続端子を構成する８本のリード４１のアウターリード部が露出している。図１８に示す８本のリード４１のうち、１番リードから３番リードまではエミッタリード、４番リードはゲートリード、５番リードから８番リードまではコレクタリードである。   The semiconductor device 1F of the present embodiment is applied to a VSON 8 that is a kind of small surface mount package. Outer leads of the eight leads 41 constituting the external connection terminals of the VSON 8 are exposed at the bottom of the mold resin 40 made of epoxy resin. Among the eight leads 41 shown in FIG. 18, the first lead to the third lead are emitter leads, the fourth lead is the gate lead, and the fifth lead to the eighth lead are collector leads.

前記実施の形態１〜５のＳＯＰ８は、モールド樹脂２の外形寸法が長辺×短辺＝４．９ｍｍ×３．９５ｍｍであるのに対し、ＶＳＯＮ８は、モールド樹脂４０の外形寸法が長辺×短辺＝４．４ｍｍ×３．０ｍｍである。このモールド樹脂４０の内部には、後述する絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:ＩＧＢＴ）が形成されたシリコンチップ４２が封止されている。   In the SOP 8 of the first to fifth embodiments, the outer dimension of the mold resin 2 is long side × short side = 4.9 mm × 3.95 mm, whereas in the VSON 8, the outer dimension of the mold resin 40 is long side × Short side = 4.4 mm × 3.0 mm. Inside the mold resin 40, a silicon chip 42 on which an insulated gate bipolar transistor (IGBT) described later is formed is sealed.

図２０に示すように、シリコンチップ４２は、コレクタリードを構成する４本のリード４１（５番リード〜８番リード）と一体に形成されたダイパッド部４１Ｄの上に、その主面を上に向けた状態で搭載されている。シリコンチップ４２の裏面は、ＩＧＢＴのコレクタを構成しており、Ａｇペースト５を介してダイパッド部４１Ｄの上面に接合されている。ダイパッド部４１Ｄおよび８本のリード４１（１番リード〜８番リード）は、前記ＳＯＰ８のダイパッド部４Ｄおよびリード４と同じく、ＣｕまたはＦｅ−Ｎｉ合金からなり、それらの表面には、Ｐｄ膜を主成分とし、その上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。   As shown in FIG. 20, the silicon chip 42 has a main surface on a die pad portion 41D formed integrally with four leads 41 (5th to 8th leads) constituting a collector lead. It is mounted in the state of facing. The back surface of the silicon chip 42 constitutes an IGBT collector, and is joined to the upper surface of the die pad portion 41 </ b> D via the Ag paste 5. The die pad portion 41D and the eight leads 41 (1st lead to 8th lead) are made of Cu or Fe—Ni alloy like the die pad portion 4D and the lead 4 of the SOP 8, and a Pd film is formed on the surface thereof. A plating layer (not shown) having a three-layer structure (Ni / Pd / Au) in which a Ni film and an Au film are laminated on the upper and lower sides is formed as a main component.

シリコンチップ４２の主面には、エミッタパッド（エミッタ電極）４３とゲートパッド４４が形成されている。エミッタパッド４３とゲートパッド４４は、シリコンチップ４２の最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。エミッタパッド４３は、ＩＧＢＴのオン抵抗を低減するために、ゲートパッド４４よりも広い面積で構成されている。同様の理由から、シリコンチップ４２の裏面は、その全面がＩＧＢＴのドレイン電極を構成している。   On the main surface of the silicon chip 42, an emitter pad (emitter electrode) 43 and a gate pad 44 are formed. The emitter pad 43 and the gate pad 44 are composed of a conductive film mainly composed of an Al film formed on the uppermost layer of the silicon chip 42. The emitter pad 43 has a larger area than the gate pad 44 in order to reduce the on-resistance of the IGBT. For the same reason, the entire back surface of the silicon chip 42 constitutes the drain electrode of the IGBT.

図２０に示すように、本実施の形態の半導体装置１Ｆは、エミッタリードを構成する３本のリード４１（１番リード〜３番リード）のうち、２本のリード４１（１番リードおよび２番リード）がモールド樹脂４０の内部で連結されており、この連結された部分とエミッタパッド４３とがＡｌリボン４５によって電気的に接続されている。一方、エミッタリードを構成するもう１本のリード４１（３番リード）は、上記２本のリード４１（１番リードおよび２番リード）と分離され、１本のＡｕワイヤ４６によってエミッタパッド４３と電気的に接続されている。また、ゲートリードを構成する１本のリード４１（４番リード）とゲートパッド４４は、１本のＡｕワイヤ４６によって電気的に接続されている。   As shown in FIG. 20, the semiconductor device 1F of the present embodiment has two leads 41 (first lead and second lead) among the three leads 41 (first lead to third lead) constituting the emitter lead. No. lead) is coupled inside the mold resin 40, and the coupled portion and the emitter pad 43 are electrically connected by an Al ribbon 45. On the other hand, the other lead 41 (No. 3 lead) constituting the emitter lead is separated from the two leads 41 (No. 1 lead and No. 2 lead) and is connected to the emitter pad 43 by one Au wire 46. Electrically connected. Further, one lead 41 (fourth lead) constituting the gate lead and the gate pad 44 are electrically connected by one Au wire 46.

エミッタリードを構成する上記３本のリード４１（１番リード〜３番リード）のうち、Ａｕワイヤ４６によってエミッタパッド４３に接続された３番リードは、ゲート駆動用のセンス端子を構成し、Ａｌリボン４５によってエミッタパッド４３に接続された１番リードおよび２番リードは、フォース端子を構成している。   Of the three leads 41 (1st to 3rd leads) constituting the emitter lead, the 3rd lead connected to the emitter pad 43 by the Au wire 46 constitutes a sense terminal for driving the gate, and Al The first lead and the second lead connected to the emitter pad 43 by the ribbon 45 constitute a force terminal.

図２２に示すように、ＩＧＢＴのゲート電極とエミッタリードの間にゲート電圧を印加した際、エミッタリードに接続されたワイヤに電流が流れることによって電圧降下が発生し、この電圧降下の分、シリコンチップ表面とエミッタリードの間に電位差が発生する。そのため、実際にシリコンチップに入力される電圧は、上記電位差に相当する分、低くなる。この影響は、大電流または低電圧駆動になるほど顕著になる。   As shown in FIG. 22, when a gate voltage is applied between the gate electrode and the emitter lead of the IGBT, a voltage drop occurs due to the current flowing through the wire connected to the emitter lead. A potential difference is generated between the chip surface and the emitter lead. For this reason, the voltage actually input to the silicon chip is lowered by an amount corresponding to the potential difference. This effect becomes more prominent as the driving becomes large or low voltage.

その対策として、本実施の形態では、前述したように、エミッタリードをセンス端子（３番リード）とフォース端子（１番リードおよび２番リード）とに分割し、センス端子（３番リード）はＡｕワイヤ４６を介してエミッタパッド４３に接続し、フォース端子（１番リード、２番リード）はＡｌリボン４５を介してエミッタパッド４３に接続する。このようにすると、ゲート電極とエミッタリードの間にゲート電圧を印加した際、センス端子（３番リード）よりも低抵抗のフォース端子（１番リード、２番リード）側に電流が流れ、高抵抗のセンス端子（３番リード）側にはほとんど電流が流れなくなる。その結果、ゲート電極とエミッタリードの間に電位差が生じなくなるので、ゲート電極とエミッタリードの間に印加されたゲート電圧は、ほぼ損失なくシリコンチップに入力される。   As a countermeasure, in this embodiment, as described above, the emitter lead is divided into the sense terminal (3rd lead) and the force terminal (1st lead and 2nd lead), and the sense terminal (3rd lead) The force terminal (first lead, second lead) is connected to the emitter pad 43 via the Al ribbon 45 through the Au wire 46. In this way, when a gate voltage is applied between the gate electrode and the emitter lead, current flows to the side of the force terminal (first lead, second lead) having a lower resistance than the sense terminal (third lead). Almost no current flows on the sense terminal (3rd lead) side of the resistor. As a result, there is no potential difference between the gate electrode and the emitter lead, so that the gate voltage applied between the gate electrode and the emitter lead is input to the silicon chip with almost no loss.

他方、エミッタリードをセンス端子（３番リード）とフォース端子（１番リードおよび２番リード）とに分割した場合は、１番リードと２番リードの連結部の面積が小さくなる。そのため、幅の広いＡｌリボン４５の長辺とシリコンチップ４２の長辺（図２０の左右方向に沿った辺）とが平行に並ぶようにボンディングすることが困難となる。これは、図２０に示すリード４１の１、２番リードとエミッタパッド４３との位置関係や、エミッタパッド４３の面積、特に、図２０の上下方向の幅が小さいことによる。   On the other hand, when the emitter lead is divided into the sense terminal (No. 3 lead) and the force terminal (No. 1 lead and No. 2 lead), the area of the connecting portion between the No. 1 lead and the No. 2 lead is reduced. Therefore, it is difficult to perform bonding so that the long side of the wide Al ribbon 45 and the long side of the silicon chip 42 (side along the left-right direction in FIG. 20) are aligned in parallel. This is because the positional relationship between the first and second leads of the lead 41 shown in FIG. 20 and the emitter pad 43, the area of the emitter pad 43, particularly the vertical width in FIG.

この場合、図２０に示すＡｌリボン４５よりも幅の狭いＡｌリボンを使用すれば、Ａｌリボンの長辺とシリコンチップ４２の長辺とが平行に並ぶようにボンディングすることが可能となるが、幅の狭いＡｌリボンを使用したのではリード４１との接触面積が小さくなるので両者の接触抵抗が大きくなる。   In this case, if an Al ribbon having a narrower width than the Al ribbon 45 shown in FIG. 20 is used, bonding can be performed so that the long side of the Al ribbon and the long side of the silicon chip 42 are aligned in parallel. If a narrow Al ribbon is used, the contact area with the lead 41 becomes small, so that the contact resistance between them increases.

そこで、本実施の形態では、図２０に示すように、Ａｌリボン４５をシリコンチップ４２の辺またはモールド樹脂４０の辺に対して斜めにボンディングすることによって、面積の小さいエミッタパッド４３の表面に幅の広いＡｌリボン４５をボンディングできるようにしている。さらに、図２０に示すように、Ａｌリボン４５の一端部がボンディングされる連結部の幅（Ａ）をリード４１の一般的な基準幅（Ｂ）よりも広くすることにより、Ａｌリボン４５を斜めにレイアウトした場合でも、Ａｌリボン４５とリード４１を安定に接続することができる。   Therefore, in the present embodiment, as shown in FIG. 20, the Al ribbon 45 is bonded obliquely to the side of the silicon chip 42 or the side of the mold resin 40 so that the width of the surface of the emitter pad 43 having a small area is increased. A wide Al ribbon 45 can be bonded. Further, as shown in FIG. 20, the width (A) of the connecting portion to which one end of the Al ribbon 45 is bonded is made wider than the general reference width (B) of the lead 41, so that the Al ribbon 45 is slanted. Even in the case of the layout, the Al ribbon 45 and the lead 41 can be stably connected.

また、面積が小さいリード４１の連結部に幅の広いＡｌリボン４５をボンディングする場合は、ボンディング装置のクランパとリード４１の接触面積も小さくなるので、クランパでリード４１を確実に固定することが困難となり、Ａｌリボン４５とリード４１の接着力が低下する恐れがある。そこで、本実施の形態では、図２０に示すように、フォース端子を構成するリード４１（１番リードおよび２番リード）の一部を、センス端子を構成するリード４１（３番リード）とダイパッド部４１Ｄとの間に延在させることによって、フォース端子を構成するリード４１の面積を大きくする。   Further, when the wide Al ribbon 45 is bonded to the connecting portion of the lead 41 having a small area, the contact area between the clamper of the bonding apparatus and the lead 41 is also small, so that it is difficult to securely fix the lead 41 with the clamper. Thus, the adhesive force between the Al ribbon 45 and the lead 41 may be reduced. Therefore, in this embodiment, as shown in FIG. 20, a part of the lead 41 (first lead and second lead) constituting the force terminal is replaced with the lead 41 (third lead) constituting the sense terminal and the die pad. By extending between the portion 41D and the portion 41D, the area of the lead 41 constituting the force terminal is increased.

これにより、図２３に示すように、ボンディング装置のクランパ４７とリード４１（１番リードおよび２番リード）の接触面積が大きくなり、リード４１をクランパ４７で確実に固定することが可能となる。従って、リード４１（１番リードおよび２番リード）の表面にＡｌリボン４５をウェッジボンディングする際、ボンディングツールの振動エネルギーがＡｌリボン４５に確実に伝達されるので、Ａｌリボン４５とリード４１の接着力が向上する。   As a result, as shown in FIG. 23, the contact area between the clamper 47 and the lead 41 (first lead and second lead) of the bonding apparatus is increased, and the lead 41 can be securely fixed by the clamper 47. Therefore, when the Al ribbon 45 is wedge-bonded to the surface of the lead 41 (the first lead and the second lead), the vibration energy of the bonding tool is reliably transmitted to the Al ribbon 45, so that the Al ribbon 45 and the lead 41 are bonded. Power is improved.

次に、上記シリコンチップ４２に形成されたＩＧＢＴについて説明する。図２４は、ＩＧＢＴの一例であるｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを示すシリコンチップ４２の要部断面図である。   Next, the IGBT formed on the silicon chip 42 will be described. FIG. 24 is a cross-sectional view of a main part of a silicon chip 42 showing an n-channel trench gate type MOSFET which is an example of an IGBT.

ｐ型コレクタ層６０の上部には、ｎ型エピタキシャル層が形成されている。ｎ型エピタキシャル層は、ｎ型バッファ層６１とその上部のｎ型ドリフト層６２とで構成されている。ｎ型ドリフト層６２の上部には、ｐ型ウエル６３とｐ型ベース層６４とが形成されており、ｐ型ベース層６４の一部には、このｐ型ベース層６４を貫通してｎ型ドリフト層６２に達する複数の溝が形成されている。   An n-type epitaxial layer is formed on the p-type collector layer 60. The n-type epitaxial layer is composed of an n-type buffer layer 61 and an n-type drift layer 62 thereabove. A p-type well 63 and a p-type base layer 64 are formed on the n-type drift layer 62. A part of the p-type base layer 64 penetrates the p-type base layer 64 to form an n-type. A plurality of grooves reaching the drift layer 62 are formed.

上記複数の溝の内壁には酸化シリコン膜からなるゲート絶縁膜６５が形成されており、ゲート絶縁膜６５の内側にはゲート電極６６が形成されている。また、ｐ型ウエル６３の上部には酸化シリコン膜６７を介して、ゲート引き出し電極６６Ａが形成されている。ゲート電極６６とゲート引き出し電極６６Ａは、ｎ型多結晶シリコン膜からなり、図に示さない領域で互いに接続されている。   A gate insulating film 65 made of a silicon oxide film is formed on the inner walls of the plurality of grooves, and a gate electrode 66 is formed inside the gate insulating film 65. A gate lead electrode 66A is formed on the p-type well 63 via a silicon oxide film 67. The gate electrode 66 and the gate lead electrode 66A are made of an n-type polycrystalline silicon film and are connected to each other in a region not shown in the drawing.

上記複数の溝の周囲のｐ型ベース層６４の表面には、ｎ型エミッタ層６８とｐ型コンタクト層６９とが形成されている。ｎ型エミッタ層６８、ｐ型ベース層６４およびｎ型ドリフト層６２は、を構成している。   An n-type emitter layer 68 and a p-type contact layer 69 are formed on the surface of the p-type base layer 64 around the plurality of grooves. The n-type emitter layer 68, the p-type base layer 64, and the n-type drift layer 62 constitute

ｎチャネル型ＭＯＳＦＥＴの上部には、酸化シリコン膜７０を介してエミッタパッド４３が形成されている。エミッタパッド４３は、酸化シリコン膜７０に形成されたコンタクトホールを通じてｐ型コンタクト層６９に接続されている。また、ゲート引き出し電極６６Ａの上部には、酸化シリコン膜７０を介してゲートパッド４４が形成されている。ゲートパッド４４は、酸化シリコン膜７０に形成されたコンタクトホールを通じてゲート引き出し電極６６Ａに接続されている。エミッタパッド４３およびゲートパッド４４は、例えばＷＳｉ（タングステンシリサイド）膜とＡｌ（アルミニウム）合金膜との積層膜で構成されている。   An emitter pad 43 is formed on the n-channel MOSFET via a silicon oxide film 70. The emitter pad 43 is connected to the p-type contact layer 69 through a contact hole formed in the silicon oxide film 70. A gate pad 44 is formed on the gate lead electrode 66A via a silicon oxide film 70. The gate pad 44 is connected to the gate lead electrode 66 </ b> A through a contact hole formed in the silicon oxide film 70. The emitter pad 43 and the gate pad 44 are composed of, for example, a laminated film of a WSi (tungsten silicide) film and an Al (aluminum) alloy film.

シリコンチップ４２の表面は、エミッタパッド４３およびゲートパッド４４が形成された領域を除いて、パッシベーション膜７１で覆われている。パッシベーション膜７１は、例えば酸化シリコン膜と窒化シリコン膜との積層膜で構成されている。一方、シリコンチップ４２の裏面には、ｐ型コレクタ層６０に接するコレクタ電極７２が形成されている。   The surface of the silicon chip 42 is covered with a passivation film 71 except for the region where the emitter pad 43 and the gate pad 44 are formed. The passivation film 71 is composed of, for example, a laminated film of a silicon oxide film and a silicon nitride film. On the other hand, a collector electrode 72 in contact with the p-type collector layer 60 is formed on the back surface of the silicon chip 42.

図２５は、本実施の形態の半導体装置１Ｆを用いた回路の一例である。図中の符号７３はＩＧＢＴドライブＩＣ、７４はＸｅ（キセノン）管、７５はトリガ変圧器である。   FIG. 25 is an example of a circuit using the semiconductor device 1F of the present embodiment. In the figure, reference numeral 73 is an IGBT drive IC, 74 is an Xe (xenon) tube, and 75 is a trigger transformer.

（実施の形態７）
図２６〜図２９は、本実施の形態の半導体装置を示す図であり、図２６はパッケージの内部構造を示す平面図、図２７は図２６のＤ−Ｄ線に沿った断面図、図２８は図２６のＥ−Ｅ線に沿った断面図、図２９は図２６のＦ−Ｆ線に沿った断面図である。 (Embodiment 7)
26 to 29 are views showing the semiconductor device of the present embodiment. FIG. 26 is a plan view showing the internal structure of the package. FIG. 27 is a cross-sectional view taken along the line DD in FIG. Is a cross-sectional view taken along line EE in FIG. 26, and FIG. 29 is a cross-sectional view taken along line FF in FIG.

本実施の形態の半導体装置１Ｇは、小型面実装パッケージの一種であるＷＰＡＫに適用したものである。エポキシ系樹脂からなるモールド樹脂５０の外部には、ＷＰＡＫの外部接続端子を構成する８本のリード５１のアウターリード部が露出している。図２６に示すリード５１のうち、１番リードから３番リードまではソースリード、４番リードはゲートリード、５番リードから８番リードまではドレインリードである。   The semiconductor device 1G of the present embodiment is applied to WPAK which is a kind of small surface mount package. The outer lead portions of the eight leads 51 constituting the external connection terminal of WPAK are exposed outside the mold resin 50 made of epoxy resin. 26, the first lead to the third lead are a source lead, the fourth lead is a gate lead, and the fifth lead to the eighth lead are drain leads.

ＷＰＡＫは、モールド樹脂５０の外形寸法が長辺×短辺＝５．９ｍｍ×４．９ｍｍである。モールド樹脂５０の内部には、前記実施の形態１と同じく、パワーＭＯＳＦＥＴが形成されたシリコンチップ５２が封止されている。ＷＰＡＫの特徴の一つは、パッケージの熱抵抗を低減するために、シリコンチップ５２が搭載されたダイパッド部５１Ｄの裏面をモールド樹脂５０の外部に露出させ、ダイパッド部５１Ｄをヒートシンクとして機能させたことにある。   In WPAK, the outer dimensions of the mold resin 50 are long side × short side = 5.9 mm × 4.9 mm. Inside the mold resin 50, as in the first embodiment, a silicon chip 52 on which a power MOSFET is formed is sealed. One of the features of WPAK is that the back surface of the die pad portion 51D on which the silicon chip 52 is mounted is exposed to the outside of the mold resin 50 in order to reduce the thermal resistance of the package, and the die pad portion 51D functions as a heat sink. It is in.

シリコンチップ５２は、ドレインリードを構成する４本のリード５１（５番リード〜８番リード）と一体に形成されたダイパッド部５１Ｄの上に、その主面を上に向けた状態で搭載されている。シリコンチップ５２の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペースト５を介してダイパッド部５１Ｄの上面に接合されている。ダイパッド部５１Ｄおよび８本のリード５１（１番リード〜８番リード）は、ＣｕまたはＦｅ−Ｎｉ合金からなり、それらの表面には、Ｐｄ膜を主成分とし、その上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。   The silicon chip 52 is mounted on a die pad portion 51D formed integrally with four leads 51 (5th to 8th leads) constituting the drain lead with its main surface facing upward. Yes. The back surface of the silicon chip 52 constitutes the drain of the power MOSFET, and is joined to the upper surface of the die pad portion 51D via the Ag paste 5. The die pad portion 51D and the eight leads 51 (1st lead to 8th lead) are made of Cu or Fe—Ni alloy, and the surface thereof has a Pd film as a main component, and a Ni film and an Au film above and below the Pd film. A plating layer (not shown) having a three-layer structure (Ni / Pd / Au) is formed.

シリコンチップ５２の主面には、ソースパッド（ソース電極）５３とゲートパッド５４が形成されている。ソースパッド５３とゲートパッド５４は、シリコンチップ５２の最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッド５３は、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッド５４よりも広い面積で構成されている。同様の理由から、シリコンチップ５２の裏面は、その全面がパワーＭＯＳＦＥＴのドレイン電極を構成している。   A source pad (source electrode) 53 and a gate pad 54 are formed on the main surface of the silicon chip 52. The source pad 53 and the gate pad 54 are composed of a conductive film mainly composed of an Al film formed on the uppermost layer of the silicon chip 52. The source pad 53 has a larger area than the gate pad 54 in order to reduce the on-resistance of the power MOSFET. For the same reason, the entire back surface of the silicon chip 52 constitutes the drain electrode of the power MOSFET.

本実施の形態の半導体装置１Ｇは、前記実施の形態１の半導体装置（ＳＯＰ８）１Ａと同じく、ソースリードを構成する３本のリード５１（１番リード〜３番リード）がモールド樹脂５０の内部で連結されており、この連結された部分とソースパッド５３とがＡｌリボン５５によって電気的に接続されている。一方、ゲートリードを構成する１本のリード５１（４番リード）とゲートパッド５４は、１本のＡｕワイヤ５６によって電気的に接続されている。   As in the semiconductor device (SOP8) 1A of the first embodiment, the semiconductor device 1G of the present embodiment has three leads 51 (first lead to third lead) constituting the source lead inside the mold resin 50. The connected portion and the source pad 53 are electrically connected by the Al ribbon 55. On the other hand, one lead 51 (fourth lead) constituting the gate lead and the gate pad 54 are electrically connected by one Au wire 56.

前述したように、ＷＰＡＫは、シリコンチップ５２が搭載されたダイパッド部５１Ｄの裏面をモールド樹脂５０の外部に露出させた構造になっている。そのため、モールド樹脂５０とダイパッド部５１Ｄ（およびリード５１）の熱膨張係数差に起因して両者の界面に隙間が生じると、この隙間を通じてモールド樹脂５０の内部に水分などの異物が侵入し、Ａｇペースト５を劣化させるという問題が生じ易い。特に、パワーＭＯＳＦＥＴは、シリコンチップ５２の裏面がドレイン電極を構成しているため、Ａｇペースト５が劣化することによってドレイン抵抗の増加を引き起こす。   As described above, the WPAK has a structure in which the back surface of the die pad portion 51D on which the silicon chip 52 is mounted is exposed to the outside of the mold resin 50. For this reason, when a gap occurs at the interface between the mold resin 50 and the die pad portion 51D (and the lead 51) due to a difference in thermal expansion coefficient, foreign matters such as moisture enter the mold resin 50 through the gap, and Ag The problem of deteriorating the paste 5 is likely to occur. In particular, in the power MOSFET, since the back surface of the silicon chip 52 constitutes the drain electrode, the deterioration of the Ag paste 5 causes an increase in drain resistance.

その対策として、本実施の形態では、図２６に示すように、例えばダイパッド部５１Ｄの一辺（ドレインリードが形成された一辺）に沿って複数の突起部５７を設け、それぞれの突起部５７に、図２８に拡大して示すような段差５７ｓを形成する。また、他の対策として、ダイパッド部５１Ｄの三辺（突起部５７が形成された一辺を除く三辺）に沿って、図２８に拡大して示すようなハーフエッチング部５８を形成する。上記段差５７ｓは、例えば突起部５７をプレス加工することによって形成することができる。また、ハーフエッチング部５８は、エッチングマスクを使用した公知のハーフエッチング技術を用いて形成することができる。   As a countermeasure, in the present embodiment, as shown in FIG. 26, for example, a plurality of protrusions 57 are provided along one side of the die pad portion 51D (one side where the drain lead is formed), A step 57s as shown in an enlarged view in FIG. 28 is formed. As another countermeasure, a half-etched portion 58 as shown in an enlarged manner in FIG. 28 is formed along the three sides of the die pad portion 51D (three sides excluding the one side where the protrusions 57 are formed). The step 57s can be formed by, for example, pressing the protrusion 57. The half-etched portion 58 can be formed using a known half-etching technique using an etching mask.

ダイパッド部５１Ｄの周縁部に上記のような段差５７ｓやハーフエッチング部５８を形成した場合は、モールド樹脂５０とダイパッド部５１Ｄの熱膨張係数差に起因する両者の界面剥離（界面のずれ）の進行が段差５７ｓやハーフエッチング部５８によって阻止されるため、界面剥離が生じ難くなるという効果が得られる。   When the step 57s and the half-etched portion 58 as described above are formed in the peripheral portion of the die pad portion 51D, the interfacial peeling (dislocation of the interface) between the mold resin 50 and the die pad portion 51D due to the difference in thermal expansion coefficient is progressed. Is prevented by the step 57 s and the half-etched portion 58, so that an effect that the interface peeling hardly occurs can be obtained.

モールド樹脂５０とダイパッド部５１Ｄの界面剥離を防止する対策の他の例を図３０〜図３２に示す。図３０はパッケージの内部構造を示す平面図、図３１は図３０のＧ−Ｇ線に沿った断面図、図３２は図３０のＨ−Ｈ線に沿った断面図である。なお、図３０は、シリコンチップ５２、Ａｌリボン５５およびＡｕワイヤ５６の図示を省略している。   Other examples of measures for preventing the interfacial peeling between the mold resin 50 and the die pad portion 51D are shown in FIGS. 30 is a plan view showing the internal structure of the package, FIG. 31 is a sectional view taken along line GG in FIG. 30, and FIG. 32 is a sectional view taken along line HH in FIG. In FIG. 30, the silicon chip 52, the Al ribbon 55, and the Au wire 56 are not shown.

この例では、ダイパッド部５１Ｄの三辺（突起部５７が形成された一辺を除く三辺）に沿って、複数の突起部５９を形成し、それぞれの突起部５９に、図３２に拡大して示すような屈曲部５９ｂを形成する。屈曲部５９ｂは、例えば突起部５９を曲げ加工することによって形成することができる。   In this example, a plurality of protrusions 59 are formed along three sides of the die pad portion 51D (three sides excluding one side where the protrusions 57 are formed), and each protrusion 59 is enlarged in FIG. A bent portion 59b as shown is formed. The bent portion 59b can be formed, for example, by bending the protruding portion 59.

ダイパッド部５１Ｄの周縁部に上記のような屈曲部５９ｂを形成した場合は、段差５７ｓやハーフエッチング部５８を形成した場合と同様、モールド樹脂５０とダイパッド部５１Ｄの熱膨張係数差に起因する両者の界面剥離（界面のずれ）の進行が屈曲部５９ｂによって阻止されるため、界面剥離が生じ難くなるという効果が得られる。   When the bent portion 59b as described above is formed in the peripheral portion of the die pad portion 51D, both due to the difference in thermal expansion coefficient between the mold resin 50 and the die pad portion 51D, as in the case where the step 57s and the half-etched portion 58 are formed. Since the progress of the interfacial delamination (interfacial deviation) is blocked by the bent portion 59b, the effect of making the interfacial delamination hardly occurs can be obtained.

上記した段差５７ｓ、ハーフエッチング部５８および屈曲部５９ｂは、いずれか一種を単独で形成してもよく、二種以上を組み合わせて形成してもよい。   The step 57s, the half-etched portion 58, and the bent portion 59b described above may be formed alone or in combination of two or more.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば図３３に示すように、前記実施の形態１のＳＯＰ８において、ソースリードを構成する３本のリード４（１番リード〜３番リード）の連結部の幅（Ａ）は、モールド樹脂２の外部に露出した部分（アウターリード）の幅（Ｂ）よりも広くすることが望ましい。これにより、Ａｌリボン１０とリード４の接触面積を大きくすることができるので、両者の接触抵抗を小さくすることができる。これは、実施の形態６のＶＳＯＮ８および実施の形態７のＷＰＡＫにおいても同様である。   For example, as shown in FIG. 33, in the SOP 8 of the first embodiment, the width (A) of the connecting portion of the three leads 4 (1st lead to 3rd lead) constituting the source lead is the same as that of the mold resin 2. It is desirable to make it wider than the width (B) of the part (outer lead) exposed to the outside. Thereby, since the contact area of the Al ribbon 10 and the lead 4 can be increased, the contact resistance between them can be reduced. The same applies to VSON 8 of the sixth embodiment and WPAK of the seventh embodiment.

また、前記実施の形態４では、モールド樹脂２の外部に露出しているリード４のうち、ソースリードを幅の広い１本のリードで構成することによってオン抵抗の低減と放熱性の向上を図った（図１６参照）が、例えば図３４に示すように、ソースリードとドレインリードをそれぞれ幅の広い１本のリードで構成することによって、上記の効果をさらに高めることができる。   In the fourth embodiment, among the leads 4 exposed to the outside of the mold resin 2, the source lead is constituted by one wide lead, thereby reducing the on-resistance and improving the heat dissipation. However, as shown in FIG. 34, for example, by configuring the source lead and the drain lead with a single wide lead, the above effect can be further enhanced.

また、前記図７に示したように、シリコンチップ３の表面には、多数のパワーＭＯＳＦＥＴが形成されている。そこで、例えば図３５に示すように、ソースパッド７の表面にほぼ均等にＡｌリボン１０を配置することによって、Ａｌリボン１０とパワーＭＯＳＦＥＴとの距離のばらつきを最小化し、Ａｌリボン１０とパワーＭＯＳＦＥＴとを接続するソースパッド７の抵抗を低減することができる。   Further, as shown in FIG. 7, a number of power MOSFETs are formed on the surface of the silicon chip 3. Therefore, for example, as shown in FIG. 35, by disposing the Al ribbon 10 almost evenly on the surface of the source pad 7, the variation in the distance between the Al ribbon 10 and the power MOSFET is minimized, and the Al ribbon 10 and the power MOSFET are Can be reduced.

また、前記実施の形態では、Ａｇペーストを使ってダイパッド部上にシリコンチップを搭載したが、Ａｇペースト以外のペレット付け材料、例えばＰｂフリー半田などを使ってダイパッド部上にシリコンチップを搭載することもできる。   In the above embodiment, the silicon chip is mounted on the die pad portion using Ag paste. However, the silicon chip is mounted on the die pad portion using a pelletizing material other than Ag paste, such as Pb-free solder. You can also.

また、前記実施の形態では、リードフレーム（ダイパッド部４Ｄおよびリード４）の表面にＰｄ膜を主成分とするメッキ層を形成したが、これに限定されるものではなく、例えば前記表２に示すように、Ａｌリボンが接続されるソースリードの表面にＮｉまたはＰｄのいずれかのメッキ（またはＣｕベア）を使用し、Ａｕワイヤが接続されるゲートリードの表面にＡｇまたはＰｄのいずれかのメッキ（またはＣｕベア）を使用し、Ａｇペーストが塗布されるダイパッド部の表面にＡｇまたはＰｄのいずれかのメッキを使用するなど、ソースリード、ゲートリードおよびダイパッド部のそれぞれの表面に最適のメッキを施すこともできる。   In the above embodiment, the plating layer mainly composed of Pd film is formed on the surface of the lead frame (die pad portion 4D and lead 4). However, the present invention is not limited to this. Thus, either Ni or Pd plating (or Cu bare) is used on the surface of the source lead to which the Al ribbon is connected, and either Ag or Pd is plated on the surface of the gate lead to which the Au wire is connected. (Or Cu Bare), and using the plating of either Ag or Pd on the surface of the die pad part to which the Ag paste is applied, the optimal plating is applied to each surface of the source lead, gate lead and die pad part. It can also be applied.

また、前記実施の形態では、ＳＯＰ８、ＶＳＯＮ８あるいはＷＰＡＫに適用した半導体装置について説明したが、低抵抗が要求される各種の小型面実装パッケージに適用することができる。また、シリコンチップに形成される素子は、パワーＭＯＳＦＥＴやＩＧＢＴに限定されるものではない。   In the above embodiment, the semiconductor device applied to SOP8, VSON8, or WPAK has been described. However, the present invention can be applied to various small surface mount packages that require low resistance. Further, the element formed on the silicon chip is not limited to the power MOSFET or IGBT.

また、前記実施の形態では、面積の広いパッド（ソースパッドまたはエミッタパッド）とリードを接続する結線材料としてＡｌリボンを用いたが、ＡｕあるいはＣｕ合金のような電気抵抗の小さい他の金属材料で構成されたリボンを用いることもできる。   In the above embodiment, the Al ribbon is used as the connection material for connecting the pad (source pad or emitter pad) having a large area and the lead, but other metal material having a small electric resistance such as Au or Cu alloy is used. A configured ribbon can also be used.

本発明は、携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用される半導体装置に利用することができる。   The present invention can be used for a semiconductor device used for a power control switch, a charge / discharge protection circuit switch, or the like of a portable information device.

１Ａ〜１Ｇ 半導体装置
２ モールド樹脂
３ シリコンチップ
４ リード
４Ｄ ダイパッド部
５ Ａｇペースト
７ ソースパッド（ソース電極）
８ ゲートパッド
１０ Ａｌリボン
１１ Ａｕワイヤ
１２ ボンディングツール
２０ ｎ＋型単結晶シリコン基板
２１ ｎ−型単結晶シリコン層
２２ ｐ型ウエル
２３ 酸化シリコン膜
２４ 溝
２５ 酸化シリコン膜（ゲート酸化膜）
２６Ａ 多結晶シリコン膜（ゲート電極）
２６Ｂ ゲート引き出し電極
２７ ｐ−型半導体領域
２８ ｐ型半導体領域
２９ ｎ＋型半導体領域（ソース）
３０、３１ 酸化シリコン膜
３２、３３ 接続孔
３４ ゲート配線
３５ ｐ＋型半導体領域
３６、３７、３８ Ａｌ配線
４０ モールド樹脂
４１ リード
４１Ｄ ダイパッド部
４２ シリコンチップ
４３ エミッタパッド（エミッタ電極）
４４ ゲートパッド
４５ Ａｌリボン
４６ Ａｕワイヤ
４７ クランパ
５０ モールド樹脂
５１ リード
５１Ｄ ダイパッド部
５２ シリコンチップ
５３ ソースパッド
５４ ゲートパッド
５５ Ａｌリボン
５６ Ａｕワイヤ
５７ 突起部
５７ｓ 段差
５８ ハーフエッチング部
５９ 突起部
５９ｂ 屈曲部
６０ ｐ型コレクタ層
６１ ｎ型バッファ層
６２ ｎ型ドリフト層
６３ ｐ型ウエル
６４ ｐ型ベース層
６５ ゲート絶縁膜
６６ ゲート電極
６６Ａ ゲート引き出し電極
６７ 酸化シリコン膜
６８ ｎ型エミッタ層
６９ ｐ型コンタクト層
７０ 酸化シリコン膜
７１ パッシベーション膜
７２ コレクタ電極
７３ ＩＧＢＴドライブＩＣ
７４ Ｘｅ管
７５ トリガ変圧器 1A to 1G Semiconductor device 2 Mold resin 3 Silicon chip 4 Lead 4D Die pad part 5 Ag paste 7 Source pad (source electrode)
8 Gate pad 10 Al ribbon 11 Au wire 12 Bonding tool 20 n + type single crystal silicon substrate 21 n − type single crystal silicon layer 22 p type well 23 silicon oxide film 24 groove 25 silicon oxide film (gate oxide film)
26A Polycrystalline silicon film (gate electrode)
26B Gate extraction electrode 27 p − type semiconductor region 28 p type semiconductor region 29 n + type semiconductor region (source)
30, 31 Silicon oxide films 32, 33 Connection hole 34 Gate wiring 35 p + type semiconductor regions 36, 37, 38 Al wiring 40 Mold resin 41 Lead 41D Die pad portion 42 Silicon chip 43 Emitter pad (emitter electrode)
44 Gate pad 45 Al ribbon 46 Au wire 47 Clamper 50 Mold resin 51 Lead 51D Die pad part 52 Silicon chip 53 Source pad 54 Gate pad 55 Al ribbon 56 Au wire 57 Protrusion part 57s Step 58 Half etching part 59 Protrusion part 59b Bending part 60 p-type collector layer 61 n-type buffer layer 62 n-type drift layer 63 p-type well 64 p-type base layer 65 gate insulating film 66 gate electrode 66A gate extraction electrode 67 silicon oxide film 68 n-type emitter layer 69 p-type contact layer 70 oxidation Silicon film 71 Passivation film 72 Collector electrode 73 IGBT drive IC
74 Xe tube 75 Trigger transformer

Claims (12)

第１電極パッドが形成された表面と、前記表面とは反対側の裏面と、を有する半導体チップと、
前記半導体チップが搭載されたダイパッドと、
前記半導体チップと電気的に接続された第１リードと、
前記半導体チップの前記第１電極パッドと前記第１リードとを電気的に接続するアルミリボンと、
前記半導体チップ、前記第１リードの一部、および前記アルミリボンを封止する封止体と、を有し、
前記半導体チップは、その裏面と前記ダイパッドとが対向するように前記ダイパッド上にＡｇペーストを介して搭載され、
前記ダイパッドの前記Ａｇペーストが接触する部分には、Ａｇメッキ層が形成されている半導体装置。 A semiconductor chip having a surface on which a first electrode pad is formed and a back surface opposite to the surface;
A die pad on which the semiconductor chip is mounted;
A first lead electrically connected to the semiconductor chip;
An aluminum ribbon for electrically connecting the first electrode pad of the semiconductor chip and the first lead;
The semiconductor chip, a part of the first lead, and a sealing body for sealing the aluminum ribbon,
The semiconductor chip is mounted on the die pad via Ag paste so that the back surface of the semiconductor chip faces the die pad.
A semiconductor device in which an Ag plating layer is formed on a portion of the die pad where the Ag paste contacts. 請求項１に記載の半導体装置において、
前記半導体チップの前記表面には、第２電極パッドが形成され、
前記半導体チップと電気的に接続された第２リードと、
前記半導体チップの前記第２電極パッドと前記第２リードとを電気的に接続するＡｕワイヤと、を有し、
前記第２リードの前記Ａｕワイヤが接続された部分には、前記Ａｇメッキ層が形成されている半導体装置。 The semiconductor device according to claim 1,
A second electrode pad is formed on the surface of the semiconductor chip,
A second lead electrically connected to the semiconductor chip;
An Au wire for electrically connecting the second electrode pad of the semiconductor chip and the second lead;
A semiconductor device in which the Ag plating layer is formed on a portion of the second lead to which the Au wire is connected. 請求項１に記載の半導体装置において、
前記第１リードはＣｕにより構成されており、前記第１リードの前記アルミリボンが接続された部分には、メッキ層が形成されていない半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which the first lead is made of Cu, and a plated layer is not formed on a portion of the first lead to which the aluminum ribbon is connected. 第１電極パッドが形成された表面と、前記表面とは反対側の裏面と、を有する半導体チップと、
前記半導体チップが搭載されたダイパッドと、
前記半導体チップと電気的に接続された第１リードと、
前記半導体チップの前記第１電極パッドと前記第１リードとを電気的に接続するアルミリボンと、
前記半導体チップ、前記第１リードの一部、および前記アルミリボンを封止する封止体と、を有し、
前記半導体チップは、その裏面と前記ダイパッドとが対向するように前記ダイパッド上にＡｇペーストを介して搭載され、
前記ダイパッドの前記Ａｇペーストが接触する部分には、Ｐｄメッキ層が形成されている半導体装置。 A semiconductor chip having a surface on which a first electrode pad is formed and a back surface opposite to the surface;
A die pad on which the semiconductor chip is mounted;
A first lead electrically connected to the semiconductor chip;
An aluminum ribbon for electrically connecting the first electrode pad of the semiconductor chip and the first lead;
The semiconductor chip, a part of the first lead, and a sealing body for sealing the aluminum ribbon,
The semiconductor chip is mounted on the die pad via Ag paste so that the back surface of the semiconductor chip faces the die pad.
A semiconductor device in which a Pd plating layer is formed on a portion of the die pad where the Ag paste contacts. 請求項４に記載の半導体装置において、
前記半導体チップの前記表面には第２電極パッドが形成され、
前記半導体チップと電気的に接続された第２リードと、
前記半導体チップの前記第２電極パッドと前記第２リードとを電気的に接続するＡｕワイヤと、を有し、
前記第２リードの前記Ａｕワイヤが接続された部分には、前記Ｐｄメッキ層が形成されている半導体装置。 The semiconductor device according to claim 4,
A second electrode pad is formed on the surface of the semiconductor chip,
A second lead electrically connected to the semiconductor chip;
An Au wire for electrically connecting the second electrode pad of the semiconductor chip and the second lead;
A semiconductor device in which the Pd plating layer is formed on a portion of the second lead to which the Au wire is connected. 請求項４に記載の半導体装置において、
前記第１リードの前記アルミリボンが接続された部分には、前記Ｐｄメッキ層が形成されている半導体装置。 The semiconductor device according to claim 4,
A semiconductor device in which the Pd plating layer is formed on a portion of the first lead to which the aluminum ribbon is connected. 請求項１または４に記載の半導体装置において、
前記半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴを含み、前記第１電極パッドは、ソースパッドである半導体装置。 The semiconductor device according to claim 1 or 4,
The semiconductor device includes a trench gate type power MOSFET, and the first electrode pad is a source pad. 請求項１または４に記載の半導体装置において、
前記半導体装置は、絶縁ゲートバイポーラトランジスタを含み、前記第１電極パッドは、エミッタパッドである半導体装置。 The semiconductor device according to claim 1 or 4,
The semiconductor device includes an insulated gate bipolar transistor, and the first electrode pad is an emitter pad. 請求項２または５に記載の半導体装置において、
前記半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴを含み、前記第１電極パッドは、ソースパッドであって、前記第２電極パッドはゲートパッドである半導体装置。 The semiconductor device according to claim 2 or 5,
The semiconductor device includes a trench gate type power MOSFET, wherein the first electrode pad is a source pad and the second electrode pad is a gate pad. 請求項９に記載の半導体装置において、
前記第１電極パッドの面積は、前記第２電極パッドの面積よりも大きい半導体装置。 The semiconductor device according to claim 9.
The area of the first electrode pad is a semiconductor device larger than the area of the second electrode pad. 請求項２または５に記載の半導体装置において、
前記半導体装置は、絶縁ゲートバイポーラトランジスタを含み、前記第１電極パッドはエミッタパッドであって、前記第２電極パッドはゲートパッドである半導体装置。 The semiconductor device according to claim 2 or 5,
The semiconductor device includes an insulated gate bipolar transistor, wherein the first electrode pad is an emitter pad and the second electrode pad is a gate pad. 請求項１１に記載の半導体装置において、
前記第１電極パッドの面積は、前記第２電極パッドの面積よりも大きい半導体装置。 The semiconductor device according to claim 11,
The area of the first electrode pad is a semiconductor device larger than the area of the second electrode pad.
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