JP5763970B2 - Voltage detection circuit - Google Patents

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Description

本明細書中に開示されている種々の技術的特徴は、基準電圧源を有しない半導体装置に関するものである。   Various technical features disclosed in the present specification relate to a semiconductor device having no reference voltage source.

従来より、半導体装置の多くは、外部電源電圧から所定の基準電圧を生成する基準電圧源(バンドギャップ電源回路など)を有しており、その出力を用いて半導体装置内部の動作設定(レギュレータ回路の出力目標値設定や異常保護回路の検出閾値設定など)が行われる。ただし、半導体装置の用途によっては、回路規模をできるだけ縮小するために、上記の基準電圧源を有しない機種も提案されている。   Conventionally, many semiconductor devices have a reference voltage source (such as a bandgap power supply circuit) that generates a predetermined reference voltage from an external power supply voltage, and an operation setting (regulator circuit) inside the semiconductor device using the output thereof. Output target value setting, abnormality protection circuit detection threshold setting, etc.). However, in order to reduce the circuit scale as much as possible depending on the use of the semiconductor device, a model that does not have the reference voltage source has been proposed.

なお、本明細書中に開示されている種々の技術的特徴に関連する従来技術の一例としては、特許文献1〜特許文献6を挙げることができる。   Note that Patent Documents 1 to 6 can be cited as examples of conventional techniques related to various technical features disclosed in the present specification.

特開平10−201080号公報Japanese Patent Laid-Open No. 10-201080 特許2006−351944号公報Japanese Patent No. 2006-351944 特開平5−087840号公報JP-A-5-087840 特許2004−309164号公報Japanese Patent No. 2004-309164 特開平5−243858号公報JP-A-5-243858 特許平9−130157号公報Japanese Patent No. 9-130157

<シリーズレギュレータ回路>
図10は、シリーズレギュレータ回路の一従来例を示す回路図である。本従来例のシリーズレギュレータ回路Xは、出力電圧Voutの目標値を設定するために別途の基準電圧源を必要としない。しかしながら、本従来例のシリーズレギュレータ回路Xでは、出力トランジスタXCとしてnpn型バイポーラトランジスタが用いられているので、最大でも入力電圧Vinから出力トランジスタXCのベース・エミッタ間電圧Vfだけ低い出力電圧Voutしか生成することができない、という課題があった。また、本従来例のシリーズレギュレータ回路Xでは、アンプXAのゲインを高めるためにブースタXBを必要とするのでチップ面積が大きくなる、という課題もあった。
<Series regulator circuit>
FIG. 10 is a circuit diagram showing a conventional example of a series regulator circuit. The series regulator circuit X of the conventional example does not require a separate reference voltage source for setting the target value of the output voltage Vout. However, since the npn type bipolar transistor is used as the output transistor XC in the conventional series regulator circuit X, only the output voltage Vout lower than the base-emitter voltage Vf of the output transistor XC from the input voltage Vin is generated at most. There was a problem that it was not possible. In addition, the series regulator circuit X of the conventional example has a problem that the chip area is increased because the booster XB is required to increase the gain of the amplifier XA.

なお、出力トランジスタXCとしてpnp型バイポーラトランジスタやPチャネル型MOS[Metal Oxide Semiconductor]電界効果トランジスタを用い、ブースタXBを取り除いてアンプXAと出力トランジスタXCを直接的に接続した構成であれば、上記の課題を容易に解消できるようにも思われる。しかしながら、このような構成では、出力電圧Voutの未出力時にアンプXAが動作せず、シリーズレギュレータ回路Xを起動することができなくなるので、現実的な解決策とはなり得なかった。   Note that the pnp bipolar transistor or P-channel MOS [Metal Oxide Semiconductor] field effect transistor is used as the output transistor XC, the booster XB is removed, and the amplifier XA and the output transistor XC are directly connected. It seems that the problem can be solved easily. However, in such a configuration, the amplifier XA does not operate when the output voltage Vout is not output, and the series regulator circuit X cannot be started, and thus cannot be a practical solution.

本明細書中に開示されている第1の技術的特徴は、上記の課題に鑑み、出力目標値の設定に別途の基準電圧源を必要とせず、かつ、出力電圧範囲の拡大と回路規模の縮小を実現することのできるレギュレータ回路を提供することを第1の目的とする。   In view of the above problems, the first technical feature disclosed in the present specification does not require a separate reference voltage source for setting the output target value, and expands the output voltage range and increases the circuit scale. It is a first object of the present invention to provide a regulator circuit capable of realizing reduction.

<温度保護回路(温度検出回路)>
図11A及び図11Bは、それぞれ、温度保護回路の第1従来例及び第2従来例を示す回路図である。
<Temperature protection circuit (temperature detection circuit)>
11A and 11B are circuit diagrams illustrating a first conventional example and a second conventional example of a temperature protection circuit, respectively.

第1従来例の温度保護回路Y1は、npn型バイポーラトランジスタYAのベース・エミッタ間電圧Vfが負の温度特性(−2mV/℃)を有することを利用して、簡易に温度保護信号TSDを生成することができる。しかしながら、第1従来例の温度保護回路Y1では、検出閾値(閾値電圧Vth)を設定するために別途の基準電圧源REFを必要とする、という課題があった。   The temperature protection circuit Y1 of the first conventional example easily generates the temperature protection signal TSD by utilizing the negative temperature characteristic (−2 mV / ° C.) of the base-emitter voltage Vf of the npn bipolar transistor YA. can do. However, the temperature protection circuit Y1 of the first conventional example has a problem that a separate reference voltage source REF is required to set the detection threshold (threshold voltage Vth).

第2従来例の温度保護回路Y2は、検出閾値を設定するために別途の基準電圧源を必要としない。しかしながら、第2従来例の温度保護回路Y2では、第1従来例と比べて回路を構成する素子数が多い上に、その消費電流(特にコンパレータYH及びYLや論理回路LOGICでの消費電流)が大きくなる、という課題があった。   The temperature protection circuit Y2 of the second conventional example does not require a separate reference voltage source for setting the detection threshold. However, in the temperature protection circuit Y2 of the second conventional example, the number of elements constituting the circuit is larger than that of the first conventional example, and the current consumption (particularly the current consumption in the comparators YH and YL and the logic circuit LOGIC) is large. There was a problem of becoming larger.

本明細書中に開示されている第2の技術的特徴は、上記の課題に鑑み、検出閾値の設定に別途の基準電圧源を必要とせず、かつ、回路規模の縮小と消費電流の低減を実現することのできる温度検出回路を提供することを第2の目的とする。   The second technical feature disclosed in the present specification, in view of the above-described problems, does not require a separate reference voltage source for setting the detection threshold, and reduces the circuit scale and current consumption. It is a second object to provide a temperature detection circuit that can be realized.

<過電圧保護回路(電圧検出回路)>
図12は、過電圧保護回路の一従来例を示す回路図である。本従来例の過電圧保護回路Zは、出力電圧Voutに応じたモニタ電圧Vmと所定の基準電圧VthとをコンパレータZAで比較することにより、簡易に過電圧保護信号OVPを生成することができる。しかしながら、本従来例の過電圧保護回路Zでは、検出閾値(基準電圧Vth)を設定するために別途の基準電圧源を必要とする、という課題があった。
<Overvoltage protection circuit (voltage detection circuit)>
FIG. 12 is a circuit diagram showing a conventional example of an overvoltage protection circuit. The overvoltage protection circuit Z of the conventional example can easily generate the overvoltage protection signal OVP by comparing the monitor voltage Vm corresponding to the output voltage Vout with a predetermined reference voltage Vth by the comparator ZA. However, the conventional overvoltage protection circuit Z has a problem that a separate reference voltage source is required to set the detection threshold (reference voltage Vth).

本明細書中に開示されている第3の技術的特徴は、上記の課題に鑑み、検出閾値の設定に別途の基準電圧源を必要としない電圧検出回路を提供することを第3の目的とする。   A third technical feature disclosed in the present specification is to provide a voltage detection circuit that does not require a separate reference voltage source for setting a detection threshold in view of the above problems. To do.

<第1の技術的特徴>
本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴に係るレギュレータ回路は、入力電圧の印加端と出力電圧の印加端との間に接続されたpnp型またはPチャネル型の出力トランジスタと、前記出力電圧に応じた帰還電圧を生成する帰還電圧生成回路と、エミッタ面積の異なるトランジスタ対の共通ベースで前記帰還電圧の入力を受けて各トランジスタに流れるコレクタ電流の大小関係に応じた電圧信号を出力する増幅回路と、エミッタ接地型またはソース接地型の増幅段により前記電圧信号を増幅して前記出力トランジスタの駆動信号を生成する駆動信号生成回路と、を有する構成(第1−1の構成)とされている。
<First technical features>
Among various technical features disclosed in the present specification, a regulator circuit according to a first technical feature is a pnp type connected between an input voltage application terminal and an output voltage application terminal, or A P-channel output transistor, a feedback voltage generation circuit that generates a feedback voltage corresponding to the output voltage, and a collector current that flows through each transistor upon receiving the feedback voltage at a common base of transistor pairs having different emitter areas. A configuration having an amplifier circuit that outputs a voltage signal corresponding to a magnitude relationship, and a drive signal generation circuit that amplifies the voltage signal by a grounded emitter type or a source grounded type amplification stage to generate a drive signal of the output transistor (1-1 configuration).

なお、上記第1−1の構成から成るレギュレータ回路において、前記駆動信号生成回路は、入力電圧の印加端と前記出力トランジスタの制御電極との間に接続されて、制御電極に前記電圧信号が印加されるpnp型またはPチャネル型の増幅トランジスタと;前記出力トランジスタの制御電極と接地端との間に接続された電流源と;を含む構成(第1−2の構成)にするとよい。   In the regulator circuit having the above-described configuration 1-1, the drive signal generation circuit is connected between an input voltage application terminal and a control electrode of the output transistor, and the voltage signal is applied to the control electrode. And a pnp-type or P-channel type amplification transistor; a current source connected between the control electrode of the output transistor and a ground terminal (1-2 configuration).

また、上記第1−2の構成から成るレギュレータ回路において、前記駆動信号生成回路は、さらに、前記入力電圧の印加端と前記出力トランジスタの制御電極との間に接続されたプルアップ抵抗を含む構成(第1−3の構成)にするとよい。   Further, in the regulator circuit having the above configuration 1-2, the drive signal generation circuit further includes a pull-up resistor connected between the input voltage application terminal and the control electrode of the output transistor. (Configuration 1-3) may be used.

また、上記第1−3の構成から成るレギュレータ回路において、前記増幅回路は、前記トランジスタ対として、ベースが前記帰還電圧の印加端に接続され、コレクタが第1負荷を介して前記入力電圧の印加端に接続されると共に前記電圧信号の印加端にも接続され、エミッタが第1抵抗を介して接地端に接続された第1トランジスタと;前記第1トランジスタよりもエミッタ面積が大きく、ベースが前記第1トランジスタのベースに接続され、コレクタが第2負荷を介して前記入力電圧の印加端に接続され、エミッタが前記第1抵抗よりも抵抗値の小さい第2抵抗を経由した後で前記第1抵抗を介して接地端に接続された第2トランジスタと;を含む構成(第1−4の構成)にするとよい。   Further, in the regulator circuit having the above-described configuration 1-3, in the amplifier circuit, as the transistor pair, a base is connected to an application end of the feedback voltage, and a collector is applied with the input voltage via a first load. A first transistor having an emitter area larger than that of the first transistor and having a base connected to the ground terminal through a first resistor; The first transistor is connected to the base of the first transistor, the collector is connected to the application terminal of the input voltage via the second load, and the emitter is passed through the second resistor having a resistance value smaller than that of the first resistor. And a second transistor connected to the ground terminal via a resistor.

また、上記第1−4の構成から成るレギュレータ回路において、前記増幅回路は、さらに、前記第1トランジスタよりも耐圧が高く、前記第1トランジスタと前記第1負荷との間に挿入された第3トランジスタと;前記第2トランジスタよりも耐圧が高く、前記第2トランジスタと前記第2負荷との間に挿入された第4トランジスタと;を含む構成(第1−5の構成)にするとよい。   In the regulator circuit having the above-described configuration 1-4, the amplifier circuit further has a higher breakdown voltage than the first transistor, and the third circuit is inserted between the first transistor and the first load. It is preferable to adopt a configuration (first to fifth configuration) including: a transistor; and a fourth transistor having a higher withstand voltage than the second transistor and inserted between the second transistor and the second load.

また、上記第1−5の構成から成るレギュレータ回路において、前記第3トランジスタ及び前記第4トランジスタの制御電極は、いずれも前記出力電圧の印加端に接続されている構成(第1−6の構成)にするとよい。   In the regulator circuit having the first to fifth configurations, the control electrodes of the third transistor and the fourth transistor are both connected to the output voltage application terminal (first to sixth configurations). ).

また、本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴に係る半導体装置は、上記第1−1〜第1−6いずれかの構成から成るレギュレータ回路を有する構成(第1−7の構成)とされている。   Of the various technical features disclosed in this specification, the semiconductor device according to the first technical feature includes a regulator circuit having any one of the first to first to sixth configurations. It is set as the structure which it has (1-7th structure).

<第2の技術的特徴>
本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴に係る温度検出回路は、基準電流を生成する基準電流生成部と、前記基準電流に応じて第1電流と第2電流を生成するカレントミラーと、前記カレントミラーの下流側で前記基準電流が流れる経路に挿入された第1抵抗と、前記カレントミラーの下流側で前記第1電流が流れる経路に挿入された第2抵抗と、前記カレントミラーの下流側で前記第2電流が流れる経路に挿入されたダイオードまたはダイオード接続型トランジスタと、前記第1電流と前記第2電流を比較して温度検出信号を生成する電流比較部と、を有する構成(第2−1の構成)とされている。
<Second technical feature>
Among various technical features disclosed in the present specification, a temperature detection circuit according to a second technical feature includes a reference current generation unit that generates a reference current, and a first current corresponding to the reference current. And a current mirror that generates a second current, a first resistor inserted in a path through which the reference current flows downstream of the current mirror, and a path through which the first current flows downstream of the current mirror. A temperature detection signal is generated by comparing the first current and the second current with a second resistor and a diode or a diode-connected transistor inserted in a path through which the second current flows downstream of the current mirror And a current comparison unit (second configuration).

なお、上記第2−1の構成から成る温度検出回路において、前記第1抵抗と前記第2抵抗は、同一の抵抗値に設定されている構成(第2−2の構成)にするとよい。   In the temperature detection circuit having the above-described configuration 2-1, the first resistor and the second resistor may be configured to have the same resistance value (the configuration 2-2).

また、上記第2−2の構成から成る温度検出回路は、前記第1抵抗及び前記第2抵抗と接地端との間に接続された第3抵抗と、前記温度検出信号に応じて前記第3抵抗の両端間を導通/遮断するスイッチと、をさらに有する構成(第2−3の構成)にするとよい。   The temperature detection circuit having the above-described configuration 2-2 includes a third resistor connected between the first resistor, the second resistor, and a ground terminal, and the third resistor according to the temperature detection signal. It is good to make it the structure (2-3 structure) which further has a switch which conducts / cuts off between both ends of resistance.

また、上記第2−2または第2−3の構成から成る温度検出回路において、前記カレントミラーは、第1電極が前記第1抵抗を介して接地端に接続され、第2電極が前記基準電流生成部に接続され、制御電極が自身の第2電極に接続された第1トランジスタと;第1電極が前記第2抵抗を介して接地端に接続され、第2電極が前記電流比較部に接続され、制御電極が前記第1トランジスタの制御電極に接続された第2トランジスタと;第1電極が前記ダイオードまたは前記ダイオード接続型トランジスタを介して接地端に接続され、第2電極が前記電流比較部に接続され、制御電極が前記第1トランジスタの制御電極に接続された第3トランジスタと;を含む構成(第2−4の構成)にするとよい。   In the temperature detection circuit having the above configuration 2-2 or 2-3, the current mirror has a first electrode connected to a ground terminal via the first resistor, and a second electrode connected to the reference current. A first transistor connected to the generator and having a control electrode connected to its second electrode; the first electrode connected to the ground terminal via the second resistor; and the second electrode connected to the current comparator A second transistor in which a control electrode is connected to a control electrode of the first transistor; a first electrode is connected to a ground terminal via the diode or the diode-connected transistor, and a second electrode is connected to the current comparison unit And a third transistor in which the control electrode is connected to the control electrode of the first transistor (configuration 2-4).

また、上記第2−4の構成から成る温度検出回路において、前記電流比較部は、第1電極が入力電圧の印加端に接続され、第2電極が前記第2トランジスタの第2電極に接続され、制御電極が自身の第2電極に接続された第4トランジスタと;第1電極が前記入力電圧の印加端に接続され、第2電極が前記第3トランジスタの第2電極に接続され、制御電極が前記第4トランジスタの制御電極に接続された第5トランジスタと;第1電極が前記入力電圧の印加端に接続され、第2電極が前記温度検出信号の出力端に接続され、制御電極が前記第5トランジスタの第2電極に接続された第6トランジスタと;前記温度検出信号の出力端と接地端との間に接続された第4抵抗と;を含む構成(第2−5の構成)にするとよい。   Further, in the temperature detection circuit having the above configuration 2-4, the current comparison unit includes a first electrode connected to an input voltage application terminal, and a second electrode connected to a second electrode of the second transistor. A fourth transistor having a control electrode connected to its second electrode; a first electrode connected to the input voltage application terminal; a second electrode connected to the second electrode of the third transistor; A fifth transistor connected to the control electrode of the fourth transistor; a first electrode connected to the input terminal of the input voltage; a second electrode connected to an output terminal of the temperature detection signal; A sixth transistor connected to the second electrode of the fifth transistor; and a fourth resistor connected between the output terminal of the temperature detection signal and the ground terminal (a second to fifth structure). Good.

また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴に係る半導体装置は、上記第2−1〜第2−5いずれかの構成から成る温度検出回路と、前記温度検出信号に基づいて動作可否が制御される内部回路とを有する構成(第2−6の構成)とされている。   Of the various technical features disclosed in the present specification, the semiconductor device according to the second technical feature is a temperature detection circuit having any one of the above-described configurations of 2-1 to 2-5. And an internal circuit whose operation is controlled based on the temperature detection signal (configuration 2-6).

<第3の技術的特徴>
本明細書中に開示されている種々の技術的特徴のうち、第3の技術的特徴に係る電圧検出回路は、監視対象電圧を分圧して第1電圧と第2電圧を生成する分圧回路と、エミッタ面積の異なるトランジスタ対に入力される前記第1電圧と前記第2電圧を比較して電圧検出信号を生成する比較回路と、を有する構成(第3−1の構成)とされている。
<Third technical features>
Among various technical features disclosed in the present specification, a voltage detection circuit according to a third technical feature is a voltage dividing circuit that divides a monitoring target voltage to generate a first voltage and a second voltage. And a comparison circuit that generates a voltage detection signal by comparing the first voltage and the second voltage input to the transistor pair having different emitter areas (configuration 3-1). .

なお、上記第3−1の構成から成る電圧検出回路において、前記比較回路は、前記トランジスタ対として、ベースが前記第1電圧の印加端に接続された第1トランジスタと;前記第1トランジスタよりもエミッタ面積が大きく、ベースが前記第2電圧の印加端に接続され、エミッタが前記第1トランジスタのエミッタと共通に接続された第2トランジスタと;を含む構成(第3−2の構成)にするとよい。   In the voltage detection circuit having the above configuration 3-1, the comparison circuit includes, as the transistor pair, a first transistor having a base connected to the application terminal of the first voltage; and more than the first transistor; A configuration in which the emitter area is large, the base is connected to the application terminal of the second voltage, and the emitter is connected in common with the emitter of the first transistor (configuration 3-2). Good.

また、上記第3−2の構成から成る電圧検出回路において、前記比較回路は、さらに、前記第1トランジスタ及び前記第2トランジスタのエミッタ電流を生成する電流源と;前記第1トランジスタまたは前記第2トランジスタのコレクタ電圧から前記電圧検出信号を生成する出力段と;を含む構成(第3−3の構成)にするとよい。   In the voltage detection circuit having the above configuration 3-2, the comparison circuit further includes a current source that generates emitter currents of the first transistor and the second transistor; and the first transistor or the second transistor. And an output stage for generating the voltage detection signal from the collector voltage of the transistor (configuration 3-3).

また、上記第3−1〜第3−3いずれかの構成から成る電圧検出回路において、前記分圧回路は、前記監視対象電圧と接地電圧との間で基準電圧を生成する第1分圧回路と、前記監視対象電圧と前記基準電圧との間または前記基準電圧と接地電圧との間で前記第1電圧と前記第2電圧を生成する第2分圧回路を含む構成(第3−4の構成)にするとよい。   Further, in the voltage detection circuit having any one of the above configurations 3-1 to 3-3, the voltage dividing circuit is a first voltage dividing circuit that generates a reference voltage between the monitored voltage and the ground voltage. And a second voltage dividing circuit that generates the first voltage and the second voltage between the monitoring target voltage and the reference voltage or between the reference voltage and the ground voltage (third to fourth Configuration).

また、上記第3−4の構成から成る電圧検出回路において、前記第2分圧回路は、制御電極が前記基準電圧の印加端に接続され、第2電極が接地端または前記監視対象電圧の印加端に接続された第3トランジスタと;前記第3トランジスタの第2電極と前記監視対象電圧の印加端または接地端との間に接続されて前記第1電圧及び前記第2電圧を生成する抵抗ラダーと;を含む構成(第3−5の構成)にするとよい。   In the voltage detection circuit having the above configuration 3-4, in the second voltage dividing circuit, a control electrode is connected to an application terminal of the reference voltage, and a second electrode is applied to a ground terminal or the monitoring target voltage. A resistor ladder connected between the second electrode of the third transistor and the application end of the monitoring target voltage or the ground end to generate the first voltage and the second voltage; It is good to make it the structure (3-5 structure) containing these.

また、本明細書中に開示されている種々の技術的特徴のうち、第3の技術的特徴に係る半導体装置は、上記第3−1〜第3−5いずれかの構成から成る電圧検出回路と、前記電圧検出信号に基づいて動作可否が制御される内部回路とを有する構成(第3−6の構成)とされている。   Among various technical features disclosed in the present specification, the semiconductor device according to the third technical feature is a voltage detection circuit having any one of the above-described configurations of 3-1 to 3-5. And an internal circuit whose operation is controlled based on the voltage detection signal (configuration 3-6).

本明細書中に開示されている第1の技術的特徴によれば、出力目標値の設定に別途の基準電圧源を必要とせず、かつ、出力電圧範囲の拡大と回路規模の縮小を実現することが可能なレギュレータ回路を提供することが可能となる。   According to the first technical feature disclosed in the present specification, a separate reference voltage source is not required for setting the output target value, and the output voltage range and the circuit scale are reduced. It is possible to provide a regulator circuit that can be used.

また、本明細書中に開示されている第2の技術的特徴によれば、検出閾値の設定に別途の基準電圧源を必要とせず、かつ、回路規模の縮小と消費電流の低減を実現することのできる温度検出回路を提供することが可能となる。   Further, according to the second technical feature disclosed in the present specification, a separate reference voltage source is not required for setting the detection threshold, and a reduction in circuit scale and a reduction in current consumption are realized. It is possible to provide a temperature detection circuit that can perform this.

また、本明細書中に開示されている第3の技術的特徴によれば、検出閾値の設定に別途の基準電圧源を必要としない電圧検出回路を提供することが可能となる。   Further, according to the third technical feature disclosed in the present specification, it is possible to provide a voltage detection circuit that does not require a separate reference voltage source for setting the detection threshold.

シリーズレギュレータICの一構成例を示すブロック図Block diagram showing one configuration example of series regulator IC シリーズレギュレータ回路の第1構成例を示す回路図Circuit diagram showing first configuration example of series regulator circuit シリーズレギュレータ回路の第2構成例を示す回路図Circuit diagram showing second configuration example of series regulator circuit シリーズレギュレータ回路に含まれる異常保護部の一構成例を示す回路図Circuit diagram showing an example of the configuration of an abnormality protection unit included in a series regulator circuit 温度保護回路の第1構成例を示す回路図Circuit diagram showing first configuration example of temperature protection circuit 温度保護回路の第2構成例を示す回路図Circuit diagram showing a second configuration example of the temperature protection circuit 過電圧保護回路の第1構成例を示す回路図Circuit diagram showing a first configuration example of an overvoltage protection circuit 過電圧保護回路の第2構成例を示す回路図Circuit diagram showing a second configuration example of the overvoltage protection circuit 過電圧保護回路でシリーズレギュレータ回路の帰還抵抗を共用する際の留意点を説明するための図(第1構成例)Diagram for explaining points to consider when sharing the feedback resistance of a series regulator circuit with an overvoltage protection circuit (first configuration example) 過電圧保護回路でシリーズレギュレータ回路の帰還抵抗を共用する際の留意点を説明するための図(第2構成例)Diagram for explaining points to consider when sharing the feedback resistance of a series regulator circuit with an overvoltage protection circuit (second configuration example) シリーズレギュレータ回路の一従来例を示す回路図Circuit diagram showing a conventional example of a series regulator circuit 温度保護回路の第1従来例を示す回路図Circuit diagram showing a first conventional example of a temperature protection circuit 温度保護回路の第2従来例を示す回路図Circuit diagram showing second conventional example of temperature protection circuit 過電圧保護回路の一従来例を示す回路図Circuit diagram showing a conventional example of an overvoltage protection circuit

<全体構成>
図1は、シリーズレギュレータICの一構成例を示すブロック図である。本構成例のシリーズレギュレータIC1は、シリーズレギュレータ回路100と、温度保護回路200と、過電圧保護回路300と、を集積化したモノリシック半導体集積回路装置である。
<Overall configuration>
FIG. 1 is a block diagram illustrating a configuration example of a series regulator IC. The series regulator IC 1 of this configuration example is a monolithic semiconductor integrated circuit device in which a series regulator circuit 100, a temperature protection circuit 200, and an overvoltage protection circuit 300 are integrated.

シリーズレギュレータ回路100は、入力電圧Vin(例えば12V)から所望の出力電圧Vout(例えば5Vや3.3V)を生成する。なお、シリーズレギュレータ回路100には、温度保護信号S1及び過電圧保護信号S2に基づいて出力動作の可否を制御する異常保護部が含まれている。シリーズレギュレータ回路100の構成及び動作については、後ほど詳細に説明する。   The series regulator circuit 100 generates a desired output voltage Vout (for example, 5V or 3.3V) from the input voltage Vin (for example, 12V). The series regulator circuit 100 includes an abnormality protection unit that controls whether or not an output operation is possible based on the temperature protection signal S1 and the overvoltage protection signal S2. The configuration and operation of the series regulator circuit 100 will be described in detail later.

温度保護回路200は、シリーズレギュレータIC1のチップ温度Tjが所定の検出閾値を上回っているか否かを監視して温度保護信号S1を生成し、この温度保護信号S1をシリーズレギュレータ回路100に出力する。温度保護回路200の構成及び動作については後ほど詳細に説明する。   The temperature protection circuit 200 monitors whether the chip temperature Tj of the series regulator IC1 exceeds a predetermined detection threshold value, generates a temperature protection signal S1, and outputs the temperature protection signal S1 to the series regulator circuit 100. The configuration and operation of the temperature protection circuit 200 will be described in detail later.

過電圧保護回路300は、出力電圧Voutが所定の検出閾値を上回っているか否かを監視して過電圧保護信号S2を生成し、この過電圧保護信号S2をシリーズレギュレータ回路100に出力する。過電圧保護回路300の構成及び動作については、後ほど詳細に説明する。   The overvoltage protection circuit 300 generates an overvoltage protection signal S2 by monitoring whether or not the output voltage Vout exceeds a predetermined detection threshold, and outputs the overvoltage protection signal S2 to the series regulator circuit 100. The configuration and operation of the overvoltage protection circuit 300 will be described in detail later.

<シリーズレギュレータ回路>
図2は、シリーズレギュレータ回路100の第1構成例を示す回路図である。本構成例のシリーズレギュレータ回路100は、pnp型バイポーラトランジスタ101〜103と、npn型バイポーラトランジスタ104及び105と、Pチャネル型MOS電界効果トランジスタ106と、抵抗107〜111と、電流源112と、を有する。
<Series regulator circuit>
FIG. 2 is a circuit diagram illustrating a first configuration example of the series regulator circuit 100. The series regulator circuit 100 of this configuration example includes pnp bipolar transistors 101 to 103, npn bipolar transistors 104 and 105, a P-channel MOS field effect transistor 106, resistors 107 to 111, and a current source 112. Have.

トランジスタ101及び102のエミッタは、いずれも入力電圧Vinの印加端に接続されている。トランジスタ101及び102のベースは、いずれもトランジスタ102のコレクタに接続されている。トランジスタ101のコレクタは、トランジスタ104のコレクタに接続されている。トランジスタ102のコレクタは、トランジスタ105のコレクタに接続されている。トランジスタ104及び105のベースは、いずれも帰還電圧Vfbの印加端(抵抗110と抵抗111との接続ノード)に接続されている。トランジスタ105のエミッタは、抵抗107及び108を介して接地端に接続されている。トランジスタ104のエミッタは、抵抗107と抵抗108との接続ノードに接続されている。トランジスタ104及び105のエミッタ面積比は1:Nに設計されている。   The emitters of the transistors 101 and 102 are both connected to the application terminal for the input voltage Vin. The bases of the transistors 101 and 102 are both connected to the collector of the transistor 102. The collector of the transistor 101 is connected to the collector of the transistor 104. The collector of the transistor 102 is connected to the collector of the transistor 105. The bases of the transistors 104 and 105 are both connected to the application terminal of the feedback voltage Vfb (a connection node between the resistor 110 and the resistor 111). The emitter of the transistor 105 is connected to the ground terminal via resistors 107 and 108. The emitter of the transistor 104 is connected to a connection node between the resistor 107 and the resistor 108. The emitter area ratio of the transistors 104 and 105 is designed to be 1: N.

トランジスタ103のエミッタは、入力電圧Vinの印加端に接続されている。トランジスタ103のコレクタは、電流源112を介して接地端に接続されている。トランジスタ103のベースは、トランジスタ101のコレクタに接続されている。トランジスタ106のソースは、入力電圧Vinの印加端に接続されている。トランジスタ106のドレインは、出力電圧Voutの印加端に接続される一方、抵抗110及び111を介して接地端にも接続されている。トランジスタ106のゲートは、トランジスタ103のコレクタに接続される一方、抵抗109を介して入力電圧Vinの印加端にも接続されている。   The emitter of the transistor 103 is connected to the application terminal for the input voltage Vin. The collector of the transistor 103 is connected to the ground terminal via the current source 112. The base of the transistor 103 is connected to the collector of the transistor 101. The source of the transistor 106 is connected to the application terminal for the input voltage Vin. The drain of the transistor 106 is connected to the application terminal of the output voltage Vout, and is also connected to the ground terminal via the resistors 110 and 111. The gate of the transistor 106 is connected to the collector of the transistor 103 and is also connected to the application terminal of the input voltage Vin via the resistor 109.

トランジスタ106は、入力電圧Vinの印加端と出力電圧Voutの印加端との間に接続された出力トランジスタに相当する。抵抗110及び111は、出力電圧Voutに応じた帰還電圧Vfb(出力電圧Voutの分圧電圧)を生成する帰還電圧生成回路に相当する。トランジスタ101及び102、トランジスタ104及び105、並びに、抵抗107及び108は、エミッタ面積の異なるトランジスタ対(トランジスタ104及び105)の共通ベースで帰還電圧Vfbの入力を受けて各トランジスタ104及び105に流れるコレクタ電流I11及びI12の大小関係に応じた電圧信号V11を出力する増幅回路に相当する。トランジスタ103、抵抗109、及び、電流源112は、エミッタ接地型(トランジスタ103としてPチャネル型MOS電界効果トランジスタを用いた場合にはソース接地型)の増幅段により電圧信号V11を増幅してトランジスタ106の駆動信号V12(ゲート電圧)を生成する駆動信号生成回路に相当する。   The transistor 106 corresponds to an output transistor connected between the application terminal of the input voltage Vin and the application terminal of the output voltage Vout. The resistors 110 and 111 correspond to a feedback voltage generation circuit that generates a feedback voltage Vfb (a divided voltage of the output voltage Vout) corresponding to the output voltage Vout. Transistors 101 and 102, transistors 104 and 105, and resistors 107 and 108 are collectors that receive the feedback voltage Vfb at the common base of transistor pairs (transistors 104 and 105) having different emitter areas and flow to the transistors 104 and 105, respectively. This corresponds to an amplifier circuit that outputs a voltage signal V11 according to the magnitude relationship between the currents I11 and I12. The transistor 103, the resistor 109, and the current source 112 amplify the voltage signal V 11 by an amplification stage of a common emitter type (a common source type when a P-channel MOS field effect transistor is used as the transistor 103). This corresponds to a drive signal generation circuit for generating the drive signal V12 (gate voltage).

上記構成から成るシリーズレギュレータ回路100の動作について説明する。出力電圧Voutの上昇に伴って帰還電圧Vfbが高くなると、トランジスタ104とトランジスタ105との間では、互いのエミッタ面積の差よりも互いのベース・エミッタ間電圧の差の方が優勢となる。その結果、コレクタ電流I12よりもコレクタ電流I11の方が大きくなり、電圧信号V11が低下する。電圧信号V11の低下に伴ってトランジスタ103の導通度が大きくなると、駆動信号V12の電圧値が高くなる。その結果、トランジスタ106の導通度が小さくなり、出力電圧Voutが低下する。   The operation of the series regulator circuit 100 having the above configuration will be described. When the feedback voltage Vfb increases as the output voltage Vout increases, the difference between the base-emitter voltages is more dominant between the transistor 104 and the transistor 105 than the difference between the emitter areas. As a result, the collector current I11 becomes larger than the collector current I12, and the voltage signal V11 decreases. When the conductivity of the transistor 103 increases as the voltage signal V11 decreases, the voltage value of the drive signal V12 increases. As a result, the conductivity of the transistor 106 is reduced, and the output voltage Vout is reduced.

一方、出力電圧Voutの低下に伴って帰還電圧Vfbが低くなると、トランジスタ104とトランジスタ105との間では、互いのベース・エミッタ間電圧の差よりも互いのエミッタ面積の差の方が優勢となる。その結果、コレクタ電流I11よりもコレクタ電流I12の方が大きくなり、電圧信号V11が上昇する。電圧信号V11の上昇に伴ってトランジスタ103の導通度が小さくなると、駆動信号V12の電圧値が低くなる。その結果、トランジスタ106の導通度が大きくなり、出力電圧Voutが上昇する。   On the other hand, when the feedback voltage Vfb decreases as the output voltage Vout decreases, the difference between the emitter areas of the transistors 104 and 105 becomes more dominant than the difference between the base-emitter voltages. . As a result, the collector current I12 becomes larger than the collector current I11, and the voltage signal V11 increases. When the conductivity of the transistor 103 decreases as the voltage signal V11 increases, the voltage value of the drive signal V12 decreases. As a result, the conductivity of the transistor 106 increases and the output voltage Vout increases.

このように、第1構成例のシリーズレギュレータ回路100であれば、出力目標値設定に別途の基準電圧源を必要とせずに、入力電圧Vinから所望の出力電圧Voutを生成することができる。なお、出力電圧Voutの目標値は、抵抗110及び111の抵抗比に応じて任意に調整することが可能である。   Thus, with the series regulator circuit 100 of the first configuration example, a desired output voltage Vout can be generated from the input voltage Vin without requiring a separate reference voltage source for setting the output target value. Note that the target value of the output voltage Vout can be arbitrarily adjusted according to the resistance ratio of the resistors 110 and 111.

また、第1構成例のシリーズレギュレータ回路100であれば、図10のブースタXBよりも回路規模の小さいエミッタ接地型(またはソース接地型)の増幅段を用いることができるので、回路規模の縮小や消費電流の低減を実現することが可能となる。   In the case of the series regulator circuit 100 of the first configuration example, a grounded-emitter (or grounded-source) amplifier stage having a circuit scale smaller than that of the booster XB in FIG. 10 can be used. A reduction in current consumption can be realized.

また、第1構成例のシリーズレギュレータ回路100であれば、出力トランジスタとしてPチャネル型(またはpnp型)のトランジスタ106を用いることができるので、出力電圧Voutの出力範囲を入力電圧Vin近傍まで広げることが可能となる。   Further, in the case of the series regulator circuit 100 of the first configuration example, the P-channel (or pnp) transistor 106 can be used as the output transistor, so that the output range of the output voltage Vout is expanded to the vicinity of the input voltage Vin. Is possible.

また、第1構成例のシリーズレギュレータ回路100であれば、出力電圧Voutの未出力時において、増幅回路(トランジスタ101及び102、トランジスタ104及び105、並びに、抵抗107及び108)が動作できない状況であっても、電流源112を介して駆動信号V12がローレベルに引き下げられるので、トランジスタ106はオンとなる。その結果、出力電圧Voutが上昇して、シリーズレギュレータ回路100を正常に起動することが可能となる。   In the case of the series regulator circuit 100 of the first configuration example, the amplifier circuit (the transistors 101 and 102, the transistors 104 and 105, and the resistors 107 and 108) cannot operate when the output voltage Vout is not output. However, since the drive signal V12 is pulled down to a low level via the current source 112, the transistor 106 is turned on. As a result, the output voltage Vout increases and the series regulator circuit 100 can be normally started.

また、第1構成例のシリーズレギュレータ回路100であれば、トランジスタ106のゲートが抵抗109を介して入力電圧Vinの印加端にプルアップされている。従って、駆動信号V12の論理レベルが不定となり得る状況下では、駆動信号V12の論理レベルをハイレベルに固定して、トランジスタ106をオフ状態に維持することが可能となる。   In the case of the series regulator circuit 100 of the first configuration example, the gate of the transistor 106 is pulled up to the application terminal of the input voltage Vin via the resistor 109. Therefore, in a situation where the logic level of the drive signal V12 can be indefinite, the logic level of the drive signal V12 can be fixed to a high level and the transistor 106 can be maintained in an off state.

なお、上記の構成を応用すれば、シリーズレギュレータ回路100のみならず、その他の用途に供されるアンプやコンパレータを実現することも可能である。   If the above configuration is applied, it is possible to realize not only the series regulator circuit 100 but also an amplifier or a comparator used for other purposes.

図3は、シリーズレギュレータ回路100の第2構成例を示す回路図である。第2構成例は、第1構成例とほぼ同様の構成であり、トランジスタ101とトランジスタ104との間にNチャネル型MOS電界効果トランジスタ113を挿入した点、及び、トランジスタ102とトランジスタ105との間にNチャネル型MOS電界効果トランジスタ114を挿入した点に特徴を有している。トランジスタ113及び114としては、トランジスタ104及び105よりも高耐圧(例えば50V耐圧)の素子(例えばNDMOSFET)を用いればよい。   FIG. 3 is a circuit diagram illustrating a second configuration example of the series regulator circuit 100. The second configuration example is substantially the same configuration as the first configuration example, in that an N-channel MOS field effect transistor 113 is inserted between the transistor 101 and the transistor 104, and between the transistor 102 and the transistor 105. This is characterized in that an N channel type MOS field effect transistor 114 is inserted into the N channel type MOS field effect transistor 114. As the transistors 113 and 114, an element (for example, NDMOSFET) having a higher breakdown voltage (for example, 50V breakdown voltage) than the transistors 104 and 105 may be used.

上記の接続関係について具体的に説明する。トランジスタ113のドレインは、トランジスタ101のコレクタに接続されている。トランジスタ113のソースは、トランジスタ104のコレクタに接続されている。トランジスタ114のドレインは、トランジスタ102のコレクタに接続されている。トランジスタ114のソースは、トランジスタ105のコレクタに接続されている。トランジスタ113及び114のゲートは、いずれも出力電圧Voutの印加端に接続されている。なお、トランジスタ113及び114のゲートは、増幅回路(トランジスタ101及び102、トランジスタ104及び105、抵抗107及び108、並びに、トランジスタ113及び114)の動作が可能である限り、出力電圧Voutの印加端以外の低電圧印加端に接続しても構わない。   The above connection relationship will be specifically described. The drain of the transistor 113 is connected to the collector of the transistor 101. The source of the transistor 113 is connected to the collector of the transistor 104. The drain of the transistor 114 is connected to the collector of the transistor 102. The source of the transistor 114 is connected to the collector of the transistor 105. The gates of the transistors 113 and 114 are both connected to the application terminal for the output voltage Vout. Note that the gates of the transistors 113 and 114 are other than the application terminal of the output voltage Vout as long as the operation of the amplifier circuit (the transistors 101 and 102, the transistors 104 and 105, the resistors 107 and 108, and the transistors 113 and 114) is possible. It may be connected to the low voltage application terminal.

トランジスタ113及び114を挿入したことにより、トランジスタ104及び105のコレクタには、出力電圧Voutよりもトランジスタ113及び114のゲート・ソース間電圧Vgsだけ低い電圧(=Vout−Vgs)しか印加されなくなる。従って、製造プロセス上、トランジスタ104及び105の高耐圧化が難しい場合であっても、シリーズレギュレータ回路100全体の高耐圧化を実現することが可能となる。   Since the transistors 113 and 114 are inserted, only the voltage (= Vout−Vgs) lower than the output voltage Vout by the gate-source voltage Vgs of the transistors 113 and 114 is applied to the collectors of the transistors 104 and 105. Therefore, even if it is difficult to increase the breakdown voltage of the transistors 104 and 105 in the manufacturing process, it is possible to achieve a high breakdown voltage for the entire series regulator circuit 100.

図4はシリーズレギュレータ回路100に含まれる異常保護部の一構成例を示す回路図である。本構成例の異常保護部は、Pチャネル型MOS電界効果トランジスタ115と、Nチャネル型MOS電界効果トランジスタ116と、否定論理和演算器117とを含む。   FIG. 4 is a circuit diagram illustrating a configuration example of the abnormality protection unit included in the series regulator circuit 100. The abnormality protection unit of this configuration example includes a P-channel MOS field effect transistor 115, an N-channel MOS field effect transistor 116, and a negative OR calculator 117.

トランジスタ115のソースは、入力電圧Vinの印加端に接続されている。トランジスタ115のドレインは、トランジスタ106のゲートに接続されている。トランジスタ115のゲートは、否定論理和演算器117の出力端に接続されている。否定論理和演算器117の第1入力端は、温度保護信号S1の印加端に接続されている。否定論理和演算器117の第2入力端は、過電圧保護信号S2の印加端に接続されている。トランジスタ116のドレインは、出力電圧Voutの印加端に接続されている。トランジスタ116のソースは、接地端に接続されている。トランジスタ116のゲートは、温度保護信号S1の印加端に接続されている。   The source of the transistor 115 is connected to the application terminal for the input voltage Vin. The drain of the transistor 115 is connected to the gate of the transistor 106. The gate of the transistor 115 is connected to the output terminal of the NOR circuit 117. The first input terminal of the negative OR calculator 117 is connected to the application terminal of the temperature protection signal S1. The second input terminal of the negative OR calculator 117 is connected to the application terminal for the overvoltage protection signal S2. The drain of the transistor 116 is connected to the application terminal for the output voltage Vout. The source of the transistor 116 is connected to the ground terminal. The gate of the transistor 116 is connected to the application end of the temperature protection signal S1.

温度保護信号S1と過電圧保護信号S2がいずれもローレベル(正常時の論理レベル)である場合、トランジスタ115及び116はいずれもオフされる。従って、出力電圧Voutの生成動作には何ら影響がない。温度保護信号S1がハイレベル(異常温度検出時の論理レベル)である場合、トランジスタ115及び116はいずれもオンされる。従って、トランジスタ106は強制的にオフ状態となり、出力電圧Voutは接地電圧まで引き下げられる。過電圧保護信号S2がハイレベル(過電圧検出時の論理レベル)である場合、トランジスタ116はオフのまま、トランジスタ115だけがオンされる。従って、出力電圧Voutが接地電圧まで引き下げられることはなく、トランジスタ106の強制オフのみが実施される。   When both the temperature protection signal S1 and the overvoltage protection signal S2 are at a low level (normal logic level), both the transistors 115 and 116 are turned off. Therefore, there is no influence on the operation of generating the output voltage Vout. When the temperature protection signal S1 is at a high level (logic level when an abnormal temperature is detected), both the transistors 115 and 116 are turned on. Therefore, the transistor 106 is forcibly turned off, and the output voltage Vout is pulled down to the ground voltage. When the overvoltage protection signal S2 is at a high level (logic level when overvoltage is detected), only the transistor 115 is turned on while the transistor 116 remains off. Therefore, the output voltage Vout is not lowered to the ground voltage, and only the transistor 106 is forcibly turned off.

<温度保護回路(温度検出回路)>
図5は、温度保護回路200の第1構成例を示す回路図である。第1構成例の温度保護回路200は、pnp型バイポーラトランジスタ201〜205と、npn型バイポーラトランジスタ206〜211と、抵抗212〜216と、を有する。
<Temperature protection circuit (temperature detection circuit)>
FIG. 5 is a circuit diagram illustrating a first configuration example of the temperature protection circuit 200. The temperature protection circuit 200 of the first configuration example includes pnp bipolar transistors 201 to 205, npn bipolar transistors 206 to 211, and resistors 212 to 216.

トランジスタ201及び202のエミッタは、いずれも入力電圧Vinの印加端に接続されている。トランジスタ201及び202のベースは、いずれもトランジスタ201のコレクタに接続されている。トランジスタ201のコレクタは、トランジスタ207のコレクタに接続されている。トランジスタ206及び207のベースは、いずれもトランジスタ206のコレクタに接続されている。トランジスタ206のコレクタは、抵抗212を介して入力電圧Vinの印加端に接続されている。トランジスタ206のエミッタは、接地端に接続されている。トランジスタ207のエミッタは、抵抗213を介して接地端に接続されている。トランジスタ206及び207のエミッタ面積比は1:Nに設計されている。   The emitters of the transistors 201 and 202 are both connected to the application terminal for the input voltage Vin. The bases of the transistors 201 and 202 are both connected to the collector of the transistor 201. The collector of the transistor 201 is connected to the collector of the transistor 207. The bases of the transistors 206 and 207 are both connected to the collector of the transistor 206. The collector of the transistor 206 is connected to the application terminal of the input voltage Vin via the resistor 212. The emitter of the transistor 206 is connected to the ground terminal. The emitter of the transistor 207 is connected to the ground terminal via the resistor 213. The emitter area ratio of the transistors 206 and 207 is designed to be 1: N.

トランジスタ202のコレクタは、トランジスタ208のコレクタに接続されている。トランジスタ208〜210のベースは、いずれもトランジスタ208のコレクタに接続されている。トランジスタ208のエミッタは、抵抗214を介して接地端に接続されている。トランジスタ209のエミッタは、抵抗215を介して接地端に接続されている。トランジスタ210のエミッタは、トランジスタ211のコレクタ及びベースに接続されている。トランジスタ211のエミッタは、接地端に接続されている。   The collector of the transistor 202 is connected to the collector of the transistor 208. The bases of the transistors 208 to 210 are all connected to the collector of the transistor 208. The emitter of the transistor 208 is connected to the ground terminal via the resistor 214. The emitter of the transistor 209 is connected to the ground terminal via the resistor 215. The emitter of the transistor 210 is connected to the collector and base of the transistor 211. The emitter of the transistor 211 is connected to the ground terminal.

トランジスタ209のコレクタは、トランジスタ203のコレクタに接続されている。トランジスタ210のコレクタは、トランジスタ204のコレクタとトランジスタ205のベースに接続されている。トランジスタ203及び204のエミッタは、いずれも入力電圧Vinの印加端に接続されている。トランジスタ203及び204のベースは、いずれもトランジスタ203のコレクタに接続されている。トランジスタ205のエミッタは入力電圧Vinの印加端に接続されている。トランジスタ205のコレクタは、温度保護信号S1の出力端に接続されると共に、抵抗216を介して接地端にも接続されている。   The collector of the transistor 209 is connected to the collector of the transistor 203. The collector of the transistor 210 is connected to the collector of the transistor 204 and the base of the transistor 205. The emitters of the transistors 203 and 204 are both connected to the application terminal for the input voltage Vin. The bases of the transistors 203 and 204 are both connected to the collector of the transistor 203. The emitter of the transistor 205 is connected to the application terminal for the input voltage Vin. The collector of the transistor 205 is connected to the output terminal of the temperature protection signal S1, and is also connected to the ground terminal via the resistor 216.

トランジスタ201及び202、トランジスタ206及び207、並びに、抵抗212及び213は、基準電流I20を生成する基準電流生成部に相当する。トランジスタ208〜210は、基準電流I20に応じて第1電流I21と第2電流I22を生成するカレントミラーに相当する。抵抗214は、カレントミラーの下流側(接地端側)で基準電流I20が流れる経路に挿入された第1抵抗に相当する。抵抗215は、カレントミラーの下流側で第1電流I21が流れる経路に挿入された第2抵抗に相当する。トランジスタ211は、カレントミラーの下流側で第2電流I21が流れる経路に挿入されたダイオード接続型トランジスタに相当する。なお、トランジスタ211をダイオードに置き換えることも可能である。トランジスタ203〜205、及び、抵抗216は、第1電流I21と第2電流I22を比較して温度検出信号S1を生成する電流比較部に相当する。   The transistors 201 and 202, the transistors 206 and 207, and the resistors 212 and 213 correspond to a reference current generation unit that generates the reference current I20. The transistors 208 to 210 correspond to a current mirror that generates the first current I21 and the second current I22 in accordance with the reference current I20. The resistor 214 corresponds to a first resistor inserted in a path through which the reference current I20 flows on the downstream side (ground end side) of the current mirror. The resistor 215 corresponds to a second resistor inserted in a path through which the first current I21 flows on the downstream side of the current mirror. The transistor 211 corresponds to a diode-connected transistor inserted in a path through which the second current I21 flows on the downstream side of the current mirror. Note that the transistor 211 can be replaced with a diode. The transistors 203 to 205 and the resistor 216 correspond to a current comparison unit that compares the first current I21 and the second current I22 to generate the temperature detection signal S1.

上記構成から成る温度保護回路200の動作について説明する。抵抗213の抵抗値をR21とし、抵抗214及び215の抵抗値をいずれもR22とした場合、トランジスタ209のエミッタ電圧V21は、次の(1)式で表される。なお、(1)式中の符号Vは熱電圧(=kT/q)である(k:ボルツマン定数、T:絶対温度、q:電子電荷)。
V21=(R22/R21)VlnN …(1)
The operation of the temperature protection circuit 200 having the above configuration will be described. When the resistance value of the resistor 213 is R21 and the resistance values of the resistors 214 and 215 are both R22, the emitter voltage V21 of the transistor 209 is expressed by the following equation (1). Note that (1) the sign V T in the formula is a thermal voltage (= kT / q) (k : Boltzmann constant, T: absolute temperature, q: electron charge).
V21 = (R22 / R21) V T lnN (1)

一方、トランジスタ210のエミッタ電圧V22は、次の(2)式で表される。なお、(1)式中の符号Vfは、ダイオード接続型トランジスタ211のベース・エミッタ間電圧であり、負の温度特性(−2mV/℃)を有する。
V22=Vf … (2)
On the other hand, the emitter voltage V22 of the transistor 210 is expressed by the following equation (2). In addition, the code | symbol Vf in (1) Formula is the base-emitter voltage of the diode connection type transistor 211, and has a negative temperature characteristic (-2 mV / degreeC).
V22 = Vf (2)

上記のエミッタ電圧V21及びV22は、チップ温度Tjに応じて互いの大小関係が逆転する。第1構成例の温度保護回路200では、この特性を利用してチップ温度Tjの検出が行われる。   The emitter voltages V21 and V22 are reversed in magnitude from each other according to the chip temperature Tj. In the temperature protection circuit 200 of the first configuration example, the chip temperature Tj is detected using this characteristic.

チップ温度Tjが温度異常の検出閾値よりも低く、トランジスタ210のエミッタ電圧V22がトランジスタ209のエミッタ電圧V21よりも高い場合には、トランジスタ210がオフとなり、第2電流I22を流せなくなる。従って、トランジスタ205のベース電圧V23はハイレベルとなり、トランジスタ205はオフとなる。その結果、温度保護信号S1は、抵抗216を介してローレベル(正常時の論理レベル)となる。   When the chip temperature Tj is lower than the temperature abnormality detection threshold and the emitter voltage V22 of the transistor 210 is higher than the emitter voltage V21 of the transistor 209, the transistor 210 is turned off and the second current I22 cannot flow. Accordingly, the base voltage V23 of the transistor 205 is at a high level, and the transistor 205 is turned off. As a result, the temperature protection signal S1 becomes low level (normal logic level) via the resistor 216.

一方、チップ温度Tjが上昇して、トランジスタ210のエミッタ電圧V22がトランジスタ209のエミッタ電圧V21よりも低くなった場合には、トランジスタ210がオンとなり、第2電流I22を流すことができるようになる。従って、トランジスタ205のベース電圧V23はローレベルとなり、トランジスタ205はオンとなる。その結果、温度保護信号S1は、トランジスタ205を介してハイレベル(温度異常検出時の論理レベル)となる。   On the other hand, when the chip temperature Tj rises and the emitter voltage V22 of the transistor 210 becomes lower than the emitter voltage V21 of the transistor 209, the transistor 210 is turned on and the second current I22 can flow. . Accordingly, the base voltage V23 of the transistor 205 is at a low level, and the transistor 205 is turned on. As a result, the temperature protection signal S1 becomes high level (logic level when temperature abnormality is detected) via the transistor 205.

このように、第1構成例の温度保護回路200であれば、温度異常の検出閾値設定に別途の基準電圧源を必要とせずに、チップ温度Tjを監視して温度保護信号S1を生成することができる。なお、温度異常の検出閾値は、トランジスタ206及び207のエミッタ面積比や、抵抗213と抵抗214及び215との抵抗比に応じて、任意に調整することが可能である。   As described above, in the case of the temperature protection circuit 200 of the first configuration example, the temperature protection signal S1 is generated by monitoring the chip temperature Tj without requiring a separate reference voltage source for setting the temperature abnormality detection threshold. Can do. Note that the temperature abnormality detection threshold can be arbitrarily adjusted in accordance with the emitter area ratio of the transistors 206 and 207 and the resistance ratio between the resistor 213 and the resistors 214 and 215.

また、第1構成例の温度保護回路200であれば、図11Bの従来構成に比べて、回路規模の縮小や消費電流の低減を実現することが可能となる。   Further, with the temperature protection circuit 200 of the first configuration example, it is possible to reduce the circuit scale and the current consumption as compared with the conventional configuration of FIG. 11B.

なお、第1構成例の温度保護回路200は、シリーズレギュレータIC1のみならず、その他のパワー系ICにも搭載することが可能である。   Note that the temperature protection circuit 200 of the first configuration example can be mounted not only on the series regulator IC 1 but also on other power ICs.

図6は、温度保護回路200の第2構成例を示す回路図である。第2構成例は、第1構成例とほぼ同様の構成であり、抵抗217と、Nチャネル型MOS電界効果トランジスタ218と、インバータ219と、を追加した点に特徴を有している。   FIG. 6 is a circuit diagram showing a second configuration example of the temperature protection circuit 200. The second configuration example is substantially the same configuration as the first configuration example, and is characterized in that a resistor 217, an N-channel MOS field effect transistor 218, and an inverter 219 are added.

抵抗217の第1端は、抵抗214及び215に接続されている。抵抗217の第2端は接地端に接続されている。トランジスタ218のドレインは、抵抗217の第1端に接続されている。トランジスタ218のソースは、抵抗217の第2端に接続されている。トランジスタ218のゲートは、インバータ219の出力端に接続されている。インバータ219の入力端は、温度保護信号S1の出力端に接続されている。   A first end of the resistor 217 is connected to the resistors 214 and 215. A second end of the resistor 217 is connected to the ground end. The drain of the transistor 218 is connected to the first end of the resistor 217. The source of the transistor 218 is connected to the second end of the resistor 217. The gate of the transistor 218 is connected to the output terminal of the inverter 219. The input terminal of the inverter 219 is connected to the output terminal of the temperature protection signal S1.

トランジスタ218は、温度検出信号S1に応じて抵抗217の両端間を導通/遮断するスイッチに相当する。   The transistor 218 corresponds to a switch that conducts / cuts off between both ends of the resistor 217 in accordance with the temperature detection signal S1.

温度保護信号S1がローレベル(正常時の論理レベル)であるときには、トランジスタ218がオンとなり、抵抗217の両端間がショートされる。一方、温度保護信号S1がハイレベル(温度異常検出時の論理レベル)であるときには、トランジスタ218がオフとなり、抵抗214及び215と接地端との間に抵抗217が挿入される。その結果、トランジスタ209のエミッタ電圧V21が引き上げられるので、チップ温度Tjが低下しても温度保護信号S1がローレベル(正常時の論理レベル)に戻り難くなる。   When the temperature protection signal S1 is at a low level (normal logic level), the transistor 218 is turned on, and both ends of the resistor 217 are short-circuited. On the other hand, when the temperature protection signal S1 is at the high level (the logic level when the temperature abnormality is detected), the transistor 218 is turned off, and the resistor 217 is inserted between the resistors 214 and 215 and the ground terminal. As a result, the emitter voltage V21 of the transistor 209 is raised, so that it is difficult for the temperature protection signal S1 to return to the low level (normal logic level) even if the chip temperature Tj is lowered.

このように、第2構成例の温度保護回路200であれば、非常に簡易な構成によって、温度保護信号S1にヒステリシス特性を付与することが可能となる。   Thus, with the temperature protection circuit 200 of the second configuration example, it is possible to impart hysteresis characteristics to the temperature protection signal S1 with a very simple configuration.

<過電圧保護回路(電圧検出回路)>
図7は、過電圧保護回路300の第1構成例を示す回路図である。第1構成例の過電圧保護回路300は、pnp型バイポーラトランジスタ301〜304と、npn型バイポーラトランジスタ305及び306と、抵抗307〜312と、電流源313を有する。
<Overvoltage protection circuit (voltage detection circuit)>
FIG. 7 is a circuit diagram showing a first configuration example of the overvoltage protection circuit 300. The overvoltage protection circuit 300 of the first configuration example includes pnp bipolar transistors 301 to 304, npn bipolar transistors 305 and 306, resistors 307 to 312, and a current source 313.

抵抗307の第1端は、出力電圧Voutの印加端に接続されている。抵抗307の第2端は、抵抗308の第1端とトランジスタ303のベースに接続されている。抵抗308の第2端は、接地端に接続されている。抵抗309の第1端は、出力電圧Voutの印加端に接続されている。抵抗309の第2端は、抵抗310の第1端とトランジスタ305のベースに接続されている。抵抗310の第2端は、抵抗311の第1端とトランジスタ306のベースに接続されている。抵抗311の第2端は、トランジスタ303のエミッタに接続されている。トランジスタ303のコレクタは、接地端に接続されている。   A first terminal of the resistor 307 is connected to an application terminal for the output voltage Vout. The second end of the resistor 307 is connected to the first end of the resistor 308 and the base of the transistor 303. A second terminal of the resistor 308 is connected to the ground terminal. A first terminal of the resistor 309 is connected to an application terminal for the output voltage Vout. The second end of the resistor 309 is connected to the first end of the resistor 310 and the base of the transistor 305. The second end of the resistor 310 is connected to the first end of the resistor 311 and the base of the transistor 306. A second end of the resistor 311 is connected to the emitter of the transistor 303. The collector of the transistor 303 is connected to the ground terminal.

トランジスタ301及び302のエミッタは、いずれも出力電圧Voutの印加端に接続されている。トランジスタ301及び302のベースは、いずれもトランジスタ302のコレクタに接続されている。トランジスタ301のコレクタは、トランジスタ305のコレクタとトランジスタ304のベースに接続されている。トランジスタ302のコレクタは、トランジスタ306のコレクタに接続されている。トランジスタ305及び306のエミッタは、いずれも電流源313を介して接地端に接続されている。トランジスタ304のエミッタは、出力電圧Voutの印加端に接続されている。トランジスタ304のコレクタは、過電圧保護信号S2の出力端に接続されると共に、抵抗312を介して接地端にも接続されている。トランジスタ305及び306のエミッタ面積比は1:Nに設計されている。   The emitters of the transistors 301 and 302 are both connected to the application terminal for the output voltage Vout. The bases of the transistors 301 and 302 are both connected to the collector of the transistor 302. The collector of the transistor 301 is connected to the collector of the transistor 305 and the base of the transistor 304. The collector of the transistor 302 is connected to the collector of the transistor 306. The emitters of the transistors 305 and 306 are both connected to the ground terminal via the current source 313. The emitter of the transistor 304 is connected to the application terminal for the output voltage Vout. The collector of the transistor 304 is connected to the output terminal of the overvoltage protection signal S2, and is also connected to the ground terminal via the resistor 312. The emitter area ratio of the transistors 305 and 306 is designed to be 1: N.

トランジスタ303、及び、抵抗307〜311は、監視対象電圧である出力電圧Voutを分圧して第1電圧V31と第2電圧V32を生成する分圧回路に相当する。特に、抵抗307及び308は、出力電圧Voutと接地電圧との間で基準電圧V30を生成する第1分圧回路に相当する。トランジスタ303及び抵抗ラダー(抵抗309〜311)は、出力電圧Voutと基準電圧V30(正確には、基準電圧V30よりもトランジスタ303のベース・エミッタ間電圧Vfだけ高いトランジスタ303のエミッタ電圧V33(=V30+Vf))との間で第1電圧V31と第2電圧V32を生成する第2分圧回路に相当する。   The transistor 303 and the resistors 307 to 311 correspond to a voltage dividing circuit that divides the output voltage Vout, which is a monitoring target voltage, to generate the first voltage V31 and the second voltage V32. In particular, the resistors 307 and 308 correspond to a first voltage dividing circuit that generates the reference voltage V30 between the output voltage Vout and the ground voltage. The transistor 303 and the resistor ladder (resistors 309 to 311) are connected to the output voltage Vout and the reference voltage V30 (more precisely, the emitter voltage V33 (= V30 + Vf) of the transistor 303 which is higher than the reference voltage V30 by the base-emitter voltage Vf of the transistor 303. )) Corresponds to a second voltage dividing circuit for generating the first voltage V31 and the second voltage V32.

トランジスタ301及び302、トランジスタ304〜306、抵抗312、並びに、電流源313は、エミッタ面積の異なるトランジスタ対(トランジスタ305、306)に入力される第1電圧V31と第2電圧V32を比較して過電圧保護信号S2を生成する比較回路に相当する。特に、トランジスタ304及び抵抗312は、トランジスタ301のコレクタ電圧V34から過電圧保護信号S2を生成する出力段に相当する。   The transistors 301 and 302, the transistors 304 to 306, the resistor 312, and the current source 313 are overvoltages by comparing the first voltage V31 and the second voltage V32 input to the transistor pair (transistors 305 and 306) having different emitter areas. This corresponds to a comparison circuit that generates the protection signal S2. In particular, the transistor 304 and the resistor 312 correspond to an output stage that generates the overvoltage protection signal S2 from the collector voltage V34 of the transistor 301.

このように、第1構成例の過電圧保護回路300は、比較回路の入力段を形成するトランジスタ305及び306のエミッタ面積に差を付けることにより、比較回路に入力オフセットを付与し、この入力オフセットを利用して出力電圧Voutが過電圧状態であるか否かを検出する構成とされている。   As described above, the overvoltage protection circuit 300 of the first configuration example gives an input offset to the comparison circuit by giving a difference to the emitter areas of the transistors 305 and 306 forming the input stage of the comparison circuit. It is configured to detect whether or not the output voltage Vout is in an overvoltage state.

上記構成から成る過電圧保護回路300の動作について説明する。出力電圧Voutが過電圧の検出閾値よりも低い場合には、出力電圧Voutとエミッタ電圧V33との電圧差が開かないので、第1電圧V31と第2電圧V32との電圧差も小さくなる。従って、トランジスタ305とトランジスタ306との間では、互いのベース・エミッタ間電圧の差(すなわち、第1電圧V31と第2電圧V32との電圧差)よりも互いのエミッタ面積の差の方が優勢となる。その結果、トランジスタ305のコレクタ電流I31よりもトランジスタ306のコレクタ電流I32の方が大きくなり、トランジスタ304のベース電圧V34がハイレベルとなって、トランジスタ304がオフとなる。その結果、過電圧保護信号S2は、抵抗312を介してローレベル(正常時の論理レベル)となる。   The operation of the overvoltage protection circuit 300 having the above configuration will be described. When the output voltage Vout is lower than the overvoltage detection threshold, the voltage difference between the output voltage Vout and the emitter voltage V33 does not open, so the voltage difference between the first voltage V31 and the second voltage V32 also decreases. Therefore, between the transistors 305 and 306, the difference between the emitter areas is more dominant than the difference between the base-emitter voltages (that is, the voltage difference between the first voltage V31 and the second voltage V32). It becomes. As a result, the collector current I32 of the transistor 306 becomes larger than the collector current I31 of the transistor 305, the base voltage V34 of the transistor 304 becomes high level, and the transistor 304 is turned off. As a result, the overvoltage protection signal S2 becomes a low level (normal logic level) via the resistor 312.

一方、出力電圧Voutが上昇して、出力電圧Voutとエミッタ電圧V33との電圧差が開くと、第1電圧V31と第2電圧V32との電圧差も大きくなる。従って、トランジスタ305とトランジスタ306との間では、互いのエミッタ面積の差よりも互いのベース・エミッタ間電圧の差(すなわち、第1電圧V31と第2電圧V32との電圧差)の方が優勢となる。その結果、トランジスタ305のコレクタ電流I31よりもトランジスタ306のコレクタ電流I32の方が小さくなり、トランジスタ304のベース電圧V34がローレベルとなって、トランジスタ304がオンとなる。その結果、過電圧保護信号S2は、トランジスタ304を介してハイレベル(過電圧検出時の論理レベル)となる。   On the other hand, when the output voltage Vout rises and the voltage difference between the output voltage Vout and the emitter voltage V33 opens, the voltage difference between the first voltage V31 and the second voltage V32 also increases. Therefore, between the transistor 305 and the transistor 306, the difference between the base-emitter voltages (that is, the voltage difference between the first voltage V31 and the second voltage V32) is more dominant than the difference between the emitter areas. It becomes. As a result, the collector current I32 of the transistor 306 becomes smaller than the collector current I31 of the transistor 305, the base voltage V34 of the transistor 304 becomes low level, and the transistor 304 is turned on. As a result, the overvoltage protection signal S2 becomes high level (logic level when overvoltage is detected) via the transistor 304.

このように、第1構成例の過電圧保護回路300であれば、過電圧の検出閾値設定に別途の基準電圧源を必要とせずに、出力電圧Voutを監視して過電圧保護信号S2を生成することができる。なお、過電圧の検出閾値については、トランジスタ305及び306のエミッタ面積比や抵抗307〜311の分圧比(特に抵抗307及び308の分圧比)に応じて任意に調整することが可能である。   As described above, the overvoltage protection circuit 300 of the first configuration example can monitor the output voltage Vout and generate the overvoltage protection signal S2 without requiring a separate reference voltage source for setting the overvoltage detection threshold. it can. The overvoltage detection threshold can be arbitrarily adjusted according to the emitter area ratio of the transistors 305 and 306 and the voltage dividing ratio of the resistors 307 to 311 (particularly the voltage dividing ratio of the resistors 307 and 308).

また、第1構成例の過電圧保護回路300であれば、抵抗309〜311の抵抗値を適宜調整することにより、トランジスタ305及び306を入力段とする比較回路の入力オフセット(=VlnN)と、前記比較回路の入力信号(V31−V32)との間で、互いの温度特性(いずれも正の温度特性)を相殺させることが可能となり、延いては過電圧保護信号S2の温度依存性を低減することが可能となる。 Further, in the case of the overvoltage protection circuit 300 of the first configuration example, by appropriately adjusting the resistance values of the resistors 309 to 311, the input offset (= V T lnN) of the comparison circuit using the transistors 305 and 306 as the input stage can be obtained. It is possible to cancel out the mutual temperature characteristics (both positive temperature characteristics) with the input signals (V31-V32) of the comparison circuit, thereby reducing the temperature dependence of the overvoltage protection signal S2. It becomes possible to do.

また、第1構成例の過電圧保護回路300であれば、シリーズレギュレータ回路100よりも応答性の高い比較回路を用いて出力電圧Voutの監視を行い、過電圧保護信号S2を生成することができるので、入力電圧Vinの急峻な変動に起因する出力電圧Voutのオーバーシュートを適切に抑制することが可能となる。シリーズレギュレータIC1の後段には、耐圧の低い部品(マイコンなど)が接続されることも多いので、出力電圧Voutのオーバーシュート抑制を実現することにより、シリーズレギュレータIC1が搭載されるセットの信頼性を高めることが可能となる。   Further, in the case of the overvoltage protection circuit 300 of the first configuration example, the overvoltage protection signal S2 can be generated by monitoring the output voltage Vout using a comparison circuit having higher responsiveness than the series regulator circuit 100. It is possible to appropriately suppress the overshoot of the output voltage Vout caused by the steep fluctuation of the input voltage Vin. Since components with a low breakdown voltage (such as a microcomputer) are often connected to the subsequent stage of the series regulator IC 1, the reliability of the set in which the series regulator IC 1 is mounted can be realized by suppressing the overshoot of the output voltage Vout. It becomes possible to raise.

また、第1構成例の過電圧保護回路300であれば、図12の従来構成に比べて、回路規模の縮小や消費電流の低減を実現することが可能となる。   Further, with the overvoltage protection circuit 300 of the first configuration example, it is possible to realize a reduction in circuit scale and a reduction in current consumption as compared with the conventional configuration in FIG.

なお、第1構成例の過電圧保護回路300で生成される過電圧保護信号S2は、出力電圧Voutのオーバーシュート抑制動作のみならず、過電圧異常時におけるシリーズレギュレータIC1のリセット動作にも利用することが可能である。   The overvoltage protection signal S2 generated by the overvoltage protection circuit 300 of the first configuration example can be used not only for the overshoot suppression operation of the output voltage Vout but also for the reset operation of the series regulator IC1 when the overvoltage is abnormal. It is.

図8は、過電圧保護回路300の第2構成例を示す回路図である。第2構成例は、第1構成例とは極性を反転させた構成であり、npn型バイポーラトランジスタ321〜324と、pnp型バイポーラトランジスタ325及び326と、抵抗327〜332と、電流源333と、インバータ334と、を有する。   FIG. 8 is a circuit diagram showing a second configuration example of the overvoltage protection circuit 300. In the second configuration example, the polarity is reversed from that of the first configuration example. The npn-type bipolar transistors 321 to 324, the pnp-type bipolar transistors 325 and 326, the resistors 327 to 332, the current source 333, And an inverter 334.

抵抗327の第1端は、接地端に接続されている。抵抗327の第2端は、抵抗328の第1端とトランジスタ323のベースに接続されている。抵抗328の第2端は、出力電圧Voutの印加端に接続されている。抵抗329の第1端は、接地端に接続されている。抵抗329の第2端は、抵抗330の第1端とトランジスタ325のベースに接続されている。抵抗330の第2端は、抵抗331の第1端とトランジスタ326のベースに接続されている。抵抗331の第2端は、トランジスタ323のエミッタに接続されている。トランジスタ323のコレクタは、出力電圧Voutの印加端に接続されている。   A first terminal of the resistor 327 is connected to the ground terminal. The second end of the resistor 327 is connected to the first end of the resistor 328 and the base of the transistor 323. A second terminal of the resistor 328 is connected to an application terminal for the output voltage Vout. A first terminal of the resistor 329 is connected to the ground terminal. The second end of the resistor 329 is connected to the first end of the resistor 330 and the base of the transistor 325. The second end of the resistor 330 is connected to the first end of the resistor 331 and the base of the transistor 326. A second terminal of the resistor 331 is connected to the emitter of the transistor 323. The collector of the transistor 323 is connected to the application terminal for the output voltage Vout.

トランジスタ321及び322のエミッタは、いずれも接地端に接続されている。トランジスタ321及び322のベースは、いずれもトランジスタ322のコレクタに接続されている。トランジスタ321のコレクタは、トランジスタ325のコレクタとトランジスタ324のベースに接続されている。トランジスタ322のコレクタは、トランジスタ326のコレクタに接続されている。トランジスタ325及び326のエミッタは、いずれも電流源333を介して出力電圧Voutの印加端に接続されている。トランジスタ324のエミッタは、接地端に接続されている。トランジスタ324のコレクタは、インバータ334を介して過電圧保護信号S2の出力端に接続されると共に、抵抗332を介して出力電圧Voutの印加端にも接続されている。トランジスタ325及び326のエミッタ面積比は1:Nに設計されている。   The emitters of the transistors 321 and 322 are both connected to the ground terminal. The bases of the transistors 321 and 322 are both connected to the collector of the transistor 322. The collector of the transistor 321 is connected to the collector of the transistor 325 and the base of the transistor 324. The collector of the transistor 322 is connected to the collector of the transistor 326. The emitters of the transistors 325 and 326 are both connected to the application terminal of the output voltage Vout via the current source 333. The emitter of the transistor 324 is connected to the ground terminal. The collector of the transistor 324 is connected to the output terminal of the overvoltage protection signal S2 through the inverter 334 and is also connected to the application terminal of the output voltage Vout through the resistor 332. The emitter area ratio of the transistors 325 and 326 is designed to be 1: N.

トランジスタ323、及び、抵抗327〜331は、監視対象電圧である出力電圧Voutを分圧して第1電圧V31と第2電圧V32を生成する分圧回路に相当する。特に、抵抗327及び328は、出力電圧Voutと接地電圧との間で基準電圧V30を生成する第1分圧回路に相当する。トランジスタ323及び抵抗ラダー(抵抗329〜331)は、基準電圧V30(正確には基準電圧V30よりもトランジスタ323のベース・エミッタ間電圧Vfだけ低いトランジスタ323のエミッタ電圧V33(=V30−Vf))と接地電圧の間で第1電圧V31と第2電圧V32を生成する第2分圧回路に相当する。   The transistor 323 and the resistors 327 to 331 correspond to a voltage dividing circuit that divides the output voltage Vout, which is a monitoring target voltage, to generate the first voltage V31 and the second voltage V32. In particular, the resistors 327 and 328 correspond to a first voltage dividing circuit that generates the reference voltage V30 between the output voltage Vout and the ground voltage. The transistor 323 and the resistor ladder (resistors 329 to 331) are connected to the reference voltage V30 (more precisely, the emitter voltage V33 of the transistor 323 (= V30−Vf) lower than the reference voltage V30 by the base-emitter voltage Vf of the transistor 323). This corresponds to a second voltage dividing circuit that generates the first voltage V31 and the second voltage V32 between the ground voltages.

トランジスタ321及び322、トランジスタ324〜326、抵抗332、電流源333、並びに、インバータ334は、エミッタ面積の異なるトランジスタ対(トランジスタ325及び326)に入力される第1電圧V31と第2電圧V32を比較して過電圧保護信号S2を生成する比較回路に相当する。特に、トランジスタ324、抵抗332、及び、インバータ334は、トランジスタ321のコレクタ電圧V34から過電圧保護信号S2を生成する出力段に相当する。   The transistors 321 and 322, the transistors 324 to 326, the resistor 332, the current source 333, and the inverter 334 compare the first voltage V31 and the second voltage V32 input to the transistor pair (transistors 325 and 326) having different emitter areas. This corresponds to a comparison circuit that generates the overvoltage protection signal S2. In particular, the transistor 324, the resistor 332, and the inverter 334 correspond to an output stage that generates the overvoltage protection signal S2 from the collector voltage V34 of the transistor 321.

このように、第2構成例の過電圧保護回路300は、比較回路の入力段を形成するトランジスタ325及び326のエミッタ面積に差を付けることにより、比較回路に入力オフセットを付与し、この入力オフセットを利用して出力電圧Voutが過電圧状態であるか否かを検出する構成とされている。   As described above, the overvoltage protection circuit 300 of the second configuration example gives an input offset to the comparison circuit by giving a difference to the emitter areas of the transistors 325 and 326 forming the input stage of the comparison circuit. It is configured to detect whether or not the output voltage Vout is in an overvoltage state.

上記構成から成る過電圧保護回路300の動作について説明する。出力電圧Voutが過電圧の検出閾値よりも低い場合には、エミッタ電圧V33と接地電圧との電圧差が開かないので、第1電圧V31と第2電圧V32との電圧差も小さくなる。従って、トランジスタ325とトランジスタ326との間では、互いのベース・エミッタ間電圧の差(すなわち、第1電圧V31と第2電圧V32との電圧差)よりも互いのエミッタ面積の差の方が優勢となる。その結果、トランジスタ325のコレクタ電流I31よりもトランジスタ326のコレクタ電流I32の方が大きくなり、トランジスタ324のベース電圧V34がローレベルとなって、トランジスタ324がオフとなる。その結果、インバータ334への入力信号は、抵抗312を介してハイレベルとなり、この入力信号を論理反転させた過電圧検出信号S2は、ローレベル(正常時の論理レベル)となる。   The operation of the overvoltage protection circuit 300 having the above configuration will be described. When the output voltage Vout is lower than the overvoltage detection threshold, the voltage difference between the emitter voltage V33 and the ground voltage does not open, so the voltage difference between the first voltage V31 and the second voltage V32 also decreases. Therefore, between the transistors 325 and 326, the difference between the emitter areas is more dominant than the difference between the base-emitter voltages (that is, the voltage difference between the first voltage V31 and the second voltage V32). It becomes. As a result, the collector current I32 of the transistor 326 is larger than the collector current I31 of the transistor 325, the base voltage V34 of the transistor 324 becomes low level, and the transistor 324 is turned off. As a result, the input signal to the inverter 334 becomes high level via the resistor 312, and the overvoltage detection signal S2 obtained by logically inverting this input signal becomes low level (normal logic level).

一方、出力電圧Voutが上昇して、エミッタ電圧V33と接地電圧との電圧差が開くと、第1電圧V31と第2電圧V32との電圧差も大きくなる。従って、トランジスタ325とトランジスタ326との間では、互いのエミッタ面積の差よりも互いのベース・エミッタ間電圧の差(すなわち、第1電圧V31と第2電圧V32との電圧差)の方が優勢となる。その結果、トランジスタ325のコレクタ電流I31よりもトランジスタ326のコレクタ電流I32の方が小さくなり、トランジスタ324のベース電圧V34がハイレベルとなって、トランジスタ324がオンとなる。その結果、インバータ334への入力信号は、トランジスタ324を介してローレベルとなり、この入力信号を論理反転させた過電圧保護信号S2は、ハイレベル(過電圧検出時の論理レベル)となる。   On the other hand, when the output voltage Vout rises and the voltage difference between the emitter voltage V33 and the ground voltage opens, the voltage difference between the first voltage V31 and the second voltage V32 also increases. Therefore, between the transistor 325 and the transistor 326, the difference between the base-emitter voltages (that is, the voltage difference between the first voltage V31 and the second voltage V32) is more dominant than the difference between the emitter areas. It becomes. As a result, the collector current I32 of the transistor 326 becomes smaller than the collector current I31 of the transistor 325, the base voltage V34 of the transistor 324 becomes high level, and the transistor 324 is turned on. As a result, the input signal to the inverter 334 becomes low level via the transistor 324, and the overvoltage protection signal S2 obtained by logically inverting this input signal becomes high level (logic level when overvoltage is detected).

このように、第2構成例の過電圧保護回路300であれば、先述の第1構成例と同様の効果を奏することが可能である。なお、過電圧の検出閾値については、トランジスタ325及び326のエミッタ面積比や抵抗327〜331の分圧比(特に抵抗327及び328の分圧比)に応じて任意に調整することが可能である。   Thus, the overvoltage protection circuit 300 of the second configuration example can achieve the same effects as those of the first configuration example described above. Note that the overvoltage detection threshold can be arbitrarily adjusted according to the emitter area ratio of the transistors 325 and 326 and the voltage division ratio of the resistors 327 to 331 (particularly, the voltage division ratio of the resistors 327 and 328).

図9A及び図9Bは、それぞれ、過電圧保護回路300でシリーズレギュレータ回路100の帰還抵抗110及び111を共用する際の留意点を説明するための図である。なお、図9Aでは、第1構成例の過電圧保護回路300において、出力電圧Voutから基準電圧V30を生成するための抵抗307及び308として、シリーズレギュレータ回路100の帰還抵抗110及び111を共用した構成が描写されている。また、図9Bでは、第2構成例の過電圧保護回路300において、出力電圧Voutから基準電圧V30を生成するための抵抗327及び328として、シリーズレギュレータ回路100の帰還抵抗110及び111を共用した構成が描写されている。   FIGS. 9A and 9B are diagrams for explaining points to be noted when the feedback resistors 110 and 111 of the series regulator circuit 100 are shared by the overvoltage protection circuit 300, respectively. In FIG. 9A, the overvoltage protection circuit 300 of the first configuration example has a configuration in which the feedback resistors 110 and 111 of the series regulator circuit 100 are shared as the resistors 307 and 308 for generating the reference voltage V30 from the output voltage Vout. It is depicted. 9B, the overvoltage protection circuit 300 of the second configuration example has a configuration in which the feedback resistors 110 and 111 of the series regulator circuit 100 are shared as the resistors 327 and 328 for generating the reference voltage V30 from the output voltage Vout. It is depicted.

なお、図2及び図3で示した抵抗110は、図9A及び図9Bで示した抵抗R1及びR2に相当する。図2及び図3で示した抵抗111は、図9A及び図9Bで示した抵抗R3に相当する。図7で示した抵抗307は、図9Aで示した抵抗R1に相当する。図7で示した抵抗308は、図9Aで示した抵抗R2及びR3に相当する。図8で示した抵抗328は、図9Bで示した抵抗R1に相当する。図8で示した抵抗327は、図9Bで示した抵抗R2及びR3に相当する。   Note that the resistor 110 shown in FIGS. 2 and 3 corresponds to the resistors R1 and R2 shown in FIGS. 9A and 9B. The resistor 111 shown in FIGS. 2 and 3 corresponds to the resistor R3 shown in FIGS. 9A and 9B. The resistor 307 illustrated in FIG. 7 corresponds to the resistor R1 illustrated in FIG. 9A. The resistor 308 illustrated in FIG. 7 corresponds to the resistors R2 and R3 illustrated in FIG. 9A. The resistor 328 illustrated in FIG. 8 corresponds to the resistor R1 illustrated in FIG. 9B. The resistor 327 illustrated in FIG. 8 corresponds to the resistors R2 and R3 illustrated in FIG. 9B.

シリーズレギュレータ回路100では、抵抗R2と抵抗R3との接続ノードにnpn型バイポーラトランジスタ104及び105のベースが接続されている。従って、抵抗R2と抵抗R3との接続ノードからは、トランジスタ104及び105のベース電流IB1が引き抜かれる。このベース電流IB1の引き抜きにより、抵抗R1〜R3の抵抗分圧比には多少のずれが生じる。また、抵抗R1〜R3の抵抗値が大きいときには、ベース電流IB1の引き抜きによって温度特性の悪化が生じるおそれもある。   In series regulator circuit 100, the bases of npn-type bipolar transistors 104 and 105 are connected to a connection node between resistors R2 and R3. Therefore, the base current IB1 of the transistors 104 and 105 is drawn from the connection node between the resistors R2 and R3. By extracting the base current IB1, there is a slight shift in the resistance voltage dividing ratio of the resistors R1 to R3. Further, when the resistance values of the resistors R1 to R3 are large, the temperature characteristics may be deteriorated by the extraction of the base current IB1.

このような状況下において、抵抗R1と抵抗R2との接続ノードにpnp型バイポーラトランジスタ303のベースを接続する構成(図9Aを参照)を採用した場合には、抵抗R1と抵抗R2との接続ノードにトランジスタ303のベース電流IB2を供給することになるので、ベース電流IB1の引き抜きに伴う上記の不具合を緩和することができる。   Under such circumstances, when the configuration in which the base of the pnp bipolar transistor 303 is connected to the connection node between the resistors R1 and R2 (see FIG. 9A), the connection node between the resistors R1 and R2 is used. Thus, the base current IB2 of the transistor 303 is supplied to the transistor 303, so that the above-described problems associated with the extraction of the base current IB1 can be alleviated.

一方、抵抗R1と抵抗R2との接続ノードにnpn型バイポーラトランジスタ303のベースを接続する構成(図9Bを参照)を採用した場合には、抵抗R1と抵抗R2との接続ノードからさらにトランジスタ323のベース電流IB2を引き抜くことになるので、上記の不具合を助長してしまう。   On the other hand, when a configuration in which the base of the npn-type bipolar transistor 303 is connected to the connection node between the resistors R1 and R2 (see FIG. 9B), the transistor 323 is further connected from the connection node between the resistors R1 and R2. Since the base current IB2 is extracted, the above-described problem is promoted.

従って、過電圧保護回路300でシリーズレギュレータ回路100の帰還抵抗110及び111を共用する際には、図7の第1構成例を採用することが望ましいと言える。   Therefore, when the overvoltage protection circuit 300 shares the feedback resistors 110 and 111 of the series regulator circuit 100, it can be said that it is desirable to adopt the first configuration example of FIG.

<その他の変形例>
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態で説明した動作や機能を実現し得る範囲内において、バイポーラトランジスタとMOS電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
<Other variations>
Various technical features disclosed in the present specification can be variously modified within the scope of the technical creation in addition to the above-described embodiment. For example, the mutual replacement of the bipolar transistor and the MOS field effect transistor and the logic level inversion of various signals are arbitrary within the range in which the operations and functions described in the above embodiments can be realized. That is, the above-described embodiment is an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not the description of the above-described embodiment, but the claims. It should be understood that all modifications that come within the meaning and range of equivalents of the claims are included.

本明細書中に開示されている種々の技術的特徴は、例えば、基準電圧源を有しない半導体装置を実現するための技術として利用することができる。   Various technical features disclosed in the present specification can be used, for example, as a technique for realizing a semiconductor device having no reference voltage source.

1 シリーズレギュレータIC
100 シリーズレギュレータ回路
101〜103 pnp型バイポーラトランジスタ
104、105 npn型バイポーラトランジスタ
106 Pチャネル型MOS電界効果トランジスタ
107〜111 抵抗
112 電流源
113、114 Nチャネル型MOS電界効果トランジスタ
115 Pチャネル型MOS電界効果トランジスタ
116 Nチャネル型MOS電界効果トランジスタ
117 否定論理和演算器
200 温度保護回路
201〜205 pnp型バイポーラトランジスタ
206〜211 npn型バイポーラトランジスタ
212〜217 抵抗
218 Nチャネル型MOS電界効果トランジスタ
219 インバータ
300 過電圧保護回路
301〜304 pnp型バイポーラトランジスタ
305、306 npn型バイポーラトランジスタ
307〜312 抵抗
313 電流源
321〜324 npn型バイポーラトランジスタ
325、326 pnp型バイポーラトランジスタ
327〜332 抵抗
333 電流源
334 インバータ
1 Series Regulator IC
100 series regulator circuit 101-103 pnp type bipolar transistor 104, 105 npn type bipolar transistor 106 P channel type MOS field effect transistor 107-111 resistance 112 current source 113, 114 N channel type MOS field effect transistor 115 P channel type MOS field effect Transistor 116 N-channel MOS field effect transistor 117 NOR circuit 200 Temperature protection circuit 201 to 205 pnp bipolar transistor 206 to 211 npn bipolar transistor 212 to 217 Resistor 218 N channel MOS field effect transistor 219 Inverter 300 Overvoltage protection Circuits 301 to 304 pnp type bipolar transistors 305 and 306 npn type bipolar transistors Star 307 to 312 Resistor 313 Current source 321 to 324 Npn bipolar transistor 325, 326 Pnp bipolar transistor 327 to 332 Resistor 333 Current source 334 Inverter

Claims (6)

監視対象電圧を分圧して第1電圧と第2電圧を生成する分圧回路と、
エミッタ面積の異なるトランジスタ対に入力される前記第1電圧と前記第2電圧との差分電圧閾値電圧と比較して電圧検出信号を生成する比較回路と、
を有し、
前記分圧回路は、
前記監視対象電圧と接地電圧との間で基準電圧を生成する第1分圧回路と、
前記監視対象電圧と前記基準電圧との間または前記基準電圧と接地電圧との間で前記第1電圧と前記第2電圧を生成する第2分圧回路と、
を含み、
前記第1分圧回路は、第1端が前記監視対象電圧の印加端に接続された第1抵抗と、前記第1抵抗の第2端と接地端との間に接続された第2抵抗と、を含み、前記第1抵抗と前記第2抵抗との抵抗分圧比に応じて前記閾値電圧を調整し、
前記第2分圧回路は、前記比較回路の入力オフセットと前記比較回路の入力信号に相当する前記差分電圧との間で互いの温度特性を相殺することにより、前記電圧検出信号の温度依存性を低減することを特徴とする電圧検出回路。
A voltage dividing circuit for dividing the voltage to be monitored to generate the first voltage and the second voltage;
A comparison circuit that generates a voltage detection signal by comparing a differential voltage between the first voltage and the second voltage input to a transistor pair having different emitter areas with a threshold voltage ;
I have a,
The voltage dividing circuit includes:
A first voltage dividing circuit for generating a reference voltage between the monitored voltage and the ground voltage;
A second voltage dividing circuit for generating the first voltage and the second voltage between the monitoring target voltage and the reference voltage or between the reference voltage and the ground voltage;
Including
The first voltage dividing circuit includes a first resistor having a first end connected to an application end of the monitoring target voltage, and a second resistor connected between a second end of the first resistor and a ground end. And adjusting the threshold voltage according to a resistance voltage dividing ratio between the first resistor and the second resistor,
The second voltage dividing circuit cancels the temperature characteristics of the voltage detection signal between the input offset of the comparison circuit and the differential voltage corresponding to the input signal of the comparison circuit, thereby reducing the temperature dependence of the voltage detection signal. A voltage detection circuit characterized by being reduced .
前記比較回路は、前記トランジスタ対として、
ベースが前記第1電圧の印加端に接続された第1トランジスタと;
前記第1トランジスタよりもエミッタ面積が大きく、ベースが前記第2電圧の印加端に接続され、エミッタが前記第1トランジスタのエミッタと共通に接続された第2トランジスタと;
を含むことを特徴とする請求項1に記載の電圧検出回路。
The comparison circuit includes the transistor pair as follows:
A first transistor having a base connected to the application terminal of the first voltage;
A second transistor having an emitter area larger than that of the first transistor, a base connected to the application terminal of the second voltage, and an emitter connected in common with the emitter of the first transistor;
The voltage detection circuit according to claim 1, comprising:
前記比較回路は、さらに、
前記第1トランジスタ及び前記第2トランジスタのエミッタ電流を生成する電流源と;
前記第1トランジスタまたは前記第2トランジスタのコレクタ電圧から前記電圧検出信号を生成する出力段と;
を含むことを特徴とする請求項2に記載のレギュレータ回路。
The comparison circuit further includes:
A current source for generating emitter currents of the first transistor and the second transistor;
An output stage for generating the voltage detection signal from a collector voltage of the first transistor or the second transistor;
The regulator circuit according to claim 2, comprising:
前記第2分圧回路は、
制御電極が前記基準電圧の印加端に接続され、第電極が接地端または前記監視対象電圧の印加端に接続された第3トランジスタと;
前記第3トランジスタの第2電極と前記監視対象電圧の印加端または接地端との間に接続されて前記第1電圧及び前記第2電圧を生成する抵抗ラダーと;
を含むことを特徴とする請求項1〜請求項3のいずれか一項に記載の電圧検出回路。
The second voltage dividing circuit includes:
A third transistor having a control electrode connected to the application terminal of the reference voltage and a first electrode connected to a ground terminal or the application terminal of the monitored voltage;
A resistance ladder connected between the second electrode of the third transistor and the application end or ground end of the monitoring target voltage to generate the first voltage and the second voltage;
The voltage detection circuit according to claim 1 , wherein the voltage detection circuit includes:
前記第2分圧回路は、前記抵抗ラダーを形成する各抵抗の抵抗値を適宜調整することにより、前記比較回路の入力オフセットと前記比較回路の入力信号に相当する前記差分電圧との間で互いの温度特性を相殺することを特徴とする請求項4に記載の電圧検出回路。 The second voltage dividing circuit appropriately adjusts a resistance value of each resistor forming the resistor ladder, thereby mutually connecting between the input offset of the comparison circuit and the differential voltage corresponding to the input signal of the comparison circuit. The voltage detection circuit according to claim 4, wherein the temperature characteristics of the voltage are canceled . 請求項1〜請求項5のいずれか一項に記載の電圧検出回路と、
前記電圧検出信号に基づいて動作可否が制御される内部回路と、
を有することを特徴とする半導体装置。
The voltage detection circuit according to any one of claims 1 to 5,
An internal circuit whose operation is controlled based on the voltage detection signal;
A semiconductor device comprising:
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