JP5760847B2 - 情報処理装置、情報処理システム、情報処理装置の異常兆候検出方法、及び異常兆候検出プログラム - Google Patents
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Description
他の情報処理装置の備える他のCPUと同期して動作するCPUと、該CPUの前記他のCPUとの間の同期動作を制御する同期制御部と、前記他の情報処理装置との間で情報の送受信を行う通信部と、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備える情報処理装置において、
前記同期制御部は、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定部と、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視部と、
前記通信部を介して、前記他の情報処理装置との間で、前記トランザクション情報を送受信し、前記情報処理装置及び前記他の情報処理装置のそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定部と、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得部と、
前記初期化設定部で、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定部で前記CPUの同期ずれがあると判定されるとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定部と、
を備えることを特徴とする。
少なくとも2台の前記第1の観点に係る情報処理装置で構成されることを特徴とする。
他の情報処理装置の備える他のCPUと同期して動作するCPUと、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備える情報処理装置の異常兆候検出方法において、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定ステップと、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視ステップと、
前記他の情報処理装置との間で、前記トランザクション情報を送受信する通信ステップと、
前記情報処理装置及び前記他の情報処理装置のそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定ステップと、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得ステップと、
前記初期化設定ステップで、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定ステップで前記CPUの同期ずれがあると判定されるとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定ステップと、
を備えることを特徴とする。
他のコンピュータの備える他のCPUと同期して動作するCPUと、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備えるコンピュータに、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定ステップと、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視ステップと、
前記他のコンピュータとの間で、前記トランザクション情報を送受信する通信ステップと、
前記コンピュータ及び前記他のコンピュータのそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定ステップと、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得ステップと、
前記初期化設定ステップで、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定ステップで前記CPUの同期ずれがあると判定されるとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定ステップと、
を実行させることを特徴とする。
図1に、本発明の実施形態1に係る情報処理システムの構成例をブロック図で示す。図1に示す情報処理システムは2台の情報処理装置10及び20で構成された例である。情報処理装置10及び20は同様に構成されている。
実施形態2に係る情報処理システムの構成は図4に示す構成と同じであるが、同期制御部14、24の機能構成要素の機能の一部が実施形態1の場合と異なる。同期制御部14について異なる点を説明する。同期制御部14と24とは同様の機能を有するので、同期制御部24については異なる点の説明を省略する。
他の情報処理装置の備える他のCPUと同期して動作するCPUと、該CPUの前記他のCPUとの間の同期動作を制御する同期制御部と、前記他の情報処理装置との間で情報の送受信を行う通信部と、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備える情報処理装置において、
前記同期制御部は、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定部と、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視部と、
前記通信部を介して、前記他の情報処理装置との間で、前記トランザクション情報を送受信し、前記情報処理装置及び前記他の情報処理装置のそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定部と、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得部と、
前記初期化設定部で、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定部で前記CPUの同期ずれがあると判定されたとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定部と、
を備えることを特徴とする情報処理装置。
前記異常判定部は、前記異常兆候関連情報の中の最新の異常兆候関連情報とこれを除く異常兆候関連情報とに基づき、前記CPUの異常兆候の有無を判定する、
ことを特徴とする付記1に記載の情報処理装置。
前記初期化条件は、CPUクロック位相と、前記CPUに対するリセット発行のタイミングとを所定値設定の対象となる成分として有し、
前記同期化設定条件では、前記初期化条件の前記成分が、前記CPUと前記他のCPUとが同期動作をするために規定された対応する適正値に設定されている、
ことを特徴とする付記1又は2に記載の情報処理装置。
前記トランザクション情報から前記CPUの障害の有無を検出するCPU障害検出部を備え、
前記異常判定部は、前記同期判定部で前記CPUの同期ずれがあると判定され、且つ前記CPU障害検出部で前記CPUの障害が検出されないとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する、
ことを特徴とする付記1乃至3のいずれか1つに記載の情報処理装置。
前記異常兆候関連情報は、前記所定の初期化条件を前記同期化設定条件にしたときの前記トランザクション情報に基づき、前記リセット発行から、前記CPUが前記入出力関連装置にアクセスするまでのアクセス時間を前記異常兆候関連情報取得部が計測して得た情報である、
ことを特徴とする付記3又は4に記載の情報処理装置。
前記入出力関連装置は、BIOSプログラムを記憶するBIOS記憶部を含み、
前記アクセス時間は、前記CPUが前記リセット発行から前記BIOS記憶部へアクセスするまでの時間である、
ことを特徴とする付記5に記載の情報処理装置。
前記入出力関連装置は、情報の入力又は出力を行う入出力装置を含み、
前記アクセス時間は、前記CPUが前記リセット発行から前記入出力装置へアクセスするまでの時間である、
ことを特徴とする付記5に記載の情報処理装置。
前記入出力関連装置は、BIOSプログラムを記憶するBIOS記憶部と情報の入力又は出力を行う入出力装置とを含み、
前記アクセス時間は、前記CPUが前記リセット発行から前記BIOS記憶部へアクセスするまでのBIOSアクセス時間、及び前記入出力装置へアクセスするまでの入出力アクセス時間であり、
前記異常判定部は、BIOSアクセス時間について異常兆候の有無を判定し、異常兆候がない場合に、入出力アクセス時間について異常兆候の有無を判定する、
ことを特徴とする付記5に記載の情報処理装置。
前記トランザクション情報から前記CPUの障害の有無を検出するCPU障害検出部を備え、
前記異常兆候関連情報取得部は、前記初期化設定部を介して、前記初期化条件の一方の成分に対する前記所定値を、前記一方の成分に対応する前記適正値に設定し、前記初期設定情報の他方の成分に対する前記所定値を、前記他方の成分に対応する前記適正値からずらして設定して前記CPUを初期化したときに、前記同期判定部に同期ずれの有無を判定させ、同期ずれがあると判定された場合に、前記CPU障害検出部で検出される前記CPUの障害の有無に基づき前記CPUの同期動作からの切り離し有無を判定し、且つ、同期ずれがないと判定された場合に、前記CPUの同期動作からの切り離しはないと判定し、切り離しに関する両判定結果を前記異常兆候関連情報として取得する、
ことを特徴とする付記3に記載の情報処理装置。
前記異常判定部は、前記同期判定部で前記CPUの同期ずれがあると判定され、且つ前記CPU障害検出部で前記CPUの障害が検出されないとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する、
ことを特徴とする付記9に記載の情報処理装置。
前記異常兆候関連情報取得部は、前記適正値からずらすときのずらし値を正と負の値とし、前記ずらし値毎に前記異常兆候関連情報を取得し、
前記異常判定部は、前記ずらし値に対応して取得された前記異常兆候関連情報毎に、異常兆候の有無を判定する、
ことを特徴とする付記9又は10に記載の情報処理装置。
付記1乃至11のいずれか1つに記載の少なくとも2台の情報処理装置で構成されることを特徴とする情報処理システム。
他の情報処理装置の備える他のCPUと同期して動作するCPUと、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備える情報処理装置の異常兆候検出方法において、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定ステップと、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視ステップと、
前記他の情報処理装置との間で、前記トランザクション情報を送受信する通信ステップと、
前記情報処理装置及び前記他の情報処理装置のそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定ステップと、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得ステップと、
前記初期化設定ステップで、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定ステップで前記CPUの同期ずれがあると判定されたとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定ステップと、
を備えることを特徴とする情報処理装置の異常兆候検出方法。
他のコンピュータの備える他のCPUと同期して動作するCPUと、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備えるコンピュータに、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定ステップと、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視ステップと、
前記他のコンピュータとの間で、前記トランザクション情報を送受信する通信ステップと、
前記コンピュータ及び前記他のコンピュータのそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定ステップと、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得ステップと、
前記初期化設定ステップで、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定ステップで前記CPUの同期ずれがあると判定されたとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定ステップと、
を実行させることを特徴とする異常兆候検出プログラム。
他のコンピュータの備える他のCPUと同期して動作するCPUと、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備えるコンピュータに、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定ステップと、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視ステップと、
前記他のコンピュータとの間で、前記トランザクション情報を送受信する通信ステップと、
前記コンピュータ及び前記他のコンピュータのそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定ステップと、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得ステップと、
前記初期化設定ステップで、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定ステップで前記CPUの同期ずれがあると判定されたとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定ステップと、
を実行させる異常兆候検出プログラムを記憶したことを特徴とする前記コンピュータによる読み取り可能な記録媒体。
11、21 CPU
12、16、22、26 記憶部
13、23 入出力関連装置
14、24 同期制御部
15、25 チップセット
17、27 通信部
30 制御装置
40 主記憶装置
50 外部記憶装置
60 入出力装置
70 通信装置
80 バスライン
130、230 BIOS記憶部
131、231 入出力装置
140、240 初期化設定部
141、241 トランザクション監視部
142、242 同期判定部
143、243 異常兆候関連情報取得部
144、244 異常判定部
145、245 CPU障害検出部
Claims (14)
- 他の情報処理装置の備える他のCPUと同期して動作するCPUと、該CPUの前記他のCPUとの間の同期動作を制御する同期制御部と、前記他の情報処理装置との間で情報の送受信を行う通信部と、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備える情報処理装置において、
前記同期制御部は、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定部と、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視部と、
前記通信部を介して、前記他の情報処理装置との間で、前記トランザクション情報を送受信し、前記情報処理装置及び前記他の情報処理装置のそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定部と、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得部と、
前記初期化設定部で、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定部で前記CPUの同期ずれがあると判定されたとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定部と、
を備えることを特徴とする情報処理装置。 - 前記異常判定部は、前記異常兆候関連情報の中の最新の異常兆候関連情報とこれを除く異常兆候関連情報とに基づき、前記CPUの異常兆候の有無を判定する、
ことを特徴とする請求項1に記載の情報処理装置。 - 前記初期化条件は、CPUクロック位相と、前記CPUに対するリセット発行のタイミングとを所定値設定の対象となる成分として有し、
前記同期化設定条件では、前記初期化条件の前記成分が、前記CPUと前記他のCPUとが同期動作をするために規定された対応する適正値に設定されている、
ことを特徴とする請求項1又は2に記載の情報処理装置。 - 前記異常兆候関連情報は、前記所定の初期化条件を前記同期化設定条件にしたときの前記トランザクション情報に基づき、前記リセット発行から、前記CPUが前記入出力関連装置にアクセスするまでのアクセス時間を前記異常兆候関連情報取得部が計測して得た情報である、
ことを特徴とする請求項3に記載の情報処理装置。 - 前記入出力関連装置は、BIOSプログラムを記憶するBIOS記憶部を含み、
前記アクセス時間は、前記CPUが前記リセット発行から前記BIOS記憶部へアクセスするまでの時間である、
ことを特徴とする請求項4に記載の情報処理装置。 - 前記入出力関連装置は、情報の入力又は出力を行う入出力装置を含み、
前記アクセス時間は、前記CPUが前記リセット発行から前記入出力装置へアクセスするまでの時間である、
ことを特徴とする請求項4に記載の情報処理装置。 - 前記入出力関連装置は、BIOSプログラムを記憶するBIOS記憶部と情報の入力又は出力を行う入出力装置とを含み、
前記アクセス時間は、前記CPUが前記リセット発行から前記BIOS記憶部へアクセスするまでのBIOSアクセス時間、及び前記入出力装置へアクセスするまでの入出力アクセス時間であり、
前記異常判定部は、BIOSアクセス時間について異常兆候の有無を判定し、異常兆候がない場合に、入出力アクセス時間について異常兆候の有無を判定する、
ことを特徴とする請求項4に記載の情報処理装置。 - 前記トランザクション情報から前記CPUの障害の有無を検出するCPU障害検出部を備え、
前記異常判定部は、前記同期判定部で前記CPUの同期ずれがあると判定され、且つ前記CPU障害検出部で前記CPUの障害が検出されないとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する、
ことを特徴とする請求項1乃至7のいずれか一項に記載の情報処理装置。 - 前記トランザクション情報から前記CPUの障害の有無を検出するCPU障害検出部を備え、
前記異常兆候関連情報取得部は、前記初期化設定部を介して、前記初期化条件の一方の成分に対する前記所定値を、前記一方の成分に対応する前記適正値に設定し、前記初期設定情報の他方の成分に対する前記所定値を、前記他方の成分に対応する前記適正値からずらして設定して前記CPUを初期化したときに、前記同期判定部に同期ずれの有無を判定させ、同期ずれがあると判定された場合に、前記CPU障害検出部で検出される前記CPUの障害の有無に基づき前記CPUの同期動作からの切り離し有無を判定し、且つ、同期ずれがないと判定された場合に、前記CPUの同期動作からの切り離しはないと判定し、切り離しに関する両判定結果を前記異常兆候関連情報として取得する、
ことを特徴とする請求項3に記載の情報処理装置。 - 前記異常判定部は、前記同期判定部で前記CPUの同期ずれがあると判定され、且つ前記CPU障害検出部で前記CPUの障害が検出されないとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する、
ことを特徴とする請求項9に記載の情報処理装置。 - 前記異常兆候関連情報取得部は、前記適正値からずらすときのずらし値を正と負の値とし、前記ずらし値毎に前記異常兆候関連情報を取得し、
前記異常判定部は、前記ずらし値に対応して取得された前記異常兆候関連情報毎に、異常兆候の有無を判定する、
ことを特徴とする請求項9又は10に記載の情報処理装置。 - 請求項1乃至11のいずれか1項に記載の少なくとも2台の情報処理装置で構成されることを特徴とする情報処理システム。
- 他の情報処理装置の備える他のCPUと同期して動作するCPUと、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備える情報処理装置の異常兆候検出方法において、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定ステップと、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視ステップと、
前記他の情報処理装置との間で、前記トランザクション情報を送受信する通信ステップと、
前記情報処理装置及び前記他の情報処理装置のそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定ステップと、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得ステップと、
前記初期化設定ステップで、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定ステップで前記CPUの同期ずれがあると判定されたとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定ステップと、
を備えることを特徴とする情報処理装置の異常兆候検出方法。 - 他のコンピュータの備える他のCPUと同期して動作するCPUと、記憶部と、情報の入力又は出力を行うために使用される入出力関連装置とを備えるコンピュータに、
初期化条件を設定し、該初期化条件で前記CPUの初期化を行う初期化設定ステップと、
同期動作時の前記CPUと前記入出力関連装置との間のトランザクションを監視し、トランザクション情報として取得するトランザクション監視ステップと、
前記他のコンピュータとの間で、前記トランザクション情報を送受信する通信ステップと、
前記コンピュータ及び前記他のコンピュータのそれぞれの前記トランザクション情報に基づき前記CPUの同期ずれの有無を判定する同期判定ステップと、
所定の前記初期化条件で前記CPUを初期化した時の前記トランザクション情報に基づき、異常兆候に関連する情報である異常兆候関連情報を取得し、前記記憶部に格納する異常兆候関連情報取得ステップと、
前記初期化設定ステップで、前記CPUと前記他のCPUとが同期動作をするために設定された前記初期化条件である同期化設定条件で前記CPUを初期化した後、前記同期判定ステップで前記CPUの同期ずれがあると判定されたとき、前記記憶部に格納されている前記異常兆候関連情報に基づき、前記CPUの異常兆候の有無を判定する異常判定ステップと、
を実行させることを特徴とする異常兆候検出プログラム。
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JP6056801B2 (ja) * | 2014-03-31 | 2017-01-11 | 日本電気株式会社 | フォールトトレラントサーバ、同期化方法、及びプログラム |
JP6380774B1 (ja) * | 2017-03-31 | 2018-08-29 | 日本電気株式会社 | コンピュータシステム、サーバ装置、プログラム及び障害検出方法 |
JP6770935B2 (ja) * | 2017-07-03 | 2020-10-21 | 日立オートモティブシステムズ株式会社 | 車両制御装置用の検証装置 |
JP7400219B2 (ja) | 2019-06-06 | 2023-12-19 | 株式会社Jvcケンウッド | 不揮発性半導体記憶装置の性能評価装置、性能評価方法、及び性能評価プログラム |
JP2021135595A (ja) * | 2020-02-25 | 2021-09-13 | 東芝テック株式会社 | 情報処理装置およびプログラム |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6243829B1 (en) * | 1998-05-27 | 2001-06-05 | Hewlett-Packard Company | Memory controller supporting redundant synchronous memories |
JP2003114811A (ja) * | 2001-10-05 | 2003-04-18 | Nec Corp | 自動障害復旧方法及びシステム並びに装置とプログラム |
US7178058B2 (en) * | 2002-08-30 | 2007-02-13 | Nec Corporation | Fault tolerant computer and transaction synchronization control method |
JP2005123892A (ja) * | 2003-10-16 | 2005-05-12 | Matsushita Electric Ind Co Ltd | データ伝送装置およびデータ伝送システム、並びにその初期化方法 |
JP4442338B2 (ja) * | 2004-02-06 | 2010-03-31 | ソニー株式会社 | 無線通信システム、無線通信装置及び無線通信方法、並びにコンピュータ・プログラム |
WO2006047445A2 (en) * | 2004-10-22 | 2006-05-04 | Martek Biosciences Corporation | Process for preparing materials for extraction |
JP4165499B2 (ja) * | 2004-12-13 | 2008-10-15 | 日本電気株式会社 | コンピュータシステム及びそれを用いたフォールトトレラントシステム並びにその動作制御方法 |
JP4117684B2 (ja) | 2004-12-20 | 2008-07-16 | 日本電気株式会社 | フォルトトレラント・二重化コンピュータシステムとその制御方法 |
JP2006178616A (ja) * | 2004-12-21 | 2006-07-06 | Nec Corp | フォールトトレラントシステム、これで用いる制御装置、動作方法、及び動作プログラム |
JP4313833B2 (ja) * | 2005-03-18 | 2009-08-12 | 富士通株式会社 | サービスプロセッサを用いたcpu縮退システム及び縮退方法 |
JP2006268281A (ja) * | 2005-03-23 | 2006-10-05 | Nec Corp | 電源入力切断時の異常検知方式 |
US20090257321A1 (en) * | 2008-04-14 | 2009-10-15 | Gary Lee Scott | Dithering control of oscillator frequency to reduce cumulative timing error in a clock |
CN101359238B (zh) * | 2008-09-02 | 2012-01-18 | 中兴通讯股份有限公司 | 一种多核系统的时间同步方法及系统 |
JP5509637B2 (ja) * | 2009-03-18 | 2014-06-04 | 日本電気株式会社 | フォールトトレラントシステム |
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