JP5755510B2 - Semiconductor light emitting device and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 428
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000000758 substrate Substances 0.000 claims description 167
- 238000000034 method Methods 0.000 claims description 35
- 230000000149 penetrating effect Effects 0.000 claims description 29
- 230000001105 regulatory effect Effects 0.000 claims description 24
- 239000000203 mixture Substances 0.000 claims description 21
- 239000010410 layer Substances 0.000 description 656
- 229910052751 metal Inorganic materials 0.000 description 60
- 239000002184 metal Substances 0.000 description 60
- 239000000463 material Substances 0.000 description 26
- 238000005530 etching Methods 0.000 description 24
- 238000010438 heat treatment Methods 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 9
- 239000000243 solution Substances 0.000 description 9
- 238000007740 vapor deposition Methods 0.000 description 9
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 6
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 6
- IAZDPXIOMUYVGZ-UHFFFAOYSA-N Dimethylsulphoxide Chemical compound CS(C)=O IAZDPXIOMUYVGZ-UHFFFAOYSA-N 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 238000005566 electron beam evaporation Methods 0.000 description 6
- 238000001704 evaporation Methods 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000008020 evaporation Effects 0.000 description 5
- 230000006872 improvement Effects 0.000 description 4
- 238000005304 joining Methods 0.000 description 4
- 238000005275 alloying Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052740 iodine Inorganic materials 0.000 description 2
- 239000011630 iodine Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000002294 plasma sputter deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- -1 Al and Cu Chemical class 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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Description
本発明は、半導体発光素子およびその製造方法に関する。本発明は特に、同一の発光ピーク波長をもつ2層の発光層を有する半導体発光素子であって、高い最大電流値および発光出力を低い順方向電圧で得ることが可能な半導体発光素子およびその製造方法に関する。 The present invention relates to a semiconductor light emitting device and a method for manufacturing the same. The present invention particularly relates to a semiconductor light-emitting device having two light-emitting layers having the same emission peak wavelength, and a semiconductor light-emitting device capable of obtaining a high maximum current value and a light-emission output with a low forward voltage, and its manufacture Regarding the method.
近年、自動車のヘッドランプやブレーキランプ、または信号機への応用など、発光ダイオード(LED)の用途の多様化と共に、LEDの光出力の向上が求められている。 In recent years, along with diversification of uses of light-emitting diodes (LEDs) such as application to headlamps, brake lamps, and traffic lights of automobiles, improvement in light output of LEDs has been demanded.
一般にLEDは、表面電極と裏面電極との間に、p型半導体層、n型半導体層、およびこれら半導体層間に設けられた発光層を具える構造を有する半導体発光素子である。高品質のLEDには、一般に高出力と低消費電力(低い順方向電圧)、そして長寿命が求められている。発光層での発光出力は、発光層に流れる電流密度を高くすれば大きくなる。しかし、過度の電流密度は、発光層から発熱を生じ、発光出力が低下し、LEDの寿命が短くなる原因となるため、LEDに流すことができる電流値には上限(最大電流値)がある。そのため、高い最大電流値、高い発光出力および低い順方向電圧の全てをバランス良く両立させたLEDが求められている。 In general, an LED is a semiconductor light emitting device having a structure including a p-type semiconductor layer, an n-type semiconductor layer, and a light emitting layer provided between these semiconductor layers between a front electrode and a back electrode. High quality LEDs are generally required to have high output, low power consumption (low forward voltage), and long life. The light emission output in the light emitting layer increases as the current density flowing in the light emitting layer is increased. However, an excessive current density generates heat from the light emitting layer, causing a decrease in light emission output and shortening the life of the LED. Therefore, there is an upper limit (maximum current value) in the current value that can be passed through the LED. . Therefore, there is a need for an LED that balances all of the high maximum current value, high light emission output, and low forward voltage in a well-balanced manner.
ここで、特許文献1には、互いに類似または異なる発光波長の2層の発光層を垂直に配置して、インコヒーレントな光を放出する、2通りの素子構造のLEDが記載されている。第1は、表面電極と裏面電極との間に、n型半導体層、第1発光層、p型半導体層、n型半導体層、第2発光層、p型半導体層を順次形成した半導体発光素子である。この半導体発光素子は、第1および第2発光層間のpn接合部分に形成されるトンネル接合を利用して、高出力を得ることを示唆している(特許文献1の図1参照)。第2は、表面電極と裏面電極との間に、第1n型半導体層、第1発光層、p型半導体層、第2発光層、第2n型半導体層を順次形成し、第2n型半導体層および第2発光層を貫通する凹部に、p型半導体層と接触する基準電極を設けた半導体発光素子であり、発光層をpn−np構造またはnp−pn構造としたものである。この半導体発光素子は、基準電極から第1発光層を介して裏面電極へ、第2発光層を介して表面電極へと、それぞれ電流が流れるタイプの素子である(特許文献1の図2参照)。 Here, Patent Document 1 describes an LED having two element structures in which two light emitting layers having similar or different emission wavelengths are arranged vertically to emit incoherent light. First, a semiconductor light-emitting element in which an n-type semiconductor layer, a first light-emitting layer, a p-type semiconductor layer, an n-type semiconductor layer, a second light-emitting layer, and a p-type semiconductor layer are sequentially formed between a front electrode and a back electrode. It is. This semiconductor light emitting element suggests that a high output is obtained by using a tunnel junction formed in a pn junction between the first and second light emitting layers (see FIG. 1 of Patent Document 1). Second, a first n-type semiconductor layer, a first light-emitting layer, a p-type semiconductor layer, a second light-emitting layer, and a second n-type semiconductor layer are sequentially formed between the front electrode and the back electrode, and a second n-type semiconductor layer is formed. And a semiconductor light emitting device in which a reference electrode in contact with the p-type semiconductor layer is provided in a recess penetrating the second light emitting layer, and the light emitting layer has a pn-np structure or an np-pn structure. This semiconductor light emitting element is an element in which current flows from a reference electrode to a back electrode via a first light emitting layer and to a front electrode via a second light emitting layer (see FIG. 2 of Patent Document 1). .
なお、特許文献2には、異種材料からなる発光層を垂直に組み合わせて、異なる波長の光を放出するLEDが記載されている。 Patent Document 2 describes an LED that emits light of different wavelengths by vertically combining light emitting layers made of different materials.
本発明者らは、所定の発光ピーク波長を有するLEDの最大電流値、発光出力および順方向電圧といった特性を向上させるべく、種々の検討を行った。ここで、チップサイズの大きいLED、すなわち、チップの垂直方向を光放射方向とした場合、この垂直方向から見た発光層の面積が大きなLEDは、電流密度を抑えつつ、大きな電流を流すことが可能である。しかしながら、チップサイズが大きいことは、基板1枚あたりから作製できるチップ個数が減少することを意味し、製造コストが上がってしまう。さらに、このようなLEDは携帯電話など小さいチップサイズが求められる用途に適用できない。 The present inventors have made various studies in order to improve characteristics such as the maximum current value, light emission output, and forward voltage of an LED having a predetermined emission peak wavelength. Here, when the LED having a large chip size, that is, the LED having a large light emitting layer area viewed from the vertical direction when the vertical direction of the chip is set as the light emitting direction, a large current can flow while suppressing the current density. Is possible. However, a large chip size means that the number of chips that can be manufactured from one substrate is reduced, resulting in an increase in manufacturing cost. Furthermore, such an LED cannot be applied to a use such as a mobile phone that requires a small chip size.
そこで、本発明者らは、特許文献1に記載されるような素子構造で、同一の発光ピーク波長をもつ2層の発光層を垂直に積層したLEDを検討した。ここで、特許文献1の素子構造のうち、第1の素子構造(pn接合型)の場合、トンネル接合には高キャリアドープのpn接合が必要であるが、このトンネル接合を得るための高ドープ自体が困難な上、ドーパントの拡散により発光素子の信頼性を低下させるおそれがある。そこで、本発明者らは、第2の素子構造(pn−np構造)のLEDを検討した。 Therefore, the present inventors studied an LED having an element structure as described in Patent Document 1 and vertically stacked two light emitting layers having the same emission peak wavelength. Here, in the element structure of Patent Document 1, in the case of the first element structure (pn junction type), the tunnel junction requires a high carrier-doped pn junction, but the high doping for obtaining this tunnel junction is required. In addition to difficulty, the reliability of the light emitting element may be reduced due to diffusion of the dopant. Therefore, the present inventors examined an LED having a second element structure (pn-np structure).
しかしながら、本発明者らの検討によると、当該素子構造のLEDでは、発光層が1層のLEDと比べて、多少の最大電流値の向上および順方向電圧の低下が見られたものの、発光出力はほぼ変わらず、発光層を2層にしたことにより得られると予想したほどの特性の向上を得ることができないことが判明した。 However, according to the study by the present inventors, in the LED having the element structure, although a slight improvement in the maximum current value and a decrease in the forward voltage were observed as compared with an LED having a light emitting layer, the light emission output It has been found that the improvement in characteristics as expected by obtaining two light emitting layers cannot be obtained.
そこで本発明は、上記課題に鑑み、同一の発光ピーク波長をもつ2層の発光層を有する半導体発光素子であって、高い最大電流値および発光出力を低い順方向電圧で得ることが可能な半導体発光素子およびその製造方法を提供することを目的とする。 Therefore, in view of the above problems, the present invention is a semiconductor light emitting device having two light emitting layers having the same emission peak wavelength, and a semiconductor capable of obtaining a high maximum current value and a light emission output with a low forward voltage. An object of the present invention is to provide a light emitting element and a method for manufacturing the same.
なお、本発明は、同一の発光ピーク波長をもつ2層の発光層を有する半導体発光素子に関するものであり、特許文献2のような、互いに異なる波長の光を放出する発光層を2層設けたものとは無関係である。 The present invention relates to a semiconductor light-emitting device having two light-emitting layers having the same emission peak wavelength, and is provided with two light-emitting layers that emit light having different wavelengths as in Patent Document 2. It has nothing to do with things.
この目的を達成すべく本発明者らがさらに検討したところ、以下の知見を得た。pn−np構造のLEDの場合、基準電極から第1発光層を介して裏面電極へ、第2発光層を介して表面電極へと、それぞれ電流が流れるため、第1発光層と第2発光層とは直列回路ではなく、並列回路で駆動している。pn接合型のLEDのように第1および第2発光層が直列回路で駆動している場合には、第1発光層における抵抗成分と第2発光層における抵抗成分とが異なっていても、各発光層に流れる電流密度は同じである。しかし、並列回路の場合、第1発光層側の回路の抵抗成分と、第2発光層側の回路の抵抗成分の値に応じて、電流密度が分配されることになる。本発明者らはそれぞれの抵抗成分に着目し、2つの並列回路の抵抗成分が異なる場合、抵抗値が低い回路側に優先的に電流が流れる結果、この電流の流れやすい発光層から先に発光出力が飽和し、思ったほどにチップ全体の出力値が向上しないとの着想に至った。 As a result of further studies by the inventors to achieve this object, the following findings were obtained. In the case of an LED having a pn-np structure, current flows from the reference electrode to the back electrode via the first light emitting layer and to the front electrode via the second light emitting layer. Therefore, the first light emitting layer and the second light emitting layer are used. Is driven by a parallel circuit, not a series circuit. When the first and second light emitting layers are driven in a series circuit as in a pn junction type LED, each of the resistance components in the first light emitting layer and the resistance components in the second light emitting layer is different. The current density flowing in the light emitting layer is the same. However, in the case of a parallel circuit, the current density is distributed according to the resistance component of the circuit on the first light emitting layer side and the resistance component of the circuit on the second light emitting layer side. The inventors pay attention to each resistance component, and when the resistance components of the two parallel circuits are different, the current flows preferentially to the circuit side having a low resistance value. The idea is that the output is saturated and the output value of the whole chip does not improve as expected.
そこで本発明者らは、第1発光層を含む電流回路と第2発光層を含む電流回路との抵抗成分をより近づけるように素子構造を工夫することにより、発光素子の特性を飛躍的に向上させることができることを見出し、本発明を完成するに至った。すなわち、第1発光層を含む電流回路および第2発光層を含む電流回路の抵抗に起因する要素(組成、面積、厚さ、配置、電流経路等)をそれぞれ近づけ、理想的には等しくなるようにすることで、電流の偏りを減らすことができ、特性を飛躍的に向上させることができることを見出した。 Therefore, the present inventors have drastically improved the characteristics of the light emitting element by devising the element structure so that the resistance components of the current circuit including the first light emitting layer and the current circuit including the second light emitting layer are closer to each other. As a result, the present invention has been completed. That is, elements (composition, area, thickness, arrangement, current path, etc.) caused by the resistance of the current circuit including the first light emitting layer and the current circuit including the second light emitting layer are brought close to each other and ideally equalized. Thus, it has been found that the current bias can be reduced and the characteristics can be dramatically improved.
本発明は、上記知見に基づきなされたものであり、その要旨構成は以下の通りである。
(1)支持基板の上面側に、中間電極、下側第1導電型半導体層、第1発光層、第2導電型半導体層、前記第1発光層と同一の発光波長を有する第2発光層、上側第1導電型半導体層および上側電極を順次具え、
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、
前記第1発光層の電流が流れる有効領域の一部が規制され、
前記上側電極および前記中間電極の面積が等しいことを特徴とする半導体発光素子。
This invention is made | formed based on the said knowledge, The summary structure is as follows.
(1) On the upper surface side of the support substrate, the intermediate electrode, the lower first conductive type semiconductor layer, the first light emitting layer, the second conductive type semiconductor layer, and the second light emitting layer having the same emission wavelength as the first light emitting layer. , Sequentially comprising an upper first conductive type semiconductor layer and an upper electrode,
A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
A part of an effective region through which the current of the first light emitting layer flows is regulated ;
The semiconductor light emitting device characterized and this is equal to the area of the upper electrode and the intermediate electrode.
(2)前記第1発光層および前記第2発光層の有効面積が等しい上記(1)に記載の半導体発光素子。 (2) The semiconductor light emitting device according to (1), wherein effective areas of the first light emitting layer and the second light emitting layer are equal.
(3)支持基板の上面側に、中間電極、下側第1導電型半導体層、第1発光層、第2導電型半導体層、前記第1発光層と同一の発光波長を有する第2発光層、上側第1導電型半導体層および上側電極を順次具え、
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、
前記中間電極の一部が規制され、
前記上側電極および前記中間電極の面積が等しいことを特徴とする半導体発光素子。
(3) On the upper surface side of the support substrate, the intermediate electrode, the lower first conductive type semiconductor layer, the first light emitting layer, the second conductive type semiconductor layer, and the second light emitting layer having the same emission wavelength as the first light emitting layer. , Sequentially comprising an upper first conductive type semiconductor layer and an upper electrode,
A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
A portion of the intermediate electrode is regulated ;
The semiconductor light emitting device characterized and this is equal to the area of the upper electrode and the intermediate electrode.
(4)前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置が少なくとも一部重複している上記(3)に記載の半導体発光素子。 ( 4 ) When the intermediate electrode and the upper electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the projection positions of the intermediate electrode and the upper electrode are at least partially overlapped with each other (3) The semiconductor light emitting element as described.
(5)前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離が等しい上記(3)または(4)に記載の半導体発光素子。 ( 5 ) When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode, and the reference electrode and the upper electrode The semiconductor light-emitting device according to (3) or (4), wherein the distances are equal.
(6)支持基板の上面側に、中間電極、下側第1導電型半導体層、第1発光層、第2導電型半導体層、前記第1発光層と同一の発光波長を有する第2発光層、上側第1導電型半導体層および上側電極を順次具え、
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、
前記第1発光層の電流が流れる有効領域の一部が規制されており、
前記中間電極の一部が規制されており、
前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置が少なくとも一部重複し、
前記上側電極および前記中間電極の面積が等しいことを特徴とする半導体発光素子。
( 6 ) On the upper surface side of the support substrate, the intermediate electrode, the lower first conductive type semiconductor layer, the first light emitting layer, the second conductive type semiconductor layer, and the second light emitting layer having the same emission wavelength as the first light emitting layer. , Sequentially comprising an upper first conductive type semiconductor layer and an upper electrode,
A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
A part of an effective region through which the current of the first light emitting layer flows is regulated;
A portion of the intermediate electrode is regulated;
When projecting the intermediate electrode and the upper electrode onto a virtual plane parallel to the upper surface of the support substrate, the projection positions of the intermediate electrode and the upper electrode at least partially overlap ,
A semiconductor light-emitting element, wherein the upper electrode and the intermediate electrode have the same area .
(7)前記第1発光層および前記第2発光層の厚さが等しく、前記下側第1導電型半導体層および前記上側第1導電型半導体層の厚さが等しい上記(1)〜(6)のいずれか1項に記載の半導体発光素子。 (7) The thickness of the first light-emitting layer and the second light emitting layer are equal, the thickness is equal above the lower first conductive type semiconductor layer and the upper first conductivity type semiconductor layer (1) to (6 The semiconductor light-emitting device according to any one of 1).
(8)前記下側第1導電型半導体層および前記上側第1導電型半導体層の組成が等しい上記(1)〜(7)のいずれか1項に記載の半導体発光素子。 ( 8 ) The semiconductor light-emitting device according to any one of (1) to ( 7 ), wherein the lower first conductive semiconductor layer and the upper first conductive semiconductor layer have the same composition.
(9)前記第2導電型半導体層の中間にコンタクト層を具え、前記第2導電型半導体層が前記コンタクト層の上側層と下側層とに分割され、前記基準電極が前記コンタクト層上に配置される上記(1)〜(8)のいずれか1項に記載の半導体発光素子。 ( 9 ) A contact layer is provided in the middle of the second conductivity type semiconductor layer, the second conductivity type semiconductor layer is divided into an upper layer and a lower layer of the contact layer, and the reference electrode is formed on the contact layer. The semiconductor light emitting device according to any one of (1) to ( 8 ), which is disposed.
(10)前記上側層および前記下側層の厚さが等しい上記(9)に記載の半導体発光素子。 ( 10 ) The semiconductor light emitting element according to ( 9 ), wherein the upper layer and the lower layer have the same thickness.
(11)前記中間電極の外部との電気的接続を仲介する下側電極を有する上記(1)〜(10)のいずれか1項に記載の半導体発光素子。 ( 11 ) The semiconductor light-emitting element according to any one of (1) to ( 10 ), further including a lower electrode that mediates electrical connection with the outside of the intermediate electrode.
(12)前記中間電極および前記上側電極がともに前記支持基板に電気的に接続されている上記(1)〜(11)のいずれか1項に記載の半導体発光素子。 ( 12 ) The semiconductor light-emitting element according to any one of (1) to ( 11 ), wherein the intermediate electrode and the upper electrode are both electrically connected to the support substrate.
(13)仮基板上に、上側第1導電型半導体層、第2発光層、第2導電型半導体層、前記第2発光層と同一の発光波長を有する第1発光層、下側第1導電型半導体層を順次形成する工程と、
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記第1発光層の電流が流れる有効領域の一部を規制し、
前記上側電極および前記中間電極の面積を等しくすることを特徴とする半導体発光素子の製造方法。
( 13 ) On the temporary substrate, the upper first conductive type semiconductor layer, the second light emitting layer, the second conductive type semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive type. Forming a type semiconductor layer sequentially;
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Restricting a part of the effective region through which the current of the first light emitting layer flows ;
A method of manufacturing a semiconductor light emitting device, wherein the upper electrode and the intermediate electrode have the same area .
(14)仮基板上に、上側第1導電型半導体層、第2発光層、第2導電型半導体層、前記第2発光層と同一の発光波長を有する第1発光層、下側第1導電型半導体層を順次形成する工程と、
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記中間電極の一部を規制し、
前記上側電極および前記中間電極の面積を等しくすることを特徴とする半導体発光素子の製造方法。
( 14 ) On the temporary substrate, the upper first conductive type semiconductor layer, the second light emitting layer, the second conductive type semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive type. Forming a type semiconductor layer sequentially;
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Regulating a portion of the intermediate electrode ;
A method of manufacturing a semiconductor light emitting device, wherein the upper electrode and the intermediate electrode have the same area .
(15)前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置を少なくとも一部重複させる上記(14)に記載の半導体発光素子の製造方法。 (15) when said intermediate electrode and the upper electrode is projected onto the upper surface and parallel to the virtual plane of the supporting substrate, according to the above (14) to overlap at least a portion of the projection position of the intermediate electrode and the upper electrode A method for manufacturing a semiconductor light emitting device.
(16)前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離を等しくする上記(14)に記載の半導体発光素子の製造方法。 ( 16 ) When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode, the reference electrode, and the upper electrode The method for producing a semiconductor light-emitting element according to ( 14 ), wherein the distances are made equal.
(17)仮基板上に、上側第1導電型半導体層、第2発光層、第2導電型半導体層、前記第2発光層と同一の発光波長を有する第1発光層、下側第1導電型半導体層を順次形成する工程と、
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記第1発光層の電流が流れる有効領域の一部を規制し、
前記中間電極の一部を規制し、
前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置を少なくとも一部重複させ、
前記上側電極および前記中間電極の面積を等しくすることを特徴とする半導体発光素子の製造方法。
(18)支持基板の上面側に、中間電極、下側第1導電型半導体層、第1発光層、第2導電型半導体層、前記第1発光層と同一の発光波長を有する第2発光層、上側第1導電型半導体層および上側電極を順次具え、
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、
前記中間電極の一部が規制され、
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離が等しいことを特徴とする半導体発光素子。
(19)支持基板の上面側に、中間電極、下側第1導電型半導体層、第1発光層、第2導電型半導体層、前記第1発光層と同一の発光波長を有する第2発光層、上側第1導電型半導体層および上側電極を順次具え、
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、
前記第1発光層の電流が流れる有効領域の一部が規制されており、
前記中間電極の一部が規制されており、
前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置が少なくとも一部重複し、
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離が等しいことを特徴とする半導体発光素子。
(20)前記第1発光層および前記第2発光層の有効面積が等しい上記(18)または(19)に記載の半導体発光素子。
(21)仮基板上に、上側第1導電型半導体層、第2発光層、第2導電型半導体層、前記第2発光層と同一の発光波長を有する第1発光層、下側第1導電型半導体層を順次形成する工程と、
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記第1発光層の電流が流れる有効領域の一部を規制し、
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離を等しくすることを特徴とする半導体発光素子の製造方法。
(22)仮基板上に、上側第1導電型半導体層、第2発光層、第2導電型半導体層、前記第2発光層と同一の発光波長を有する第1発光層、下側第1導電型半導体層を順次形成する工程と、
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記中間電極の一部を規制し、
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離を等しくすることを特徴とする半導体発光素子の製造方法。
(23)仮基板上に、上側第1導電型半導体層、第2発光層、第2導電型半導体層、前記第2発光層と同一の発光波長を有する第1発光層、下側第1導電型半導体層を順次形成する工程と、
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記第1発光層の電流が流れる有効領域の一部を規制し、
前記中間電極の一部を規制し、
前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置を少なくとも一部重複させ、
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離を等しくすることを特徴とする半導体発光素子の製造方法。
(24)前記第1発光層および前記第2発光層の有効面積を等しくする、上記(21)〜(23)のいずれかに記載の半導体発光素子の製造方法。
( 17 ) On the temporary substrate, the upper first conductive type semiconductor layer, the second light emitting layer, the second conductive type semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive type. Forming a type semiconductor layer sequentially;
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Restricting a part of the effective region through which the current of the first light emitting layer flows;
Regulating a portion of the intermediate electrode;
When projecting the intermediate electrode and the upper electrode on a virtual plane parallel to the upper surface of the support substrate, at least partially overlap the projection position of the intermediate electrode and the upper electrode ,
The method of manufacturing a semiconductor light emitting element characterized equal to Rukoto the area of said upper electrode and said intermediate electrode.
(18) On the upper surface side of the support substrate, the intermediate electrode, the lower first conductive type semiconductor layer, the first light emitting layer, the second conductive type semiconductor layer, and the second light emitting layer having the same emission wavelength as the first light emitting layer. , Sequentially comprising an upper first conductive type semiconductor layer and an upper electrode,
A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
A portion of the intermediate electrode is regulated;
When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are as follows: A semiconductor light emitting element characterized by being equal.
(19) On the upper surface side of the support substrate, the intermediate electrode, the lower first conductive semiconductor layer, the first light emitting layer, the second conductive semiconductor layer, and the second light emitting layer having the same emission wavelength as the first light emitting layer. , Sequentially comprising an upper first conductive type semiconductor layer and an upper electrode,
A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
A part of an effective region through which the current of the first light emitting layer flows is regulated;
A portion of the intermediate electrode is regulated;
When projecting the intermediate electrode and the upper electrode onto a virtual plane parallel to the upper surface of the support substrate, the projection positions of the intermediate electrode and the upper electrode at least partially overlap,
When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are as follows: A semiconductor light emitting element characterized by being equal.
(20) The semiconductor light emitting element according to the above (18) or (19), wherein effective areas of the first light emitting layer and the second light emitting layer are equal.
(21) On the temporary substrate, the upper first conductive semiconductor layer, the second light emitting layer, the second conductive semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive Forming a type semiconductor layer sequentially;
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Restricting a part of the effective region through which the current of the first light emitting layer flows;
When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are determined. A method of manufacturing a semiconductor light emitting device, characterized in that they are equal.
(22) On the temporary substrate, the upper first conductive type semiconductor layer, the second light emitting layer, the second conductive type semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive type. Forming a type semiconductor layer sequentially;
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Regulating a portion of the intermediate electrode;
When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are determined. A method of manufacturing a semiconductor light emitting device, characterized in that they are equal.
(23) On the temporary substrate, the upper first conductive type semiconductor layer, the second light emitting layer, the second conductive type semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive type. Forming a type semiconductor layer sequentially;
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Restricting a part of the effective region through which the current of the first light emitting layer flows;
Regulating a portion of the intermediate electrode;
When projecting the intermediate electrode and the upper electrode on a virtual plane parallel to the upper surface of the support substrate, at least partially overlap the projection position of the intermediate electrode and the upper electrode,
When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are determined. A method of manufacturing a semiconductor light emitting device, characterized in that they are equal.
(24) The method for manufacturing a semiconductor light-emitting element according to any one of (21) to (23), wherein effective areas of the first light-emitting layer and the second light-emitting layer are equalized.
本発明によれば、同一の発光ピーク波長をもつ2層の発光層を有する半導体発光素子において、第1発光層を含む電流回路と第2発光層を含む電流回路との抵抗成分をより近づけるように素子構造を工夫することにより、高い最大電流値および発光出力を低い順方向電圧で得ることが可能となった。 According to the present invention, in a semiconductor light emitting device having two light emitting layers having the same emission peak wavelength, the resistance components of the current circuit including the first light emitting layer and the current circuit including the second light emitting layer are made closer to each other. Further, by devising the element structure, it is possible to obtain a high maximum current value and light emission output with a low forward voltage.
以下、図面を参照しつつ本発明をより詳細に説明する。なお、本明細書において、本発明に従う半導体発光素子と比較例の半導体発光素子とで共通する構成要素には、原則として下2桁が同一の参照番号を付し、説明は省略する。また、発光素子の模式断面図においては、説明の便宜上、各層の厚さが実状とは異なる比率で誇張して示す。 Hereinafter, the present invention will be described in more detail with reference to the drawings. In the present specification, components that are common to the semiconductor light emitting device according to the present invention and the semiconductor light emitting device of the comparative example are denoted by the same reference numerals in the last two digits in principle, and description thereof is omitted. In the schematic cross-sectional view of the light-emitting element, for convenience of explanation, the thickness of each layer is exaggerated at a ratio different from the actual state.
(実施形態1:半導体発光素子100)
本発明の一実施形態である半導体発光素子100は、図1(A)に示すとおり、支持基板102の上面側に、中間電極(発光層側コンタクト金属層)104、下側第1導電型半導体層としてのn型半導体層106、第1発光層108、第2導電型半導体層としてのp型半導体層110、第1発光層108と同一の発光波長を有する第2発光層112、上側第1導電型半導体層としてのn型半導体層114および上側電極116を順次具え、支持基板102の下面側に設けられる下側電極118と、上側第1導電型半導体層114および第2発光層112を貫通する凹部120に設けられ、第2導電型半導体層110と電気的に接続する基準電極122と、を有する。この素子100は、第1および第2発光層108,112を含むエピタキシャル膜を成長させた仮基板と支持基板102とを接合して形成したウェーハ貼り合わせ型の素子であり、支持基板側コンタクト金属層130を介して形成された支持基板側接合金属層132と、発光層側接合金属層128との間で接合され、仮基板は接合後に除去または分離される。
(Embodiment 1: Semiconductor light emitting device 100)
As shown in FIG. 1A, a semiconductor
この素子100の実装例として、基準電極122は正極(+)端子へ、上側電極116および下側電極118は負極(−)端子へ接続される。すると、基準電極122から第1発光層108を介して中間電極104、支持基板102さらには下側電極118へと電流が流れる第1回路と、基準電極122から第2発光層112を介して上側電極116へと電流が流れる第2回路との2つの並列回路が形成される。
As an example of mounting the
ここで素子100では、図1(A)および(B)に示すように、円形の凹部120により第2発光層112の一部が除去されているため、第2発光層112は、除去された分だけ第1発光層108よりも面積が小さくなっている。素子100では、凹部120により除去された第2発光層112の面積分だけ、第1発光層108の一部分を絶縁膜126で形成した円形の突起によって区切る。すなわち、凹部120の存在により生じる第1発光層108と第2発光層112との有効領域の面積差を補償するように、第1発光層108の電流が流れる有効領域の一部が規制されている。これにより、突起によって区切られた第1発光層108の部分には電流が流れない。この構成を採用することによって、第1および第2回路における各発光層での抵抗成分をより近づけることができる。そのため、第1発光層108および第2発光層112により均等に電流が流れ、発光素子100の特性を飛躍的に向上させることができる。
Here, in the
図1(B)の破線が、第2発光層112の凹部120による除去部分および第1発光層108の絶縁膜126による隔離部分を示している。本実施形態では、このように、第1発光層108および第2発光層112の電流が流れる部分の面積が等しくなっている。発光層中の電流が流れうる部分の面積を、本明細書において「有効面積」という。本実施形態の素子100では、第1発光層108および第2発光層112の有効面積を等しくすることを特徴とする。そのため、第1および第2回路における各発光層での抵抗成分をさらに近づけることができるため、発光素子100の特性をより飛躍的に向上させることができる。
A broken line in FIG. 1B indicates a removed portion of the second
ここで、図1では絶縁膜126により区切られた内側には第1発光層108bおよび下側第1導電型半導体層106を残しているが、絶縁部やその他の材料とすることも可能である。すなわち、本発明は、第1発光層108の電流が流れる有効領域を規制して、上記の作用効果を生じさせるものであれば特に限定されない。ただし、例えば熱膨張係数差や基準電極形成によるクラック等の問題が生ずる場合には、発光素子にとって異種材料である絶縁部は必要十分な形とすることが好ましく、絶縁膜により区切られた内側に第1発光層108および下側第1導電型半導体層106を残すほうがより好ましい。
Here, in FIG. 1, the first light emitting layer 108b and the lower first
第1発光層108および第2発光層112の厚さは等しいことが好ましい。これにより、第1および第2回路における各発光層での抵抗成分を等しくすることができ、第1および第2回路における抵抗成分をより近づけることができる。
The first
下側第1導電型半導体層であるn型半導体層106および上側第1導電型半導体層であるn型半導体層114の厚さおよび/または組成を等しくすることは、第1および第2回路における抵抗成分をより近づけることができるため、好ましい。
Making the thickness and / or composition of the n-
また、素子100は、第2導電型半導体層であるp型半導体層110の中間にコンタクト層124を具え、p型半導体層110がコンタクト層124を基準に上側層110aと下側層110bとに分割され、基準電極122がコンタクト層124上に配置されている。このとき、上側層110aおよび下側層110bの厚さを等しくすることにより、第1および第2回路における抵抗成分をさらに近づけることができるため、好ましい。
In addition, the
ここで本明細書において「有効面積が等しい」、「厚さが等しい」などの「等しい」との表現は、厳密に数学的な意味で有効面積、厚さなどが等しいことを意味するものではなく、製造工程上不可避な誤差をはじめ、本発明の作用効果を奏する範囲で許容される誤差を含むものであることは勿論であり、この点は他の実施形態においても同様である。このような誤差としては、3%以内を「等しい」に含めることとする。 Here, the expression “equal” such as “equal effective area” and “equal thickness” in this specification does not mean that the effective area, thickness, etc. are equal in a strictly mathematical sense. Of course, it includes errors that are unavoidable in the manufacturing process and includes errors that are allowed within the scope of the effects of the present invention, and this is also the case in other embodiments. As such an error, 3% or less is included in “equal”.
半導体層の各層を構成する好適な材料としては、化合物半導体が挙げられ、例えばIII−V族化合物半導体とすることができる。III−V族化合物半導体としては、例えばn型半導体層106,114およびp型半導体層110をそれぞれAlGaAs系材料、AlGaInP系材料、AlGaN系材料などとすることができる。p型不純物としては、Mg,Zn,C、n型不純物としては、Si,Te,Seが例示できる。発光層108,112はAlGaAs系材料、AlGaAsInP系材料、AlGaN系材料などからなる単層、あるいは多重量子井戸のような積層構造などとすることができる。これらはいずれも、MOCVD法など既知の手法を用いてエピタキシャル成長させることにより形成することができる。発光波長は発光層の材料構成によるため特に限定されず、例えば250〜950nmの範囲とすることができる。ここで、第1および第2発光層は同一の組成からなる発光層であり、本明細書において「同一の発光波長を有する」とは、発光ピーク波長が同一であることを意味する。ただし、面内分布等の結晶成長工程上不可避な誤差をはじめ、本発明の作用効果を奏する範囲で許容される誤差を含むものであることは勿論であり、第1回路における発光ピーク波長と第2回路における発光ピーク波長との間で20nm以内の誤差までは許容する。各層の厚みは、例えばn型半導体層106,114は1〜10μm、発光層108,112は10〜500nm(総厚)、p型半導体層110は1〜10μmとすることができる。なお、これまで本発明における第1伝導型をn型、第2伝導型をp型として半導体層を説明したが、本発明では他の実施形態の含めこれに限定されず、第1伝導型をp型、第2伝導型をn型としても良いことは勿論である。
As a suitable material constituting each layer of the semiconductor layer, a compound semiconductor is exemplified, and for example, a group III-V compound semiconductor can be used. As the group III-V compound semiconductor, for example, the n-type semiconductor layers 106 and 114 and the p-
p型コンタクト層124は、第2導電型半導体層110と組成が異なる第2導電型半導体層であり、第2導電型半導体層110の厚さ方向の中央に位置することが好ましい。組成を変えることで、凹部120を形成する際にエッチングを停止するタイミングをコンタクト層の表面に合わせることができ、その位置を第2導電型半導体層110の厚さ方向の中央とすることで、基準電極122からの第2導電型半導体層110の厚さを、上方向と下方向で等しくすることができる。コンタクト層124の組成は、ウェットエッチングやドライエッチングの条件によって、他に比べてエッチング速度が遅くなるなど、エッチングを止めるタイミングが分かりさえすれば特に限定されない。例えば、850nm帯のAlGaAs赤外LEDであれば、p型コンタクト層124のAl組成は0.4以上であることが望ましいが、Al組成が0.4未満であっても、エッチャントの組成を最適化させることで、エッチストップさせることは可能である。ただし、アンモニア過酸化水素混合液で行うためには、Al組成は半導体層110<p型コンタクト層124の関係が必要である。このように、AlGaAs系ではアンモニア過酸化水素水系のエッチング液組成によって、特定のAl含有量範囲の組成のエッチングを停止できる。なお、コンタクト層124は基準電極122との間の抵抗が小さくなるように設計し、第2導電型半導体層110に対してドーパントの種類やドーピング量を変えても良い。
The p-
支持基板102を構成する好適な材料としては、例えばSi、GaAs、Ge等の半導体材料のほか、AlやCuなどの金属またはその合金材料等が挙げられ、好適には100〜400μmの厚さを有する。
Suitable materials for forming the
上側電極116は、例えばAuGe系合金材料からなるオーミックコンタクト層(50〜1000nm)、および、密着層としてのTi上にAuを形成したTi/Au電極からなるワイヤーボンディング用のパッド層(Ti:50〜200nm、Au:1〜3μm)からなる構造とすることができる。Au系合金材料としては、AlGaAs系材料に接する電極の場合、AuGe/Ni/Auを使用できる。
The
基準電極122は、例えばAu系合金材料からなるオーミックコンタクト層(50〜1000nm)、および、密着層としてのTi上にAuを形成したTi/Au電極からなるワイヤーボンディング用のパッド層(例えばTi:50〜200nm、Au:1〜3μm)からなる構造とすることができる。Au系合金材料としては、例えばAlGaAs系材料に接する電極の場合、AuZnを使用できる。
The
下側電極118は、支持基板102が半導体材料の場合、その半導体材料とオーミック接合を形成する材料から選択され、例えば支持基板としてn型GaAsを選択した場合には、AuGe/Ni/Auの積層などを選択できる。支持基板側コンタクト金属層130も同様である。
When the
本実施形態において、下側電極118は中間電極の外部との電気的接続を仲介する役割を担うものであり、支持基板102を電流経路としない場合は、支持基板の上に下側電極118を形成して中間電極と直接接続してもよい。さらに、支持基板102として金属基板や金属メッキ等を使用した場合には、支持基板102自体が下側電極118を兼ねる構造とすることも可能であり、支持基板102を下側電極118とみなすこともできる。なお、本発明では第1発光層108を含む第1回路に流れる電流を中間電極104から取り出せればよいので、下側電極118は必須の構成ではない。
In this embodiment, the
中間電極104は、下側第1導電型半導体層106(本実施形態ではn型半導体層)との良好なオーミック接触を形成するための電極である。中間電極104を構成する好適な材料としては、例えばAuGe,NiおよびAuを順次形成したAuGe/Ni/Au電極が挙げられ、好適には100〜1000nmの厚さを有する。
The
支持基板側接合金属層132および発光層側接合金属層128は、例えばTi/Au積層体(Au厚さ:数μm)などが挙げられる。
Examples of the support substrate side
絶縁膜126としては、例えばSiN,SiO2,AlNなどが挙げられ、好適には100〜1000nmの厚さを有し、突起部分を除いて中間電極104と同じ膜厚を有する。
Examples of the insulating
なお、本明細書におけるウェーハ上での膜厚の測定方法は、触針式段差計によるものであり、ウェーハ面内の5点(本実施例の3インチ基板の場合、ウェーハ中央を通る対角線上で、ウェーハ外周から1cm内側の2点を両端として均等な距離の5点)の測定の平均値で求められる。 The method for measuring the film thickness on the wafer in this specification is based on a stylus-type step gauge, and the five points on the wafer surface (on the diagonal line passing through the wafer center in the case of the 3-inch substrate of this embodiment) Thus, the average value of the measurement of 5 points at an equal distance with two points 1 cm inside from the outer periphery of the wafer as both ends is obtained.
次に、半導体発光素子100の製造方法の一例を説明する。まず、n型GaAs基板などの支持基板102上に、例えばスパッタリング法、電子ビーム蒸着法または抵抗加熱蒸着法により、支持基板側コンタクト金属層130および支持基板側接合金属層132を形成する(S1)。このとき、支持基板側コンタクト金属層130は、所定の熱処理を行い合金化する。なお、本明細書において「抵抗加熱蒸着法」とは、真空中で金属を加熱し、蒸発させることで蒸着する方法であり、蒸着金属を加熱するために、蒸着金属を載せる高融点材料の台(例えばタングステンの線やボート)に通電して金属抵抗で発生する熱で高温にする方法である。
Next, an example of a method for manufacturing the semiconductor
次に、n型GaAs基板などの仮基板(不図示)上にn型半導体層114、第2発光層112、p型半導体層(上側層)110a、コンタクト層124、p型半導体層(下側層)110b、第1発光層108、n型半導体層106を順次、例えばMOCVD法などによりエピタキシャル成長させて形成する(S2)。
Next, an n-
そして、第1発光層108の一部を隔離するための絶縁膜126を形成すべく、n型半導体層106上に、第1発光層108まで達する円形またはドーナツ形の溝を形成する(S3)。この工程では、フォトレジストで所定パターンを形成し、その後、エッチングにより溝を形成する。レジスト除去後、プラズマCVD法またはスパッタ法などにより絶縁膜を成膜し、フォトレジストで溝を外周とした円形のパターンを形成し、その後エッチングにより円形部分以外の絶縁膜を除去し、第1発光層108まで達する突起を含む絶縁膜126を形成する(S4)。なお、溝および絶縁部の形状は、第1発光層108に電流が流れない閉じた領域を形成しさえすれば上記に限定されない。絶縁膜は、半導体発光素子に一般的に用いられる絶縁材料を使用すればよく、例えばSiN,SiO2,AlNなどである。
Then, in order to form an insulating
次に、n型半導体層106上に、例えばスパッタリング法、電子ビーム蒸着法または抵抗加熱蒸着法により、中間電極104および発光層側接合金属層128を形成する(S5)。なお、接合面を平坦化するために、中間電極104は前記の絶縁膜以外の領域に形成してよい。
Next, the
ここで、発光層側接合金属層128と支持基板側接合金属層132とを、例えば250〜400℃の範囲の温度で15〜120分間加熱圧着することにより、仮基板と支持基板102とを接合する(S6)。その後、仮基板の除去・分離は、例えば研磨またはウェットエッチングにより行うことができる(S7)。エッチング液は、仮基板の材料または分離箇所に応じて適宜選択することができる。
Here, the temporary substrate and the
次に、n型半導体層114上に、例えばスパッタリング法、電子ビーム蒸着法または抵抗加熱蒸着法により、電極金属を成膜後、フォトリソグラフィーによりレジストパターン形成後、エッチングし、レジストを剥離することにより、所定形状の上側電極116を形成する(S8)。さらに、フォトレジストにより凹部120となる箇所以外の保護パターンを形成後、エッチングにより凹部120を形成する(S9)。この際、p型のコンタクト層124がエッチングストップ層として機能する。次に、基準電極122の形成を行う(S10)。具体的には、フォトレジストで電極形成部分以外を保護するパターンを形成し、例えばスパッタリング法、電子ビーム蒸着法または抵抗加熱蒸着法により、電極金属を成膜後、リフトオフによりレジスト上の金属をレジストとともに除去し、基準電極122の形成を行う。
Next, an electrode metal is formed on the n-
ここで、凹部120は、上記絶縁膜126形成のために形成した溝の外周と、素子上面からみた投影位置が少なくとも一部重複することが好ましく、さらに中心位置、形状共に等しいことがより好ましい。さらに、凹部120の断面形状は、上記絶縁膜126形成のために形成した溝の外周の断面形状と、コンタクト層124に対して対称とすることが好ましい。第2発光層112の有効面積と第1発光層108の有効面積とを等しくするためである。さらに、第1発光層108と第2発光層112の有効領域の位置を合わせ、基準電極122から等距離にするためである。さらに、基準電極122からは光の取り出しが困難であることから、その下の第1発光層108を発光させないことで、電流の消費効率を上げる二次的な効果もある。
Here, in the
次に、支持基板の裏面(発光層が形成されていない側の面)上に、例えばスパッタリング法、電子ビーム蒸着法または抵抗加熱蒸着法により、電極金属を成膜し、所定の熱処理を行い合金化して下側電極118を形成する(S11)。最後に、ダイシングを行い(S12)、半導体発光素子100を用いたLED素子を作製することができる。
Next, an electrode metal is formed on the back surface of the support substrate (the surface on which the light emitting layer is not formed) by, for example, sputtering, electron beam evaporation, or resistance heating evaporation, and a predetermined heat treatment is performed to form an alloy. To form the lower electrode 118 (S11). Finally, dicing is performed (S12), and an LED element using the semiconductor
(実施形態2:半導体発光素子200)
本発明の他の実施形態である半導体発光素子200は、図2(A)に示すとおり、支持基板202の上面側に、中間電極(発光層側コンタクト金属層)204、下側第1導電型半導体層としてのn型半導体層206、第1発光層208、第2導電型半導体層としてのp型半導体層210、第1発光層208と同一の発光波長を有する第2発光層212、上側第1導電型半導体層としてのn型半導体層214および上側電極216を順次具え、支持基板202の下面側に設けられる下側電極218と、上側第1導電型半導体層214および第2発光層212を貫通する凹部220に設けられ、第2導電型半導体層210と電気的に接続する基準電極222と、を有する。この素子200は、第1および第2発光層208,212を含むエピタキシャル膜を成長させた仮基板と支持基板202とを接合して形成したウェーハ貼り合わせ型の素子であり、支持基板側コンタクト金属層230を介して形成された支持基板側接合金属層232と、発光層側接合金属層228との間で接合され、仮基板は接合後に除去または分離される。
(Embodiment 2: Semiconductor light emitting device 200)
A semiconductor
この素子200の実装例として、基準電極222は正極(+)端子へ、上側電極216および下側電極218は負極(−)端子へ接続される。すると、基準電極222から第1発光層208を介して中間電極204、支持基板202さらには下側電極218へと電流が流れる第1回路と、基準電極222から第2発光層212を介して上側電極216へと電流が流れる第2回路との2つの並列回路が形成される。
As an example of mounting the
ここで素子200では、図2(B)に示すとおり、中間電極204が直径r(n2)の円形であり、その周りを絶縁膜226が囲む構成となっている。そして、r(n2)は、上側電極216の直径r(n1)と等しい。そのため、上側電極216がn型半導体層214と接触する面積と中間電極204がn型半導体層206と接触する面積とが等しくなっている。各電極が隣接する半導体層と接触する部分の面積を、本明細書において「電極の面積」という。本実施形態の素子200では、上側電極216および中間電極204の面積を等しくすることを特徴とする。この構成を採用することによって、第1および第2回路における各電極部分での抵抗成分をより近づけることができる。そのため、第1発光層208および第2発光層212により均等に電流が流れ、発光素子200の特性を飛躍的に向上させることができる。
Here, in the
図2(A)に示すとおり、n型半導体層214上に形成される上側電極216は、凹部220により除去されたn型半導体層214部分に形成することはできない。このため、n型半導体層206の全面に中間電極204を形成すると、上側電極216と中間電極204とに面積差が生じる。そこで、本実施形態では、絶縁膜226によって中間電極204の一部を規制することにより、その面積差を補償して、第1および第2回路における各電極部分での抵抗成分をより近づける。
As shown in FIG. 2A, the
さらに素子200では、図2(B)に示すとおり、中間電極204、上側電極216および基準電極222を支持基板202の上面と平行な仮想面上に投影したとき、基準電極222と中間電極204との距離L2および基準電極222と上側電極216との距離L1が等しくなっている。ここで、距離L1,L2は、本実施形態のように円形電極同士の場合、各電極の中心間距離を意味する。そのため、第1および第2回路における基準電極222からそれぞれ中間電極204および上側電極216までの電流の経路での抵抗成分をより近づけることができ、第1および第2回路における抵抗成分をより近づけることができるため、好ましい。
Further, in the
第1発光層208および第2発光層212の厚さは等しいことが好ましい。これにより、第1および第2回路における各発光層での抵抗成分を等しくすることができ、第1および第2回路における抵抗成分をより近づけることができる。
The first
下側第1導電型半導体層であるn型半導体層206および上側第1導電型半導体層であるn型半導体層214の厚さおよび/または組成を等しくすることは、第1および第2回路における抵抗成分をより近づけることができるため、好ましい。
Making the thickness and / or composition of the n-
また、素子200は、第2導電型半導体層であるp型半導体層210の中間にコンタクト層224を具え、p型半導体層210がコンタクト層224を基準に上側層210aと下側層210bとに分割され、基準電極222がコンタクト層224上に配置されている。このとき、上側層210aおよび下側層210bの厚さを等しくすることにより、第1および第2回路における抵抗成分をさらに近づけることができるため、好ましい。
Further, the
素子200の各構成部位の好適な材料、厚さ等は実施形態1と同様である。
A suitable material, thickness, and the like of each component of the
また、素子200の製造方法の一例について、実施形態1と異なる部分のみ抜き出して以下に説明する。素子200の製造工程では、実施形態1におけるS3工程を行わない。そして、S4工程では、n型半導体層206上に、プラズマCVD法またはスパッタ法などにより絶縁膜を成膜し、フォトレジストで直径r(n2)の円形凹部を有するパターンを形成し、その後エッチングにより円形部分の絶縁膜を除去し、絶縁膜226を形成する。他の工程は実施形態1と同様である。
In addition, an example of a method for manufacturing the
(実施形態3:半導体発光素子300)
本発明の他の実施形態である半導体発光素子300は、図3(A)に示すとおり、支持基板302の上面側に、中間電極(発光層側コンタクト金属層)304、下側第1導電型半導体層としてのn型半導体層306、第1発光層308、第2導電型半導体層としてのp型半導体層310、第1発光層308と同一の発光波長を有する第2発光層312、上側第1導電型半導体層としてのn型半導体層314および上側電極316を順次具え、支持基板302の下面側に設けられる下側電極318と、上側第1導電型半導体層314および第2発光層312を貫通する凹部320に設けられ、第2導電型半導体層310と電気的に接続する基準電極322と、を有する。この素子300は、第1および第2発光層308,312を含むエピタキシャル膜を成長させた仮基板と支持基板302とを接合して形成したウェーハ貼り合わせ型の素子であり、支持基板側コンタクト金属層330を介して形成された支持基板側接合金属層332と、発光層側接合金属層328との間で接合され、仮基板は接合後に除去または分離される。
(Embodiment 3: Semiconductor light emitting device 300)
As shown in FIG. 3A, a semiconductor
この素子300の実装例として、基準電極322は正極(+)端子へ、上側電極316および下側電極318は負極(−)端子へ接続される。すると、基準電極322から第1発光層308を介して中間電極304、支持基板302さらには下側電極318へと電流が流れる第1回路と、基準電極322から第2発光層312を介して上側電極316へと電流が流れる第2回路との2つの並列回路が形成される。
As an example of mounting the
ここで素子300では、図3(B)に示すとおり、素子の上面から見て上側電極316と中間電極304とが重複しており、電極中心が一致する。そのため、中間電極304、上側電極316および基準電極322を支持基板202の上面と平行な仮想面上に投影したとき、基準電極322と中間電極304との距離および基準電極322と上側電極316との距離が等しくなっている。ここで、この電極間の距離は、本実施形態のように円形電極同士の場合、各電極の中心間距離を意味し、円形でない場合には各電極の外接円の中心間距離を意味する。本実施形態の素子300は、中間電極304および上側電極316を支持基板202の上面と平行な仮想面上に投影したとき、上側電極316と中間電極304の投影位置が少なくとも一部重複しているため、第1および第2回路における基準電極322からそれぞれ中間電極304および上側電極316までの電流の経路での抵抗成分をより近づけることができる。そのため、第1発光層308および第2発光層312により均等に電流が流れ、発光素子300の特性を飛躍的に向上させることができる。第1および第2回路の抵抗成分をより近づける観点からは、本実施形態のように、中間電極304と上側電極316との素子垂直方向の投影位置が等しいことがより好ましい。ここで、「投影位置が等しい」とは、電極が円形や矩形などの場合には2つの電極の外接円の中心が一致していることを意味する。
Here, in the
第1発光層308および第2発光層312の厚さは等しいことが好ましい。これにより、第1および第2回路における各発光層での抵抗成分を等しくすることができ、第1および第2回路における抵抗成分をより近づけることができる。
The first
下側第1導電型半導体層であるn型半導体層306および上側第1導電型半導体層であるn型半導体層314の厚さおよび/または組成を等しくすることは、第1および第2回路における抵抗成分をより近づけることができるため、好ましい。
Making the thickness and / or composition of the n-
また、素子300は、第2導電型半導体層であるp型半導体層310の中間にコンタクト層324を具え、p型半導体層310がコンタクト層324を基準に上側層310aと下側層310bとに分割され、基準電極322がコンタクト層324上に配置されている。このとき、上側層310aおよび下側層310bの厚さを等しくすることにより、第1および第2回路における抵抗成分をさらに近づけることができるため、好ましい。
In addition, the
素子300の各構成部位の好適な材料、厚さ等は実施形態1と同様である。また、素子300の製造方法の一例は、途中工程のパターン形状を適宜変更する以外は実施形態2と同様なので省略する。
A suitable material, thickness, and the like of each component of the
(実施形態4:半導体発光素子400)
本発明の他の実施形態である半導体発光素子400は、図4(A)に示すとおり、支持基板402の上面側に、中間電極(発光層側コンタクト金属層)404、下側第1導電型半導体層としてのn型半導体層406、第1発光層408、第2導電型半導体層としてのp型半導体層410、第1発光層408と同一の発光波長を有する第2発光層412、上側第1導電型半導体層としてのn型半導体層414および上側電極416を順次具え、支持基板402の下面側に設けられる下側電極418と、上側第1導電型半導体層414および第2発光層412を貫通する凹部420に設けられ、第2導電型半導体層410と電気的に接続する基準電極422と、を有する。この素子400は、第1および第2発光層408,412を含むエピタキシャル膜を成長させた仮基板と支持基板402とを接合して形成したウェーハ貼り合わせ型の素子であり、支持基板側コンタクト金属層430を介して形成された支持基板側接合金属層432と、発光層側接合金属層428との間で接合され、仮基板は接合後に除去または分離される。
(Embodiment 4: Semiconductor light emitting device 400)
As shown in FIG. 4A, a semiconductor
この素子400の実装例として、基準電極422は正極(+)端子へ、上側電極416および下側電極418は負極(−)端子へ接続される。すると、基準電極422から第1発光層408を介して中間電極404、支持基板402さらには下側電極418へと電流が流れる第1回路と、基準電極422から第2発光層412を介して上側電極416へと電流が流れる第2回路との2つの並列回路が形成される。
As an example of mounting the
ここで素子400は、凹部420および基準電極422を素子中央部分に設け、上側電極416は基準電極422を取り囲むように線状に矩形に配置した。また、上側電極416の一部にパッド電極417を形成した。さらに、中央電極404は、図4(B)に破線で示すように、上面から見て基準電極を中心として均等に分散させて複数配置した。
Here, in the
この素子400では、上側電極416の面積と中間電極404の面積が等しくなっており、実施形態2と同様、第1および第2回路における各電極部分での抵抗成分をより近づけることができる。そのため、第1発光層408および第2発光層412により均等に電流が流れ、発光素子400の特性を飛躍的に向上させることができる。なお、中間電極404の面積は、複数の中間電極の面積の総和であり、図4(B)には一部のみ図示しており他は省略されているため、実際は上側電極416と同じ面積分存在する。
In the
第1発光層408および第2発光層412の厚さは等しいことが好ましい。これにより、第1および第2回路における各発光層での抵抗成分を等しくすることができ、第1および第2回路における抵抗成分をより近づけることができる。
The first
下側第1導電型半導体層であるn型半導体層406および上側第1導電型半導体層であるn型半導体層414の厚さおよび/または組成を等しくすることは、第1および第2回路における抵抗成分をより近づけることができるため、好ましい。
Making the thickness and / or composition of the n-
また、素子400は、第2導電型半導体層であるp型半導体層410の中間にコンタクト層424を具え、p型半導体層410がコンタクト層424を基準に上側層410aと下側層410bとに分割され、基準電極422がコンタクト層424上に配置されている。このとき、上側層410aおよび下側層410bの厚さを等しくすることにより、第1および第2回路における抵抗成分をさらに近づけることができるため、好ましい。
In addition, the
素子400の各構成部位の好適な材料、厚さ等は実施形態1と同様である。また、素子400の製造方法の一例は、途中工程のパターン形状を適宜変更する以外は実施形態2と同様なので省略する。上側電極416は、以下のように形成できる。まずフォトレジストで電極416形成部分以外を保護するパターンを形成し、抵抗加熱法によりAuGe/Ni/Au(厚さ:800nm)形成し、アセトン・ジメチルスルホキシド中に浸漬し、レジストを膨潤させてレジスト上の金属をレジストとともに除去して後に400〜450℃での熱処理により合金化を行い、電極416を形成する。次に、パッド電極417は以下のように形成できる。まず、フォトレジストで電極417形成部分以外を保護するパターンを形成し、さらにTi/Au(厚さ:100nm/1μm)を形成し、アセトン・ジメチルスルホキシド中に浸漬し、レジストを膨潤させてレジスト上の金属をレジストとともに除去し、電極417を形成する。
A suitable material, thickness, and the like of each component of the
(実施形態5:半導体発光素子500)
本発明の他の実施形態である半導体発光素子500は、図5(A)に示すとおり、支持基板502の上面側に、中間電極(発光層側コンタクト金属層)504、下側第1導電型半導体層としてのn型半導体層506、第1発光層508、第2導電型半導体層としてのp型半導体層510、第1発光層508と同一の発光波長を有する第2発光層512、上側第1導電型半導体層としてのn型半導体層514および上側電極516を順次具え、支持基板502の下面側に設けられる下側電極518と、上側第1導電型半導体層514および第2発光層512を貫通する凹部520に設けられ、第2導電型半導体層510と電気的に接続する基準電極522と、を有する。この素子500は、第1および第2発光層508,512を含むエピタキシャル膜を成長させた仮基板と支持基板502とを接合して形成したウェーハ貼り合わせ型の素子であり、支持基板側コンタクト金属層530を介して形成された支持基板側接合金属層532と、発光層側接合金属層528との間で接合され、仮基板は接合後に除去または分離される。
(Embodiment 5: Semiconductor light emitting element 500)
As shown in FIG. 5A, a semiconductor
この素子500の実装例として、基準電極522は正極(+)端子へ、上側電極516および下側電極518は負極(−)端子へ接続される。すると、基準電極522から第1発光層508を介して中間電極504、支持基板502さらには下側電極518へと電流が流れる第1回路と、基準電極522から第2発光層512を介して上側電極516へと電流が流れる第2回路との2つの並列回路が形成される。
As an example of mounting the
ここで素子500は、実施形態4の素子400に実施形態1の突起を有する絶縁膜526を付加した構成となっている。
Here, the
すなわち、素子500は、凹部520および基準電極522を素子中央部分に設け、上側電極516は基準電極522を取り囲むように矩形に配置した。また、上側電極516の一部にパッド電極517を形成した。さらに、中央電極504は、図5(B)に破線で示すように、上面から見て基準電極を中心として均等に分散させて複数配置した。そして、上側電極516の面積と中間電極504の面積が等しくなっており、実施形態2と同様、第1および第2回路における各電極部分での抵抗成分をより近づけることができる。
That is, the
さらに、突起を有する絶縁膜526によって第1発光層508の一部が隔離されているため、第1発光層508および第2発光層512の有効面積が等しくなっている。そのため、第1および第2回路における各発光層での抵抗成分をより近づけることができる。
Further, since the first
このような構成により、さらに半導体発光素子の特性を向上させることができる。 With such a configuration, the characteristics of the semiconductor light emitting device can be further improved.
第1発光層508および第2発光層512の厚さは等しいことが好ましい。これにより、第1および第2回路における各発光層での抵抗成分を等しくすることができ、第1および第2回路における抵抗成分をより近づけることができる。
The first
下側第1導電型半導体層であるn型半導体層506および上側第1導電型半導体層であるn型半導体層514の厚さおよび/または組成を等しくすることは、第1および第2回路における抵抗成分をより近づけることができるため、好ましい。
Making the thickness and / or composition of the n-
また、素子500は、第2導電型半導体層であるp型半導体層510の中間にコンタクト層524を具え、p型半導体層510がコンタクト層524を基準に上側層510aと下側層510bとに分割され、基準電極522がコンタクト層524上に配置されている。このとき、上側層510aおよび下側層510bの厚さを等しくすることにより、第1および第2回路における抵抗成分をさらに近づけることができるため、好ましい。
The
素子500の各構成部位の好適な材料、厚さ等は実施形態1および4と同様である。また、素子500の製造方法の一例は、実施形態1および4の説明から明らかなので省略する。
A suitable material, thickness, and the like of each component of the
(実施形態6:半導体発光素子600)
本発明の他の実施形態である半導体発光素子600は、図6(A)に示すとおり、支持基板602の上面側に、中間電極(発光層側コンタクト金属層)604、下側第1導電型半導体層としてのn型半導体層606、第1発光層608、第2導電型半導体層としてのp型半導体層610、第1発光層608と同一の発光波長を有する第2発光層612、上側第1導電型半導体層としてのn型半導体層614および上側電極616を順次具え、支持基板602の下面側に設けられる下側電極618と、上側第1導電型半導体層614および第2発光層612を貫通する凹部620に設けられ、第2導電型半導体層610と電気的に接続する基準電極622と、を有する。この素子600は、第1および第2発光層608,612を含むエピタキシャル膜を成長させた仮基板と支持基板602とを接合して形成したウェーハ貼り合わせ型の素子であり、支持基板側コンタクト金属層630を介して形成された支持基板側接合金属層632と、発光層側接合金属層628との間で接合され、仮基板は接合後に除去または分離される。
Embodiment 6 Semiconductor
As shown in FIG. 6A, a semiconductor
この素子600の実装例として、基準電極622は正極(+)端子へ、下側電極618は負極(−)端子へ接続される。すると、基準電極622から第1発光層608を介して中間電極604、支持基板602さらには下側電極618へと電流が流れる第1回路と、基準電極622から第2発光層612を介して上側電極616を通って支持基板602さらには下側電極618へと電流が流れる第2回路との2つの並列回路が形成される。
As an example of mounting the
ここで素子600では、凹部620および基準電極622を素子中央部分に設けた。積層した半導体層606〜614の側面は絶縁膜でコーティングし、上側電極616は基準電極622を取り囲むように矩形に配置され、この絶縁コーティングの上から発光層側接合金属層628へ接続している。さらに、中央電極604は、素子の上面から見て上側電極616と同じ位置に矩形に配置される。よって、上側電極616および中間電極604の面積は等しい。そのため、第1および第2回路における各電極部分での抵抗成分をより近づけることができる。また、中間電極604、上側電極616および基準電極622を支持基板602の上面と平行な仮想面上に投影したとき、基準電極622と中間電極604との距離および基準電極622と上側電極616との距離が等しくもなっている。すなわち、上側電極616と中間電極604との素子垂直方向の投影位置が等しく、線状に矩形に設けられたこれらの電極の内側の中央部分に基準電極が位置している。そのため、第1および第2回路における基準電極622からそれぞれ中間電極604および上側電極616までの電流の経路での抵抗成分をより近づけることができる。
Here, in the
そして、突起を有する絶縁膜626によって第1発光層608の一部が隔離されているため、第1発光層108および第2発光層112の有効面積は等しい。そのため、第1および第2回路における各発光層での抵抗成分をより近づけることができる。
Since the first
すなわち、素子600は実施形態1〜3の特徴的構成を全て備えており、より顕著に半導体発光素子の特性を向上させることができる。
That is, the
第1発光層608および第2発光層612の厚さは等しいことが好ましい。これにより、第1および第2回路における各発光層での抵抗成分を等しくすることができ、第1および第2回路における抵抗成分をより近づけることができる。
The first
下側第1導電型半導体層であるn型半導体層606および上側第1導電型半導体層であるn型半導体層614の厚さおよび/または組成を等しくすることは、第1および第2回路における抵抗成分をより近づけることができるため、好ましい。
Making the thickness and / or composition of the n-
また、素子600は、第2導電型半導体層であるp型半導体層610の中間にコンタクト層624を具え、p型半導体層610がコンタクト層624を基準に上側層610aと下側層610bとに分割され、基準電極622がコンタクト層624上に配置されている。このとき、上側層610aおよび下側層610bの厚さを等しくすることにより、第1および第2回路における抵抗成分をさらに近づけることができるため、好ましい。
The
素子600の各構成部位の好適な材料、厚さ等は実施形態1および4と同様である。
A suitable material, thickness, and the like of each component of the
本実施形態は、中間電極604および上側電極616がともに支持基板602に電気的に接続されている。具体的には、中間電極604のみならず上側電極616も発光層側接合金属層628と接触している。そのため、第2発光層612を含む第2回路の電流も、半導体層の側面を通り、発光層側接合金属層628〜支持基板602を経由して下側電極618から取り出す。このように、第1回路および第2回路ともに支持基板602を経由して電流を取り出すため、両回路の抵抗差は、上側電極616が半導体層の側面を通るときの距離分だけであり、上側電極616は高い導電性を有しているためその差は無視できる。よって、本実施形態では、第1回路および第2回路の抵抗成分をより近づけることができる。本実施形態のように支持基板602の下面側に下側電極618を設ける構成の場合、支持基板602は半導体層に比べて非常に厚く、たとえ導電性を有していても電極に比べると抵抗が比較的高い場合があるため、この構成が特に有効である。
In the present embodiment, both the
さらに本実施形態は、素子500に比べて実装時の上側電極への接続の手間が省略されている。
Furthermore, in the present embodiment, compared to the
素子600の製造方法の一例について、実施形態1と異なる部分のみ抜き出して以下に説明する。素子600の製造工程では、実施形態1の仮基板除去工程(S7)と上側電極形成工程(S8)との間に、半導体層の側面の露出工程と絶縁膜形成工程を行う。露出工程では、フォトレジストで所定のパターンを形成後、メサエッチングにより半導体層606〜614の側面を露出する。絶縁膜形成工程では、プラズマCVD法またはスパッタ法などにより絶縁膜を成膜し、フォトレジストで所定パターンを形成後、絶縁膜の一部を除去する。他の工程は実施形態1と同様である。
An example of a method for manufacturing the
上述したところはいずれも代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではない。また、以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。 The above description shows examples of representative embodiments, and the present invention is not limited to these embodiments. In addition, the present invention will be described below in more detail with reference to examples, but the present invention is not limited to the following examples.
また、以下の実施例では、第1回路および第2回路の2つの並列回路に同時に電流を流した場合で評価しているが、第1回路および第2回路に別々に電流を流すことで、第1回路の特性(順方向電圧、波長等)と、第2回路の特性(順方向電圧、波長等)とを別々に評価して対比することにより、本発明の素子の検査をすることもできる。 Further, in the following examples, evaluation is performed in the case where a current is simultaneously supplied to two parallel circuits of the first circuit and the second circuit, but by separately supplying a current to the first circuit and the second circuit, The element of the present invention can be inspected by separately evaluating and comparing the characteristics of the first circuit (forward voltage, wavelength, etc.) and the characteristics of the second circuit (forward voltage, wavelength, etc.). it can.
図1〜6に示す各実施形態の半導体発光素子を試作し、性能を評価したので、以下で説明する。 The semiconductor light emitting device of each embodiment shown in FIGS. 1 to 6 was made as a prototype and performance was evaluated, and will be described below.
(実施例1)
実施形態1で説明した方法で本発明に従う半導体発光素子100を作製した。まず、n型GaAs基板(厚さ:350μm)上に、抵抗加熱蒸着法により支持基板側コンタクト金属層としてAuGe/Ni/Au(厚さ:800nm)を形成し、窒素雰囲気下400〜450℃で加熱して合金化処理を行った。その後、この金属層上に、抵抗加熱蒸着法により支持基板側接合金属層としてTi/Au(厚さ:100nm/1μm)を形成した。
Example 1
The semiconductor
次に、仮基板としてのn型GaAs基板上に、MOCVD法により、上側n型半導体層(Al0.3Ga0.7As、厚さ:5μm、ドーパント:Te)、第2発光層(GaAs井戸構造/Al0.2Ga0.8Asバリア、厚さ:8nm/6nm)、p型半導体層(上側層、Al0.2Ga0.8As、厚さ:3μm、ドーパント:C)、p型コンタクト層(Al0.5Ga0.5As、厚さ:200nm、ドーパント:Zn)、p型半導体層(下側層、Al0.2Ga0.8As、厚さ:3μm、ドーパント:C)、第1発光層(GaAs井戸構造/Al0.2Ga0.8Asバリア、厚さ:8nm/6nm)、下側n型半導体層(Al0.3Ga0.7As、厚さ:5μm、ドーパント:Te)を順次エピタキシャル成長させた。第1発光層および第2発光層の組成と膜厚は等しく、第1発光層および第2発光層からの発光ピーク波長は850nmであった。p型コンタクト層を中心として上側と下側とで、p型半導体層、発光層、n型半導体層はいずれも組成、膜厚が等しく対称となるように設計されている。 Next, an upper n-type semiconductor layer (Al 0.3 Ga 0.7 As, thickness: 5 μm, dopant: Te), second light emitting layer (GaAs) is formed on an n-type GaAs substrate as a temporary substrate by MOCVD. Well structure / Al 0.2 Ga 0.8 As barrier, thickness: 8 nm / 6 nm), p-type semiconductor layer (upper layer, Al 0.2 Ga 0.8 As, thickness: 3 μm, dopant: C), p-type contact layer (Al 0.5 Ga 0.5 As, thickness: 200 nm, dopant: Zn), p-type semiconductor layer (lower layer, Al 0.2 Ga 0.8 As, thickness: 3 μm, dopant) : C), first light emitting layer (GaAs well structure / Al 0.2 Ga 0.8 As barrier, thickness: 8 nm / 6 nm), lower n-type semiconductor layer (Al 0.3 Ga 0.7 As, thickness) Sequentially epitaxial: 5 μm, dopant: Te) Length allowed was. The compositions and film thicknesses of the first light emitting layer and the second light emitting layer were equal, and the emission peak wavelength from the first light emitting layer and the second light emitting layer was 850 nm. The p-type semiconductor layer, the light emitting layer, and the n-type semiconductor layer are all designed to be equally symmetric with respect to the composition on the upper and lower sides with the p-type contact layer as the center.
次に、下側n型半導体層上に、フォトレジスト(東京応化工業株式会社製、OFPR800、以下同)で所定パターンを形成し、その後、エッチングにより第1発光層まで貫通する溝を形成した。エッチング液は、NH4OH:H2O2:H2O=1:1:20(体積比)とした。レジスト除去後、プラズマCVD法により絶縁膜としてSiNを成膜し、フォトレジストで溝を外周とした円形のパターンを形成し、その後BHF溶液によるエッチングにより円形部分以外の絶縁膜を除去し、突起を含む絶縁膜を形成した。 Next, a predetermined pattern was formed on the lower n-type semiconductor layer with a photoresist (manufactured by Tokyo Ohka Kogyo Co., Ltd., OFPR800, hereinafter the same), and then a groove penetrating to the first light emitting layer was formed by etching. The etching solution was NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 20 (volume ratio). After removing the resist, SiN is formed as an insulating film by plasma CVD, and a circular pattern with the groove as the outer periphery is formed with a photoresist. Then, the insulating film other than the circular portion is removed by etching with a BHF solution, and protrusions are formed. An insulating film including the same was formed.
次に、下側n型半導体層上に、抵抗加熱蒸着法により、中間電極としてAuGe/Ni/Au(厚さ:800nm)を形成し、さらに発光層側接合金属層としてTi/Au(厚さ:100nm/1μm)を形成した。その後、発光層側接合金属層と支持基板側接合金属層とを接着させ、400℃で60分間加熱圧着することにより、仮基板と支持基板とを接合した。その後、NH4OH:H2O2:H2O=8:100:100(体積比)のエッチング液により仮基板を除去した。 Next, AuGe / Ni / Au (thickness: 800 nm) is formed as an intermediate electrode on the lower n-type semiconductor layer by resistance heating vapor deposition, and Ti / Au (thickness) is further formed as a light emitting layer-side bonding metal layer. : 100 nm / 1 μm). Then, the light emitting layer side joining metal layer and the support substrate side joining metal layer were adhere | attached, and the temporary board | substrate and the support substrate were joined by thermocompression bonding at 400 degreeC for 60 minutes. Thereafter, the temporary substrate was removed with an etching solution of NH 4 OH: H 2 O 2 : H 2 O = 8: 100: 100 (volume ratio).
次に、上側半導体層上に、抵抗加熱蒸着法により、AuGe/Ni/Au(厚さ:800nm)、さらにTi/Au(厚さ:100nm/1μm)を形成し、フォトレジストによりパターンを形成後、ヨウ素系エッチャントのHF水溶液によりエッチングし、レジストを剥離することにより上側電極を形成した。さらに、フォトレジストにより凹部となる箇所以外の保護パターンを形成後、NH4OH:H2O2:H2O=8:100:100(体積比)のエッチング液により凹部を形成した。この際、p型コンタクト層をエッチングストップ層とした。次に、凹部に基準電極の形成を行った。具体的には、フォトレジストで電極形成部分以外を保護するパターンを形成し、電子ビーム蒸着法によりAuZn(厚さ:300nm)、さらにTi/Au(厚さ:100nm/1μm)を形成し、アセトン・ジメチルスルホキシド中に浸漬し、レジストを膨潤させてレジスト上の金属をレジストとともに除去し、基準電極を形成した。 Next, AuGe / Ni / Au (thickness: 800 nm) and Ti / Au (thickness: 100 nm / 1 μm) are formed on the upper semiconductor layer by resistance heating vapor deposition, and a pattern is formed using a photoresist. The upper electrode was formed by etching with an HF aqueous solution of iodine-based etchant and stripping the resist. Further, after forming a protective pattern other than a portion that becomes a concave portion with a photoresist, the concave portion was formed with an etching solution of NH 4 OH: H 2 O 2 : H 2 O = 8: 100: 100 (volume ratio). At this time, the p-type contact layer was used as an etching stop layer. Next, a reference electrode was formed in the recess. Specifically, a pattern protecting a portion other than the electrode forming portion is formed with a photoresist, AuZn (thickness: 300 nm) and Ti / Au (thickness: 100 nm / 1 μm) are formed by electron beam evaporation, and acetone is added. -It was immersed in dimethyl sulfoxide, the resist was swollen, and the metal on the resist was removed together with the resist to form a reference electrode.
次に、支持基板の裏面上に、抵抗加熱蒸着法により、下側電極としてAuGe/Ni/Au(厚さ:800nm)を形成し、窒素雰囲気下400〜450℃で加熱して合金化処理を行った。最後に、ダイシングを行い、半導体発光素子100を用いたLED素子を作製した。このようにして作製されたLED素子の寸法は以下のとおりである。
図1(B)のチップサイズ:320μm四方
上側電極サイズr(n):90μm
基準電極サイズr(p):80μm
凹部の開口直径:100μm
凹部により第2発光層が除去された部分の直径:90μm
絶縁膜による溝形成外周の直径:90μm
よって、第1発光層および第2発光層の有効面積は等しい。
Next, AuGe / Ni / Au (thickness: 800 nm) is formed as a lower electrode on the back surface of the support substrate by resistance heating vapor deposition, and the alloying treatment is performed by heating at 400 to 450 ° C. in a nitrogen atmosphere. went. Finally, dicing was performed to produce an LED element using the semiconductor
Chip size in FIG. 1B: 320 μm square upper electrode size r (n): 90 μm
Reference electrode size r (p): 80 μm
Opening diameter of recess: 100 μm
Diameter of the portion where the second light emitting layer is removed by the recess: 90 μm
Diameter of groove formation outer periphery by insulating film: 90 μm
Therefore, the effective areas of the first light emitting layer and the second light emitting layer are equal.
(実施例2)
実施形態2で説明した方法で本発明に従う半導体発光素子200を作製した。実施例1と異なる工程のみ説明する。この実施例では溝形成工程を行わず、その後、下側n型半導体層上に、プラズマCVD法により絶縁膜としてSiNを成膜し、フォトレジストで直径r(n2)の円形凹部を有するパターンを形成し、その後ヨウ素系エッチャントによるエッチングにより円形部分の絶縁膜を除去し、絶縁膜を形成した。他の工程は実施例1と同様である。このようにして作製されたLED素子の寸法は以下のとおりである。
図2(B)のチップサイズ:320μm四方
上側電極サイズr(n1):90μm
中間電極サイズr(n2):90μm
よって、上側電極および中間電極の面積は等しい。
基準電極サイズr(p):80μm
凹部の開口直径:100μm
L1=L2=180μm
よって、上側電極および中間電極の基準電極からの距離は等しい。
(Example 2)
A semiconductor
Chip size in FIG. 2B: 320 μm square upper electrode size r (n1): 90 μm
Intermediate electrode size r (n2): 90 μm
Therefore, the areas of the upper electrode and the intermediate electrode are equal.
Reference electrode size r (p): 80 μm
Opening diameter of recess: 100 μm
L1 = L2 = 180 μm
Therefore, the distances of the upper electrode and the intermediate electrode from the reference electrode are equal.
(実施例3)
実施形態3で説明した方法で本発明に従う半導体発光素子300を作製した。すなわち、個別の製造工程は実施例2と同様であり、このようにして作成されたLED素子の寸法は以下のとおりである。
図3(B)のチップサイズ:320μm四方
上側電極サイズr(n1):90μm
中間電極サイズr(n2):30μm
基準電極サイズr(p):80μm
凹部の開口直径:100μm
素子上面から見て上側電極および中間電極の電極中心が一致しているため、図3(B)における両電極の基準電極からの距離および垂直方向に投影したときの位置は等しい。
(Example 3)
A semiconductor
Chip size in FIG. 3B: 320 μm square upper electrode size r (n1): 90 μm
Intermediate electrode size r (n2): 30 μm
Reference electrode size r (p): 80 μm
Opening diameter of recess: 100 μm
Since the electrode centers of the upper electrode and the intermediate electrode coincide with each other when viewed from the upper surface of the element, the distance from the reference electrode of both electrodes in FIG. 3B and the position when projected in the vertical direction are equal.
(実施例4)
実施形態4で説明した方法で本発明に従う半導体発光素子400を作製した。途中工程のパターン形状を変更した以外は実施例2と同様の工程により作製した。なお、上側電極416、パッド電極417については、既述のとおりに形成した。
このようにして作成されたLED素子の寸法は以下のとおりである。
図4(B)のチップサイズ:320μm四方
上側パッド電極サイズr(n1):90μm
基準電極サイズr(p):80μm
凹部の開口直径:100μm
矩形の上側電極の面積=複数の中間電極の面積の総和=4800μm2
よって、上側電極および中間電極の面積は等しい。
Example 4
A semiconductor
The dimensions of the LED element thus produced are as follows.
Chip size in FIG. 4B: 320 μm square upper pad electrode size r (n1): 90 μm
Reference electrode size r (p): 80 μm
Opening diameter of recess: 100 μm
Area of rectangular upper electrode = total area of plural intermediate electrodes = 4800 μm 2
Therefore, the areas of the upper electrode and the intermediate electrode are equal.
(実施例5)
実施形態5で説明した方法で本発明に従う半導体発光素子500を作製した。すなわち、個別の製造工程は実施例1および実施例4と同様であり、このように作成されたLED素子の寸法は以下のとおりである。
図5(B)のチップサイズ:320μm四方
上側パッド電極サイズr(n1):90μm
基準電極サイズr(p):80μm
凹部の開口直径:100μm
凹部により第2発光層が除去された部分の直径:90μm
絶縁膜による溝形成外周の直径:90μm
よって、第1発光層および第2発光層の有効面積は等しい。
矩形の上側電極の面積=複数の中間電極の面積の総和=4800μm2
よって、上側電極および中間電極の面積は等しい。
(Example 5)
A semiconductor
Chip size in FIG. 5B: 320 μm square upper pad electrode size r (n1): 90 μm
Reference electrode size r (p): 80 μm
Opening diameter of recess: 100 μm
Diameter of the portion where the second light emitting layer is removed by the recess: 90 μm
Diameter of groove formation outer periphery by insulating film: 90 μm
Therefore, the effective areas of the first light emitting layer and the second light emitting layer are equal.
Area of rectangular upper electrode = total area of plural intermediate electrodes = 4800 μm 2
Therefore, the areas of the upper electrode and the intermediate electrode are equal.
(実施例6)
実施形態6で説明した方法で本発明に従う半導体発光素子600を作製した。実施例1と異なる工程のみ説明する。この実施例では仮基板除去工程と上側電極形成工程との間に、半導体層の側面の露出工程と絶縁膜形成工程を行う。露出工程では、フォトレジストで所定のパターンを形成後、H3PO4:H2O2:H2O=1:1:4(体積比)のエッチング液によりメサエッチングを行い、半導体層の側面を露出させた。絶縁膜形成工程では、プラズマCVD法により絶縁膜としてSiNを成膜し、フォトレジストで所定パターンを形成後、BHF溶液によるエッチングにより絶縁膜の一部を除去した。他の工程は実施例1と同様である。このようにして作製されたLED素子の寸法は以下のとおりである。
図6(B)のチップサイズ:320μm四方
基準電極サイズr(p):80μm
凹部の開口直径:100μm
凹部により第2発光層が除去された部分の直径:90μm
絶縁膜による溝形成外周の直径:90μm
よって、第1発光層および第2発光層の有効面積は等しい。また、上側電極および中間電極の有効領域(上側n型半導体層および下側n型半導体層とそれぞれ接する領域)は上面から見て完全に重複しているため、両電極の面積は等しく、基準電極からの距離および垂直方向に投影したときの位置も等しい。さらに、上側電極が絶縁膜を介して半導体層の側面を通って支持基板へ接続しているため、第1回路および第2回路はともに支持基板を介して電流を取り出す。そのため、実施例6では、第1回路および第2回路における抵抗がそれぞれ等しく、等価の並列回路ができた。
(Example 6)
A semiconductor
Chip size in FIG. 6B: 320 μm Four-sided reference electrode size r (p): 80 μm
Opening diameter of recess: 100 μm
Diameter of the portion where the second light emitting layer is removed by the recess: 90 μm
Diameter of groove formation outer periphery by insulating film: 90 μm
Therefore, the effective areas of the first light emitting layer and the second light emitting layer are equal. In addition, since the effective regions of the upper electrode and the intermediate electrode (regions in contact with the upper n-type semiconductor layer and the lower n-type semiconductor layer, respectively) overlap completely when viewed from above, the areas of both electrodes are equal, and the reference electrode The distance from and the position when projected in the vertical direction are also equal. Furthermore, since the upper electrode is connected to the support substrate through the side surface of the semiconductor layer via the insulating film, both the first circuit and the second circuit take out current through the support substrate. Therefore, in Example 6, the resistances in the first circuit and the second circuit were equal, and an equivalent parallel circuit was made.
(比較例1)
実施例1において、溝形成工程およびその後の絶縁膜形成工程を行わなかった以外は同様の工程によって、図7に示す半導体発光素子700を作製した。この素子700は、図7(A)に示すとおり、支持基板702の上面側に、中間電極(発光層側コンタクト金属層)704、下側第1導電型半導体層としてのn型半導体層706、第1発光層708、第2導電型半導体層としてのp型半導体層710、第1発光層708と同一の発光波長を有する第2発光712、上側第1導電型半導体層としてのn型半導体層714および上側電極716を順次具え、支持基板702の下面側に設けられる下側電極718と、上側第1導電型半導体層714および第2発光層712を貫通する凹部720に設けられ、第2導電型半導体層710と電気的に接続する基準電極722と、を有する。支持基板側コンタクト金属層730を介して形成された支持基板側接合金属層732と、発光層側接合金属層728との間で接合される。p型半導体層710の中間にコンタクト層724を具え、p型半導体層710がコンタクト層724を基準に上側層710aと下側層710bとに分割され、基準電極722がコンタクト層724上に配置されている。
(Comparative Example 1)
A semiconductor
このようにして作製されたLED素子の寸法は以下のとおりである。
図7(B)のチップサイズ:320μm四方
上側電極サイズr(n):90μm
基準電極サイズr(p):80μm
凹部の開口直径:100μm
凹部により第2発光層が除去された部分の直径:90μm
よって、第1発光層の有効面積は、第2発光層の有効面積よりも、第2発光層が除去された面積(第1発光層の有効面積の6%に相等)分大きい。また、中間電極の面積は102400μm2であり、上側電極の面積よりも非常に大きい。
The dimensions of the LED element thus fabricated are as follows.
Chip size in FIG. 7B: 320 μm square upper electrode size r (n): 90 μm
Reference electrode size r (p): 80 μm
Opening diameter of recess: 100 μm
Diameter of the portion where the second light emitting layer is removed by the recess: 90 μm
Therefore, the effective area of the first light emitting layer is larger than the effective area of the second light emitting layer by the area from which the second light emitting layer is removed (equivalent to 6% of the effective area of the first light emitting layer). The area of the intermediate electrode is 102400 μm 2 and is much larger than the area of the upper electrode.
(比較例2)
発光層を1層とした以外は比較例1と同様の半導体発光素子を作製した。すなわち、半導体層としては、MOCVD法により、n型半導体層(Al0.3Ga0.7As、厚さ:5μm、ドーパント:Te)、発光層(GaAs井戸構造/Al0.2Ga0.8Asバリア、厚さ:8nm/6nm)、p型半導体層(Al0.2Ga0.8As、厚さ:3μm、ドーパント:C)を順次エピタキシャル成長させた。発光層からの発光ピーク波長は850nmであった。また、発光層が1層であるため、凹部形成工程、基準電極形成工程は不要であった。p型半導体層上の中央部分に上側電極(直径80μm)を形成した。上側電極はp層と接触するため、AuZn(厚さ:500nm)とした。
(Comparative Example 2)
A semiconductor light emitting device similar to that of Comparative Example 1 was produced except that the light emitting layer was one layer. That is, as a semiconductor layer, an n-type semiconductor layer (Al 0.3 Ga 0.7 As, thickness: 5 μm, dopant: Te) and a light emitting layer (GaAs well structure / Al 0.2 Ga 0. 8 As barrier, thickness: 8 nm / 6 nm), and a p-type semiconductor layer (Al 0.2 Ga 0.8 As, thickness: 3 μm, dopant: C) were sequentially epitaxially grown. The emission peak wavelength from the light emitting layer was 850 nm. Further, since the light emitting layer is a single layer, the recess forming step and the reference electrode forming step are unnecessary. An upper electrode (diameter 80 μm) was formed in the central portion on the p-type semiconductor layer. Since the upper electrode is in contact with the p-layer, AuZn (thickness: 500 nm) was used.
(評価方法) (Evaluation method)
得られた半導体発光素子に定電流電圧電源を用いて20mAの電流を流したときの順方向電圧Vfおよび積分球による発光出力Poを測定した。光出力は全光束分光測定システム(Labshere社製SLMS-1021-S)を用いて測定した。また、それぞれの半導体発光素子に徐々に大きな電流を流し、光出力が最大(最大発光出力)となったときの電流値(最大電流値)を求めた。これらの結果を表1および図8に示す。 The forward voltage Vf when a current of 20 mA was passed to the obtained semiconductor light emitting device using a constant current voltage power source and the light emission output Po by the integrating sphere were measured. The light output was measured using a total luminous flux spectroscopic measurement system (SLMS-1021-S manufactured by Labshere). Further, a large current was gradually applied to each semiconductor light emitting element, and a current value (maximum current value) when the light output reached the maximum (maximum light emission output) was obtained. These results are shown in Table 1 and FIG.
(評価結果)
表1に示すとおり、比較例2と比較例1とを比べると、発光層を1層から2層にしたことにより、最大電流値および順方向電圧は多少の向上するもの、発光出力はほぼ変わらず、発光層を2層にしたことにより得られると予想したほどの特性の向上を得ることができなかった。そして、図1および図3に示すとおり、比較例1と実施例1〜6とを比べると、第1発光層を含む電流回路と第2発光層を含む電流回路との抵抗成分をより近づけるように素子構造を工夫することにより、順方向電圧はほぼ維持したまま、最大電流値および最大発光出力を顕著に向上させることができた。
(Evaluation results)
As shown in Table 1, when Comparative Example 2 and Comparative Example 1 are compared, the maximum current value and forward voltage are slightly improved and the light emission output is substantially changed by changing the light emitting layer from one layer to two layers. Therefore, the improvement in characteristics as expected to be obtained by making the light emitting layer into two layers could not be obtained. As shown in FIGS. 1 and 3, when Comparative Example 1 is compared with Examples 1 to 6, the resistance components of the current circuit including the first light emitting layer and the current circuit including the second light emitting layer are made closer to each other. By devising the element structure, the maximum current value and the maximum light emission output could be remarkably improved while maintaining the forward voltage substantially.
本発明によれば、同一の発光ピーク波長をもつ2層の発光層を有する半導体発光素子において、第1発光層を含む電流回路と第2発光層を含む電流回路との抵抗成分をより近づけるように素子構造を工夫することにより、高い最大電流値および発光出力を低い順方向電圧で得ることが可能となった。 According to the present invention, in a semiconductor light emitting device having two light emitting layers having the same emission peak wavelength, the resistance components of the current circuit including the first light emitting layer and the current circuit including the second light emitting layer are made closer to each other. Further, by devising the element structure, it is possible to obtain a high maximum current value and light emission output with a low forward voltage.
100〜600 半導体発光素子
102 支持基板
104 中間電極
106 n型半導体層(下側第1導電型半導体層)
108 第1発光層
110 p型半導体層(第2導電型半導体層)
110a 上側層
110b 下側層
112 第2発光層
114 n型半導体層(上側第1導電型半導体層)
116 上側電極
118 下側電極
120 凹部
122 基準電極
124 コンタクト層
126 絶縁膜
100 to 600 Semiconductor light emitting
108 1st light emitting layer 110 p-type semiconductor layer (2nd conductivity type semiconductor layer)
110a Upper layer
110b
116
Claims (24)
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、
前記第1発光層の電流が流れる有効領域の一部が規制され、
前記上側電極および前記中間電極の面積が等しいことを特徴とする半導体発光素子。 An intermediate electrode, a lower first conductive type semiconductor layer, a first light emitting layer, a second conductive type semiconductor layer, a second light emitting layer having the same emission wavelength as the first light emitting layer, an upper first side, Comprising one conductive type semiconductor layer and an upper electrode in sequence,
A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
A part of an effective region through which the current of the first light emitting layer flows is regulated ;
The semiconductor light emitting device characterized and this is equal to the area of the upper electrode and the intermediate electrode.
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、
前記中間電極の一部が規制され、
前記上側電極および前記中間電極の面積が等しいことを特徴とする半導体発光素子。 An intermediate electrode, a lower first conductive type semiconductor layer, a first light emitting layer, a second conductive type semiconductor layer, a second light emitting layer having the same emission wavelength as the first light emitting layer, an upper first side, Comprising one conductive type semiconductor layer and an upper electrode in sequence,
A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
A portion of the intermediate electrode is regulated;
The semiconductor light emitting device characterized and this is equal to the area of the upper electrode and the intermediate electrode.
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、
前記第1発光層の電流が流れる有効領域の一部が規制されており、
前記中間電極の一部が規制されており、
前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置が少なくとも一部重複し、
前記上側電極および前記中間電極の面積が等しいことを特徴とする半導体発光素子。 An intermediate electrode, a lower first conductive type semiconductor layer, a first light emitting layer, a second conductive type semiconductor layer, a second light emitting layer having the same emission wavelength as the first light emitting layer, an upper first side, Comprising one conductive type semiconductor layer and an upper electrode in sequence,
A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
A part of an effective region through which the current of the first light emitting layer flows is regulated;
A portion of the intermediate electrode is regulated;
When projecting the intermediate electrode and the upper electrode onto a virtual plane parallel to the upper surface of the support substrate, the projection positions of the intermediate electrode and the upper electrode at least partially overlap ,
The semiconductor light emitting device characterized and this is equal to the area of the upper electrode and the intermediate electrode.
前記基準電極が前記コンタクト層上に配置される請求項1〜8のいずれか1項に記載の半導体発光素子。 A contact layer is provided in the middle of the second conductivity type semiconductor layer, and the second conductivity type semiconductor layer is divided into an upper layer and a lower layer of the contact layer,
The semiconductor light-emitting device according to any one of claim 1 to 8 wherein said reference electrode is disposed on the contact layer.
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記第1発光層の電流が流れる有効領域の一部を規制し、
前記上側電極および前記中間電極の面積を等しくすることを特徴とする半導体発光素子の製造方法。 On the temporary substrate, the upper first conductive semiconductor layer, the second light emitting layer, the second conductive semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive semiconductor layer Sequentially forming
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Restricting a part of the effective region through which the current of the first light emitting layer flows ;
A method of manufacturing a semiconductor light emitting device, wherein the upper electrode and the intermediate electrode have the same area .
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記中間電極の一部を規制し、
前記上側電極および前記中間電極の面積を等しくすることを特徴とする半導体発光素子の製造方法。 On the temporary substrate, the upper first conductive semiconductor layer, the second light emitting layer, the second conductive semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive semiconductor layer Sequentially forming
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Regulating a portion of the intermediate electrode ;
A method of manufacturing a semiconductor light emitting device, wherein the upper electrode and the intermediate electrode have the same area .
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、
前記仮基板を除去または分離する工程と、
前記上側第1導電型半導体層上に上側電極を形成する工程と、
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、
前記第1発光層の電流が流れる有効領域の一部を規制し、
前記中間電極の一部を規制し、
前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置を少なくとも一部重複させ、
前記上側電極および前記中間電極の面積を等しくすることを特徴とする半導体発光素子の製造方法。 On the temporary substrate, the upper first conductive semiconductor layer, the second light emitting layer, the second conductive semiconductor layer, the first light emitting layer having the same emission wavelength as the second light emitting layer, and the lower first conductive semiconductor layer Sequentially forming
Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
Removing or separating the temporary substrate;
Forming an upper electrode on the upper first conductive semiconductor layer;
Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
Restricting a part of the effective region through which the current of the first light emitting layer flows;
Regulating a portion of the intermediate electrode;
When projecting the intermediate electrode and the upper electrode on a virtual plane parallel to the upper surface of the support substrate, at least partially overlap the projection position of the intermediate electrode and the upper electrode ,
The method of manufacturing a semiconductor light emitting element characterized that you equal the area of the upper electrode and the intermediate electrode.
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、 A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
前記中間電極の一部が規制され、 A portion of the intermediate electrode is regulated;
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離が等しいことを特徴とする半導体発光素子。 When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are as follows: A semiconductor light emitting element characterized by being equal.
前記上側第1導電型半導体層および第2発光層を貫通する凹部に設けられ、前記第2導電型半導体層と電気的に接続する基準電極を有し、 A reference electrode provided in a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer and electrically connected to the second conductive semiconductor layer;
前記第1発光層の電流が流れる有効領域の一部が規制されており、 A part of an effective region through which the current of the first light emitting layer flows is regulated;
前記中間電極の一部が規制されており、 A portion of the intermediate electrode is regulated;
前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置が少なくとも一部重複し、 When projecting the intermediate electrode and the upper electrode onto a virtual plane parallel to the upper surface of the support substrate, the projection positions of the intermediate electrode and the upper electrode at least partially overlap,
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離が等しいことを特徴とする半導体発光素子。 When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are as follows: A semiconductor light emitting element characterized by being equal.
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、 Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
前記仮基板を除去または分離する工程と、 Removing or separating the temporary substrate;
前記上側第1導電型半導体層上に上側電極を形成する工程と、 Forming an upper electrode on the upper first conductive semiconductor layer;
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、 Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、 Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
前記第1発光層の電流が流れる有効領域の一部を規制し、 Restricting a part of the effective region through which the current of the first light emitting layer flows;
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離を等しくすることを特徴とする半導体発光素子の製造方法。 When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are determined. A method of manufacturing a semiconductor light emitting device, characterized in that they are equal.
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、 Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
前記仮基板を除去または分離する工程と、 Removing or separating the temporary substrate;
前記上側第1導電型半導体層上に上側電極を形成する工程と、 Forming an upper electrode on the upper first conductive semiconductor layer;
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、 Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、 Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
前記中間電極の一部を規制し、 Regulating a portion of the intermediate electrode;
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離を等しくすることを特徴とする半導体発光素子の製造方法。 When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are determined. A method of manufacturing a semiconductor light emitting device, characterized in that they are equal.
前記下側第1導電型半導体層の表面に中間電極および支持基板を順次設ける工程と、 Sequentially providing an intermediate electrode and a support substrate on the surface of the lower first conductive semiconductor layer;
前記仮基板を除去または分離する工程と、 Removing or separating the temporary substrate;
前記上側第1導電型半導体層上に上側電極を形成する工程と、 Forming an upper electrode on the upper first conductive semiconductor layer;
前記上側第1導電型半導体層および第2発光層を貫通する凹部を設ける工程と、 Providing a recess penetrating the upper first conductive semiconductor layer and the second light emitting layer;
該凹部内に、前記第2導電型半導体層と電気的に接続する基準電極を形成する工程と、を有し、 Forming a reference electrode electrically connected to the second conductivity type semiconductor layer in the recess,
前記第1発光層の電流が流れる有効領域の一部を規制し、 Restricting a part of the effective region through which the current of the first light emitting layer flows;
前記中間電極の一部を規制し、 Regulating a portion of the intermediate electrode;
前記中間電極および前記上側電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記中間電極と前記上側電極の投影位置を少なくとも一部重複させ、 When projecting the intermediate electrode and the upper electrode on a virtual plane parallel to the upper surface of the support substrate, at least partially overlap the projection position of the intermediate electrode and the upper electrode,
前記中間電極、前記上側電極および前記基準電極を前記支持基板の上面と平行な仮想面上に投影したとき、前記基準電極と前記中間電極との距離および前記基準電極と前記上側電極との距離を等しくすることを特徴とする半導体発光素子の製造方法。 When the intermediate electrode, the upper electrode, and the reference electrode are projected onto a virtual plane parallel to the upper surface of the support substrate, the distance between the reference electrode and the intermediate electrode and the distance between the reference electrode and the upper electrode are determined. A method of manufacturing a semiconductor light emitting device, characterized in that they are equal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011132572A JP5755510B2 (en) | 2011-06-14 | 2011-06-14 | Semiconductor light emitting device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011132572A JP5755510B2 (en) | 2011-06-14 | 2011-06-14 | Semiconductor light emitting device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013004624A JP2013004624A (en) | 2013-01-07 |
JP5755510B2 true JP5755510B2 (en) | 2015-07-29 |
Family
ID=47672915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011132572A Active JP5755510B2 (en) | 2011-06-14 | 2011-06-14 | Semiconductor light emitting device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5755510B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024038686A1 (en) * | 2022-08-19 | 2024-02-22 | ソニーセミコンダクタソリューションズ株式会社 | Light-emitting device |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000261029A (en) * | 1999-03-12 | 2000-09-22 | Oki Electric Ind Co Ltd | Optical semiconductor element |
KR100721147B1 (en) * | 2005-11-23 | 2007-05-22 | 삼성전기주식회사 | Vertically structured gan type led device |
DE102006039369A1 (en) * | 2005-12-30 | 2007-07-05 | Osram Opto Semiconductors Gmbh | LED semiconductor for e.g. multiple coach lighting, has two radiation-generating active layers, arranged one above another in vertical direction |
JP4985260B2 (en) * | 2007-09-18 | 2012-07-25 | 日立電線株式会社 | Light emitting device |
JP2009182026A (en) * | 2008-01-29 | 2009-08-13 | Toshiba Corp | Semiconductor light-emitting apparatus and method of manufacturing semiconductor light-emitting apparatus |
KR101332794B1 (en) * | 2008-08-05 | 2013-11-25 | 삼성전자주식회사 | Light emitting device, light emitting system comprising the same, and fabricating method of the light emitting device and the light emitting system |
JP5097057B2 (en) * | 2008-08-29 | 2012-12-12 | 株式会社沖データ | Display device |
-
2011
- 2011-06-14 JP JP2011132572A patent/JP5755510B2/en active Active
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Publication number | Publication date |
---|---|
JP2013004624A (en) | 2013-01-07 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150127 |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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|
R250 | Receipt of annual fees |
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