JP5734791B2 - Chopper type comparator - Google Patents
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Description
本発明は、チョッパ型コンパレータに関する。 The present invention relates to a chopper type comparator.
従来の技術として、被比較アナログ電圧信号が印加される入力端子に接続され、クロック信号で制御される第１のスイッチ手段と、基準電圧が印加される入力端子に接続され、クロック信号で制御される第２のスイッチ手段と、第１のスイッチ手段及び第２のスイッチ手段の各出力側に一方の極板が共通接続されるコンデンサと、コンデンサの他方の極板に入力側が接続される第１のインバータアンプと、第１のインバータアンプの入出力間を接続し、クロック信号で制御される第３のスイッチ手段と、第１のインバータアンプの出力を入力とするＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成された第２のインバータアンプと、を備えたチョッパ型コンパレータが知られている（例えば、特許文献１参照。）。 As a conventional technique, the first switch means connected to the input terminal to which the analog voltage signal to be compared is applied and controlled by the clock signal and the input terminal to which the reference voltage is applied are connected and controlled by the clock signal. Second switch means, a capacitor having one electrode plate connected in common to each output side of the first switch means and the second switch means, and a first input terminal connected to the other electrode plate of the capacitor. The CMOS (Complementary Metal Oxide Semiconductor) that connects the input and output of the first inverter amplifier with the third switch means controlled by the clock signal and the output of the first inverter amplifier as an input A chopper type comparator including a configured second inverter amplifier is known (see, for example, Patent Document 1).
このチョッパ型コンパレータは、コンデンサを被比較アナログ電圧で充電するため、第１のスイッチ手段及び第３のスイッチ手段を閉じ、第２のスイッチ手段を開けると、第２のインバータアンプのＣＭＯＳのＮＭＯＳ(Negative channel Metal-Oxide-Semiconductor)トランジスタが閉じるので、第２のインバータアンプに貫通電流が流れない。 In this chopper type comparator, the first switch means and the third switch means are closed and the second switch means is opened to charge the capacitor with the analog voltage to be compared. When the second switch means is opened, the CMOS NMOS ( Since the (Negative channel Metal-Oxide-Semiconductor) transistor is closed, no through current flows through the second inverter amplifier.
この従来のチョッパ型コンパレータの第２のスイッチ手段と第３のスイッチ手段が、ＰＭＯＳ（Positive channel Metal-Oxide-Semiconductor）トランジスタ及びＮＭＯＳトランジスタ（以下、それぞれＰＭＯＳ及びＮＭＯＳと記載）から構成されている場合、ＰＭＯＳ及びＮＭＯＳのゲートとソース間、及びゲートとドレイン間に蓄えられた電荷がコンデンサに流れ込んでオフセット電圧となり、第１のインバータアンプに入力する基準電圧が、設計された基準電圧からずれてしまう問題があった。 When the second switch means and the third switch means of this conventional chopper type comparator are composed of a PMOS (Positive channel Metal-Oxide-Semiconductor) transistor and an NMOS transistor (hereinafter referred to as PMOS and NMOS, respectively). The charge stored between the gate and source of PMOS and NMOS and between the gate and drain flows into the capacitor and becomes an offset voltage, and the reference voltage input to the first inverter amplifier deviates from the designed reference voltage. There was a problem.
従って、本発明の目的は、寄生容量に起因するオフセット電圧を低減するチョッパ型コンパレータを提供することにある。 Accordingly, an object of the present invention is to provide a chopper type comparator that reduces an offset voltage caused by parasitic capacitance.
本発明の一態様は、一方端に第１の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されて構成される第１のスイッチと、一方端に第２の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されて構成される第２のスイッチと、一方端が第１のスイッチの他方端と電気的に接続されるコンデンサと、一方端が第２のスイッチの他方端と電気的に接続され、他方端がコンデンサの一方端と電気的に接続され、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されてソースとドレイン間が短絡して構成される第１のダミースイッチと、一方端がコンデンサの他方端と電気的に接続し、他方端から第３の電圧を出力するインバータと、一方端がインバータの一方端、及びコンデンサの他方端、と電気的に接続され、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されてソースとドレイン間が短絡して構成される第２のダミースイッチと、一方端が第２のダミースイッチの他方端と電気的に接続し、他方端がインバータの他方端と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されて構成される第３のスイッチと、を備え、第１のダミースイッチのＰ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、第２のスイッチのＰ型トランジスタのゲートとドレイン間の寄生容量にほぼ等しく、第１のダミースイッチのＮ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、第２のスイッチのＮ型トランジスタのゲートとドレイン間の寄生容量にほぼ等しく、第２のダミースイッチのＰ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、第３のスイッチのＰ型トランジスタのゲートとドレイン間の寄生容量と、インバータを構成するＰ型トランジスタのゲートとソース間の寄生容量と、を加算した寄生容量にほぼ等しく、第２のダミースイッチのＮ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、第３のスイッチのＮ型トランジスタのゲートとドレイン間の寄生容量と、インバータを構成するＮ型トランジスタのゲートとソース間の寄生容量と、を加算した寄生容量にほぼ等しいチョッパ型コンパレータを提供する。 In one embodiment of the present invention, a first voltage is input to one end, a P-type transistor and an N-type transistor are connected in parallel, and a second voltage is input to one end. , A P-type transistor and an N-type transistor connected in parallel, a second switch having one end electrically connected to the other end of the first switch, and one end being a second switch The other end of the capacitor is electrically connected, the other end is electrically connected to one end of the capacitor, a P-type transistor and an N-type transistor are connected in parallel, and a source and a drain are short-circuited . A dummy switch, one end of which is electrically connected to the other end of the capacitor and outputs a third voltage from the other end, and one end is electrically connected to one end of the inverter and the other end of the capacitor Contact Is a second dummy switch configured to short circuit between the source and drain P-type transistor and N-type transistors are connected in parallel, one end is connected to the other end electrically to the second dummy switch A third switch configured such that the other end is electrically connected to the other end of the inverter and a P-type transistor and an N-type transistor are connected in parallel, and the P-type transistor of the first dummy switch The parasitic capacitance obtained by adding the parasitic capacitance between the gate and the source and the parasitic capacitance between the gate and the drain is substantially equal to the parasitic capacitance between the gate and the drain of the P-type transistor of the second switch. The parasitic capacitance obtained by adding the parasitic capacitance between the gate and the source of the N-type transistor and the parasitic capacitance between the gate and the drain is the N-type transistor of the second switch. The parasitic capacitance between the gate and the source of the second dummy switch and the parasitic capacitance between the gate and the source of the second dummy switch and the parasitic capacitance between the gate and the drain are The N-type transistor of the second dummy switch is substantially equal to the parasitic capacitance obtained by adding the parasitic capacitance between the gate and drain of the P-type transistor of the switch and the parasitic capacitance between the gate and source of the P-type transistor constituting the inverter. The parasitic capacitance obtained by adding the parasitic capacitance between the gate and the source and the parasitic capacitance between the gate and the drain is equal to the parasitic capacitance between the gate and the drain of the N-type transistor of the third switch and the N-type constituting the inverter. Provided is a chopper comparator that is substantially equal to a parasitic capacitance obtained by adding a parasitic capacitance between a gate and a source of a transistor .
本発明によれば、寄生容量に起因するオフセット電圧を低減することができる。 According to the present invention, the offset voltage due to parasitic capacitance can be reduced.
（実施の形態の要約）
実施の形態に係るチョッパ型コンパレータは、一方端に第１の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第１のスイッチと、一方端に第２の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第２のスイッチと、一方端が第１のスイッチの他方端と電気的に接続されるコンデンサと、一方端が第２のスイッチの他方端と電気的に接続され、他方端がコンデンサの一方端と電気的に接続され、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第１のダミースイッチと、一方端がコンデンサの他方端と電気的に接続し、他方端から第３の電圧を出力するインバータと、一方端がインバータの一方端、及びコンデンサの他方端、と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第２のダミースイッチと、一方端が第２のダミースイッチの他方端と電気的に接続し、他方端がインバータの他方端と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第３のスイッチと、を備える。
(Summary of embodiment)
In the chopper type comparator according to the embodiment, a first voltage is input to one end, a first switch including a P-type transistor and an N-type transistor, and a second voltage is input to one end. , A second switch including a P-type transistor and an N-type transistor, a capacitor having one end electrically connected to the other end of the first switch, and one end being the other end of the second switch And a first dummy switch that includes a P-type transistor and an N-type transistor, and has one end electrically connected to the other end of the capacitor. Are electrically connected to each other, and one end is electrically connected to one end of the inverter and the other end of the capacitor, and the P-type transistor and the N-type transistor are electrically connected. A second dummy switch including a register, one end electrically connected to the other end of the second dummy switch, the other end electrically connected to the other end of the inverter, a P-type transistor, And a third switch configured to include an N-type transistor.
[実施の形態]
（チョッパ型コンパレータ１の構成）
図１（ａ）は、実施の形態に係るチョッパ型コンパレータの回路図であり、（ｂ）は、比較例に係るチョッパ型コンパレータの回路図である。
[Embodiment]
(Configuration of chopper type comparator 1)
FIG. 1A is a circuit diagram of a chopper type comparator according to the embodiment, and FIG. 1B is a circuit diagram of a chopper type comparator according to a comparative example.
本実施の形態に係るチョッパ型コンパレータは、例えば、図１（ａ）に示すように、一方端に第１の電圧（Ｖｉｎ）が入力し、Ｐ型トランジスタ（ＰＭＯＳ１２）及びＮ型トランジスタ（ＮＭＯＳ１４）を含んで構成される第１のスイッチ１０と、一方端に第２の電圧（Ｖｒｅｆ）が入力し、Ｐ型トランジスタ（ＰＭＯＳ１８）及びＮ型トランジスタ（ＮＭＯＳ２０）を含んで構成される第２のスイッチ１６と、を備えている。 In the chopper comparator according to the present embodiment, for example, as shown in FIG. 1A, a first voltage (V in ) is input to one end, and a P-type transistor (PMOS 12) and an N-type transistor (NMOS 14). ), And a second voltage (V ref ) is input to one end of the first switch 10 and includes a P-type transistor (PMOS 18) and an N-type transistor (NMOS 20). The switch 16 is provided.
また、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端が第１のスイッチ１０の他方端と電気的に接続されるコンデンサ２８と、一方端が第２のスイッチ１６の他方端と電気的に接続され、他方端がコンデンサ２８の一方端と電気的に接続され、Ｐ型トランジスタ（ＰＭＯＳ２４）及びＮ型トランジスタ（ＮＭＯＳ２６）を含んで構成される第１のダミースイッチ２２と、を備えている。 The chopper type comparator according to the present embodiment includes, for example, a capacitor 28 whose one end is electrically connected to the other end of the first switch 10 and one end electrically connected to the other end of the second switch 16. And a first dummy switch 22 having the other end electrically connected to one end of the capacitor 28 and including a P-type transistor (PMOS 24) and an N-type transistor (NMOS 26). Yes.
また、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端がコンデンサ２８の他方端と電気的に接続し、他方端から第３の電圧（Ｖｏｕｔ）を出力するインバータ３０と、一方端がインバータ３０の一方端、及びコンデンサ２８の他方端、と電気的に接続し、Ｐ型トランジスタ（ＰＭＯＳ３８）及びＮ型トランジスタ（ＮＭＯＳ４０）を含んで構成される第２のダミースイッチ３６と、を備えている。 The chopper comparator according to the present embodiment includes, for example, an inverter 30 that has one end electrically connected to the other end of the capacitor 28 and outputs a third voltage (V out ) from the other end, and one end Includes a second dummy switch 36 that is electrically connected to one end of the inverter 30 and the other end of the capacitor 28 and includes a P-type transistor (PMOS 38) and an N-type transistor (NMOS 40). ing.
さらに、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端が第２のダミースイッチ３６の他方端と電気的に接続し、他方端がインバータ３０の他方端と電気的に接続し、Ｐ型トランジスタ（ＰＭＯＳ４４）及びＮ型トランジスタ（ＮＭＯＳ４６）を含んで構成される第３のスイッチ４２と、を備えている。 Furthermore, in the chopper comparator according to the present embodiment, for example, one end is electrically connected to the other end of the second dummy switch 36 and the other end is electrically connected to the other end of the inverter 30. A third switch 42 including a type transistor (PMOS 44) and an N type transistor (NMOS 46).
第１のスイッチ１０は、ＰＭＯＳ１２のソースとドレインが、ＮＭＯＳ１４のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第２のスイッチ１６は、ＰＭＯＳ１８のソースとドレインが、ＮＭＯＳ２０のソースとドレインにそれぞれ電気的に接続するように構成されている。さらに、第３のスイッチ４２は、ＰＭＯＳ４４のソースとドレインが、ＮＭＯＳ４６のソースとドレインにそれぞれ電気的に接続するように構成されている。
The first switch 10 is configured such that the source and drain of the PMOS 12 are electrically connected to the source and drain of the
第１のスイッチ１０のＰＭＯＳ１２、第２のスイッチ１６のＮＭＯＳ２０、第３のスイッチ４２のＮＭＯＳ４６、第１のダミースイッチ２２のＰＭＯＳ２４、及び第２のダミースイッチ３６のＰＭＯＳ３８の各ゲートには、同じ制御信号が入力する。また、第１のスイッチ１０のＮＭＯＳ１４、第２のスイッチ１６のＰＭＯＳ１８、第３のスイッチ４２のＰＭＯＳ４４、第１のダミースイッチ２２のＮＭＯＳ２６、及び第２のダミースイッチ３６のＮＭＯＳ４６の各ゲートには、同じ制御信号が入力する。
The gates of the PMOS 12 of the first switch 10, the NMOS 20 of the second switch 16, the NMOS 46 of the third switch 42, the
言い換えるなら、このチョッパ型コンパレータ１は、第１のスイッチ１０が導通する（オン）ときは、第２のスイッチ１６、第３のスイッチ４２は、導通せず（オフ）、第１のスイッチ１０が導通するときは、第２のスイッチ１６、第３のスイッチ４２は導通しないように構成されている。なお、チョッパ型コンパレータ１は、第１のダミースイッチ２２及び第２のダミースイッチ３６は、後述するように、短絡するように構成されている。つまり、第１のダミースイッチ２２及び第２のダミースイッチ３６は、制御信号に関わらず導通している。 In other words, the chopper comparator 1 is configured such that when the first switch 10 is conductive (ON), the second switch 16 and the third switch 42 are not conductive (OFF), and the first switch 10 is When conducting, the second switch 16 and the third switch 42 are configured not to conduct. The chopper comparator 1 is configured such that the first dummy switch 22 and the second dummy switch 36 are short-circuited as will be described later. That is, the first dummy switch 22 and the second dummy switch 36 are conductive regardless of the control signal.
第１のダミースイッチ２２は、ＰＭＯＳ２４のソースとドレインが、ＮＭＯＳ２６のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第１のダミースイッチ２２は、ソースとドレインが導通、すなわち、短絡している。
The first dummy switch 22 is configured such that the source and drain of the
第２のダミースイッチ３６は、ＰＭＯＳ３８のソースとドレインが、ＮＭＯＳ４０のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第２のダミースイッチ３６は、ソースとドレインが短絡している。 The second dummy switch 36 is configured such that the source and drain of the PMOS 38 are electrically connected to the source and drain of the NMOS 40, respectively. In the second dummy switch 36, the source and the drain are short-circuited.
第１のダミースイッチ２２と第２のダミースイッチ３６は、例えば、ソースとドレインがアルミニウム配線により電気的に接続されている。 For example, the source and the drain of the first dummy switch 22 and the second dummy switch 36 are electrically connected by an aluminum wiring.
インバータ３０は、例えば、図１（ａ）に示すように、ＰＭＯＳ３２及びＮＭＯＳ３４が直列に接続されている。つまり、ＰＭＯＳ３２のゲートがＮＭＯＳ３４のゲートと電気的に接続され、ＰＭＯＳ３２のドレインとＮＭＯＳ３４のドレインが電気的に接続されている。また、ＰＭＯＳ３２のソースには、電圧Ｖｄｄが印加され、ＮＭＯＳ３４のソースは、ＧＮＤに電気的に接続されている。
In the inverter 30, for example, as shown in FIG. 1A, a
インバータ３０は、例えば、Ｈｉ信号がゲートに入力するとＶｏｕｔとしてＬｏ信号を出力し、Ｌｏ信号がゲートに入力するとＶｏｕｔとしてＨｉ信号を出力するように構成されている。 Inverter 30 may, for example, outputs a Lo signal as V out when the Hi signal is inputted to the gate, Lo signal is configured to output a Hi signal as V out when input to the gate.
・寄生容量について
各スイッチを構成するＰＭＯＳ及びＮＭＯＳは、ゲートとソース、ゲートとドレインとが、酸化膜等の絶縁膜を介して対向している構造を備えていることから、寄生容量が形成される。図１（ａ）及び（ｂ）は、主な寄生容量を点線で示している。この寄生容量の影響は、クロックフィールドスルーと言われ、スイッチの切り替えの際に、ノイズ信号として現れる。つまり、このノイズ信号の影響により、チョッパ型コンパレータは、アナログ信号をデジタル信号に変換するとき、入力された電圧と異なる電圧を変換することとなり、変換の精度が低下する可能性がある。
• Parasitic capacitance The PMOS and NMOS that make up each switch have a structure in which the gate and source, and the gate and drain are opposed to each other via an insulating film such as an oxide film. The 1A and 1B show main parasitic capacitances with dotted lines. The effect of this parasitic capacitance is called clock field through, and appears as a noise signal when the switch is switched. In other words, due to the influence of the noise signal, the chopper type comparator converts a voltage different from the input voltage when converting an analog signal into a digital signal, which may reduce the conversion accuracy.
具体的には、図１（ａ）に示すように、第２のスイッチ１６のＰＭＯＳ１８のゲートとドレインの間には、寄生容量Ｃ１が発生し、ＮＭＯＳ２０のゲートとドレインの間には、寄生容量Ｃ２が発生する。また、第３のスイッチ４２のＰＭＯＳ４４のゲートとドレインの間には、寄生容量Ｃ１１が発生し、ＮＭＯＳ４６のゲートとドレインの間には、寄生容量Ｃ１２が発生する。 Specifically, as shown in FIG. 1 (a), between the PMOS18 the gate and the drain of the second switch 16, parasitic capacitance C 1 is generated, between the gate and the drain of the NMOS 20, the parasitic capacity C 2 is generated. Further, a parasitic capacitance C 11 is generated between the gate and drain of the PMOS 44 of the third switch 42, and a parasitic capacitance C 12 is generated between the gate and drain of the NMOS 46.
また、インバータ３０のＰＭＯＳ３２のゲートとソースの間には、寄生容量Ｃ１３が発生し、ＮＭＯＳ３４のゲートとソースの間には、寄生容量Ｃ１４が発生する。なお、インバータ３０のＰＭＯＳ３２及びＮＭＯＳ３４のゲートとドレインの間にも、寄生容量が発生するが、インバータ３０のＨｉ信号及びＬｏ信号の判定動作に影響はないので、本実施の形態では考慮していない。同様に、第１のスイッチ１０、第２のスイッチ１６及び第３のスイッチ４２のゲートとソースの間にも寄生容量が発生するが、スイッチの切り替えの際に、ノイズ信号が出力側から出力されることが問題となることから、考慮していない。
Further, a parasitic capacitance C 13 is generated between the gate and the source of the
ここで、第１のダミースイッチ２２は、第２のスイッチ１６と反対の動作を行うように構成され、第２のダミースイッチ３６は、第３のスイッチ４２と反対の動作を行うように構成されている。つまり、第１のダミースイッチ２２は、第２のスイッチ１６から出力されるノイズ信号と位相が反対の信号を生成するような寄生容量Ｃ３〜寄生容量Ｃ６となるように構成されている。 Here, the first dummy switch 22 is configured to perform an operation opposite to the second switch 16, and the second dummy switch 36 is configured to perform an operation opposite to the third switch 42. ing. That is, the first dummy switch 22 is configured to have a parasitic capacitance C 3 to a parasitic capacitance C 6 that generate a signal whose phase is opposite to that of the noise signal output from the second switch 16.
従って、第２のスイッチ１６のＰＭＯＳ１８の寄生容量Ｃ１は、第１のダミースイッチ２２のＰＭＯＳ２４の寄生容量Ｃ３と寄生容量Ｃ５を加算したものにほぼ等しい。また、ＮＭＯＳ２０の寄生容量Ｃ２は、第１のダミースイッチ２２のＮＭＯＳ２６の寄生容量Ｃ４と寄生容量Ｃ６を加算したものにほぼ等しい。
Therefore, the parasitic capacitance C 1 of the PMOS18 of the second switch 16 is substantially equal to the sum of the parasitic capacitance C 5 and the parasitic capacitance C 3 of the PMOS24 the first dummy switch 22. Further, the parasitic capacitance C 2 of the NMOS 20 is substantially equal to the sum of the parasitic capacitance C 4 and the parasitic capacitance C 6 of the
また、第３のスイッチ４２のＰＭＯＳ４４の寄生容量Ｃ１１は、第２のダミースイッチ３６のＰＭＯＳ３８の寄生容量Ｃ７と寄生容量Ｃ９、及びインバータ３０のＰＭＯＳ３２の寄生容量Ｃ１３を加算したものにほぼ等しい。また、ＮＭＯＳ４６の寄生容量Ｃ１２は、第２のダミースイッチ３６のＮＭＯＳ４０の寄生容量Ｃ８と寄生容量Ｃ１０、及びインバータ３０のＮＭＯＳ３４の寄生容量Ｃ１４を加算したものにほぼ等しい。なお、第２のダミースイッチ３６は、さらに、インバータ３０の寄生容量Ｃ１３及び寄生容量Ｃ１４の影響が無視できる程度ある場合は、第３のスイッチ４２のＰＭＯＳ４４の寄生容量Ｃ１１は、第２のダミースイッチ３６のＰＭＯＳ３８の寄生容量Ｃ７と寄生容量Ｃ９を加算したものにほぼ等しく、ＮＭＯＳ４６の寄生容量Ｃ１２は、第２のダミースイッチ３６のＮＭＯＳ４０の寄生容量Ｃ８と寄生容量Ｃ１０を加算したものにほぼ等しい。 Further, those parasitic capacitance C 11 of the PMOS44 the third switch 42, the parasitic capacitance C 7 and the parasitic capacitance C 9 of the PMOS38 the second dummy switch 36, and the parasitic capacitance C 13 of the PMOS32 inverter 30 adds Almost equal. Further, the parasitic capacitance C 12 of NMOS46 is approximately equal to the parasitic capacitance C 8 and the parasitic capacitance C 10 of NMOS40 the second dummy switch 36, and the parasitic capacitance C 14 of NMOS34 inverter 30 adds. The second dummy switch 36 further, if the influence of the parasitic capacitance C 13 and the parasitic capacitance C 14 of the inverter 30 with the degree can be ignored, the parasitic capacitance C 11 of the PMOS44 of the third switch 42, the second approximately equal the parasitic capacitance C 7 PMOS38 of the dummy switch 36 and to the sum of the parasitic capacitance C 9, the parasitic capacitance C 12 of NMOS46 the parasitic capacitance C 10 and the parasitic capacitance C 8 of NMOS40 the second dummy switch 36 Is approximately equal to the sum of
つまり、寄生容量は、酸化膜（ゲート電極の直下のゲート酸化膜）の面積に比例することから、第１のダミースイッチ２２のゲート酸化膜の面積が、第２のスイッチ１６のゲート酸化膜の面積の略半分となる。また、インバータ３０の寄生容量の影響が小さい場合は、第２のダミースイッチ３６のゲート酸化膜の面積が、第３のスイッチ４２のゲート酸化膜の面積の略半分となる。なお、インバータ３０の寄生容量の影響が大きい場合は、第２のダミースイッチ３６のゲート酸化膜の面積は、インバータ３０の寄生容量を考慮した面積となる。 That is, since the parasitic capacitance is proportional to the area of the oxide film (the gate oxide film immediately below the gate electrode), the area of the gate oxide film of the first dummy switch 22 is equal to that of the gate oxide film of the second switch 16. Approximately half of the area. When the influence of the parasitic capacitance of the inverter 30 is small, the area of the gate oxide film of the second dummy switch 36 is approximately half of the area of the gate oxide film of the third switch 42. When the influence of the parasitic capacitance of the inverter 30 is large, the area of the gate oxide film of the second dummy switch 36 is an area considering the parasitic capacitance of the inverter 30.
以下に、比較例の動作を説明した後、本実施の形態に係るチョッパ型コンパレータ１の動作について説明する。 Hereinafter, after describing the operation of the comparative example, the operation of the chopper comparator 1 according to the present embodiment will be described.
（比較例）
比較例に係るチョッパ型コンパレータ６は、例えば、図１（ｂ）に示すように、第１のスイッチ６０及び第２のスイッチ６６の一方端が、コンデンサ７２の一方端に電気的に接続されている。また、チョッパ型コンパレータ６は、コンデンサ７２の他方端に、インバータ７４の一方端が電気的に接続されている。さらに、チョッパ型コンパレータ６は、インバータ７４の一方端と他方端に電気的に接続する第３のスイッチ８０を備えている。
(Comparative example)
For example, as shown in FIG. 1B, the chopper comparator 6 according to the comparative example has one end of a first switch 60 and a second switch 66 electrically connected to one end of a capacitor 72. Yes. In the chopper comparator 6, one end of the inverter 74 is electrically connected to the other end of the capacitor 72. Further, the chopper comparator 6 includes a third switch 80 that is electrically connected to one end and the other end of the inverter 74.
第１のスイッチ６０は、ＰＭＯＳ６２及びＮＭＯＳ６４を備えて概略構成されている。第２のスイッチ６６は、ＰＭＯＳ６８及びＮＭＯＳ７０を備えて概略構成されている。第３のスイッチ８０は、ＰＭＯＳ８２及びＮＭＯＳ８４を備えて概略構成されている。インバータ７４は、ＰＭＯＳ７６及びＮＭＯＳ７８が直列に接続されている。
The first switch 60 is schematically configured to include a
このチョッパ型コンパレータ６の主な寄生容量は、例えば、図１（ｂ）に点線で示すように、第２のスイッチ６６のＰＭＯＳ６８及びＮＭＯＳ７０のコンデンサ７２側の寄生容量Ｃ２０及び寄生容量Ｃ２１と、第３のスイッチ８０のＰＭＯＳ８２及びＮＭＯＳ８４のコンデンサ７２側の寄生容量Ｃ２２及び寄生容量Ｃ２３と、インバータ７４のＰＭＯＳ７６のゲートとソース間の寄生容量Ｃ２４、及びＮＭＯＳ７８のゲートとソース間の寄生容量Ｃ２５と、である。
The main parasitic capacitance of the chopper comparator 6 is, for example, as shown by the dotted line in FIG. 1B, the parasitic capacitance C 20 and the parasitic capacitance C 21 on the side of the capacitor 72 of the
以下に、比較例に係るチョッパ型コンパレータ６の動作について説明する。 The operation of the chopper comparator 6 according to the comparative example will be described below.
（比較例のチョッパ型コンパレータ６の動作）
まず、チョッパ型コンパレータ６は、基準電圧Ｖｃを形成させるため、制御信号に基づいて、第１のスイッチ６０をオフ、第２のスイッチ６６及び第３のスイッチ８０をオンさせる。この際、インバータ７４の入力と出力が、第３のスイッチ８０を介して短絡する。
(Operation of Chopper Type Comparator 6 of Comparative Example)
First, the chopper type comparator 6, to form a reference voltage V c, based on the control signal, turns off the first switch 60 turns on the second switch 66 and third switch 80. At this time, the input and output of the inverter 74 are short-circuited via the third switch 80.
コンデンサ７２の第２のスイッチ６６側の極板には、第２のスイッチ６６を介して入力した電圧Ｖｒｅｆに応じた電荷が蓄積され、コンデンサ７２のインバータ７４側の極板には、インバータ７４のしきい値電圧Ｖｔｈが蓄積されることから、結果的にＶｃ＝ＶＲｅｆ−Ｖｔｈに応じた電荷がコンデンサ７２に蓄積される。この電圧Ｖｃが基準電圧となる。 Electric charges corresponding to the voltage V ref input via the second switch 66 are accumulated on the electrode plate on the second switch 66 side of the capacitor 72, and the inverter 74 side on the inverter 74 side of the capacitor 72. since the threshold voltage V th of the accumulated, resulting in electric charge corresponding to V c = V Ref -V th is stored in the capacitor 72. The voltage V c is the reference voltage.
次に、第１のスイッチ６０をオン、第２のスイッチ６６及び第３のスイッチ８０をオフすると、比較対象の電圧である入力電圧Ｖｉｎが第１のスイッチ６０に入力する。この第２のスイッチ６６及び第３のスイッチ８０をオンからオフに切り替えた際、第２のスイッチ６６の寄生容量Ｃ２０、寄生容量Ｃ２１、第３のスイッチ８０の寄生容量Ｃ２２、寄生容量Ｃ２３、及びインバータ７４の寄生容量Ｃ２４、寄生容量Ｃ２５に応じた電荷が、コンデンサ７２に流れ込んでオフセット電圧となり、基準電圧Ｖｃの値をずらしてしまう。 Next, turn on the first switch 60 and turns off the second switch 66 and third switch 80, the input voltage V in is the voltage to be compared is input to the first switch 60. When the second switch 66 and the third switch 80 are switched from on to off, the parasitic capacitance C 20 , the parasitic capacitance C 21 of the second switch 66, the parasitic capacitance C 22 of the third switch 80, the parasitic capacitance The electric charge corresponding to C 23 and the parasitic capacitance C 24 and the parasitic capacitance C 25 of the inverter 74 flows into the capacitor 72 and becomes an offset voltage, thereby shifting the value of the reference voltage V c .
その結果、比較例のチョッパ型コンパレータ６は、比較対象の入力電圧Ｖｉｎと、正しい値からずれた基準電圧Ｖｃと、を比較することになるので、正確な比較結果を得られない。 As a result, the chopper type comparator 6 of the comparative example, the input voltage V in to be compared, and the reference voltage V c which is shifted from the correct value, it means that compare, not obtained accurate comparison results.
（実施の形態のチョッパ型コンパレータ１の動作）
まず、第１のスイッチ１０をオフ、第２のスイッチ１６及び第３のスイッチ４２をオンして、基準電圧Ｖｃを形成する。この際、第１のダミースイッチ２２及び第２のダミースイッチ３６は、第２のスイッチ１６及び第３のスイッチ４２とは反対の動作を行うが、短絡しているので導通している。
(Operation of Chopper Type Comparator 1 of Embodiment)
First, the first switch 10 off, the second switch 16 and third switch 42 is turned on, to form a reference voltage V c. At this time, the first dummy switch 22 and the second dummy switch 36 perform the operation opposite to that of the second switch 16 and the third switch 42, but are conductive because they are short-circuited.
次に、第１のスイッチ１０をオン、第２のスイッチ１６及び第３のスイッチ４２をオフする。 Next, the first switch 10 is turned on, and the second switch 16 and the third switch 42 are turned off.
この第２のスイッチ１６及び第３のスイッチ４２をオンからオフに切り替えた際、第２のスイッチ１６の寄生容量Ｃ１及び寄生容量Ｃ２に起因する第１のノイズ信号が第１のダミースイッチ２２に入力する。また、第３のスイッチ４２の寄生容量Ｃ１１及び寄生容量Ｃ１２に起因する第２のノイズ信号が第２のダミースイッチ３６に入力する。 When the second switch 16 and the third switch 42 are switched from on to off, the first noise signal caused by the parasitic capacitance C 1 and the parasitic capacitance C 2 of the second switch 16 is changed to the first dummy switch. 22 is input. Further, the second noise signal due to the parasitic capacitance C 11 and the parasitic capacitance C 12 of the third switch 42 is input to the second dummy switch 36.
第１のダミースイッチ２２に入力する第１のノイズ信号は、第１のダミースイッチ２２の寄生容量Ｃ３〜寄生容量Ｃ６に起因して発生する第１の信号が、この第１のノイズ信号とは反対の位相を持つので、第１のノイズ信号と第１の信号がほぼ打ち消しあい、コンデンサ２８に流れる余分な電荷の流れ込みを抑制する。 The first noise signal input to the first dummy switch 22 is a first signal generated due to the parasitic capacitance C 3 to the parasitic capacitance C 6 of the first dummy switch 22. Therefore, the first noise signal and the first signal almost cancel each other, and the flow of excess charge flowing in the capacitor 28 is suppressed.
また、インバータ３０の寄生容量の影響が小さい場合、第２のダミースイッチ３６に入力する第２のノイズ信号は、第２のダミースイッチ３６の寄生容量Ｃ７〜寄生容量Ｃ１０に起因して発生する第２の信号が、この第２のノイズ信号とは反対の位相を持つので、第２のノイズ信号と第２の信号がほぼ打ち消しあい、コンデンサ２８に流れる余分な電荷の流れ込みを抑制する。なお、インバータ３０の寄生容量の影響が大きい場合、第２のダミースイッチ３６の第２の信号が、第２のノイズ信号を打ち消すのみならず、インバータ３０の寄生容量Ｃ１３及び寄生容量Ｃ１４に起因する第３のノイズ信号を打ち消すように、第２のダミースイッチ３６が構成される。 When the influence of the parasitic capacitance of the inverter 30 is small, the second noise signal input to the second dummy switch 36 is generated due to the parasitic capacitance C 7 to the parasitic capacitance C 10 of the second dummy switch 36. Since the second signal to be processed has a phase opposite to that of the second noise signal, the second noise signal and the second signal almost cancel each other, and the flow of excess charge flowing through the capacitor 28 is suppressed. When the influence of the parasitic capacitance of the inverter 30 is large, the second signal of the second dummy switch 36 not only cancels the second noise signal, but also to the parasitic capacitance C 13 and the parasitic capacitance C 14 of the inverter 30. The second dummy switch 36 is configured so as to cancel the resulting third noise signal.
従って、第２のスイッチ１６の第１のノイズ信号、第３のスイッチ４２の第２のノイズ信号が、第１のダミースイッチ２２及び第２のダミースイッチ３６に起因する第１の信号及び第２の信号により打ち消されるので、オフセット電圧を低減させることが可能となり、高い精度で、設計された基準電圧Ｖｃを形成することができる。 Therefore, the first noise signal of the second switch 16 and the second noise signal of the third switch 42 are the first and second signals caused by the first dummy switch 22 and the second dummy switch 36. since the canceled by the signal, it becomes possible to reduce the offset voltage, with high precision, it is possible to form the reference voltage V c designed.
（実施の形態の効果）
本実施の形態に係るチョッパ型コンパレータ１は、第１のダミースイッチ２２及び第２のダミースイッチ３６を備えているので、第２のスイッチ１６及び第３のスイッチ４２の寄生容量に起因するオフセット電圧を低減することができる。
(Effect of embodiment)
Since the chopper type comparator 1 according to the present embodiment includes the first dummy switch 22 and the second dummy switch 36, the offset voltage caused by the parasitic capacitances of the second switch 16 and the third switch 42. Can be reduced.
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 As mentioned above, although some embodiment of this invention was described, these embodiment is only an example and does not limit the invention which concerns on a claim. These novel embodiments can be implemented in various other forms, and various omissions, replacements, changes, and the like can be made without departing from the scope of the present invention. In addition, not all the combinations of features described in these embodiments are essential to the means for solving the problems of the invention. Furthermore, these embodiments are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１…チョッパ型コンパレータ
６…チョッパ型コンパレータ
１０…第１のスイッチ
１２…ＰＭＯＳ
１４…ＮＭＯＳ
１６…第２のスイッチ
１８…ＰＭＯＳ
２０…ＮＭＯＳ
２２…第１のダミースイッチ
２４…ＰＭＯＳ
２６…ＮＭＯＳ
２８…コンデンサ
３０…インバータ
３２…ＰＭＯＳ
３４…ＮＭＯＳ
３６…第２のダミースイッチ
３８…ＰＭＯＳ
４０…ＮＭＯＳ
４２…第３のスイッチ
４４…ＰＭＯＳ
４６…ＮＭＯＳ
６０…第１のスイッチ
６２…ＰＭＯＳ
６４…ＮＭＯＳ
６６…第２のスイッチ
６８…ＰＭＯＳ
７０…ＮＭＯＳ
７２…コンデンサ
７４…インバータ
７６…ＰＭＯＳ
７８…ＮＭＯＳ
８０…第３のスイッチ
８２…ＰＭＯＳ
８４…ＮＭＯＳ
DESCRIPTION OF SYMBOLS 1 ... Chopper type comparator 6 ... Chopper type comparator 10 ... 1st switch 12 ... PMOS
14 ... NMOS
16 ...
20 ... NMOS
22: First dummy switch 24: PMOS
26 ... NMOS
28 ... Capacitor 30 ...
34 ... NMOS
36 ... Second dummy switch 38 ... PMOS
40 ... NMOS
42 ... Third switch 44 ... PMOS
46 ... NMOS
60 ...
64 ... NMOS
66 ...
70 ... NMOS
72 ... Capacitor 74 ... Inverter 76 ... PMOS
78 ... NMOS
80 ... Third switch 82 ... PMOS
84 ... NMOS
Claims (1)
一方端に第２の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されて構成される第２のスイッチと、
一方端が前記第１のスイッチの他方端と電気的に接続されるコンデンサと、
一方端が前記第２のスイッチの他方端と電気的に接続され、他方端が前記コンデンサの前記一方端と電気的に接続され、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されてソースとドレイン間が短絡して構成される第１のダミースイッチと、
一方端が前記コンデンサの他方端と電気的に接続し、他方端から第３の電圧を出力するインバータと、
一方端が前記インバータの前記一方端、及び前記コンデンサの前記他方端、と電気的に接続され、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されてソースとドレイン間が短絡して構成される第２のダミースイッチと、
一方端が前記第２のダミースイッチの他方端と電気的に接続し、他方端が前記インバータの前記他方端と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタが並列に接続されて構成される第３のスイッチと、
を備え、
前記第１のダミースイッチの前記Ｐ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第２のスイッチの前記Ｐ型トランジスタのゲートとドレイン間の寄生容量にほぼ等しく、
前記第１のダミースイッチの前記Ｎ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第２のスイッチの前記Ｎ型トランジスタのゲートとドレイン間の寄生容量にほぼ等しく、
前記第２のダミースイッチの前記Ｐ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第３のスイッチの前記Ｐ型トランジスタのゲートとドレイン間の寄生容量と、前記インバータを構成するＰ型トランジスタのゲートとソース間の寄生容量と、を加算した寄生容量にほぼ等しく、
前記第２のダミースイッチの前記Ｎ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第３のスイッチの前記Ｎ型トランジスタのゲートとドレイン間の寄生容量と、前記インバータを構成するＮ型トランジスタのゲートとソース間の寄生容量と、を加算した寄生容量にほぼ等しいチョッパ型コンパレータ。 A first switch configured such that a first voltage is input to one end and a P-type transistor and an N-type transistor are connected in parallel ;
A second switch configured by inputting a second voltage at one end and connecting a P-type transistor and an N-type transistor in parallel ;
A capacitor having one end electrically connected to the other end of the first switch;
One end is electrically connected to the other end of the second switch, the other end is electrically connected to the one end of the capacitor, and a P-type transistor and an N-type transistor are connected in parallel to form a source and a drain. A first dummy switch configured with a short circuit therebetween ;
An inverter having one end electrically connected to the other end of the capacitor and outputting a third voltage from the other end;
One end is electrically connected to the one end of the inverter and the other end of the capacitor, a P-type transistor and an N-type transistor are connected in parallel, and a source and a drain are short-circuited . Two dummy switches,
One end is electrically connected to the other end of the second dummy switch, the other end is electrically connected to the other end of the inverter, and a P-type transistor and an N-type transistor are connected in parallel. A third switch,
Equipped with a,
The parasitic capacitance obtained by adding the parasitic capacitance between the gate and the source of the P-type transistor of the first dummy switch and the parasitic capacitance between the gate and the drain is equal to the gate of the P-type transistor of the second switch. Almost equal to the parasitic capacitance between drains,
The parasitic capacitance obtained by adding the parasitic capacitance between the gate and the source of the N-type transistor of the first dummy switch and the parasitic capacitance between the gate and the drain is equal to the gate of the N-type transistor of the second switch. Almost equal to the parasitic capacitance between drains,
The parasitic capacitance obtained by adding the parasitic capacitance between the gate and the source of the P-type transistor of the second dummy switch and the parasitic capacitance between the gate and the drain is equal to the gate of the P-type transistor of the third switch. It is approximately equal to the parasitic capacitance obtained by adding the parasitic capacitance between the drain and the parasitic capacitance between the gate and source of the P-type transistor constituting the inverter,
The parasitic capacitance obtained by adding the parasitic capacitance between the gate and the source of the N-type transistor of the second dummy switch and the parasitic capacitance between the gate and the drain is equal to the gate of the N-type transistor of the third switch. A chopper comparator that is substantially equal to the parasitic capacitance obtained by adding the parasitic capacitance between the drain and the parasitic capacitance between the gate and the source of the N-type transistor constituting the inverter .
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