JP5730733B2 - 情報処理装置及び情報処理方法 - Google Patents
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Description
以下に、本発明に係る情報処理装置を備えた画像形成装置について説明する。
次に、図3、図4を参照しながら、本発明の実施形態に係る構成及び実行手順について説明する。図3は、本発明の複合機及び情報処理部の機能ブロック図である。図4は、本発明の実行手順を示すためのフローチャートである。
100a 情報処理部
201 CPU
206 第一のDMAコントローラ
207 第二のDMAコントローラ
208 高速シリアルバス
209 第一のRAM
210 第二のRAM
211 第一のメモリコントローラ
212 第二のメモリコントローラ
213 第一の高速シリアルIFコントローラ
214 第二の高速シリアルIFコントローラ
301 要求実行手段
302 要求判定手段
303 要求変換手段
304 要求送信手段
Claims (7)
- CPUからの要求を受信して、第一のメモリにデータを読み書きする第一のDMAコントローラと、当該第一のDMAコントローラと接続され、第二のメモリにデータを読み書きする第二のDMAコントローラとを含む情報処理装置において、
前記第一のDMAコントローラと、前記第二のDMAコントローラとは高速シリアルバスで接続され、
前記第一のDMAコントローラが前記CPUからの要求を受信すると、当該要求が、前記第一のDMAコントローラが前記第二のメモリのデータを読み取って当該読み取ったデータを前記第一のメモリに書き込ませる間接リード要求であるか否かを判定する要求判定手段と、
前記要求が前記間接リード要求である場合に、当該間接リード要求を、前記第二のDMAコントローラが前記第二のメモリのデータを前記第一のメモリに直接書き込ませる直接ライト要求に変換する要求変換手段と、
前記直接ライト要求を前記第二のDMAコントローラに送信する要求送信手段と
を備え、
前記第二のDMAコントローラは、前記直接ライト要求に従って、前記第二のメモリから前記第一のメモリに対するデータの直接転送を実行することを特徴とする情報処理装置。 - 前記要求変換手段は、前記間接リード要求の内容のうち、前記第二のメモリの先頭アドレス、読み取り方向、データのサイズに、前記第一のメモリの先頭アドレス、書き込み方向、データのサイズを追加調整して、前記第二のDMAコントローラによる第二のメモリのデータの読み取りから、前記第二のDMAコントローラによる第二のメモリのデータの前記第一のメモリへの書き込みに変更する
請求項1に記載の情報処理装置。 - 前記第一のメモリと前記第二のメモリとに異なる種類のデータが記憶される場合に、前記CPUが、前記第二のメモリのデータを前記第一のメモリに転送する際に、前記第一のDMAコントローラに前記間接リード要求を送信する
請求項1又は2に記載の情報処理装置。 - 請求項1−3のいずれか一項に記載の情報処理装置を備えた画像形成装置。
- CPUからの要求を受信して、第一のメモリにデータを読み書きする第一のDMAコントローラと、当該第一のDMAコントローラと接続され、第二のメモリにデータを読み書きする第二のDMAコントローラとを含む情報処理装置の情報処理方法において、
前記第一のDMAコントローラと、前記第二のDMAコントローラとは高速シリアルバスで接続され、
前記第一のDMAコントローラが前記CPUからの要求を受信すると、当該要求が、前記第一のDMAコントローラが前記第二のメモリのデータを読み取って当該読み取ったデータを前記第一のメモリに書き込ませる間接リード要求であるか否かを判定する要求判定ステップと、
前記要求が前記間接リード要求である場合に、当該間接リード要求を、前記第二のDMAコントローラが前記第二のメモリのデータを前記第一のメモリに直接書き込ませる直接ライト要求に変換する要求変換ステップと、
前記直接ライト要求を前記第二のDMAコントローラに送信する要求送信ステップと、
前記第二のDMAコントローラで、前記直接ライト要求に従って、前記第二のメモリから前記第一のメモリに対するデータの直接転送を実行するステップと、
を備えることを特徴とする情報処理方法。 - 請求項5に記載の情報処理方法をコンピュータに実行させるためのプログラム。
- 請求項6に記載のプログラムを記憶したコンピュータに読み取り可能な記憶媒体。
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JP2013073425A JP2013073425A (ja) | 2013-04-22 |
JP5730733B2 true JP5730733B2 (ja) | 2015-06-10 |
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