JP5719436B2 - 電気回路保護のための装置および方法 - Google Patents

Description

（分野）
本発明の実施形態は、電子システムに関し、より具体的には、過渡電気事象保護回路に関する。

ある電子システムは、過渡電気事象、すなわち、高速で変化する電圧および高電力を有する短い持続時間の電気信号に暴露され得る。過渡電気事象として、例えば、物体または人から電子システムへの突然の電荷放出から生じる静電放電（ＥＳＤ）事象が挙げられ得る。

過渡電気事象は、ＩＣの比較的小さい面積内における過電圧条件および高レベルの電力損失に起因して、集積回路（ＩＣ）を破壊し得る。高い電力損失は、ＩＣ温度を上昇させ、ゲート酸化物押抜き現象、接合損傷、金属損傷、および表面電荷蓄積等、多数の問題につながり得る。過渡電気事象は、例えば、高性能の無線周波数（ＲＦ）回路用途等、種々の用途において問題となり得る。したがって、電子システム内のＩＣに、そのような過渡電気事象からの保護を提供するための必要性が存在する。

一実施形態では、装置は、第１のノードにおいて過渡電気事象の有無を検出し、過渡電気事象の検出に応じて、第１の持続時間の間、第１の電流を発生するように構成される検出およびタイミング回路を備える。装置は、検出およびタイミング回路から第１の電流を受け取ることと、第１の電流を増幅して、第２の電流を発生することとを行うようにさらに構成される電流増幅回路を備える。装置は、第１のノードと第２のノードとの間に電気的に接続されることと、アクティブ化のために第２の電流を受け取ることとを行うように構成されるクランプ回路を備える。クランプ回路は、第２の電流に応じて、第１のノードと第２のノードとの間の低インピーダンス経路をアクティブ化することと、そうでなければ、低インピーダンス経路を非アクティブ化することとを行うように構成される。

別の実施形態では、装置は、第１のノードにおいて過渡電気事象の有無を検出し、過渡電気事象の検出に応じて、第１の持続時間の間、第１の電流を発生するための手段を備える。装置は、第１の電流を増幅して、第２の電流を発生するための手段と、第２の電流に応じて、第１のノードと第２のノードとの間の低インピーダンス経路をアクティブ化し、そうでなければ、低インピーダンス経路が、非アクティブ化される手段とをさらに備える。

別の実施形態では、過渡電気事象保護のための方法が提供される。方法は、第１のノードにおいて過渡電気事象の有無を検出するステップと、過渡電気事象に応じて、第１の持続時間の間、第１の電流を発生するステップと、第１の電流を増幅して、第２の電流を発生するステップとを備える。方法は、双極トランジスタを使用して、第２の電流に応じて、電流に対して第１のノードと第２のノードとの間の低インピーダンス経路をアクティブ化し、そうでなければ、第１のノードと第２のノードとの間の低インピーダンス経路を非アクティブ化するステップをさらに備える。検出、増幅、および提供は、集積回路内の別個の回路によって行なわれ、第１のノードと第２のノードとの間に低インピーダンス経路を提供するステップは、双極トランジスタの接合降伏の前に行なわれる。
例えば、本発明は以下の項目を提供する。
（項目１）
装置（１０）であって、
該装置は、
検出およびタイミング回路（２１）であって、該検出およびタイミング回路は、第１のノードにおいて過渡電気事象（１４）の有無を検出するように構成され、該検出およびタイミング回路は、該過渡電気事象の検出に基づいて、第１の持続時間の間、第１の電流を発生するように構成される、検出およびタイミング回路（２１）と、
電流増幅回路（２２）であって、該電流増幅回路は、該検出およびタイミング回路から該第１の電流を受け取ることと、該第１の電流を増幅して、第２の電流を発生することとを行うようにさらに構成される、電流増幅回路（２２）と、
クランプ回路（２３）であって、該クランプ回路は、該第１のノードと第２のノードとの間に電気的に接続され、アクティブ化のために該第２の電流を受け取るように構成され、該クランプ回路は、該第２の電流に応じて、該第１のノードと第２のノードとの間の低インピーダンス経路をアクティブ化することと、そうでなければ、該低インピーダンス経路を非アクティブ化することとを行うように構成される、クランプ回路（２３）と
を備える、装置（１０）。
（項目２）
前記クランプ回路は、エミッタ、ベース、およびコレクタを有するＰＮＰ双極クランプトランジスタ（３８）を備え、該エミッタは、前記第１のノードに電気的に接続され、該コレクタは、前記第２のノードに電気的に接続され、該ベースは、前記第２の電流を受け取るように構成される、項目１に記載の装置。
（項目３）
前記検出およびタイミング回路および前記クランプ回路は、前記第２の電流を提供して、前記低インピーダンス経路をアクティブ化するように構成され、それにより、前記ＰＮＰ双極クランプトランジスタの接合降伏が生じない、項目２に記載の装置。
（項目４）
前記電流増幅回路は、少なくとも２つの利得段（３７ａ、３７ｂ、３７ｃ）を備える、項目２に記載の装置。
（項目５）
前記電流増幅利得段は、双極トランジスタ利得段（４４、４５）を備える、項目４に記載の装置。
（項目６）
前記電流増幅回路は、２つ以上のＰＮＰ双極トランジスタ（４４、４５）を備える、項目１に記載の装置。
（項目７）
前記電流増幅回路は、第１のＰＮＰ双極トランジスタ（４４）および第２のＰＮＰ双極トランジスタ（４５）を備え、該第１および第２のＰＮＰ双極トランジスタは、各々、エミッタ、ベース、およびコレクタを含み、該第１のＰＮＰ双極トランジスタの該ベースは、前記第１の電流の少なくとも一部を受け取るように構成され、該第２のＰＮＰトランジスタの該エミッタは、前記第２の電流の少なくとも一部を発生するように構成され、該第１のＰＮＰトランジスタの該エミッタは、該第２のＰＮＰトランジスタの該ベースに電気的に接続される、項目６に記載の装置。
（項目８）
前記電流増幅回路は、第１の端部および第２の端部を有する第１のレジスタ（５１）をさらに備え、該第１のレジスタの該第１の端部は、前記第１のＰＮＰトランジスタの前記エミッタおよび前記第２のＰＮＰトランジスタの前記ベースに電気的に接続され、該第２の端部は、該第２のＰＮＰトランジスタの前記エミッタに電気的に接続される、項目７に記載の装置。
（項目９）
前記電流増幅回路は、第１の端部および第２の端部を有する第２のレジスタ（５２）をさらに備え、該第２のレジスタの該第１の端部は、前記第２のＰＮＰトランジスタの前記エミッタおよび前記第１のレジスタの第２の端部に電気的に接続され、該第２のレジスタの該第２の端部は、前記第１のノードに電気的に接続される、項目８に記載の装置。
（項目１０）
前記電流増幅回路は、エミッタ、ベース、およびコレクタを有する第３のＰＮＰ双極トランジスタ（４７）をさらに備え、該第３のＰＮＰ双極トランジスタの該エミッタは、前記第２のＰＮＰ双極トランジスタの前記コレクタに電気的に接続され、該第３のＰＮＰ双極トランジスタの該コレクタは、該第３のＰＮＰ双極トランジスタの該ベースおよび前記第２のノードに電気的に接続される、項目７に記載の装置。
（項目１１）
前記電流増幅回路は、エミッタ、ベース、およびコレクタを有する第４のＰＮＰ双極トランジスタ（４６）をさらに備え、該第４のＰＮＰ双極トランジスタの該エミッタは、前記第１のＰＮＰ双極トランジスタのコレクタに電気的に接続され、該第４のＰＮＰ双極トランジスタの該コレクタは、該第４のＰＮＰ双極トランジスタの該ベースおよび前記第２のノードに電気的に接続される、項目１０に記載の装置。
（項目１２）
前記電流増幅回路は、エミッタ、ベース、およびコレクタを有する第５のＰＮＰ双極トランジスタ（４８）をさらに備え、該第５のＰＮＰ双極トランジスタの該エミッタは、前記第１のＰＮＰ双極トランジスタの前記ベースに電気的に接続され、該第５のＰＮＰ双極トランジスタの該コレクタは、前記第２のノードに電気的に接続され、該第５のＰＮＰ双極トランジスタの該ベースは、前記第１の電流の少なくとも一部を受け取るように構成される、項目１１に記載の装置。
（項目１３）
第１の端部および第２の端部を有する第３のレジスタ（５３）をさらに備え、該第１の端部は、前記第１のＰＮＰ双極トランジスタのベースおよび前記第５のＰＮＰ双極トランジスタの前記エミッタに電気的に接続され、該第２の端部は、前記第１のレジスタの前記第１の端部、前記第２のＰＮＰ双極トランジスタの前記ベース、および該第１のＰＮＰ双極トランジスタの前記エミッタに電気的に接続される、項目１２に記載の装置。
（項目１４）
バイアスレジスタ（６４）、第１のバイアストランジスタ（６５）、および第２のバイアストランジスタ（６６）をさらに備え、該第１および第２のバイアストランジスタは、各々、エミッタ、ベース、およびコレクタを有するＰＮＰ双極トランジスタであり、該バイアスレジスタは、前記第１のＰＮＰ双極トランジスタの前記ベースに電気的に接続される第１の端部と、該第１のバイアストランジスタの該コレクタおよびベースに電気的に接続される第２の端部とを含み、該第１のバイアストランジスタの該エミッタは、該第２のバイアストランジスタの該コレクタおよびベースに電気的に接続され、該第２のバイアストランジスタの該エミッタは、前記第１のノードに電気的に接続される、項目７に記載の装置。
（項目１５）
前記検出およびタイミング回路は、レジスタ（３５）と、キャパシタ（３４）と、エミッタ、ベース、およびコレクタを有するＮＰＮ双極トランジスタ（３６）とを備え、該キャパシタは、前記第１のノードに電気的に接続される第１の端子と、該ＮＰＮ双極トランジスタの該ベースに電気的に接続される第２の端子とを有し、第１のレジスタは、該キャパシタの第２の端子および該ＮＰＮ双極トランジスタのベースに電気的に接続される第１の端部を有し、該第１のレジスタは、前記第２のノードに電気的に接続される第２の端部を有し、該ＮＰＮ双極トランジスタのエミッタは、該第２のノードに電気的に接続され、該ＮＰＮ双極トランジスタのコレクタは、前記第１の電流を発生するように構成される、項目１に記載の装置。
（項目１６）
前記装置は、集積回路（１）を備える、項目１に記載の装置。
（項目１７）
前記集積回路の保護されるべき回路（３）をさらに備え、該保護されるべき回路は、前記第１のノードと第２のノードとの間に電気的に接続される、項目１６に記載の装置。
（項目１８）
前記クランプ回路は、ＰＮＰ双極クランプトランジスタ（３８）を備え、該ＰＮＰ双極クランプトランジスタは、前記第１のノードに電気的に接続されるエミッタと、前記第２のノードに電気的に接続されるコレクタと、前記第２の電流の少なくとも一部を受け取るように構成されるベースとを有し、
前記電流増幅回路は、ＰＮＰ双極トランジスタ（４４）を備え、該ＰＮＰ双極トランジスタは、前記第１の電流の少なくとも一部を受け取るように構成されるベースと、該第２の電流を発生するように構成されるコレクタとを有し、
前記検出およびタイミング回路は、レジスタ（３５）と、キャパシタ（３４）と、エミッタ、ベース、およびコレクタを有するＮＰＮ双極トランジスタ（３６）とを備え、該キャパシタは、該第１のノードに電気的に接続される第１の端子と、該ＮＰＮ双極トランジスタの該ベースに電気的に接続される第２の端子とを有し、第１のレジスタは、該キャパシタの第２の端子および該ＮＰＮ双極トランジスタの該ベースに電気的に接続される第１の端部と、前記第２のノードに電気的に接続される第２の端部とを有し、該ＮＰＮ双極トランジスタの該エミッタは、該第２のノードに電気的に接続され、該ＮＰＮ双極トランジスタの該コレクタは、該第１の電流を発生するように構成される、項目１に記載の装置。
（項目１９）
装置（１０）であって、
該装置は、
第１のノードにおいて過渡電気事象（１４）の有無を検出し、該過渡電気事象の検出に基づいて、第１の持続時間の間、第１の電流を発生するための手段（２１）と、
該第１の電流を増幅して、第２の電流を発生するための手段（２２）と、
該第２の電流に応じて、該第１のノードと第２のノードとの間の低インピーダンス経路をアクティブ化する手段（２３）であって、該低インピーダンス経路は、そうでなければ、非アクティブ化される、手段（２３）と
を備える、装置（１０）。
（項目２０）
過渡電気事象保護を提供するための方法であって、
該方法は、
第１のノードにおいて過渡電気事象の存在を検出することと、
該過渡電気事象に応じて、第１の持続時間の間、第１の電流を発生することと、
該第１の電流を増幅して、第２の電流を発生することと、
双極トランジスタ（３８）を使用して、該第２の電流に応じて、電流に対して該第１のノードと第２のノードとの間の低インピーダンス経路をアクティブ化し、そうでなければ、該第１のノードと第２のノードとの間の該低インピーダンス経路を非アクティブ化することと
を備え、
検出すること、増幅すること、および提供することが、集積回路内の別個の回路によって実行され、該第１のノードと第２のノードとの間の低インピーダンス経路を提供することは、該双極トランジスタの接合降伏の前に実行される、方法。
（項目２１）
前記第１の電流を増幅して、前記第２の電流を発生することは、少なくとも１つのＰＮＰ双極トランジスタ利得段（４４、４５）を使用して、該第１の電流を増幅することを備える、項目２０に記載の方法。
（項目２２）
レジスタ（５１）を使用して、前記少なくとも１つのＰＮＰ双極トランジスタ利得段のＰＮＰ双極トランジスタのコレクタ−エミッタ降伏電圧を増加させることをさらに備える、項目２１に記載の方法。
（項目２３）
前記過渡電気事象の存在を検出することは、過渡電気信号が約２ｎｓ〜約５００ｎｓのの範囲内の時間長さの間に、約１０ｍＡ／ｎｓ〜約１Ａ／ｎｓの範囲内の電流変化率を有するか否かを決定することを備える、項目２０に記載の方法。
（項目２４）
前記低インピーダンス経路をアクティブ化することは、ＰＮＰ双極トランジスタのベースへの前記第２の電流の少なくとも一部を受け取ることと、該ＰＮＰ双極トランジスタのコレクタとエミッタとの間の低インピーダンス経路をアクティブ化することとを備える、項目２０に記載の方法。
（項目２５）
レジスタ（５２）を使用して、前記ＰＮＰ双極トランジスタの前記コレクタ−エミッタ降伏電圧を増加させることをさらに備える、項目２４に記載の方法。
（項目２６）
前記低インピーダンス経路をアクティブ化することは、前記第１のノードと前記第２のノードとの間に比較的低い電圧降下を提供することを備える、項目２０に記載の方法。

図１は、一実施形態による、電子システムの概略ブロック図である。 図２は、実施形態による、アクティブ制御の保護回路を例示する、概略ブロック図である。 図３は、一実施形態による、アクティブ制御の保護回路を例示する、回路図である。 図４Ａは、別の実施形態による、アクティブ制御の保護回路を例示する、回路図である。 図４Ｂは、さらに別の実施形態による、アクティブ制御の保護回路を例示する、回路図である。 図４Ｃは、さらに別の実施形態による、アクティブ制御の保護回路を例示する、回路図である。 図４Ｄは、さらに別の実施形態による、アクティブ制御の保護回路を例示する、回路図である。 図４Ｅは、さらに別の実施形態による、アクティブ制御の保護回路を例示する、回路図である。 図５Ａは、パッド保護回路の一実施例に対するクランプ電圧対クランプ電流のグラフである。 図５Ｂは、パッド保護回路の２つの実施例に対するクランプ電圧対クランプ電流のグラフである。

ある実施形態についての以下の発明を実施するための形態は、本発明の具体的実施形態の種々の説明を提示する。しかしながら、本発明は、請求項によって規定および網羅される多数の異なる方法において具現化することができる。本説明では、同一の参照番号は、同一または機能的に類似の要素を示す図面を参照する。

ある電子システムは、回路またはその中の構成要素を過渡電気事象から保護するように構成される。さらに、電子システムが、信頼性があることを保証することを支援するために、製造業者は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏｎ（ＩＥＣ）、およびＡｕｔｏｍｏｔｉｖｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＡＥＣ）等の種々の組織によって設定された規格によって説明され得る、規定されたストレス条件下において電子システムを試験することができる。規格は、ＥＳＤ事象を含む多数の過渡電気事象を網羅し得る。

ＩＣは、一般的には、ＩＣの内部回路と外部のデバイスまたは回路（例えば、プリント回路基板、電源、および電圧基準）との間に電気接続を提供する１つ以上のパッドを含む。そのような内部回路の信頼性は、パッド保護回路をＩＣのパッドに提供することによって改善することができる。そのようなパッド保護回路はまた、概して、本書では、「ＩＣ保護回路」と称することができる。パッド保護回路は、パッドにおける電圧レベルを所定の安全範囲内に維持することができ、過渡電気事象が検出されると、高インピーダンス状態から低インピーダンス状態に遷移するように構成することができる。その後、パッド保護回路は、事前に選択された持続時間の間、低インピーダンス状態のままであるように構成することができる。

一実施形態では、パッド保護回路は、比較的高速ターンオン時間を有することができ、直接接合降伏に依存することなく、比較的低電圧において、低インピーダンス状態に入るように構成することができる。これは、保護回路が、接合降伏電圧においてクランプし、デバイス内部の降伏電圧より高い電圧レベルがＩＣに到達する、過渡電気事象をもたらし得る、回路に関連する過渡電気事象に対する保護を向上させることができる。

制御様式において、事前に選択された条件下、過渡電気事象保護を提供するように構成することができ、誤ったアクティブ化に対して、安定性およびロバスト性を向上させる、改良されたアクティブ制御の保護回路の必要性が存在する。さらに、電圧クランプを提供するために、直接接合降伏に依存することなく、過渡電気事象を検出することができる、保護回路の必要性が存在する。さらに、例えば、無線周波数（ＲＦ）用途において、比較的高速アクティブ化時間、比較的低静的電力損失、および低コストのための比較的小面積を有する、保護回路の必要性が存在する。

（電子システムの概要）
図１は、いくつかの実施形態による、１つ以上のパッド保護回路を含むことができる電子システム１０の概略ブロック図である。例示される電子システム１０は、保護回路１５と、内部回路３と、ピンまたはパッド６、７とを含む、集積回路（ＩＣ）１を含む。内部回路３は、種々の機能性の１つ以上の回路を含むことができ、パッド６、７のうちの１つ以上に電気的に接続することができる。パッド６、７はそれぞれ、データ通信および／または電源のために使用することができ、例えば、電力パッド、接地パッド、または双方向パッドのうちの１つであることができる。

ＩＣ１は、ＩＣ損傷を生じさせ、ラッチアップを誘発し得るＥＳＤ事象等の過渡電気事象に暴露され得る。例えば、パッド６は、ＩＣ１の電気接続に沿って進行し、内部回路３に到達し得る過渡電気事象１４を受け得る。過渡電気事象１４は、過電圧条件をもたらし、高レベルの電力を損失させ、内部回路３の機能を中断させ、潜在的に恒久的な損傷を生じさせ得る。

パッド保護回路１５は、ＩＣ１の信頼性を保証するために提供することができる。パッド保護回路１５は、以下にさらに詳細に説明されるように、ＩＣ１のパッド上で受けた過渡電気事象を検出し、他のノードまたはＩＣ１のパッドへの、過渡電気事象と関連付けられた電流を短絡させ、それによって、過渡電気事象保護を提供するように構成されることができる。

パッド保護回路１５は、電力パッドと接地パッドとの間に設置されることができる。加えて、ある実施形態では、パッド保護回路１５は、例えば、電力パッドと入力パッドとの間、電力パッドと出力パッドとの間、電力パッドと双方向パッドとの間、接地パッドと入力パッドとの間、接地パッドと出力パッドとの間、および／または接地パッドと双方向パッドとの間を含む、他の構成において設置することができる。過渡電気事象が存在しない場合、パッド保護回路は、高インピーダンス／低漏出の状態のままであり、それによって、漏出電流から生じる静的電力損失を最小にすることができる。

パッド保護回路１５は、ＩＣ１とチップ上において統合することができる。しかしながら、他の実施形態では、パッド保護回路１５は、別個のＩＣ内に配列することができる。例えば、パッド保護回路１５は、別個にパッケージ化されたＩＣ内に含まれることができるか、またはＩＣ１とともに、共通パッケージ内に封入されることができる。そのような実施形態では、１つ以上のパッド保護回路は、独立ＩＣ内に設置されるか、システム・オン・パッケージ用途のための共通パッケージ内に設置されるか、またはシステム・オン・チップ用途のための共通半導体基板内においてＩＣと統合されることができる。

ＩＣ１は、例えば、高速の無線周波数（ＲＦ）システム、伝送線システム、産業用制御、電力管理システム、微小電気機械システム（ＭＥＭＳ）センサ、変換器、または種々の他のシステムにおいて使用することができる。ＩＣ１は、ＩＣのピンが、例えば、電場誘起放電を発生するＩＣアセンブリ条件、処理および試験のための機械的伝導性ツール、および／または低インピーダンス接続を介した直接ユーザ接触に暴露される電子システムにおいて利用することができる。

（パッド保護回路）
図２は、いくつかの実施形態による、アクティブ制御の保護回路２０を例示する概略ブロック図である。例示される保護回路２０は、検出およびタイミングブロック２１と、電流増幅ブロック２２と、クランプブロック２３とを含む。検出およびタイミングブロック２１は、過渡電気事象に応じて、電流Ｉ_１を電流増幅ブロック２２に提供するように構成することができる。以下に詳細に説明されるように、検出およびタイミングブロック２１は、過渡電気事象を検出後、電流Ｉ_１を発生することができ、電流Ｉ_１は、所定の時間、例えば、約４０ナノ秒（ｎｓ）と約３５０ｎｓとの間の時間の間、アクティブ状態のままであることができる。電流Ｉ_１は、電流Ｉ_１を増幅して、電流Ｉ_２を発生することができる電流増幅ブロック２２によって受け取ることができる。以下に詳細に説明されるように、電流Ｉ_２が、クランプブロック２３に提供されることができ、および低インピーダンス状態にクランプブロック２３をターンオンするために使用されることができ、低インピーダンス状態において、クランプブロック２３が最大電圧条件を制限しつつ、電流Ｉ_{ＳＨＵＮＴ}を放電するための低インピーダンス経路を提供する。

保護回路２０はまた、検出およびタイミングブロック２１と、電流増幅ブロック２２と、クランプブロック２３と、図示されない付加的ブロックのうちの１つ以上に電気的に接続することができる第１のノードＮ_１および第２のノードＮ_２を含む。検出およびタイミングブロック２１、電流増幅ブロック２２、およびクランプブロック２３はそれぞれ、第１および第２のノードＮ_１、Ｎ_２に接続されるように示されているが、ある実施形態では、例示される接続の全部が必要であるわけではない。

以下に詳細に説明されるように、保護回路２０のクランプブロック２３は、低漏出／高インピーダンス状態（または、ＯＦＦ状態）から開始するように構成されることができる。ＯＦＦ状態インピーダンスは、例えば、約３００ＧΩから約６００ＧΩまでの範囲内にあり、それによって、電力消費を最小にすることができる。特定の電圧変化率等の１つ以上の信号伝達条件を満たす過渡電気事象の検出に応じて、検出およびタイミングブロック２１は、特定の持続時間の間、電流Ｉ_１を電流増幅ブロック２２に提供するように構成されることができる。電流増幅ブロック２２は、電流Ｉ_１を増幅して、電流Ｉ_２を発生するように構成されることができ、電流Ｉ_２は、クランプブロック２３が電流Ｉ_{ＳＨＵＮＴ}を放電する高電流／低インピーダンス状態（または、ＯＮ状態）にクランプブロック２３をターンオンすることができる。短絡電流Ｉ_{ＳＨＵＮＴ}は、例えば、約６００ｍＡから約３Ａまでの範囲内にあり、それによって、ＩＣを過渡電気事象から保護することを補助することができる。クランプブロック２３は、前述のように、検出およびタイミングブロック２１によって決定された持続時間の間、低インピーダンス状態のままであることができ、その後、クランプブロック２３は、低漏出／高インピーダンス状態に戻ることができる。

検出およびタイミングブロック２１は、第１のノードＮ_１および／または第２のノードＮ_２において過渡電気事象を検出すること、および適格な過渡電気事象が検出されたか否かを示す電流Ｉ_１を発生するように構成されることができる。例えば、検出およびタイミングブロック２１は、検出およびタイミングブロック２０が、第１のノードＮ_１および／または第２のノードＮ_２において、十分な期間の間、高速変化電圧を検出すると、電流Ｉ_１を発生するように構成することができる。例えば、検出およびタイミングブロック２１は、約２ｎｓから約５００ｎｓまでの範囲内の時間長さの間、約１０ｍＡ／ｎｓから約１Ａ／ｎｓまでの範囲内の電流変化率を有する過渡電気信号に対して、アクティブ化するように構成することができる。検出およびタイミングブロック２１は、例えば、ＩＣを通電ソケット内に挿入するときと関連付けられる信号伝達条件を含め、第１のノードＮ_１および第２のノードＮ_２における電圧の正常な変動中、高インピーダンス状態のままであるように構成されることができる。

当業者は、検出およびタイミングブロック２１が、電力、電圧、および／または電荷の測定を含むが、それらに限定されない、影響を受けやすい電子機器を損傷する過渡電気事象の潜在性を示す多数の検出条件に基づいて、過渡電気事象を監視するように構成されることができることを理解するであろう。検出およびタイミングブロック２１は、過渡電気事象の一般的なストレス時間と関連付けられた時間期間、例えば、約４０ｎｓと約３５０ｎｓとの間の時間の間、電流Ｉ_１を発生するように構成することができる。検出およびタイミングブロック２１の一実施形態は、図３を参照して、以下に説明される。

前述のように、保護回路２０のインピーダンスが、短時間の間に、数オーダー変化することが望ましくあり得る。したがって、クランプブロック２３が、例えば、約０．１ｐｓと約１００ｐｓとの間の短時間に、過電圧条件、内部デバイスの接合降伏、またはＩＣへの損傷と関連付けられるものよりも小さい電圧において、高インピーダンス状態と低インピーダンス状態との間を遷移することが望ましくあり得る。図３−５Ｃを参照して、以下に説明されるように、クランプブロック２３は、低漏出／高インピーダンス状態から開始するように構成されることができる。信号伝達条件を満たす過渡電気事象の検出後、クランプブロック２３は、電流Ｉ_１を受け取ることができる。その後、クランプブロック２３は、電流Ｉ_２を増幅して、電流Ｉ_{ＳＨＵＮＴ}の放電を可能にし、過渡電気オーバーストレス事象からの保護を提供することができる。電流Ｉ_１およびＩ_２は、特定の極性を有するように示されるが、ある実施形態では、各電流の極性は、逆であることができる。

図３は、一実施形態による、アクティブ制御の保護回路３０を例示する回路図である。例示される保護回路３０は、各々、第１のノードＮ_１と第２のノードＮ_２との間に電気的に接続される検出およびタイミングブロック３１と、電流増幅ブロック３２と、クランプブロック３３とを含む。検出およびタイミングブロック３１は、電流増幅ブロック３２によって受け取られることができる電流Ｉ_１を発生することができる。電流増幅ブロック３２は、電流Ｉ_１を増幅して電流Ｉ_２を生成することができ、電流Ｉ_２は、クランプブロック３３によって使用されることにより、第１のノードＮ_１と第２のノードＮ_２との間に低インピーダンス経路を発生することができる。

例示される検出およびタイミングブロック３１は、キャパシタ３４と、レジスタ３５と、エミッタ、ベース、およびコレクタを有するＮＰＮ双極トランジスタ３６とを含む。キャパシタ３４は、ノードＮ_１に電気的に接続される第１の端子と、Ｎ_{ＴＩＭＩＮＧ}と標識されたノードにおいて、ＮＰＮ双極トランジスタ３６のベースおよびレジスタ３５の第１の端部に電気的に接続される第２の端子とを含む。レジスタ３５は、ノードＮ_２においてＮＰＮ双極トランジスタ３６のエミッタに電気的に接続される第２の端部をさらに含む。ＮＰＮ双極トランジスタ３６のエミッタは、ノードＮ_２に電気的に接続され、ＮＰＮ双極トランジスタ３６のコレクタは、電流Ｉ_１を発生するように構成することができる。

検出およびタイミングブロック３１は、特定の電圧変化率を有する過渡電気事象に応じて、電流Ｉ_１を発生するように構成されることができる。例えば、第１のノードＮ_１は、第２のノードＮ_２の電圧に実質的に等しい電圧レベルから開始することができる。第１のノードＮ_１が電圧の急上昇を受けると、キャパシタ３４によって提供される結合は、ノードＮ_{ＴＲＩＧＧＥＲ}にかかる電圧を上昇させ得る。第１のノードＮ_１の変化率（ｄＶ／ｄｔ）が増加することに伴って、キャパシタ３４によって注入される電流は、約Ｉ_Ｃ＝Ｃ^＊ｄＶ／ｄｔであり得る。第１のノードＮ_１が、十分な持続時間の間、ある大きさの電圧変化率を受けると、レジスタ３５を通る電流は、ＮＰＮ双極トランジスタ３６のベース−エミッタ接合を順方向にバイアスする電圧を生成し得る。その後、電流Ｉ_１が発生され、それはキャパシタ３４を充電し、ノードＮ_{ＴＩＭＩＮＧ}の電圧を約ノードＮ_２の電圧に等しい電圧に戻すことができる。レジスタ３５の抵抗は、キャパシタ３４を充電するためにかかる時間が、実質的に、キャパシタ３４の静電容量および電流Ｉ_１の大きさによって決定されることができる一方、ＤＣ条件下における、およそ第２のノードＮ_２の電圧に等しい電圧において、ノードＮ_{ＴＩＭＩＮＧ}をバイアスするように機能するように選択されることができる。

一実施形態では、キャパシタ３４の静電容量は、約１．５ｐＦから約３．５ｐＦまでの範囲内にあるように選択され、レジスタ３５は、約３０ｋΩから約５０ｋΩまでの範囲内にあるように選択される。ＮＰＮ双極トランジスタ３６は、電流Ｉ_１の大きさを決定するように寸法設定されることができる。一実施形態では、ＮＰＮ双極トランジスタ３６は、約５μｍ^２から約１０μｍ^２までの範囲内にあるように選択される全エミッタ面積を有する。例えば、ＮＰＮ双極トランジスタ３６は、４つのストライプから構成されるエミッタを有することができ、各ストライプは、幅約０．３５μｍおよび長さ約２０μｍを有する。

電流増幅ブロック３２は、電流Ｉ_１を受け取り、電流Ｉ_１を増幅して、電流Ｉ_２を発生するように構成されることができる。電流増幅ブロック３２は、利得段３７ａ−３７ｃ等、ｎ個の利得段を含むことができる。利得段ｎの数は、例えば、約１から約１０までの範囲内にあるように選択されることができる。他の数も、当業者によって、容易に決定されるであろう。双極トランジスタの実施形態では、利得段の数は、例えば、共通エミッタ利得、すなわち、β、および双極トランジスタのカットオフ周波数Ｆｔに基づいて、選択されることができる。電流増幅ブロック３２の種々の実施形態は、図４Ａ−４Ｅを参照して、以下に説明される。

クランプブロック３３は、エミッタ、ベース、およびコレクタを有するＰＮＰ双極トランジスタ３８を含む。ＰＮＰ双極トランジスタ３８のエミッタは、ノードＮ_１に電気的に接続され、ＰＮＰ双極トランジスタ３８のコレクタは、ノードＮ_２に電気的に接続される。ＰＮＰ双極トランジスタ３８のベースは、電流増幅ブロック３２から電流Ｉ_２を受け取るように構成される。電流Ｉ_２に応じて、クランプブロック３３は、高インピーダンス状態から低インピーダンス状態に遷移し、それによって、第１のノードＮ_１と第２のノードＮ_２との間の電流経路を開放し、過渡電気事象からの保護を提供するように構成されることができる。一実施形態では、ＰＮＰ双極トランジスタ３８は、例えば、約３００μｍ^２から約３０００μｍ^２までの範囲内にあるように選択される全エミッタ面積を有する。他のエミッタ面積は、当業者によって、容易に決定されるであろう。例えば、ＰＮＰ双極トランジスタ３８は、並行して動作する５つの双極デバイスを含むことができ、各デバイスは、４つのストライプから構成されるエミッタを有し、各ストライプは、幅約１μｍおよび長さ約２０μｍを有する。

図４Ａは、別の実施形態による、アクティブ制御の保護回路４０を例示する回路図である。例示される保護回路４０は、検出およびタイミングブロック２１と、電流増幅ブロック４２と、クランプブロック３３とを含む。図４Ａに示されるように、検出およびタイミングブロック２１、電流増幅ブロック４２、およびクランプブロック３３はそれぞれ、第１のノードＮ_１と第２のノードＮ_２との間に電気的に接続される。

クランプブロック３３は、第１のノードＮ_１に電気的に接続されるエミッタと、第２のノードＮ_２に電気的に接続されるコレクタとを有するＰＮＰ双極トランジスタ３８を含む。ＰＮＰ双極トランジスタ３８は、電流増幅ブロック４２から電流Ｉ_２を受け取るように構成されるベースをさらに含む。

検出およびタイミングブロック２１は、図３の検出およびタイミングブロック３１に類似し得る。しかしながら、当業者は、過渡電気事象に応じて、事前に選択された時間期間の間、電流Ｉ_１を発生するための任意の好適な回路を採用することができることを理解するであろう。

電流増幅ブロック４２は、第１のレジスタ５１と、第２のレジスタ５２と、第１のＰＮＰ双極トランジスタ４４と、第２のＰＮＰ双極トランジスタ４５と、第３のＰＮＰ双極トランジスタ４６と、第４のＰＮＰ双極トランジスタ４７とを含む。ＰＮＰ双極トランジスタ４４−４７はそれぞれ、エミッタ、ベース、およびコレクタを含む。

第３のＰＮＰ双極トランジスタ４６のベースおよびコレクタは、ノードＮ_２に電気的に接続され、第３のＰＮＰ双極トランジスタ４６のエミッタは、第１のＰＮＰ双極トランジスタ４４のコレクタに電気的に接続される。第１のＰＮＰ双極トランジスタ４４のベースは、検出およびタイミングブロック２１から電流Ｉ_１を受け取るように構成され、第１のＰＮＰ双極トランジスタ４４のエミッタは、第２の双極トランジスタ４５のベースおよび第１のレジスタ５１の第１の端部に電気的に接続される。第１のレジスタ５１は、第２のＰＮＰ双極トランジスタ４５のエミッタ、第２のレジスタ５２の第１の端部、およびクランプブロック３３のＰＮＰ双極トランジスタ３８のベースに電気的に接続される第２の端部をさらに含む。第２のレジスタ５２はさらに、第１のノードＮ_１に電気的に接続される第２の端部を含む。第４のＰＮＰ双極トランジスタ４７のエミッタは、第２のＰＮＰ双極トランジスタ４５のコレクタに電気的に接続され、第４のＰＮＰ双極トランジスタ４７のベースおよびコレクタは、第２のノードＮ_２に電気的に接続される。

電流増幅ブロック４２は、第１の電流Ｉ_１を受け取ることができ、電流Ｉ_１を増幅して、第２の電流Ｉ_２を発生することができる。例えば、第１のＰＮＰ双極トランジスタ４４は、共通エミッタ利得、すなわち、β_１のベータを有し、第２のＰＮＰ双極トランジスタ４５は、β_２の共通エミッタ利得を有し得る。過渡電気事象が検出された後、第１のＰＮＰ双極トランジスタ４４は、順方向アクティブモードにバイアスされ、およそ第１の電流Ｉ_１と等しいベース電流および約β_１ ^＊Ｉ_１と等しいエミッタ電流を有するように構成されることができる。第１のＰＮＰ双極トランジスタ４４のエミッタ電流の一部は、第２のＰＮＰ双極トランジスタ４５のベースに提供されることができる。第１のレジスタ５１の抵抗は、第２のＰＮＰ双極トランジスタ４５のベース電流が、およそ第１のＰＮＰ双極トランジスタ４４のエミッタ電流に等しくなるように十分に大きくあることができる。第２のＰＮＰ双極トランジスタ４５は、過渡電気事象が存在する場合、順方向にアクティブな動作領域にあるように構成されることができ、約β_２ ^＊β_１ ^＊Ｉ_１と実質的に等しいエミッタ電流を有することができる。第２のレジスタの抵抗は、電流Ｉ_２が、およそ第２のＰＮＰ双極トランジスタ４５のエミッタ電流と等しくあるように十分に大きくあることができる。

第１および第２のＰＮＰ双極トランジスタ４４、４５の共通エミッタ利得はそれぞれ、電流増幅ブロック４２の電流利得が、約β^２と等しくあるように、およそβの共通エミッタ利得を有するように選択することができる。電流増幅ブロック４２の利得段の数を増加させることによって、電流利得を増加させることができる。例えば、図４Ａに示されるもの等、順方向にアクティブ構成である、およそβと等しい共通エミッタ利得を有するｎ個の双極トランジスタ利得段の使用は、およそβ^ｎと等しい電流利得を有する電流増幅ブロック４２をもたらすことができる。クランプブロック３３は、第２の電流Ｉ_２を使用して、ＰＮＰ双極トランジスタ３８のエミッタとコレクタとの間に低インピーダンス条件を生成し、ノードＮ_１とノードＮ_２との間に電流Ｉ_{ＳＨＵＮＴ}を放電することができる。例えば、ＰＮＰ双極トランジスタ３８、４４、４５が、およそβと等しい共通エミッタ利得を有する実施形態の場合、電流Ｉ_{ＳＨＵＮＴ}は、第１の電流Ｉ_１よりもおよそβ^３倍大きくあることができる。比較的高い電流利得増倍は、ＰＮＰ双極トランジスタ３８において、強力なベース電流駆動条件をもたらすことができ、オーバーストレス事象の間、電流Ｉ_{ＳＨＵＮＴ}のための低インピーダンス経路を有効にすることができる。

一実施形態では、第１のＰＮＰ双極トランジスタ４４は、約２０μｍ^２から約５０μｍ^２までの範囲内にあるように選択される全エミッタ面積を有する。例えば、第１のＰＮＰ双極トランジスタ４４は、４つのストライプを含むことができ、各ストライプは、幅約１μｍおよび長さ約１０μｍを有する。別の実施形態では、第２のＰＮＰ双極トランジスタ４５は、約２０μｍ^２から約５０μｍ^２までの範囲内にあるように選択される全エミッタ面積を有する。例えば、第２のＰＮＰ双極トランジスタ４５は、４つのストライプを含むことができ、各ストライプは、幅約１μｍおよび長さ約１０μｍを有する。

第３および第４のＰＮＰ双極トランジスタ４６、４７は、クランプブロック３３の漏出電流を低減させるために含まれることができる。例えば、第３および第４のＰＮＰ双極トランジスタ４６、４７は、保護回路４０がＯＦＦ状態にある場合、第１および第２のＰＮＰ双極トランジスタ４４、４５のコレクタ−エミッタ電圧を低減させ、それによって、保護回路４０の漏出電流を減少させることができる。

さらに、第３および第４のＰＮＰ双極トランジスタ４６、４７は、それぞれ、第１および第２のＰＮＰ双極トランジスタ４４、４５内に存在する電荷を留保することを補助することができ、過渡電気事象が検出されると、より長い持続時間の間、クランプブロック３３を低インピーダンス状態に維持することを補助できる。特に、ダイオード構成における第３および第４のＰＮＰ双極トランジスタ４６、４７の存在は、順方向アクティブモードにバイアスされるとき、第１および第２のＰＮＰ双極トランジスタ４４、４５のコレクタ−ベース接合の逆バイアス電圧を低減することができる。このように、コレクタ−ベース接合電圧の逆バイアスを低減させることによって、初期の影響から生じるベース電流の増加を低下させることができ、クランプブロック３３が低インピーダンス状態のままである持続時間が、延長されることができる。

一実施形態では、第３および第４のトランジスタ４６、４７は、それぞれ、約５μｍ^２から約５０μｍ^２までの範囲内にあるように選択される全エミッタ面積を有する。他のエミッタ面積も、当業者によって容易に決定されるであろう。例えば、第３のＰＮＰ双極トランジスタ４６は、４つのストライプを含むことができ、各ストライプは、幅約１μｍおよび長さ約１０μｍを有し、第４のＰＮＰ双極トランジスタ４７は、４つのストライプを含むことができ、各ストライプは、幅約１μｍおよび長さ約１０μｍを有する。

第１および第２のレジスタ５１、５２は、ＰＮＰ双極トランジスタ３８、４５をアバランシェ降伏条件から離すことを補助するために使用することができる。例えば、当業者は、ＰＮＰ双極トランジスタ３８、４５が、ＰＮＰ双極トランジスタのベース−エミッタ接合間のインピーダンスが無限である構成と比較して、より高いコレクタ−エミッタ降伏電圧を有することができることを理解するであろう。ＰＮＰ双極トランジスタ３８、４５の降伏電圧の低減は、トランジスタ３８、４５の漏出電流を低下させることができ、保護回路４０が、ＰＮＰ双極トランジスタ３８、４５が降伏条件に入る前に、低インピーダンス状態に到達することを保証することを支援できる。一実施形態では、第１のレジスタ５１は、約１ｋΩから約３ｋΩまで範囲内にあるように選択される抵抗を有し、第２のレジスタ５２は、約２ｋΩから約８ｋΩまでの範囲内にあるように選択される抵抗を有する。他の適用可能抵抗値も、当業者によって容易に決定されるであろう。

図４Ｂは、さらに別の実施形態による、アクティブ制御の保護回路５０を例示する回路図である。例示される保護回路５０は、検出およびタイミングブロック２１と、電流増幅ブロック５８と、クランプブロック２３とを含む。図４Ｂに示されるように、検出およびタイミングブロック２１、電流増幅ブロック５８、およびクランプブロック２３は、それぞれ、第１のノードＮ_１と第２のノードＮ_２との間に電気的に接続される。検出およびタイミングブロック２１は、第１の電流Ｉ_１を電流増幅ブロック５８に提供することができ、次に、第２の電流Ｉ_２をクランプブロック２３に提供することができる。クランプブロック２３および検出およびタイミングブロック２１は、前述において説明された通りであることができる。

例示される電流増幅ブロック５８は、第１および第２のレジスタ５１、５２と、図４Ａを参照して前述のように接続されるＰＮＰ双極トランジスタ４４−４７とを含む。加えて、電流増幅ブロック５８は、第１のＰＮＰ双極トランジスタ４４のベースに電気的に接続される第１の端部と、第１のレジスタ５１の第１の端部、第１のＰＮＰ双極トランジスタ４４のエミッタ、および第２のＰＮＰ双極トランジスタ４５のベースに電気的に接続される第２の端部とを有する第３のレジスタ５３を含む。第３のレジスタは、第１のＰＮＰ双極トランジスタ４４の降伏電圧を増加させ、正常動作の間、ＰＮＰ双極トランジスタ４４のベースをバイアスすることを補助し、それによって、トランジスタの漏出電流を低下させることができる。一実施形態では、第３のレジスタ５３は、約０．５ｋΩから約３ｋΩまでの範囲内にあるように選択される抵抗を有する。

図４Ｃは、さらに別の実施形態による、アクティブ制御の保護回路６０を例示する回路図である。例示される保護回路６０は、検出およびタイミングブロック２１と、電流増幅ブロック５９と、クランプブロック２３とを含む。例示される電流増幅ブロック５９は、レジスタ５１−５３と、図４Ａ−４Ｂを参照して前述のように接続されるＰＮＰ双極トランジスタ４４−４７とを含む。

加えて、電流増幅ブロック５９は、第２のノードＮ_２に電気的に接続されるコレクタと、第１の電流Ｉ_１を受け取るように構成されるベースと、第１のＰＮＰ双極トランジスタ４４のベースおよび第３のレジスタ５３の第１の端部に電気的に接続されるエミッタとを有する第５のＰＮＰ双極トランジスタ４８を含む。第５のＰＮＰ双極トランジスタ４８の含有は、より低いカットオフ周波数双極デバイスが使用される実施形態等において、パッド保護回路のクランプ能力を向上させることができる電流増幅ブロック５９内の電流利得を増加させることができる。電流増幅ブロック５９は、３つのＰＮＰ双極トランジスタ利得段を有する一方、図４Ａの電流増幅ブロック４２は、２つのＰＮＰ双極トランジスタ利得段を有する。より多いかまたはより少ないＰＮＰ双極トランジスタ利得段を使用して、電流増幅ブロックの所望の利得を達成することができる。一実施形態では、ＰＮＰ双極トランジスタ利得段の数は、約１から約１０までの範囲内にあるように選択される。

図４Ｄは、さらに別の実施形態による、アクティブ制御の保護回路６０を例示する回路図である。例示される保護回路６０は、検出およびタイミングブロック２１と、電流増幅ブロック６２と、クランプブロック２３とを含む。例示される電流増幅ブロック６２は、レジスタ５１−５２と、図４Ａを参照して前述のように接続されるＰＮＰ双極トランジスタ４４、４５、４７とを含むが、電流増幅ブロック６２は、第１のＰＮＰ双極トランジスタ４４のコレクタと第２のノードＮ_２との間に接続されるＰＮＰ双極トランジスタ４６を含まない。むしろ、第１のＰＮＰ双極トランジスタ４４のコレクタは、第２のノードＮ_２に電気的に接続され、ＰＮＰ双極トランジスタ４６は、除去されている。ＰＮＰ双極トランジスタ４６の除去は、漏出電流の増加を犠牲にして、電流増幅ブロック６２の面積を縮小することができる。

図４Ｅは、さらに別の実施形態による、アクティブ制御の保護回路７０を例示する回路図である。例示される保護回路７０は、検出およびタイミングブロック２１と、電流増幅ブロック６３と、クランプブロック２３とを含む。例示される電流増幅ブロック６３は、レジスタ５１−５２と、図４Ｄを参照して前述のように接続されるＰＮＰ双極トランジスタ４４、４５、４７とを含む。加えて、電流増幅ブロック６３は、レジスタ６４と、ＰＮＰ双極トランジスタ６５、６６とを含む。レジスタ６４は、第１のＰＮＰ双極トランジスタ４４のベースに電気的に接続される第１の端部と、ＰＮＰ双極トランジスタ６５のベースおよびコレクタに電気的に接続される第２の端部とを含む。ＰＮＰ双極トランジスタ６５のエミッタは、ＰＮＰ双極トランジスタ６６のコレクタおよびベースに電気的に接続される。ＰＮＰ双極トランジスタ６６のエミッタは、第１のノードＮ_１に電気的に接続される。一実施形態では、レジスタ６４の抵抗は、約０．５ｋΩと約３ｋΩとの間にあるように選択される。別の実施形態では、ＰＮＰ双極トランジスタ６５、６６は、それぞれ、約５μｍ^２から約５０μｍ^２までの範囲内にあるように選択される全エミッタ面積を有する。

レジスタ６４およびＰＮＰ双極トランジスタ６５、６６の含有は、第１のＰＮＰ双極トランジスタ４４のベースをバイアスすることを補助する一方、動作の間、第１のＰＮＰ双極トランジスタ４４の降伏電圧を増加させることができる。例えば、ＰＮＰ双極トランジスタ６５、６５の含有は、電流Ｉ_１が開始されると、第１のＰＮＰ双極トランジスタ４４のベースにおいて電圧を制御するために使用することができる一方、レジスタ６４は、第１のＰＮＰ双極トランジスタ４４の降伏電圧を増加させ、電流漏出を低減させることができる。さらに、レジスタ６４は、約５Ｇｈｚよりも大きい速度等の比較的に高速において、トランジスタ４４のベースに結合される信号を相殺することによって安定性を改善することができる。

図５Ａは、約１０Ｖプロセスのために最適化される、図４Ａのパッド保護回路４０等、パッド保護回路の一実施例のためのクランプ電圧対クランプ電流の過渡およびＤＣ ＳＰＩＣＥシミュレーションである。例示されるグラフ８０は、過渡クランプ電圧対過渡クランプ電流のプロット８１およびＤＣクランプ電圧対ＤＣクランプ電流のプロット８２を含む。

プロット８１は、１μｓの持続時間にわたる１０００Ｖ Ｈｕｍａｎ−Ｂｏｄｙ−Ｍｏｄｅｌ（ＨＢＭ）ＥＳＤインパルスの間のパッド保護回路の動作を例示する。パッド保護回路は、ＥＳＤインパルスを受けるバッド接地ノードとの間に接続することができ、プロット８１上の各点は、パッド保護回路を通る電流と、１μｓのシミュレーションの間のパッドと接地ノードとの間の電圧の測定に対応し得る。プロット８１に示されるように、パッドにわたるシミュレーション過渡電圧は、ピーク電流約６６０ｍＡにおいて、約５Ｖ未満に維持することができ、これは、最大電流１０００ＶのＨＢＭ過渡ＥＳＤインパルスに対応し得る。

プロット８２は、パッド保護回路にわたる電圧の関数として、パッド保護回路の漏出電流を例示する。図５Ａに示されるように、パッド保護回路の漏出電流は、１０Ｖで動作するとき、約３００ｐＡであり得る。

図５Ｂは、パッド保護回路の２つの実施例に対する、過渡クランプ電圧対過渡クランプ電流およびＤＣ電流対ＤＣ電圧のグラフ９０である。例示されるグラフ９０は、伝送線路パルス（ＴＬＰ）実験データのプロット９１、９２と、パッド保護回路の２つの実施例に対するＤＣ電圧対ＤＣ漏出電流の実験データのプロット９３、９４を含む。プロット９１、９３は、負の過渡電気事象保護のためのダイオードと組み合わせて、約５Ｖプロセスに対して最適化された図４Ａのパッド保護回路４０に対応し、プロット９２、９４は、負の過渡電気事象保護のためのダイオードと組み合わせて、約１０Ｖプロセスに対して最適化された図４Ａのパッド保護回路４０に対応し得る。プロット９１、９２に示されるように、パッド保護回路は、過渡電気事象からの保護を提供することができ、ダイオードは、負の過渡電気事象からの保護を提供することができる。

プロット９１は、パッド保護回路の一実施形態に対して、ウエハから得られたＴＬＰ実験データを例示する。プロット９１の各ＴＬＰ測定点は、矩形１００ｎｓ電流パルスをパッド保護回路に付勢し、約４０ｎｓと７０ｎｓとの間のパッド保護回路の電圧を測定することによって得られた電圧および電流測定に対応する。図５Ｂに示されるように、プロット９１に対応するパッド保護回路は、例えば、約５Ｖプロセスに好適であり得る。プロット９１に示されるように、パッド保護回路は、約２．９Ｖと約３．２Ｖとの間においてトリガすることができる。当業者は、パッド保護回路のターンオン電圧が、パッド保護回路の利得段の数を選択することによって変動されることができることを理解するであろう。例えば、ＰＮＰ双極トランジスタが、図３の保護回路３０の利得段３７ａ−３７ｃにおいて使用される場合、ＮＰＮ双極トランジスタ３６、ＰＮＰ双極トランジスタ３８、および各利得段３７ａ−３７ｃは、各々、約０．７Ｖだけターンオン電圧を増加させ得る。

プロット９２は、パッド保護回路の別の実施形態に対して、ウエハから得られたＴＬＰ実験データを例示する。図５Ｂに示されるように、プロット９２のパッド保護回路は、例えば、約１０Ｖプロセスに好適であり得る。

プロット９３は、プロット９１に対応するパッド保護回路に対する、ＤＣ電圧対漏出電流のプロットを例示する。プロット９４は、プロット９２に対応するパッド保護回路に対する、ＤＣ電圧対漏出電流のプロットを例示する。

前述の説明および請求項は、一緒に「接続」または「結合」されるような要素または特徴に言及し得る。本明細書で使用されるように、明示的に別様に記載されない限り、「接続される」とは、１つの要素／特徴が、必ずしも、機械的にではなく、直接または間接的に別の要素／特徴に接続されることを意味する。同様に、明示的に別様に記載されない限り、「結合される」とは、１つの要素／特徴が、必ずしも、機械的にではなく、直接または間接的に別の要素／特徴に結合されることを意味する。したがって、図に示される種々の概略図は、要素および構成要素の例示的な配列を描写するが、付加的な介在要素、デバイス、特徴、または構成要素が、実際の実施形態において存在してもよい（描写される回路の機能性が、悪影響を受けないことを前提とする）。

（用途）
前述の方式を採用するデバイスは、種々の電子デバイス内に実装することができる。電子デバイスの実施例として、消費者家電製品、消費者家電製品の部品、電子試験機器等を含み得るが、それらに限定されない。電子デバイスの実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得る。消費者家電製品は、携帯電話、基地局、通信モデム、電話、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、携帯端末（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダまたはプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ＭＰ３プレーヤ、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、複写機、ファクシミリ装置、スキャナ、マルチ機能周辺機器、腕時計、掛時計等を含み得るが、それらに限定されない。さらに、電子素子は、未完成品を含む可能性がある。

本発明は、ある実施形態の観点から説明されたが、本明細書に記載される特徴および利点のすべてを提供しない実施形態を含め、当業者に明白である他の実施形態もまた、本発明の範囲内にある。さらに、前述の種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。加えて、一実施形態に照らして示されるある特徴は、同様に、他の実施形態に組み込まれることができる。故に、本発明の範囲は、添付の請求項を参照することによってのみ規定される。

Claims (19)

1. 過渡電気事象保護を提供するための装置であって、
   該装置は、
   検出およびタイミング回路であって、該検出およびタイミング回路は、第１のノードにおいて過渡電気事象の有無を検出するように構成されており、該検出およびタイミング回路は、該過渡電気事象の検出に基づいて、第１の持続時間の間、第１の電流を発生するようにさらに構成されている、検出およびタイミング回路と、
   電流増幅回路であって、該電流増幅回路は、該検出およびタイミング回路から該第１の電流を受け取ることと、該第１の電流を増幅して、第２の電流を発生することとを行うように構成されており、該電流増幅回路は、
   エミッタ、ベース、およびコレクタを有する第１の双極トランジスタであって、該第１の双極トランジスタは、該第１の電流の少なくとも一部を受け取るように構成されるか、または該第２の電流の少なくとも一部を発生するように構成されている、第１の双極トランジスタと、
   エミッタ、ベース、およびコレクタを有する第２の双極トランジスタであって、該第２の双極トランジスタのエミッタは、該第１の双極トランジスタのコレクタに電気的に接続されており、該第２の双極トランジスタのコレクタは、該第２の双極トランジスタのベースおよび第２のノードに電気的に接続されている、第２の双極トランジスタと
   を備える、電流増幅回路と、
   クランプ回路であって、該クランプ回路は、該第１のノードと該第２のノードとの間に電気的に接続され、アクティブ化のために該第２の電流を受け取るように構成されており、該クランプ回路は、該第２の電流に応じて、該第１のノードと該第２のノードとの間の低インピーダンス経路をアクティブ化することと、そうでなければ、該低インピーダンス経路を非アクティブ化することとを行うように構成されている、クランプ回路と
   を備える、装置。
2. 前記クランプ回路は、エミッタ、ベース、およびコレクタを有するＰＮＰ双極クランプトランジスタを備え、該エミッタは、前記第１のノードに電気的に接続されており、該コレクタは、前記第２のノードに電気的に接続されており、該ベースは、前記第２の電流を受け取るように構成されている、請求項１に記載の装置。
3. 前記検出およびタイミング回路と前記電流増幅回路とは、前記第２の電流を提供して、前記ＰＮＰ双極クランプトランジスタの接合降伏の前に前記低インピーダンス経路をアクティブ化するように構成されている、請求項２に記載の装置。
4. 前記電流増幅回路は、少なくとも２つの利得段を備える、請求項２に記載の装置。
5. 前記電流増幅利得段は、双極トランジスタ利得段を備える、請求項４に記載の装置。
6. 前記電流増幅回路は、２つ以上のＰＮＰ双極トランジスタを備える、請求項１に記載の装置。
7. 前記第１の双極トランジスタは、第１のＰＮＰ双極トランジスタであり、前記第２の双極トランジスタは、第２のＰＮＰ双極トランジスタであり、前記電流増幅回路は、第３のＰＮＰ双極トランジスタをさらに備え、該第３のＰＮＰ双極トランジスタは、エミッタ、ベース、およびコレクタを含み、該第３のＰＮＰ双極トランジスタのベースは、前記第１の電流の少なくとも一部を受け取るように構成されており、該第１のＰＮＰ双極トランジスタのエミッタは、前記第２の電流を発生するように構成されており、該第３のＰＮＰ双極トランジスタのエミッタは、該第１のＰＮＰ双極トランジスタのベースに電気的に接続されている、請求項６に記載の装置。
8. 過渡電気事象保護を提供するための装置であって、
   該装置は、
   検出およびタイミング回路であって、該検出およびタイミング回路は、第１のノードにおいて過渡電気事象の有無を検出するように構成されており、該検出およびタイミング回路は、該過渡電気事象の検出に基づいて、第１の持続時間の間、第１の電流を発生するようにさらに構成されている、検出およびタイミング回路と、
   電流増幅回路であって、該電流増幅回路は、該検出およびタイミング回路から該第１の電流を受け取ることと、該第１の電流を増幅して、第２の電流を発生することとを行うように構成されており、該電流増幅回路は、２つ以上のＰＮＰ双極トランジスタを備え、該電流増幅回路は、第１のＰＮＰ双極トランジスタと第２のＰＮＰ双極トランジスタとを備え、該第１のＰＮＰ双極トランジスタおよび該第２のＰＮＰ双極トランジスタは、各々、エミッタ、ベース、およびコレクタを含み、該第１のＰＮＰ双極トランジスタのベースは、該第１の電流の少なくとも一部を受け取るように構成されており、該第２のＰＮＰトランジスタのエミッタは、該第２の電流の少なくとも一部を発生するように構成されており、該第１のＰＮＰトランジスタのエミッタは、該第２のＰＮＰトランジスタのベースに電気的に接続されている、電流増幅回路と、
   クランプ回路であって、該クランプ回路は、該第１のノードと第２のノードとの間に電気的に接続され、アクティブ化のために該第２の電流を受け取るように構成されており、該クランプ回路は、該第２の電流に応じて、該第１のノードと該第２のノードとの間の低インピーダンス経路をアクティブ化することと、そうでなければ、該低インピーダンス経路を非アクティブ化することとを行うように構成されている、クランプ回路と、
   エミッタ、ベース、およびコレクタを有する第３のＰＮＰ双極トランジスタであって、該第３のＰＮＰ双極トランジスタのエミッタは、該第２のＰＮＰ双極トランジスタのコレクタに電気的に接続されており、該第３のＰＮＰ双極トランジスタのコレクタは、該第３のＰＮＰ双極トランジスタのベースと該第２のノードとに電気的に接続されている、第３のＰＮＰ双極トランジスタと
   を備える、装置。
9. エミッタ、ベース、およびコレクタを有する第４のＰＮＰ双極トランジスタをさらに備え、該第４のＰＮＰ双極トランジスタのエミッタは、前記第１のＰＮＰ双極トランジスタのコレクタに電気的に接続されており、該第４のＰＮＰ双極トランジスタのコレクタは、該第４のＰＮＰ双極トランジスタのベースおよび前記第２のノードに電気的に接続されている、請求項８に記載の装置。
10. 前記検出およびタイミング回路は、レジスタと、キャパシタと、エミッタ、ベース、およびコレクタを有するＮＰＮ双極トランジスタとを備え、該キャパシタは、前記第１のノードに電気的に接続された第１の端子と、該ＮＰＮ双極トランジスタのベースに電気的に接続された第２の端子とを有し、第１のレジスタは、該キャパシタの第２の端子および該ＮＰＮ双極トランジスタのベースに電気的に接続された第１の端部を有し、該第１のレジスタは、前記第２のノードに電気的に接続された第２の端部を有し、該ＮＰＮ双極トランジスタのエミッタは、該第２のノードに電気的に接続されており、該ＮＰＮ双極トランジスタのコレクタは、前記第１の電流を発生するように構成されている、請求項１に記載の装置。
11. 前記装置は、集積回路を備える、請求項１に記載の装置。
12. 前記集積回路の保護されるべき回路をさらに備え、該保護されるべき回路は、前記第１のノードと前記第２のノードとの間に電気的に接続されている、請求項１１に記載の装置。
13. 前記クランプ回路は、ＰＮＰ双極クランプトランジスタを備え、該ＰＮＰ双極クランプトランジスタは、前記第１のノードに電気的に接続されたエミッタと、前記第２のノードに電気的に接続されたコレクタと、前記第２の電流の少なくとも一部を受け取るように構成されたベースとを有し、
    前記第１の双極トランジスタのベースは、前記第１の電流の少なくとも一部を受け取るように構成されており、エミッタが、該第２の電流を発生するように構成されており、
    前記検出およびタイミング回路は、レジスタと、キャパシタと、エミッタ、ベース、およびコレクタを有するＮＰＮ双極トランジスタとを備え、該キャパシタは、該第１のノードに電気的に接続された第１の端子と、該ＮＰＮ双極トランジスタのベースに電気的に接続された第２の端子とを有し、第１のレジスタは、該キャパシタの第２の端子および該ＮＰＮ双極トランジスタのベースに電気的に接続された第１の端部と、前記第２のノードに電気的に接続された第２の端部とを有し、該ＮＰＮ双極トランジスタのエミッタは、該第２のノードに電気的に接続されており、該ＮＰＮ双極トランジスタのコレクタは、該第１の電流を発生するように構成されている、請求項１に記載の装置。
14. 過渡電気事象保護を提供するための装置であって、
    該装置は、
    第１のノードにおいて過渡電気事象の有無を検出し、該過渡電気事象の検出に基づいて、第１の持続時間の間、第１の電流を発生するための手段と、
    第２の電流を発生するために該第１の電流を増幅するための手段であって、該増幅する手段は、第１の双極トランジスタを含み、該第１の双極トランジスタは、エミッタ、ベース、およびコレクタを有し、該第１の双極トランジスタは、該第１の電流の少なくとも一部を受け取るように構成されるか、または該第２の電流の少なくとも一部を発生するように構成されている、手段と、
    該第２の電流に応じて、該第１のノードと第２のノードとの間の低インピーダンス経路をアクティブ化するための手段であって、該低インピーダンス経路は、そうでなければ、非アクティブ化される、手段と、
    該低インピーダンス経路が漏出電流を低減するために非アクティブ化される場合、該増幅する手段の該第１の双極トランジスタのコレクタ−エミッタ電圧を低減し、該過渡電気事象の検出に基づいて、該第１の双極トランジスタに存在する電荷を保持するための手段であって、該低減し、保持するための手段は、エミッタ、ベース、およびコレクタを有する第２の双極トランジスタを含み、該第２の双極トランジスタのエミッタは、該第１の双極トランジスタのコレクタに電気的に接続されており、該第２の双極トランジスタのコレクタは、該第２の双極トランジスタのベースおよび該第２のノードに電気的に接続されている、手段と
    を備える、装置。
15. 過渡電気事象保護を提供するための方法であって、
    該方法は、
    第１のノードにおいて過渡電気事象の存在を検出することと、
    該過渡電気事象に応じて、第１の持続時間の間、第１の電流を発生することと、
    該第１の電流を増幅して、第２の電流を発生することであって、該増幅することは、
    第１の双極トランジスタを使用して、該第１の電流の少なくとも一部を受け取るか、または該第２の電流の少なくとも一部を発生することと、
    ダイオード構成において第２の双極トランジスタを使用して、該第１の双極トランジスタが順方向アクティブモードにバイアスされる場合、該第１の双極トランジスタのコレクタ−ベース接合の逆バイアス電圧を低減することであって、該第１の双極トランジスタおよび該第２の双極トランジスタの各々は、エミッタ、ベース、およびコレクタを含み、該第２の双極トランジスタのエミッタは、該第１の双極トランジスタのコレクタに電気的に接続されており、該第２の双極トランジスタのコレクタは、該第２の双極トランジスタのベースおよび第２のノードに電気的に接続されている、ことと
    を備える、ことと、
    第３の双極トランジスタを使用して、該第２の電流に応じて、電流に対して該第１のノードと該第２のノードとの間の低インピーダンス経路をアクティブ化し、そうでなければ、該第１のノードと該第２のノードとの間の該低インピーダンス経路を非アクティブ化することと
    を備え、
    検出すること、増幅すること、および提供することが、集積回路内の別個の回路によって実行され、該第１のノードと該第２のノードとの間の低インピーダンス経路を提供することは、該第３の双極トランジスタの接合降伏の前に実行される、方法。
16. 前記第１の電流を増幅して、前記第２の電流を発生することは、少なくとも１つのＰＮＰ双極トランジスタ利得段を使用して、該第１の電流を増幅することを備える、請求項１５に記載の方法。
17. 前記過渡電気事象の存在を検出することは、過渡電気信号が２ｎｓ〜５００ｎｓの範囲内の時間長さの間に、１０ｍＡ／ｎｓ〜１Ａ／ｎｓの範囲内の電流変化率を有するか否かを決定することを備える、請求項１５に記載の方法。
18. 前記第３の双極トランジスタは、ＰＮＰ双極トランジスタであり、前記低インピーダンス経路をアクティブ化することは、該ＰＮＰ双極トランジスタのベースへの前記第２の電流の少なくとも一部を受け取ることと、該ＰＮＰ双極トランジスタのコレクタとエミッタとの間の低インピーダンス経路をアクティブ化することとを備える、請求項１５に記載の方法。
19. 前記低インピーダンス経路をアクティブ化することは、前記第１のノードと前記第２のノードとの間に比較的低い電圧降下を提供することを備える、請求項１５に記載の方法。