JP5679417B2 - Manufacturing method of oxide semiconductor thin film, oxide semiconductor thin film manufactured by the manufacturing method, thin film transistor, and device including thin film transistor - Google Patents

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Description

本発明は、酸化物半導体薄膜の製造方法および酸化物半導体薄膜、並びに酸化物半導体薄膜を備えた薄膜トランジスタに関するものである。また、本発明は、薄膜トランジスタを備えた表示装置、イメージングセンサーおよびＸ線センサー等の装置に関するものである。   The present invention relates to a method for manufacturing an oxide semiconductor thin film, an oxide semiconductor thin film, and a thin film transistor including the oxide semiconductor thin film. The present invention also relates to devices such as a display device including a thin film transistor, an imaging sensor, and an X-ray sensor.

近年、In−Ga−Zn−O系（IGZO系）の酸化物半導体薄膜をチャネル層に用いた薄膜トランジスタの開発が活発に行われている（特許文献１〜５等）。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることからプラスチック板やフィルム等の基板上にフレキシブルな透明薄膜トランジスタを形成することが可能である。   In recent years, thin film transistors using an In-Ga-Zn-O-based (IGZO-based) oxide semiconductor thin film as a channel layer have been actively developed (Patent Documents 1 to 5 and the like). An oxide semiconductor thin film can be formed at a low temperature, exhibits higher mobility than amorphous silicon, and is transparent to visible light, so that a flexible transparent thin film transistor is formed on a substrate such as a plastic plate or a film. Is possible.

特許文献１〜４においては、種々の観点からIGZO系の組成比の好ましい範囲がそれぞれ規定されている。   In Patent Documents 1 to 4, preferable ranges of the composition ratio of the IGZO system are respectively defined from various viewpoints.

特許文献５においては、酸化物半導体を活性層（チャネル層）に用いたTFTにおいて、移動度やオン・オフ比の変動の原因が活性層に含有される水分量が異なることにあることが報告されている。
特許文献５においては、酸化物半導体層を備えたTFTの実用化に当たり、実用上で問題とならない水分取り込み量の上限が規定されている。 In Patent Document 5, it is reported that in a TFT using an oxide semiconductor as an active layer (channel layer), the cause of fluctuation in mobility and on / off ratio is that the amount of water contained in the active layer is different. Has been.
In Patent Document 5, an upper limit of the amount of moisture uptake that does not cause a problem in practical use is specified for the practical application of a TFT including an oxide semiconductor layer.

一方、IGZO系アモルファス酸化物半導体薄膜を薄膜トランジスタに適用する際には350℃〜400℃程度のポストアニール処理を施して素子の安定性（閾値シフトなど）を改善する必要性があることが一般的に認識されている。   On the other hand, when applying an IGZO amorphous oxide semiconductor thin film to a thin film transistor, it is generally necessary to improve the stability (threshold shift, etc.) of the element by applying a post-annealing treatment at about 350 ° C to 400 ° C. Has been recognized.

特許第４１７０４５４号公報Japanese Patent No. 4170454 特開２００７−２８１４０９号公報JP 2007-281409 A 特表２００９−５３３８８４号公報Special table 2009-533884 特開２００９−２５３２０４号公報JP 2009-253204 A 特開２００８−２８３０４６号公報JP 2008-283046 A

現在、耐熱性の低い樹脂基板上に薄膜トランジスタ(TFT)を形成したフレキシブルTFTのニーズが高まっていることから、成膜後に電気特性改善のために行われるポストアニール処理としては、樹脂基板等が耐えうる300℃以下の比較的低いアニール温度で特性改善を達成することが求められている。また、デバイスの大面積化の要請もあり、大面積において特性の均一なTFTの形成が可能となるように、大面積に均一な電気特性を有する酸化物半導体薄膜が求められている。   Currently, there is an increasing need for flexible TFTs with thin film transistors (TFTs) formed on resin substrates with low heat resistance.As a post-annealing treatment to improve electrical characteristics after film formation, resin substrates, etc. can withstand. It is required to improve the characteristics at a relatively low annealing temperature of 300 ° C. or lower. In addition, there is a demand for a large area of the device, and an oxide semiconductor thin film having a uniform electric characteristic in a large area is required so that a TFT having a uniform characteristic in a large area can be formed.

しかしながら、一般的な組成のIGZO膜は低温アニール処理によって急激に低抵抗化を起こし、半導体膜として用いることは困難である。成膜時の酸素分圧を極めて高くし、低温アニールで低抵抗化が起こっても半導体領域の抵抗率を有する膜を得ることは可能だが、抵抗率はアニール温度に極めて敏感であるため、数℃アニール温度が異なっただけでも電気特性が大きく異なり再現性が悪く、特に大面積デバイスに形成しようとした場合には、面内のアニール温度バラツキにより、均一な特性を有するデバイスが得られないという問題がある。   However, an IGZO film having a general composition is suddenly lowered in resistance by low-temperature annealing treatment, and it is difficult to use it as a semiconductor film. Although it is possible to obtain a film having the resistivity of the semiconductor region even if the oxygen partial pressure at the time of film formation is extremely high and the resistance is lowered by low-temperature annealing, it is possible to obtain a film having the resistivity of the semiconductor region. Even if the annealing temperature is different, the electrical characteristics are greatly different and the reproducibility is poor. Especially when trying to form a large area device, the device having uniform characteristics cannot be obtained due to the variation in the annealing temperature in the surface. There's a problem.

本発明は、上記事情に鑑みてなされたものであって、IGZO系酸化物半導体薄膜において、低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を明らかとし、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適したIGZO系酸化物薄膜の製造方法を提供することを目的とするものである。また、本発明は面内における特性バラツキの少ない薄膜トランジスタおよび薄膜トランジスタを備えた装置を提供することを目的とするものである。   The present invention has been made in view of the above circumstances, and in the IGZO-based oxide semiconductor thin film, the resistance is not lowered by low-temperature annealing, and the resistance value during film formation and the resistance value after low-temperature annealing are equivalent. It is an object of the present invention to provide a method for producing an IGZO-based oxide thin film suitable for producing a large area device, particularly a flexible device. Another object of the present invention is to provide a thin film transistor and a device including the thin film transistor with little variation in characteristics in the plane.

本発明者は、一般的に用いられるIGZO材料に比べてGa組成比が高いIGZO膜を用いることにより、低温アニール前後での抵抗率変化量を極めて抑えられることを見出した。また、低温アニール時のアニール温度が300℃以下の範囲であればアニール温度が多少変化しても、アニール後の抵抗率はアニール前の抵抗率と同等となることを見出した。本発明は、これらの知見に基づいてなされたものである。   The present inventor has found that by using an IGZO film having a Ga composition ratio higher than that of a commonly used IGZO material, the amount of change in resistivity before and after low temperature annealing can be extremely suppressed. It was also found that if the annealing temperature during low temperature annealing is in the range of 300 ° C. or lower, the resistivity after annealing is equivalent to the resistivity before annealing even if the annealing temperature changes somewhat. The present invention has been made based on these findings.

本発明の酸化物半導体薄膜の製造方法は、In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜を成膜する成膜工程と、
前記酸化物半導体薄膜に対して、酸化性雰囲気中で100℃以上、300℃以下の熱処理を施す熱処理工程とを含み、
前記熱処理工程後の前記酸化物半導体薄膜の抵抗率が1Ωcm以上、1×106Ωcm以下となるように、前記成膜工程における成膜条件および前記熱処理工程における熱処理条件が設定されていることを特徴とする。 The method for producing an oxide semiconductor thin film of the present invention has In, Ga, Zn, O as main constituent elements, and the composition ratio is 11/20 ≦ Ga / (In + Ga + Zn) ≦ 9/10, and 3/4 ≦ Ga / (In + Ga) ≦ 1, and a film forming step of forming an oxide semiconductor thin film satisfying Zn / (In + Ga + Zn) ≦ 1/3;
A heat treatment step of performing heat treatment at 100 ° C. or higher and 300 ° C. or lower in an oxidizing atmosphere on the oxide semiconductor thin film,
The film formation conditions in the film formation process and the heat treatment conditions in the heat treatment process are set so that the resistivity of the oxide semiconductor thin film after the heat treatment process is 1 Ωcm or more and 1 × 10 6 Ωcm or less. Features.

ここで、「主たる構成元素」とは、全構成元素に対するIn、Ga、Zn、Oの合計割合が98％以上であることを意味する。また、前記抵抗率は室温（20℃）での抵抗率とする。
「酸化性雰囲気」とは、酸素、オゾン、酸素ラジカル等を含む雰囲気を意味する。 Here, the “main constituent element” means that the total ratio of In, Ga, Zn, and O to all constituent elements is 98% or more. The resistivity is a resistivity at room temperature (20 ° C.).
“Oxidizing atmosphere” means an atmosphere containing oxygen, ozone, oxygen radicals and the like.

前記成膜工程において、前記酸化物半導体薄膜として、前記組成比が3/4≦Ga/(In+Ga)≦9/10をさらに満たすものを成膜することが好ましい。   In the film formation step, it is preferable to form a film that further satisfies the composition ratio of 3/4 ≦ Ga / (In + Ga) ≦ 9/10 as the oxide semiconductor thin film.

なお、本明細書において、成膜工程とは、薄膜形成後に膜の抵抗率を制御するために必要に応じて膜に施す処理を含める（但し、熱処理を除く）ものとし、前記成膜条件とは膜形成時の条件と該必要に応じて膜に施す処理の条件を含むものとする。
また、前記熱処理条件とは、具体的には、熱処理温度、熱処理雰囲気および処理時間などをいう。 Note that in this specification, the film forming step includes a process performed on the film as necessary in order to control the resistivity of the film after the thin film formation (however, excluding heat treatment), Includes the conditions at the time of film formation and the conditions for the treatment applied to the film as necessary.
The heat treatment condition specifically refers to a heat treatment temperature, a heat treatment atmosphere, a treatment time, and the like.

前記熱処理の温度を100℃以上、200℃以下とすることが好ましい。   The temperature of the heat treatment is preferably 100 ° C. or higher and 200 ° C. or lower.

前記熱処理工程前の前記酸化物半導体薄膜の抵抗率が、該熱処理工程後の抵抗率と同等であることが好ましい。
ここで、「同等」とは熱処理工程前の抵抗率をρa、熱処理工程後の抵抗率をρbとしたとき、両抵抗率の関係が0.1ρa≦ρb≦10ρaであることをいうものとする。 It is preferable that the resistivity of the oxide semiconductor thin film before the heat treatment step is equal to the resistivity after the heat treatment step.
Here, “equivalent” means that when the resistivity before the heat treatment step is ρ a and the resistivity after the heat treatment step is ρ b , the relationship between both the resistivity is 0.1ρ a ≦ ρ b ≦ 10ρ a. It shall be said.

前記成膜工程において、前記酸化物半導体薄膜をスパッタリングによって成膜することが好ましい。   In the film formation step, the oxide semiconductor thin film is preferably formed by sputtering.

本発明の酸化物半導体薄膜は、本発明の酸化物半導体薄膜の製造方法を用いて作製された、In,Ga,Zn,Oを主たる構成元素とする酸化物半導体薄膜であって、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たし、かつ、抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とするものである。 The oxide semiconductor thin film of the present invention is an oxide semiconductor thin film produced by using the method for producing an oxide semiconductor thin film of the present invention and containing In, Ga, Zn, O as main constituent elements, and has a composition ratio. 11/20 ≦ Ga / (In + Ga + Zn) ≦ 9/10 and 3/4 ≦ Ga / (In + Ga) ≦ 1 and Zn / (In + Ga + Zn) ≦ 1/3 are satisfied, In addition, the resistivity is 1 Ωcm or more and 1 × 10 6 Ωcm or less.

本発明の薄膜トランジスタは、基板上に、活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記活性層が、本発明の酸化物半導体薄膜からなるものであることを特徴とするものである。 The thin film transistor of the present invention is a thin film transistor having an active layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode on a substrate,
The active layer is made of the oxide semiconductor thin film of the present invention.

本発明の薄膜トランジスタは、前記基板が可撓性を有するものであることが好ましい。   In the thin film transistor of the present invention, it is preferable that the substrate has flexibility.

本発明の表示装置は、本発明の薄膜トランジスタを備えたことを特徴とするものである。   A display device according to the present invention includes the thin film transistor according to the present invention.

本発明イメージセンサーは、本発明の薄膜トランジスタを備えたことを特徴とするものである。   The image sensor of the present invention includes the thin film transistor of the present invention.

本発明のＸ線センサーは、本発明の薄膜トランジスタを備えたことを特徴とするものである。   The X-ray sensor of the present invention includes the thin film transistor of the present invention.

本発明の酸化物半導体薄膜の製造方法によれば、In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜を成膜しており、この組成比の半導体薄膜は、その後の熱処理工程において急激な低抵抗化が起こらず、容易に均一な抵抗率を有する酸化物半導体薄膜を大面積に形成することができる。すなわち、本発明の製造方法によれば、組成を制御したIGZO系酸化物半導体薄膜を成膜し、低温アニール処理を施すことでアニール温度バラツキの影響を受けない、極めて再現性、大面積での均一性に優れた酸化物半導体薄膜を得ることができる。   According to the method for producing an oxide semiconductor thin film of the present invention, In, Ga, Zn, O is a main constituent element, the composition ratio is 11/20 ≦ Ga / (In + Ga + Zn) ≦ 9/10, and 3 / 4 ≦ Ga / (In + Ga) ≦ 1 and an oxide semiconductor thin film satisfying Zn / (In + Ga + Zn) ≦ 1/3 are formed. A rapid decrease in resistance does not occur in the heat treatment step, and an oxide semiconductor thin film having a uniform resistivity can be easily formed in a large area. That is, according to the manufacturing method of the present invention, an IGZO-based oxide semiconductor thin film with a controlled composition is formed and subjected to low-temperature annealing treatment, so that it is not affected by variations in annealing temperature, and is extremely reproducible and has a large area. An oxide semiconductor thin film having excellent uniformity can be obtained.

従来知られている一般的な組成比In:Ga:Zn=1:1:1のIGZO酸化物半導体薄膜は300℃以下の低温アニール時の温度バラツキによって、抵抗率が大きく変化するため、狙った抵抗率を有する酸化物半導体薄膜を得るのは困難である。すなわち、In:Ga:Zn=1:1:1の組成比のIGZO膜は300℃以下の低温でアニールを施した際に急激な低抵抗化が起こり、その抵抗値はアニール温度に極めて敏感なため、アニール温度が少しでも異なれば特性は再現できず、また、アニール時に面内で温度バラツキがある場合には、面内で電気特性にバラツキが生じてしまう。そのため従来はIn:Ga:Zn=1:1:1の酸化物半導体薄膜を用いる場合にはより高温でのアニール処理が施されていた。しかしながら、高温アニール処理が必要となると、基板や電極材料、絶縁膜材料の材料選択の幅を著しく低下する。   Conventionally known IGZO oxide semiconductor thin film with a general composition ratio of In: Ga: Zn = 1: 1: 1 is targeted because the resistivity changes greatly due to temperature variation at low temperature annealing below 300 ° C. It is difficult to obtain an oxide semiconductor thin film having a resistivity. In other words, the IGZO film with a composition ratio of In: Ga: Zn = 1: 1: 1 undergoes a rapid decrease in resistance when annealed at a low temperature of 300 ° C. or lower, and its resistance value is extremely sensitive to the annealing temperature. Therefore, if the annealing temperature is slightly different, the characteristics cannot be reproduced, and if there is a temperature variation in the plane during annealing, the electric characteristics vary in the plane. Therefore, conventionally, when using an oxide semiconductor thin film of In: Ga: Zn = 1: 1: 1, annealing treatment at a higher temperature has been performed. However, when high temperature annealing is required, the range of material selection for the substrate, electrode material, and insulating film material is significantly reduced.

一方、本発明の製造方法によれば、300℃以下の熱処理で面内の電気特性を均一なものとすることができるため、基板等の材料選択の幅を大きくすることができ、特に熱処理温度を200℃以下とすれば、耐熱性の低い樹脂基板を採用することができ、フレキシブルデバイスへの応用が容易となる。   On the other hand, according to the manufacturing method of the present invention, the in-plane electrical characteristics can be made uniform by a heat treatment of 300 ° C. or lower, so that the range of selection of materials such as a substrate can be increased. If the temperature is 200 ° C. or lower, a resin substrate having low heat resistance can be adopted, and application to a flexible device becomes easy.

本発明の製造方法により得られた酸化物半導体薄膜を用いた薄膜トランジスタは大面積に均一な特性を有するものとすることができる。   A thin film transistor using an oxide semiconductor thin film obtained by the manufacturing method of the present invention can have uniform characteristics over a large area.

（Ａ）トップゲート−トップコンタクト型、（Ｂ）トップゲート−ボトムコンタクト型、（Ｃ）ボトムゲート−トップコンタクト型、（Ｄ）ボトムゲート−ボトムコンタクト型の薄膜トランジスタの構成を模式的に示す断面図(A) Top gate-top contact type, (B) Top gate-bottom contact type, (C) Bottom gate-top contact type, (D) Bottom gate-bottom contact type thin film transistor 実施形態の液晶表示装置の一部分を示す概略断面図Schematic sectional view showing a part of the liquid crystal display device of the embodiment 図２の液晶表示装置の電気配線の概略構成図Schematic configuration diagram of electrical wiring of the liquid crystal display device of FIG. 実施形態のＸ線センサーアレイの一部分を示す概略断面図Schematic sectional view showing a part of the X-ray sensor array of the embodiment 図４のＸ線センサーアレイの電気配線の概略構成図Schematic configuration diagram of electrical wiring of the X-ray sensor array of FIG. 電気抵抗測定用試料の作製工程を示す（Ａ）平面図、（Ｂ）断面図(A) Plan view and (B) Cross-sectional view showing the steps for preparing a sample for measuring electrical resistance 電気抵抗測定用試料の概略構成を示す（Ａ）平面図、（Ｂ）断面図(A) Plan view and (B) Cross-sectional view showing the schematic configuration of a sample for electrical resistance measurement 実施例１、２および比較例１〜４の酸化物半導体薄膜の昇温・降温過程での温度と抵抗率の関係を示すグラフThe graph which shows the relationship between the temperature in the temperature rising / falling process of the oxide semiconductor thin film of Examples 1, 2 and Comparative Examples 1-4, and a resistivity 実施例１、３、４および比較例５、６のIGZO膜の昇温・降温過程での温度と抵抗率の関係を示すグラフThe graph which shows the relationship between the temperature and resistivity in the temperature rising / falling process of the IGZO films of Examples 1, 3, 4 and Comparative Examples 5 and 6 実施例５〜７および比較例７、８のIGZO膜の昇温・降温過程での温度と抵抗率の関係を示すグラフThe graph which shows the relationship between the temperature in the temperature rising / falling process of the IGZO film of Examples 5-7 and Comparative Examples 7 and 8 and resistivity 本発明のIn、Ga、Znの組成比範囲を示す三元相図Ternary phase diagram showing composition ratio range of In, Ga, Zn of the present invention （Ａ）簡易型TFTの平面図、（Ｂ）断面図(A) Plan view of simplified TFT, (B) Cross section 実施例TFT１のVg-Id特性を示すグラフGraph showing, V g -I d characteristics of the embodiment TFT1 実施例TFT２のVg-Id特性を示すグラフGraph showing, V g -I d characteristics of the embodiment TFT2 実施例TFT３のVg-Id特性を示すグラフGraph showing, V g -I d characteristics of the embodiment TFT3 実施例TFT４のVg-Id特性を示すグラフGraph showing, V g -I d characteristics of the embodiment TFT4 実施例TFT５のVg-Id特性を示すグラフGraph showing, V g -I d characteristics of the embodiment TFT5

以下、本発明の酸化物半導体薄膜の製造方法、薄膜トランジスタおよび薄膜トランジスタを備えた装置の実施形態について説明する。   Hereinafter, embodiments of an oxide semiconductor thin film manufacturing method, a thin film transistor, and an apparatus including a thin film transistor according to the present invention will be described.

＜酸化物半導体薄膜の製造方法＞
本発明の酸化物半導体薄膜の製造方法により製造される酸化物半導体薄膜は、In,Ga,Zn,Oを主たる構成元素とする酸化物半導体薄膜であって、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たし、かつ、室温（20℃）での抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とするIGZO膜である。より好ましくは、3/4≦Ga/(In+Ga)≦9/10である。 <Manufacturing method of oxide semiconductor thin film>
The oxide semiconductor thin film produced by the method for producing an oxide semiconductor thin film of the present invention is an oxide semiconductor thin film containing In, Ga, Zn, O as main constituent elements, and the composition ratio is 11/20 ≦ Ga / (In + Ga + Zn) ≦ 9/10, 3/4 ≦ Ga / (In + Ga) ≦ 1, and Zn / (In + Ga + Zn) ≦ 1/3, and room temperature (20 ° C. ) Is a IGZO film having a resistivity of 1 Ωcm or more and 1 × 10 6 Ωcm or less. More preferably, 3/4 ≦ Ga / (In + Ga) ≦ 9/10.

酸化物半導体薄膜は非晶質であることが好ましい。非晶質膜であれば大面積にわたって均一な膜を形成し易く、多結晶のような粒界が存在しないため素子特性のバラツキを抑えることが容易である。
酸化物半導体層が非晶質であるかどうかは、Ｘ線回折測定により確認することが出来る。即ちＸ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体層は非晶質であると判断することが出来る。 The oxide semiconductor thin film is preferably amorphous. If it is an amorphous film, it is easy to form a uniform film over a large area, and since there is no grain boundary like polycrystal, it is easy to suppress variations in device characteristics.
Whether or not the oxide semiconductor layer is amorphous can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, the oxide semiconductor layer can be determined to be amorphous.

なお、ここで、薄膜とは1nm以上、10μm以下程度をいうものとする。   Here, the thin film means about 1 nm or more and 10 μm or less.

本発明の酸化物半導体薄膜の製造方法は、In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜を成膜する成膜工程と、この成膜された酸化物半導体薄膜に対して、酸化性雰囲気中で100℃以上、300℃以下の熱処理を施す熱処理工程とを含み、熱処理工程後の酸化物半導体薄膜の室温での抵抗率が1Ωcm以上、1×106Ωcm以下となるように、成膜工程における成膜条件および熱処理工程における熱処理条件が設定することを特徴とする。 The method for producing an oxide semiconductor thin film of the present invention has In, Ga, Zn, O as main constituent elements, and the composition ratio is 11/20 ≦ Ga / (In + Ga + Zn) ≦ 9/10, and 3/4 ≦ Ga / (In + Ga) ≦ 1 and Zn / (In + Ga + Zn) ≦ 1/3, a film forming step of forming an oxide semiconductor thin film, and the formed oxide semiconductor thin film In contrast, a heat treatment step of performing heat treatment at 100 ° C. or higher and 300 ° C. or lower in an oxidizing atmosphere, and the resistivity at room temperature of the oxide semiconductor thin film after the heat treatment step is 1 Ωcm or higher and 1 × 10 6 Ωcm or lower. Thus, the film formation conditions in the film formation process and the heat treatment conditions in the heat treatment process are set.

本発明の具体的な酸化物半導体薄膜の製造方法を説明する。   A specific method for manufacturing an oxide semiconductor thin film of the present invention will be described.

（成膜工程）
酸化物半導体薄膜の成膜には、例えばスパッタ法を用いることができる。
成膜工程において、In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜をスパッタ法により成膜する方法としては、成膜したIGZO膜中のIn,Ga,Zn組成比が上記範囲となるような複合酸化物ターゲットの単独スパッタであってもよく、In、Ga、Zn、または、これらの酸化物若しくはこれらの複合酸化物ターゲットを組み合わせて用いた共スパッタであってもよい。共スパッタの場合は、ターゲットに投入する電力比を調整することにより組成比を調整する。 (Film formation process)
For example, a sputtering method can be used for forming the oxide semiconductor thin film.
In the film forming process, In, Ga, Zn, O are the main constituent elements, and the composition ratio is 11/20 ≦ Ga / (In + Ga + Zn) ≦ 9/10 and 3/4 ≦ Ga / (In + Ga ) ≦ 1 and Zn / (In + Ga + Zn) ≦ 1/3 to form an oxide semiconductor thin film by sputtering, the composition ratio of In, Ga, Zn in the formed IGZO film is A single sputtering of a complex oxide target within the above range may be used, or In, Ga, Zn, or a co-sputter using these oxides or a combination of these complex oxide targets may be used. . In the case of co-sputtering, the composition ratio is adjusted by adjusting the power ratio applied to the target.

スパッタ法での成膜における成膜条件は、例えば、成膜時の成膜室内の圧力を0.4Ｐａ、成膜室内の酸素分圧を５×10-4Ｐａにして行う。 The film formation conditions for film formation by sputtering are, for example, that the pressure in the film formation chamber during film formation is 0.4 Pa and the oxygen partial pressure in the film formation chamber is 5 × 10 −4 Pa.

上記組成範囲のIGZO膜は、成膜後の抵抗率と低温アニール後の抵抗率が同等となるため、成膜時の酸素分圧を調整することにより、低温アニール後の抵抗率を任意に選択することが可能となる。
そこで、得られる膜の抵抗率（導電率）を制御するために、成膜時の成膜室内の酸素分圧を任意に制御する。なお、成膜時の酸素分圧は、5×10-3Pa以下で、所望の組成および成膜時の成膜室内の圧力に応じて制御する。成膜室内の酸素分圧を制御する手法としては、成膜室内に導入するO2ガス量を変化させる方法であってもよく、酸素ラジカルやオゾンガスの導入量を変化させる方法であってもよい。酸素分圧を高くすれば、酸化物半導体薄膜の導電率を低下させることができ、酸素分圧を低くすれば、膜中の酸素欠陥を増加させて酸化物半導体薄膜の導電率を上昇させることができる。 IGZO film with the above composition range has the same resistivity after film formation and resistivity after low-temperature annealing, so the resistivity after low-temperature annealing can be selected arbitrarily by adjusting the oxygen partial pressure during film formation. It becomes possible to do.
Therefore, in order to control the resistivity (conductivity) of the obtained film, the oxygen partial pressure in the film formation chamber during film formation is arbitrarily controlled. Note that the oxygen partial pressure during film formation is 5 × 10 −3 Pa or less, and is controlled according to the desired composition and the pressure in the film formation chamber during film formation. As a method for controlling the oxygen partial pressure in the film formation chamber, a method of changing the amount of O 2 gas introduced into the film formation chamber may be used, or a method of changing the introduction amount of oxygen radicals or ozone gas may be used. . If the oxygen partial pressure is increased, the conductivity of the oxide semiconductor thin film can be decreased, and if the oxygen partial pressure is decreased, the oxygen defects in the film are increased to increase the conductivity of the oxide semiconductor thin film. Can do.

なお、酸素ガス導入を停止させた場合でも抵抗が高い場合には、H2やN2等の還元性ガスを導入し、さらに膜中の酸素欠陥を増加させてもよい。
また、成膜中の基板温度は基板に応じて任意に選択してもよいが、フレキシブル基板を用いる場合には基板温度はより室温に近いことが好ましい。 If resistance is high even when the introduction of oxygen gas is stopped, a reducing gas such as H 2 or N 2 may be introduced to further increase oxygen defects in the film.
The substrate temperature during film formation may be arbitrarily selected according to the substrate, but when a flexible substrate is used, the substrate temperature is preferably closer to room temperature.

（熱処理工程）
熱処理工程（ポストアニール処理工程）は、100℃以上、300℃以下で行う。薄膜を形成する基板として、樹脂基板等の耐熱性の低い可撓性基板を用いる場合には、100℃以上、200℃以下とすることが好ましい。100℃以上、300℃以下であれば、膜中の酸素欠損量を変化させることがないため、アニール前後での膜の抵抗率変化が小さくなる。100℃以上、200℃以下であれば耐熱性の低い樹脂基板への適用が容易となる。
熱処理時間に特に限定はないが、膜温度が均一になるのに要する時間等を考慮し、少なくとも10分以上保持することが好ましい。 (Heat treatment process)
The heat treatment step (post-annealing step) is performed at 100 ° C. or higher and 300 ° C. or lower. When a flexible substrate having low heat resistance such as a resin substrate is used as the substrate on which the thin film is formed, the temperature is preferably 100 ° C. or higher and 200 ° C. or lower. If the temperature is 100 ° C. or higher and 300 ° C. or lower, the amount of oxygen vacancies in the film is not changed, so that the change in resistivity of the film before and after annealing becomes small. When it is 100 ° C. or higher and 200 ° C. or lower, application to a resin substrate having low heat resistance is easy.
Although there is no particular limitation on the heat treatment time, it is preferable to hold at least 10 minutes in consideration of the time required for the film temperature to become uniform.

アニール処理中の雰囲気は酸化性雰囲気とすることが好ましい。特に大気中アニールであれば生産コストも低いためより好ましい。還元性雰囲気中でアニール処理を行うと、酸化物半導体中の酸素が抜け、余剰キャリアが発生し、アニール工程前後での抵抗率の変化量が増大しやすくなり電気特性バラツキが起こりやすいため好ましくない。   The atmosphere during annealing is preferably an oxidizing atmosphere. In particular, annealing in the air is more preferable because the production cost is low. Annealing treatment in a reducing atmosphere is not preferable because oxygen in the oxide semiconductor is released, excess carriers are generated, and the amount of change in resistivity before and after the annealing process is likely to increase, resulting in variations in electrical characteristics. .

本発明のポイントはIGZO系酸化物半導体薄膜において、低温アニール時の抵抗率変化が極めて小さい組成領域を見出したことにある。すなわち、上記組成範囲で成膜されたIGZO膜は、低温アニール時の低抵抗化（加熱に伴い低抵抗化する共に、降温時にその低抵抗化した抵抗率が維持される状態）がほとんど起こらず、低温アニール前後で抵抗率の変化量が非常に小さい。低温アニール前後で抵抗率変化量が小さく、アニール温度の違いによる影響をほとんど受けないということは、成膜時に任意の抵抗率を有するIGZO膜を成膜さえしてしまえば、アニール温度を精密に制御することなく、アニール後に所望の抵抗率を有するIGZO膜を得ることが出来ることを意味し、電気特性の設計が容易となる。また、特に大面積デバイスを形成する際に、大面積に均一なアニール温度で熱処理を施すことは非常に困難だが、アニール温度を精密に制御する必要がないため、比較的簡便なアニール装置で均一な電気特性を有する酸化物半導体薄膜を得ることができる。低温アニールでデバイスが形成可能であるために、製造コストを低減させることができると共に、耐熱性の低い樹脂基板等への形成も可能となるため、フレキシブルデバイスへの応用が容易となる。   The point of the present invention is to find a composition region in the IGZO-based oxide semiconductor thin film in which the resistivity change during low-temperature annealing is extremely small. In other words, the IGZO film formed in the above composition range hardly undergoes a reduction in resistance during low-temperature annealing (a state in which the resistance decreases as the temperature decreases and the resistivity decreases when the temperature decreases). The amount of change in resistivity before and after low temperature annealing is very small. The change in resistivity is small before and after low-temperature annealing and is hardly affected by the difference in annealing temperature. If an IGZO film with an arbitrary resistivity is deposited at the time of deposition, the annealing temperature can be precisely set. This means that an IGZO film having a desired resistivity can be obtained after annealing without control, and electrical characteristics can be easily designed. Also, especially when forming large area devices, it is very difficult to perform heat treatment at a uniform annealing temperature over a large area, but it is not necessary to precisely control the annealing temperature, so it is uniform with a relatively simple annealing device. An oxide semiconductor thin film having excellent electrical characteristics can be obtained. Since the device can be formed by low-temperature annealing, the manufacturing cost can be reduced, and the device can be formed on a resin substrate having low heat resistance, which facilitates application to a flexible device.

以上の通り、本発明のIGZO系酸化物半導体薄膜の製造方法によれば、作製コストを抑制することでき、低温アニール後における電気的な特性の面内均一性が非常に高い酸化物半導体薄膜を得ることができ、このような半導体薄膜は大面積デバイスに適用される薄膜トランジスタの活性層として有用である。   As described above, according to the manufacturing method of the IGZO-based oxide semiconductor thin film of the present invention, an oxide semiconductor thin film that can suppress the manufacturing cost and has very high in-plane uniformity of electrical characteristics after low-temperature annealing is obtained. Such a semiconductor thin film is useful as an active layer of a thin film transistor applied to a large area device.

＜薄膜トランジスタ＞
図１（Ａ）から（Ｄ）は、本発明の第１〜第４の実施形態の薄膜トランジスタ１〜４の構成を模式的に示す断面図である。図１（Ａ）〜（Ｄ）の各薄膜トランジスタにおいて、共通の要素には同一の符号を付している。 <Thin film transistor>
1A to 1D are cross-sectional views schematically showing the configuration of the thin film transistors 1 to 4 of the first to fourth embodiments of the present invention. In each thin film transistor of FIGS. 1A to 1D, common elements are denoted by the same reference numerals.

本発明の実施形態に係る薄膜トランジスタ１〜４は、基板１１上に、活性層１２と、ソース電極１３と、ドレイン電極１４と、ゲート絶縁膜１５と、ゲート電極１６とを有してなり、活性層１２として、上述の本発明の酸化物半導体薄膜を備えている。   The thin film transistors 1 to 4 according to the embodiment of the present invention include an active layer 12, a source electrode 13, a drain electrode 14, a gate insulating film 15, and a gate electrode 16 on a substrate 11. The layer 12 includes the above-described oxide semiconductor thin film of the present invention.

図１（Ａ）に示す第１の実施形態の薄膜トランジスタ１は、トップゲート−トップコンタクト型のトランジスタであり、図１（Ｂ）に示す第２の実施形態の薄膜トランジスタ２は、トップゲート−ボトムコンタクト型のトランジスタであり、図１（Ｃ）に示す第３の実施形態の薄膜トランジスタ３は、ボトムゲート−トップコンタクト型のトランジスタであり、図１（Ｄ）に示す第４の実施形態の薄膜トランジスタ４は、ボトムゲート−ボトムコンタクト型のトランジスタである。
図１（Ａ）〜（Ｄ）に示す実施形態は、ゲート、ソース、ドレイン電極の、酸化物半導体層に対する配置が異なるが、同一符号を付与されている各要素の機能は同一であり、同様の材料を適応することができる。 The thin film transistor 1 of the first embodiment shown in FIG. 1A is a top gate-top contact type transistor, and the thin film transistor 2 of the second embodiment shown in FIG. 1B is a top gate-bottom contact. The thin film transistor 3 of the third embodiment shown in FIG. 1C is a bottom gate-top contact type transistor, and the thin film transistor 4 of the fourth embodiment shown in FIG. A bottom-gate / bottom-contact transistor.
In the embodiment shown in FIGS. 1A to 1D, the arrangement of the gate, source, and drain electrodes with respect to the oxide semiconductor layer is different, but the functions of the elements assigned the same reference numerals are the same. The material can be adapted.

以下、各構成要素について詳述する。   Hereinafter, each component will be described in detail.

（基板）
薄膜トランジスタ１を形成するための基板１１の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することができる。基板の構造は単層構造であってもよいし、積層構造であってもよい。 (substrate)
There is no restriction | limiting in particular about the shape of the board | substrate 11 for forming the thin-film transistor 1, a structure, a magnitude | size, It can select suitably according to the objective. The structure of the substrate may be a single layer structure or a laminated structure.

基板１１としては、例えば、YSZ（イットリウム安定化ジルコニウム）やガラス等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。
中でも軽量である点、可撓性を有する点から樹脂あるいは樹脂複合材料からなる基板が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。 As the substrate 11, for example, a substrate made of an inorganic material such as YSZ (yttrium stabilized zirconium) or glass, a resin, a resin composite material, or the like can be used.
Among these, a substrate made of a resin or a resin composite material is preferable in terms of light weight and flexibility. Specifically, polybutylene terephthalate, polyethylene terephthalate, polyethylene naphthalate, polybutylene naphthalate, polystyrene, polycarbonate, polysulfone, polyethersulfone, polyarylate, allyl diglycol carbonate, polyamide, polyimide, polyamideimide, polyetherimide, Fluorine resin such as polybenzazole, polyphenylene sulfide, polycycloolefin, norbornene resin, polychlorotrifluoroethylene, liquid crystal polymer, acrylic resin, epoxy resin, silicone resin, ionomer resin, cyanate resin, crosslinked fumaric acid diester, cyclic polyolefin, Substrates made of synthetic resins such as aromatic ethers, maleimide-olefins, cellulose, episulfide compounds, A substrate composed of a composite plastic material of the above-mentioned synthetic resin and the like and silicon oxide particles, a substrate composed of a composite plastic material of the above-described synthetic resin and the like and metal nanoparticles, inorganic oxide nanoparticles or inorganic nitride nanoparticles, A substrate made of a composite plastic material of the aforementioned synthetic resin, etc. and carbon fiber or carbon nanotube, a substrate made of a composite plastic material of the aforementioned synthetic resin, etc., and glass fake, glass fiber or glass bead, the aforementioned synthesis A substrate made of a composite plastic material of a resin or the like and particles having a clay mineral or a mica-derived crystal structure, a laminated plastic substrate having at least one bonding interface between a thin glass and any of the aforementioned synthetic resins, inorganic By alternately laminating layers and organic layers (the aforementioned synthetic resins), at least one contact Insulating the surface by subjecting a substrate made of a composite material having a barrier property having an interface, a stainless steel substrate, a metal multilayer substrate in which stainless steel and a dissimilar metal are laminated, an aluminum substrate or a surface to an oxidation treatment (for example, anodization treatment). An aluminum substrate with an improved oxide film can be used.

なお、樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、および低吸湿性等に優れていることが好ましい。
樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。 The resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like.
The resin substrate may include a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.

また、基板の厚みは50μｍ以上、500μｍ以下であることが好ましい。基板の厚みが50
μｍ以上であると、基板自体の平坦性がより向上する。基板の厚みが500μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。なお、基板を構成する材料によって、十分な平坦性および可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は50μｍ−500μｍの範囲となる。 The thickness of the substrate is preferably 50 μm or more and 500 μm or less. Substrate thickness is 50
When it is μm or more, the flatness of the substrate itself is further improved. When the thickness of the substrate is 500 μm or less, the flexibility of the substrate itself is further improved, and the use as a substrate for a flexible device becomes easier. In addition, since the thickness which has sufficient flatness and flexibility changes with materials which comprise a board | substrate, it is necessary to set the thickness according to board | substrate material, but the range becomes a range of 50 micrometers-500 micrometers in general. .

（活性層）
活性層１２として、本発明の製造方法で製造される酸化物半導体薄膜（以下、酸化物半導体層１２という。）を備える。すなわち、酸化物半導体層１２はIn,Ga,Zn,Oを主たる構成元素とし、その組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たし、かつ、室温（20℃）での抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とするIGZO膜である。 (Active layer)
The active layer 12 includes an oxide semiconductor thin film (hereinafter referred to as an oxide semiconductor layer 12) manufactured by the manufacturing method of the present invention. That is, the oxide semiconductor layer 12 includes In, Ga, Zn, and O as main constituent elements, and the composition ratio thereof is 11/20 ≦ Ga / (In + Ga + Zn) ≦ 9/10 and 3/4 ≦ Ga / (In + Ga) ≦ 1 and Zn / (In + Ga + Zn) ≦ 1/3 are satisfied, and the resistivity at room temperature (20 ° C.) is 1 Ωcm or more and 1 × 10 6 Ωcm or less. It is a featured IGZO film.

酸化物半導体層１２の膜厚は薄膜の平坦性及び成膜時間の観点から5ｎｍ以上、150ｎｍ以下であることが好ましい。
酸化物半導体層１２の成膜は、既述の通りスパッタ等により行うことができる。 The thickness of the oxide semiconductor layer 12 is preferably 5 nm or more and 150 nm or less from the viewpoint of thin film flatness and film formation time.
The oxide semiconductor layer 12 can be formed by sputtering or the like as described above.

（ソース・ドレイン電極）
ソース電極１３およびドレイン電極１４はいずれも高い導電性を有するものであれば特に制限なく、例えばAl、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ITO）、酸化亜鉛インジウム（IZO）等の金属酸化物導電膜等を、単層または２層以上の積層構造として用いることができる。 (Source / drain electrodes)
The source electrode 13 and the drain electrode 14 are not particularly limited as long as they have high conductivity. For example, metals such as Al, Mo, Cr, Ta, Ti, Au, and Ag, Al—Nd, Ag alloy, and tin oxide Metal oxide conductive films such as zinc oxide, indium oxide, indium tin oxide (ITO), and zinc indium oxide (IZO) can be used as a single layer or a stacked structure of two or more layers.

ソース電極１３およびドレイン電極１４はいずれも、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜することができる。   Both the source electrode 13 and the drain electrode 14 are, for example, a wet method such as a printing method and a coating method, a physical method such as a vacuum deposition method, a sputtering method, and an ion plating method, a chemical method such as a CVD method and a plasma CVD method. The film can be formed according to a method appropriately selected in consideration of suitability with the material to be used.

ソース電極１３およびドレイン電極１４を、上記金属により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性および導電性等を考慮すると、その厚みは、10ｎｍ以上、1000ｎｍ以下とすることが好ましく、50ｎｍ以上、100ｎｍ以下とすることがより好ましい。   When the source electrode 13 and the drain electrode 14 are made of the above metal, the thickness is preferably 10 nm or more and 1000 nm or less in consideration of the film forming property, the patterning property by etching or lift-off method, the conductivity, and the like. 50 nm or more and 100 nm or less is more preferable.

（ゲート絶縁膜）
ゲート絶縁膜１５としては、高い絶縁性を有するものが好ましく、例えばSiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、HfO2等の絶縁膜、またはこれらの化合物を少なくとも２つ以上含む絶縁膜等から構成することができる。 (Gate insulation film)
The gate insulating film 15 is preferably one having high insulating properties, for example, an insulating film such as SiO 2 , SiN x , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , HfO 2 , or the like. It can be composed of an insulating film containing at least two compounds.

ゲート絶縁膜１５は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜することができる。   The gate insulating film 15 is a material used from a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as a CVD or plasma CVD method. The film can be formed according to a method appropriately selected in consideration of the suitability of

なお、ゲート絶縁膜１５はリーク電流の低下および電圧耐性の向上のために十分な厚みを有する必要がある一方、厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１５の厚みは、材質にもよるが、10ｎｍ〜10μｍが好ましく、50ｎｍ〜1000ｎｍがより好ましく、100ｎｍ〜400ｎｍが特に好ましい。   Note that the gate insulating film 15 needs to have a sufficient thickness in order to reduce leakage current and improve voltage resistance. On the other hand, if the thickness is too large, the driving voltage increases. The thickness of the gate insulating film 15 depends on the material, but is preferably 10 nm to 10 μm, more preferably 50 nm to 1000 nm, and particularly preferably 100 nm to 400 nm.

（ゲート電極）
ゲート電極１６としては、高い導電性を有するものであれば特に制限なく、例えばAl、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ITO）、酸化亜鉛インジウム（IZO）等の金属酸化物導電膜等を、単層または２層以上の積層構造として用いることができる。 (Gate electrode)
The gate electrode 16 is not particularly limited as long as it has high conductivity. For example, metal such as Al, Mo, Cr, Ta, Ti, Au, Ag, Al—Nd, Ag alloy, tin oxide, zinc oxide, A metal oxide conductive film such as indium oxide, indium tin oxide (ITO), or indium zinc oxide (IZO) can be used as a single layer or a stacked structure of two or more layers.

ゲート電極１６は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜することができる。   The gate electrode 16 is a material used from, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as a CVD or plasma CVD method. The film can be formed according to a method appropriately selected in consideration of the suitability of

ゲート電極１６を、上記金属により構成する場合、成膜性、エッチングやリフトオフ法によるパターニング性および導電性等を考慮すると、その厚みは、10ｎｍ以上、1000ｎｍ以下とすることが好ましく、50ｎｍ以上、200ｎｍ以下とすることがより好ましい。   When the gate electrode 16 is made of the above metal, the thickness is preferably 10 nm or more and 1000 nm or less, considering the film formability, patterning property by etching or lift-off method, conductivity, etc., and 50 nm or more and 200 nm. More preferably, it is as follows.

＜薄膜トランジスタの製造方法＞
図１（Ａ）に示すトップゲート−トップコンタクト型の薄膜トランジスタ１の製造方法について簡単に説明する。 <Method for Manufacturing Thin Film Transistor>
A method for manufacturing the top gate-top contact thin film transistor 1 shown in FIG.

基板１１を用意し、基板１１上に活性層である酸化物半導体薄膜１２を、既述のスパッタ法等の成膜手法により成膜する。これは、既述の本発明の酸化物半導体薄膜の製造方法におけるIGZO膜の成膜工程に相当する。
次いで酸化物半導体層１２をパターンニングする。パターンニングはフォトリソグラフィーおよびエッチングにより行うことができる。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、または燐酸、硝酸および酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。
なお、酸化物半導体層１２上には、ソース、ドレイン電極エッチング時に酸化物半導体層を保護するための保護膜を形成しておいてもよい。保護膜は酸化物半導体層と連続で成膜してもよいし、酸化物半導体層のパターニング後に形成してもよい。 A substrate 11 is prepared, and an oxide semiconductor thin film 12 which is an active layer is formed on the substrate 11 by a film formation method such as the sputtering method described above. This corresponds to the step of forming the IGZO film in the above-described method for manufacturing an oxide semiconductor thin film of the present invention.
Next, the oxide semiconductor layer 12 is patterned. Patterning can be performed by photolithography and etching. Specifically, a resist pattern is formed on the remaining portion by photolithography, and the pattern is formed by etching with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid and acetic acid.
Note that a protective film may be formed over the oxide semiconductor layer 12 to protect the oxide semiconductor layer when the source and drain electrodes are etched. The protective film may be formed continuously with the oxide semiconductor layer, or may be formed after the patterning of the oxide semiconductor layer.

次に、酸化物半導体層１２の上にソース・ドレイン電極１３、１４を形成するための金属膜を形成する。
次いで金属膜をエッチングまたはリフトオフ法により所定の形状にパターンニングし、ソース電極１３およびドレイン電極１４を形成する。この際、ソース・ドレイン電極１３、１４およびこれらの電極（図示せず）に接続する配線を同時にパターンニングすることが好ましい。 Next, a metal film for forming the source / drain electrodes 13 and 14 is formed on the oxide semiconductor layer 12.
Next, the metal film is patterned into a predetermined shape by etching or a lift-off method to form the source electrode 13 and the drain electrode 14. At this time, it is preferable to pattern the source / drain electrodes 13 and 14 and wirings connected to these electrodes (not shown) at the same time.

ソース・ドレイン電極１３、１４および配線を形成した後、ゲート絶縁膜１５を形成し、ゲート絶縁膜１５について、フォトリソグラフィーおよびエッチングによって所定の形状にパターンニングを行う。   After forming the source / drain electrodes 13 and 14 and the wiring, a gate insulating film 15 is formed, and the gate insulating film 15 is patterned into a predetermined shape by photolithography and etching.

ゲート絶縁膜１５を形成した後、ゲート電極１６を形成する。電極膜を成膜後、エッチングまたはリフトオフ法により所定の形状にパターンニングし、ゲート電極１６を形成する。この際、ゲート電極１６およびゲート配線を同時にパターンニングすることが好ましい。   After forming the gate insulating film 15, the gate electrode 16 is formed. After the electrode film is formed, it is patterned into a predetermined shape by etching or a lift-off method to form the gate electrode 16. At this time, it is preferable to pattern the gate electrode 16 and the gate wiring simultaneously.

（ポストアニール）
ゲート電極パターンニング後に熱処理（ポストアニール処理）を施す。ポストアニール処理は酸化物半導体層１２の成膜後であれば、特に手順は限定せず、酸化物半導体成膜直後に行ってもよいし、電極、絶縁膜の成膜、パターンニングが全て終わった後に行ってもよい。なお、このポストアニール工程は、既述の酸化物半導体薄膜の製造における熱処理工程に他ならない。 (Post annealing)
A heat treatment (post-annealing) is performed after the gate electrode patterning. The post-annealing treatment is not particularly limited as long as it is after the formation of the oxide semiconductor layer 12, and may be performed immediately after the formation of the oxide semiconductor, or the electrode and insulating film formation and patterning are all completed. You may go after. Note that this post-annealing step is nothing but the heat treatment step in manufacturing the oxide semiconductor thin film described above.

ポストアニール温度は100℃以上、300℃以下の条件下で行う。可撓性基板を用いる場合を考慮すると、100℃以上、200℃以下で行うことがより好ましい。100℃以上、300℃以下であれば、膜中の酸素欠損量を変化させることがないため、アニール前後での膜の抵抗率変化が小さくなる。100℃以上、200℃以下であれば耐熱性の低い樹脂基板への適用が容易となる。   The post-annealing temperature is 100 ° C or higher and 300 ° C or lower. Considering the case where a flexible substrate is used, it is more preferable to perform the temperature at 100 ° C. or higher and 200 ° C. or lower. If the temperature is 100 ° C. or higher and 300 ° C. or lower, the amount of oxygen vacancies in the film is not changed, so that the change in resistivity of the film before and after annealing becomes small. When it is 100 ° C. or higher and 200 ° C. or lower, application to a resin substrate having low heat resistance is easy.

また、ポストアニール中の雰囲気は酸化性雰囲気とすることが好ましい。還元性雰囲気中でポストアニールを施すと酸化物半導体層中の酸素が抜け、余剰キャリアが発生し、電気特性バラツキが起こり易い。   The atmosphere during post-annealing is preferably an oxidizing atmosphere. When post-annealing is performed in a reducing atmosphere, oxygen in the oxide semiconductor layer is released, excess carriers are generated, and electrical characteristics are likely to vary.

以上の手順により、図１（Ａ）に示す薄膜トランジスタ１を作製することができる。   Through the above procedure, the thin film transistor 1 illustrated in FIG. 1A can be manufactured.

本発明の薄膜トランジスタの用途は特に限定されるものではないが、例えば電気光学装置としての表示装置（例えば液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等）における駆動素子として好適である。特に、特性の面内における均一性が高いため、大面積デバイスに好適である。
さらに、本発明の薄膜トランジスタは、一般的なIGZO材料に比べて、Ga組成比の高いIGZO膜を用いているため、光学バンドギャップが広く、その結果、可視光の短波長領域（例えば400ｎｍ程度）の光吸収を低減させることが可能となることから、トランジスタに遮光手段を設ける必要がなく、生産プロセスが簡便になり、且つEL発光を効率よく取り出すことが可能となる。 Although the use of the thin film transistor of the present invention is not particularly limited, it is suitable as a driving element in a display device as an electro-optical device (for example, a liquid crystal display device, an organic EL (Electro Luminescence) display device, an inorganic EL display device, etc.), for example. It is. In particular, since the uniformity of the characteristics is high, it is suitable for a large area device.
Furthermore, since the thin film transistor of the present invention uses an IGZO film having a high Ga composition ratio as compared with a general IGZO material, the optical band gap is wide, and as a result, the visible light has a short wavelength region (eg, about 400 nm). Therefore, it is not necessary to provide a light shielding means in the transistor, the production process is simplified, and EL light emission can be efficiently extracted.

さらに、本発明の薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なフレキシブルディスプレイ等のデバイス、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサー、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Micro Electro Mechanical System）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。   Furthermore, the thin film transistor of the present invention is a device such as a flexible display that can be manufactured by a low-temperature process using a resin substrate, an image sensor such as a CCD (Charge Coupled Device) and a CMOS (Complementary Metal Oxide Semiconductor), and an X-ray sensor. It is suitably used as a drive element (drive circuit) in various electronic devices such as sensors and MEMS (Micro Electro Mechanical System).

本発明の薄膜トランジスタを用いた本発明の表示装置およびセンサーは、いずれも特性の面内均一性が高い。なお、ここで言う「特性」とは、表示装置の場合には表示特性、センサーの場合には感度特性である。   The display device and sensor of the present invention using the thin film transistor of the present invention have high in-plane uniformity of characteristics. The “characteristic” referred to here is a display characteristic in the case of a display device, and a sensitivity characteristic in the case of a sensor.

＜液晶表示装置＞
図２に、本発明の表示装置の一実施形態である液晶表示装置について、その一部分の概略断面図を示し、図３にその電気配線の概略構成図を示す。 <Liquid crystal display device>
FIG. 2 is a schematic sectional view of a part of a liquid crystal display device which is an embodiment of the display device of the present invention, and FIG.

図２に示すように、本実施形態の液晶表示装置５は、図１（Ａ）に示したトップゲート型の薄膜トランジスタ１と、トランジスタ１のパッシベーション層５４で保護されたゲート電極１６上に画素下部電極５５およびその対向上部電極５６で挟まれた液晶層５７と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ５８とを備え、ＴＦＴ１０の基板１１側およびカラーフィルタ５８上にそれぞれ偏光板５９ａ、５９ｂを備えた構成である。   As shown in FIG. 2, the liquid crystal display device 5 of this embodiment includes a top gate type thin film transistor 1 shown in FIG. 1A and a pixel lower portion on the gate electrode 16 protected by the passivation layer 54 of the transistor 1. A liquid crystal layer 57 sandwiched between the electrode 55 and the opposed upper electrode 56 and an RGB color filter 58 for developing different colors corresponding to each pixel are provided, respectively on the substrate 11 side and the color filter 58 of the TFT 10. In this configuration, polarizing plates 59a and 59b are provided.

また、図３に示すように、本実施形態の液晶表示装置５は、互いに平行な複数のゲート配線５１と、該ゲート配線５１と交差する、互いに平行なデータ配線５２とを備えている。ここでゲート配線５１とデータ配線５２は電気的に絶縁されている。ゲート配線５１とデータ配線５２との交差部付近に、薄膜トランジスタ１が備えられている。   As shown in FIG. 3, the liquid crystal display device 5 of this embodiment includes a plurality of gate wirings 51 that are parallel to each other and data wirings 52 that are parallel to each other and intersect the gate wirings 51. Here, the gate wiring 51 and the data wiring 52 are electrically insulated. The thin film transistor 1 is provided in the vicinity of the intersection between the gate line 51 and the data line 52.

薄膜トランジスタ１のゲート電極１６は、ゲート配線５１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線５２に接続されている。また、薄膜トランジスタ１のドレイン電極１４はゲート絶縁膜１５に設けられたコンタクトホール１９を介して（コンタクトホール１９に導電体が埋め込まれて）画素下部電極５５に接続されている。この画素下部電極５５は、接地された対向電極５６とともにコンデンサ５３を構成している。   The gate electrode 16 of the thin film transistor 1 is connected to the gate wiring 51, and the source electrode 13 of the thin film transistor 1 is connected to the data wiring 52. The drain electrode 14 of the thin film transistor 1 is connected to the pixel lower electrode 55 through a contact hole 19 provided in the gate insulating film 15 (a conductor is embedded in the contact hole 19). The pixel lower electrode 55 and the grounded counter electrode 56 constitute a capacitor 53.

図２および図３に示した本実施形態の液晶装置においては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明の表示装置である液晶装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。   The liquid crystal device of this embodiment shown in FIGS. 2 and 3 is provided with a top gate type thin film transistor, but the thin film transistor used in the liquid crystal device which is the display device of the present invention is limited to the top gate type. Alternatively, a bottom-gate thin film transistor may be used.

本発明の薄膜トランジスタは面内均一性、安定性および信頼性が非常に高いことから、液晶表示装置における大画面化に適している。また、本発明の薄膜トランジスタは、低温でのアニール処理によって十分な特性を有するものを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができ、大面積で均一、安定かつフレキシブルな液晶表示装置を提供することができる。   Since the thin film transistor of the present invention has very high in-plane uniformity, stability, and reliability, it is suitable for a large screen in a liquid crystal display device. In addition, since the thin film transistor of the present invention can be manufactured having sufficient characteristics by annealing at a low temperature, a resin substrate (plastic substrate) can be used as a substrate, and it can be uniformly and stably in a large area. A flexible liquid crystal display device can be provided.

＜Ｘ線センサー＞
図４に、本発明のセンサーの一実施形態であるＸ線センサーについて、その一部分の概略断面図を示し、図５にその電気配線の概略構成図を示す。 <X-ray sensor>
FIG. 4 shows a schematic sectional view of a part of an X-ray sensor which is an embodiment of the sensor of the present invention, and FIG. 5 shows a schematic configuration diagram of its electric wiring.

図４は、より具体的にはＸ線センサーアレイの一部を拡大した概略断面図である。本実施形態のＸ線センサー７は基板上に形成された薄膜トランジスタ１およびキャパシタ７０と、キャパシタ７０上に形成された電荷収集用電極７１と、Ｘ線変換層７２と、上部電極７３とを備えて構成される。薄膜トランジスタ１上にはパッシベーション膜７５が設けられている。   More specifically, FIG. 4 is a schematic cross-sectional view in which a part of the X-ray sensor array is enlarged. The X-ray sensor 7 of this embodiment includes a thin film transistor 1 and a capacitor 70 formed on a substrate, a charge collection electrode 71 formed on the capacitor 70, an X-ray conversion layer 72, and an upper electrode 73. Composed. A passivation film 75 is provided on the thin film transistor 1.

キャパシタ７０はキャパシタ用下部電極７６とキャパシタ用上部電極７７とで絶縁膜７８を挟んだ構造となっている。キャパシタ用上部電極７７は絶縁膜７８に設けられたコンタクトホール７９を介し、薄膜トランジスタ１のソース電極１３およびドレイン電極１４のいずれか一方（図４においてはドレイン電極１４）と接続されている。   The capacitor 70 has a structure in which an insulating film 78 is sandwiched between a capacitor lower electrode 76 and a capacitor upper electrode 77. The capacitor upper electrode 77 is connected to one of the source electrode 13 and the drain electrode 14 (the drain electrode 14 in FIG. 4) of the thin film transistor 1 through a contact hole 79 provided in the insulating film 78.

電荷収集用電極７１は、キャパシタ７０におけるキャパシタ用上部電極７７上に設けられており、キャパシタ用上部電極７７に接している。
Ｘ線変換層７２はアモルファスセレンからなる層であり、薄膜トランジスタ１およびキャパシタ７０を覆うように設けられている。
上部電極７３はＸ線変換層７２上に設けられており、Ｘ線変換層７２に接している。 The charge collection electrode 71 is provided on the capacitor upper electrode 77 in the capacitor 70 and is in contact with the capacitor upper electrode 77.
The X-ray conversion layer 72 is a layer made of amorphous selenium, and is provided so as to cover the thin film transistor 1 and the capacitor 70.
The upper electrode 73 is provided on the X-ray conversion layer 72 and is in contact with the X-ray conversion layer 72.

図５に示すように、本実施形態のＸ線センサー７は、互いに平行な複数のゲート配線８１と、ゲート配線８１と交差する、互いに平行な複数のデータ配線８２とを備えている。ここでゲート配線８１とデータ配線８２は電気的に絶縁されている。ゲート配線８１とデータ配線８２との交差部付近に、薄膜トランジスタ１が備えられている。   As shown in FIG. 5, the X-ray sensor 7 of this embodiment includes a plurality of gate wirings 81 that are parallel to each other and a plurality of data wirings 82 that intersect with the gate wiring 81 and are parallel to each other. Here, the gate wiring 81 and the data wiring 82 are electrically insulated. The thin film transistor 1 is provided in the vicinity of the intersection between the gate wiring 81 and the data wiring 82.

薄膜トランジスタ１のゲート電極１６は、ゲート配線８１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線８２に接続されている。また、薄膜トランジスタ１のドレイン電極１４は電荷収集用電極７１に接続されており、さらにこの電荷収集用電極７１は、接地された対向電極７６とともにキャパシタ７０を構成している。   The gate electrode 16 of the thin film transistor 1 is connected to the gate wiring 81, and the source electrode 13 of the thin film transistor 1 is connected to the data wiring 82. The drain electrode 14 of the thin film transistor 1 is connected to a charge collecting electrode 71, and the charge collecting electrode 71 constitutes a capacitor 70 together with a grounded counter electrode 76.

本構成のＸ線センサー７において、Ｘ線は図４中、上部（上部電極７３側）から照射され、Ｘ線変換層７２で電子-正孔対を生成する。このＸ線変換層７２に上部電極７３によって高電界を印加しておくことにより、生成した電荷はキャパシタ７０に蓄積され、薄膜トランジスタ１を順次走査することによって読み出される。   In the X-ray sensor 7 of this configuration, X-rays are irradiated from the upper part (upper electrode 73 side) in FIG. 4, and electron-hole pairs are generated in the X-ray conversion layer 72. By applying a high electric field to the X-ray conversion layer 72 by the upper electrode 73, the generated charges are accumulated in the capacitor 70 and read out by sequentially scanning the thin film transistor 1.

本発明のＸ線センサーは、面内均一性の高い、信頼性に優れた薄膜トランジスタ１を備えるため、均一性に優れた画像を得ることができる。   Since the X-ray sensor of the present invention includes the thin film transistor 1 with high in-plane uniformity and excellent reliability, an image with excellent uniformity can be obtained.

なお、図４に示した本実施形態のＸ線センサーにおいては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明のセンサーにおいて用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。   The X-ray sensor of this embodiment shown in FIG. 4 is provided with a top gate type thin film transistor. However, the thin film transistor used in the sensor of the present invention is not limited to the top gate type, and the bottom gate type. A thin film transistor may be used.

酸化物半導体薄膜について実施例、比較例の各試料を作成し電気特性の測定を行った。また、本発明の組成範囲の酸化物半導体薄膜を備えた薄膜トランジスタの実施例を作製し、TFT特性の評価を行った。   With respect to the oxide semiconductor thin film, samples of Examples and Comparative Examples were prepared and measured for electric characteristics. In addition, an example of a thin film transistor including an oxide semiconductor thin film having a composition range of the present invention was manufactured, and TFT characteristics were evaluated.

＜検証実験１：In-Ga比を変えたIGZO膜のインサイチュウ（In-situ）電気測定＞
In、Ga組成比の異なる酸化物半導体薄膜(IGZO膜）のアニール温度と電気特性の関係について、以下のような試料を作製し、評価を行った。 <Verification experiment 1: In-situ electrical measurement of IGZO film with different In-Ga ratio>
The following samples were prepared and evaluated for the relationship between the annealing temperature and electrical characteristics of oxide semiconductor thin films (IGZO films) with different In and Ga composition ratios.

電気抵抗測定用試料として、基板上に所定の大きさの酸化物半導体薄膜を後記の各実施例、比較例の条件で成膜し、その上に電極を形成したものを作製した。   As a sample for measuring electrical resistance, an oxide semiconductor thin film having a predetermined size was formed on a substrate under the conditions of Examples and Comparative Examples described later, and an electrode was formed thereon.

図６および図７を参照して、電気抵抗測定用試料の作製方法について説明する。図６、７においてそれぞれ（Ａ）は平面図であり、（Ｂ）は断面図である。
基板１００として、合成石英ガラス基板(コバレントマテリアル社製、品番T-4040、1inch□×1mmt)を用い、この基板１００上に酸化物半導体薄膜１０１を後記各実施例、比較例の条件でスパッタ成膜して作製した。成膜の際にメタルマスクを用い、1inch□基板１００上に3ｍｍ×9ｍｍのパターン状の酸化物半導体薄膜１０１を成膜した（図６参照）。
成膜はIn2O3ターゲット、Ga2O3ターゲット、ZnOターゲットを用いた共スパッタ(co-sputter)により行い、組成比の調整は各ターゲットに投入する電力比を変化させることで行った。
得られた酸化物半導体薄膜１０１上に電極１０２をスパッタにより成膜した。電極１０２はTiとAuとの積層膜からなるものとした。酸化物半導体薄膜１０１上に、Tiを10nm成膜後、Auを40nm成膜して電極１０２とした。電極成膜においてもメタルマスクを用いてパターン成膜を行うことにより、4端子電極を形成した（図７参照）。 With reference to FIGS. 6 and 7, a method for producing a sample for measuring electrical resistance will be described. 6 and 7, (A) is a plan view and (B) is a cross-sectional view.
A synthetic quartz glass substrate (manufactured by Covalent Materials, product number T-4040, 1 inch □ × 1 mmt) is used as the substrate 100, and an oxide semiconductor thin film 101 is formed on the substrate 100 by sputtering under the conditions of Examples and Comparative Examples described later. A film was prepared. A 3 mm × 9 mm patterned oxide semiconductor thin film 101 was formed on a 1 inch square substrate 100 using a metal mask during film formation (see FIG. 6).
Film formation was performed by co-sputtering using an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target, and the composition ratio was adjusted by changing the power ratio applied to each target.
An electrode 102 was formed by sputtering on the obtained oxide semiconductor thin film 101. The electrode 102 was made of a laminated film of Ti and Au. On the oxide semiconductor thin film 101, Ti was deposited to 10 nm, and Au was deposited to 40 nm to form an electrode 102. Also in the electrode film formation, a 4-terminal electrode was formed by performing pattern film formation using a metal mask (see FIG. 7).

（実施例１）
実施例１として、以下のスパッタ成膜条件で酸化物半導体薄膜としてIGZO膜を成膜した。
カチオン組成比 In:Ga:Zn＝0.2:1.8:1.0
膜厚 50nm
成膜室到達真空度 6×10-6Pa
成膜時圧力 4.4×10-1Pa
Ar流量 30sccm
O2流量 0sccm Example 1
As Example 1, an IGZO film was formed as an oxide semiconductor thin film under the following sputtering film formation conditions.
Cation composition ratio In: Ga: Zn = 0.2: 1.8: 1.0
Film thickness 50nm
Deposition chamber ultimate vacuum 6 × 10 -6 Pa
Deposition pressure 4.4 × 10 -1 Pa
Ar flow rate 30sccm
O 2 flow rate 0sccm

実施例２、比較例１〜４として、実施例１とカチオン組成比が異なるIGZO膜を作製した。なお、カチオン組成比が変化すると膜の初期抵抗率が変化してしまい、キャリア量比較が困難となるため、成膜時の酸素流量を調整し、膜の初期抵抗率が10+2〜10+5Ωcmの範囲内に収まるようにした。ここで、初期抵抗率（初期値）とは、熱処理前の室温（20℃）での抵抗率である。各実施例、比較例の成膜条件として、カチオン組成比および酸素流量（O2流量）を以下に示す。既述の通り、成膜はIn2O3ターゲット、Ga2O3ターゲット、ZnOターゲットを用いた共スパッタ(co-sputter)により行い、各組成比となるように、各ターゲットに投入する電力比を変化させて行った。他の条件は実施例１と同様とした。 As Example 2 and Comparative Examples 1 to 4, an IGZO film having a cation composition ratio different from that of Example 1 was produced. Note that when the cation composition ratio changes, the initial resistivity of the film changes, making it difficult to compare the amount of carriers. Therefore, the oxygen flow rate during film formation is adjusted, and the initial resistivity of the film is 10 +2 to 10 + It was set within the range of 5 Ωcm. Here, the initial resistivity (initial value) is the resistivity at room temperature (20 ° C.) before the heat treatment. As film formation conditions for each example and comparative example, the cation composition ratio and the oxygen flow rate (O 2 flow rate) are shown below. As described above, the film formation is performed by co-sputtering using an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target, and the ratio of power applied to each target is set so that each composition ratio is obtained. It was done by changing. Other conditions were the same as in Example 1.

（実施例２）
実施例２における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn＝0.4:1.6:1.0
O2流量 0sccm (Example 2)
The conditions for forming the oxide semiconductor thin film in Example 2 are as follows.
Cation composition ratio In: Ga: Zn = 0.4: 1.6: 1.0
O 2 flow rate 0sccm

（比較例１）
比較例１における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn＝0.5:1.5:1.0
O2流量 0sccm (Comparative Example 1)
The conditions for forming the oxide semiconductor thin film in Comparative Example 1 are as follows.
Cation composition ratio In: Ga: Zn = 0.5: 1.5: 1.0
O 2 flow rate 0sccm

（比較例２）
比較例２における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn=0.8:1.2:1.0
O2流量 0.1sccm (Comparative Example 2)
The conditions for forming the oxide semiconductor thin film in Comparative Example 2 are as follows.
Cation composition ratio In: Ga: Zn = 0.8: 1.2: 1.0
O 2 flow rate 0.1sccm

（比較例３）
比較例３における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn=1.0:1.0:1.0
O2流量 0.15sccm (Comparative Example 3)
The conditions for forming the oxide semiconductor thin film in Comparative Example 3 are as follows.
Cation composition ratio In: Ga: Zn = 1.0: 1.0: 1.0
O 2 flow rate 0.15sccm

（比較例４）
比較例４における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn=1.5:0.5:1.0
O2流量 0.45sccm (Comparative Example 4)
The conditions for forming the oxide semiconductor thin film in Comparative Example 4 are as follows.
Cation composition ratio In: Ga: Zn = 1.5: 0.5: 1.0
O 2 flow rate 0.45sccm

＜抵抗率の温度変化測定＞
上記６種の試料（実施例１、２、比較例１〜４）について、雰囲気を制御でき、且つ熱処理をしながら電気抵抗測定が可能な装置にセットし、昇温・降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はAr 160sccm、O2 40sccmとし、10℃/minで200℃まで昇温、200℃で10分保持後、炉冷で室温まで冷却を行った。 <Measurement of resistivity temperature change>
The above six types of samples (Examples 1 and 2 and Comparative Examples 1 to 4) were set in a device capable of controlling the atmosphere and capable of measuring electrical resistance while performing heat treatment, and the resistivity during the temperature rising / falling process. The change of was measured. The atmosphere in the chamber was Ar 160 sccm and O 2 40 sccm. The temperature was raised to 200 ° C. at 10 ° C./min, held at 200 ° C. for 10 minutes, and then cooled to room temperature by furnace cooling.

実施例１、２および比較例１〜４の昇温・降温過程での温度と抵抗率の関係を図８に示す。
図８に示すとおり、Ga組成比が減り、In組成比が増えるにつれて熱処理前の抵抗率と熱処理後の抵抗率の差が大きくなっていることがわかる。実施例１、２のように、Zn/(In+Ga+Zn)=1/3の時、4/5≦Ga/(In+Ga)であれば熱処理後の膜の抵抗率が熱処理前の抵抗率と同等になることが明らかとなった。ここで言うところの同等とは熱処理工程後の抵抗率をρbとした際、熱処理工程前の抵抗率ρaが0.1ρa≦ρb≦10ρaの範囲に入っていることを指す（以下において同様とする。）。一方、比較例１〜４については昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は熱処理前の値にはもどらず、熱処理前後の抵抗率が大きく変化していることが確認された。 FIG. 8 shows the relationship between the temperature and resistivity in the temperature raising / lowering processes of Examples 1 and 2 and Comparative Examples 1 to 4.
As shown in FIG. 8, it can be seen that the difference between the resistivity before the heat treatment and the resistivity after the heat treatment increases as the Ga composition ratio decreases and the In composition ratio increases. As in Examples 1 and 2, when Zn / (In + Ga + Zn) = 1/3, if 4/5 ≦ Ga / (In + Ga), the resistivity of the film after heat treatment is It became clear that it became equivalent to resistivity. The equivalent here refers to the fact that the resistivity ρ a before the heat treatment step is within the range of 0.1ρ a ≦ ρ b ≦ 10ρ a when the resistivity after the heat treatment step is ρ b (hereinafter referred to as the following). The same shall apply in the above). On the other hand, for Comparative Examples 1 to 4, a rapid decrease in resistance occurs during the temperature raising process, and then the resistivity does not return to the value before the heat treatment in the temperature lowering process, and the resistivity before and after the heat treatment changes greatly. It was confirmed.

大面積の半導体薄膜を製造する場合、面内全域に亘って温度を均一に保つことは困難であり、一般にはアニールに際して面内に温度ムラが生じる。比較例１〜４のように、温度上昇に伴い抵抗値が変化し、温度下降させた後に温度上昇前の抵抗値に戻らない場合、面内における温度ムラにより、面内に抵抗値のムラすなわち電気特性のムラが生じる。これに対して、実施例１および２のように、昇温・降温過程において抵抗値に履歴がほとんどない場合には、アニール時に面内に温度ムラが生じても、面内の電気特性のムラに繋がることはなく、電気特性の面内均一性の高い半導体薄膜を得ることができるといえる。   When manufacturing a semiconductor thin film with a large area, it is difficult to keep the temperature uniform over the entire surface, and in general, temperature unevenness occurs in the surface during annealing. As in Comparative Examples 1 to 4, when the resistance value changes as the temperature rises and does not return to the resistance value before the temperature rise after the temperature is lowered, due to the temperature unevenness in the surface, Uneven electrical characteristics occur. On the other hand, when there is almost no history in the resistance value during the temperature rising / falling process as in the first and second embodiments, even if the temperature unevenness occurs in the surface during annealing, the uneven electrical characteristics in the surface. It can be said that a semiconductor thin film with high in-plane uniformity of electrical characteristics can be obtained.

＜検証実験２：Zn組成比の異なるIGZO膜のインサイチュウ（In-situ）電気特性測定＞
次にZn組成比の異なるIGZO膜のポストアニール温度と電気特性の関係について、検証実験１と同様に電気抵抗測定用試料を作製し、抵抗率の温度変化測定を行い評価した。 <Verification experiment 2: In-situ electrical property measurement of IGZO films with different Zn composition ratios>
Next, the relationship between the post-annealing temperature and the electrical characteristics of the IGZO films having different Zn composition ratios was prepared in the same manner as in the verification experiment 1, and a temperature change measurement of the resistivity was performed for evaluation.

電気抵抗測定用試料として、下記実施例３、４および比較例５、６のスパッタ条件でIGZO膜を作製した。
各実施例、比較例のスパッタ条件に記載していない条件は実施例１についての電気抵抗測定用試料の作製方法と同様とし、抵抗率の温度変化測定方法および条件は検証実験１と同様とした。 As samples for measuring electrical resistance, IGZO films were produced under the sputtering conditions of Examples 3 and 4 and Comparative Examples 5 and 6 below.
Conditions not described in the sputtering conditions of each example and comparative example are the same as those of the method for producing the electrical resistance measurement sample of Example 1, and the temperature change measurement method and conditions of the resistivity are the same as those of the verification experiment 1. .

（実施例３）
実施例３における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn＝0.2:1.8:0
O2流量 0sccm Example 3
The conditions for forming the oxide semiconductor thin film in Example 3 are as follows.
Cation composition ratio In: Ga: Zn = 0.2: 1.8: 0
O 2 flow rate 0sccm

（実施例４）
実施例４における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn=0.2:1.8:0.5
O2流量 0sccm Example 4
The conditions for forming the oxide semiconductor thin film in Example 4 are as follows.
Cation composition ratio In: Ga: Zn = 0.2: 1.8: 0.5
O 2 flow rate 0sccm

（比較例５）
比較例５における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn=0.2:1.8:2.0
O2流量 0.03sccm (Comparative Example 5)
The conditions for forming the oxide semiconductor thin film in Comparative Example 5 are as follows.
Cation composition ratio In: Ga: Zn = 0.2: 1.8: 2.0
O 2 flow rate 0.03sccm

(比較例６)
比較例６における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn=0.2:1.8:3.5
O2流量 0.1sccm (Comparative Example 6)
The conditions for forming the oxide semiconductor thin film in Comparative Example 6 are as follows.
Cation composition ratio In: Ga: Zn = 0.2: 1.8: 3.5
O 2 flow rate 0.1sccm

上記試料（実施例３、４、比較例５、６）について、昇温・降温過程での抵抗率の変化を測定した。測定装置および測定条件は、検証実験１と同様とした。   For the samples (Examples 3 and 4 and Comparative Examples 5 and 6), the change in resistivity during the temperature increase / decrease process was measured. The measurement apparatus and measurement conditions were the same as those in the verification experiment 1.

図９は、実施例３、４および比較例５、６の昇温・降温過程での温度と抵抗率の関係を示すグラフである。図９には比較のため実施例１のデータを併せて示している。
In:Ga比が同一であっても、Zn量が変化すると、熱処理前後での抵抗率の差が異なることが明らかとなった。具体的にはZn量が増えるにつれて熱処理前の抵抗率と熱処理後の抵抗率の差が大きくなっていることがわかる。また、Ga/(In+Ga)=9/10の時、Zn/(In+Ga+Zn)≦1/3であれば熱処理後の膜の抵抗率が熱処理前の抵抗率と同等になることが明らかとなった。 FIG. 9 is a graph showing the relationship between the temperature and resistivity in the temperature rising / falling processes of Examples 3 and 4 and Comparative Examples 5 and 6. FIG. 9 also shows the data of Example 1 for comparison.
Even when the In: Ga ratio was the same, it became clear that the difference in resistivity before and after the heat treatment was different when the Zn content was changed. Specifically, it can be seen that as the Zn content increases, the difference between the resistivity before heat treatment and the resistivity after heat treatment increases. Also, when Ga / (In + Ga) = 9/10, if Zn / (In + Ga + Zn) ≦ 1/3, the resistivity of the film after heat treatment should be equivalent to the resistivity before heat treatment Became clear.

＜検証実験３：その他組成比の異なるIGZO膜のインサイチュウ（In-situ）電気測定＞
その他組成比の異なるIGZO膜のアニール温度と電気特性の関係について、検証実験１と同様に電気抵抗測定用試料を作製し、抵抗率の温度変化測定を行った。 <Verification Experiment 3: In-situ electrical measurement of IGZO films with different composition ratios>
Regarding the relationship between the annealing temperature of the IGZO films having different composition ratios and the electrical characteristics, a sample for measuring electrical resistance was prepared in the same manner as in the verification experiment 1, and the temperature change of the resistivity was measured.

電気抵抗測定用試料として下記実施例５、６および比較例７、８、９のスパッタ条件でIGZO膜を作製した。
各実施例、比較例のスパッタ条件に記載していない条件は実施例１についての電気抵抗測定用試料の作製方法と同様とし、抵抗率の温度変化測定方法および条件は検証実験１と同様とした。 As samples for measuring electrical resistance, IGZO films were produced under the sputtering conditions of Examples 5 and 6 and Comparative Examples 7, 8, and 9 below.
Conditions not described in the sputtering conditions of each example and comparative example are the same as those of the method for producing the electrical resistance measurement sample of Example 1, and the temperature change measurement method and conditions of the resistivity are the same as those of the verification experiment 1. .

（実施例５）
実施例５における酸化物半導体薄膜の成膜条件は以下の通りである。
本実施例５の酸化物半導体薄膜は、Znを含まないIn-Ga-O（IGO）膜である。
カチオン組成比 In:Ga:Zn＝0.5:1.5:0
O2流量 0sccm (Example 5)
The conditions for forming the oxide semiconductor thin film in Example 5 are as follows.
The oxide semiconductor thin film of Example 5 is an In—Ga—O (IGO) film that does not contain Zn.
Cation composition ratio In: Ga: Zn = 0.5: 1.5: 0
O 2 flow rate 0sccm

（実施例６）
実施例６における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn＝0.5:1.5:0.5
O2流量 0sccm (Example 6)
The conditions for forming the oxide semiconductor thin film in Example 6 are as follows.
Cation composition ratio In: Ga: Zn = 0.5: 1.5: 0.5
O 2 flow rate 0sccm

（実施例７）
実施例７における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn＝8:24:13
O2流量 0sccm (Example 7)
The conditions for forming the oxide semiconductor thin film in Example 7 are as follows.
Cation composition ratio In: Ga: Zn = 8: 24: 13
O 2 flow rate 0sccm

（比較例７）
比較例７における酸化物半導体薄膜の成膜条件は以下の通りである。
比較例７の酸化物半導体薄膜は、実施例５と同様にZnを含まないIn-Ga-O（IGO）膜である。
カチオン組成比 In:Ga:Zn=1.0:1.0:0
O2流量 0.15sccm (Comparative Example 7)
The conditions for forming the oxide semiconductor thin film in Comparative Example 7 are as follows.
The oxide semiconductor thin film of Comparative Example 7 is an In—Ga—O (IGO) film that does not contain Zn, as in Example 5.
Cation composition ratio In: Ga: Zn = 1.0: 1.0: 0
O 2 flow rate 0.15sccm

（比較例８）
比較例８における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比 In:Ga:Zn=0:1.0:1.0
O2流量 0sccm (Comparative Example 8)
The conditions for forming the oxide semiconductor thin film in Comparative Example 8 are as follows.
Cation composition ratio In: Ga: Zn = 0: 1.0: 1.0
O 2 flow rate 0sccm

上記試料（実施例５〜７および比較例７、８）について、昇温・降温過程での抵抗率の変化を測定した。測定装置および測定条件は、検証実験１と同様とした。   About the said sample (Examples 5-7 and Comparative Examples 7 and 8), the change of the resistivity in the temperature rising / falling process was measured. The measurement apparatus and measurement conditions were the same as those in the verification experiment 1.

図１０は、実施例５〜７および比較例７、８の昇温・降温過程での温度と抵抗率の関係を示すグラフである。   FIG. 10 is a graph showing the relationship between the temperature and resistivity in the temperature rising / falling processes of Examples 5 to 7 and Comparative Examples 7 and 8.

比較的Ga組成比の大きな実施例５、６および７については実施例１と同様に昇温・降温過程後に膜の抵抗率は初期値に戻り、熱処理前の抵抗率と熱処理後のシート抵抗率が同等であるのに対して、比較例７、８では、昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は高くなることはなく、200℃での値をほぼ維持しながら戻ってくるために、熱処理前後の抵抗率が大きく異なることが確認された。   In Examples 5, 6 and 7 having relatively large Ga composition ratios, the resistivity of the film returned to the initial value after the temperature rising / falling process as in Example 1, and the resistivity before the heat treatment and the sheet resistivity after the heat treatment. However, in Comparative Examples 7 and 8, there is a rapid decrease in resistance during the temperature rising process, and then the resistivity does not increase during the temperature lowering process. In order to return while maintaining, it was confirmed that the resistivity before and after the heat treatment was greatly different.

なお、上記検証実験１、２における各実施例および比較例におけるカチオン組成比は成膜後の膜の組成比を示すものである。成膜後の膜の組成比は、蛍光Ｘ線分析装置（Panalytical製Axios）を用いて評価した。また、各例のいずれについても、Ｘ線回折測定の結果、結晶構造を示すピークが確認されず、いずれも非晶質であった。   The cation composition ratio in each of Examples and Comparative Examples in the verification experiments 1 and 2 indicates the composition ratio of the film after film formation. The composition ratio of the film after film formation was evaluated using a fluorescent X-ray analyzer (Axios manufactured by Panalytical). Further, in each example, as a result of X-ray diffraction measurement, no peak indicating a crystal structure was confirmed, and all of the examples were amorphous.

図１１は、実施例１〜７、比較例１〜８のIGZO膜の組成比を三元相図にプロットしたものである。三元相図中には、本発明で規定している組成範囲と、これまでに報告がなされているIGZOの組成比を規定した各特許文献１〜４について規定されている組成範囲とを併せて示している。図１１中において、本発明のIGZO膜の組成範囲を領域Ａで示し、そのうち好ましい組成範囲を領域Ｂで示している。また、特許文献１に記載されているIGZO膜の組成範囲は領域Ｃ、特許文献２に記載されているIGZO膜の組成範囲は領域Ｄ、特許文献３に記載されているIGZO膜の組成範囲は領域Ｅ、特許文献４に記載されているIGZO膜の組成範囲は領域Ｆでそれぞれ示されている。   FIG. 11 is a ternary phase diagram in which the composition ratios of the IGZO films of Examples 1 to 7 and Comparative Examples 1 to 8 are plotted. In the ternary phase diagram, the composition range defined in the present invention and the composition range defined for each of Patent Documents 1 to 4 that define the composition ratio of IGZO reported so far are combined. It shows. In FIG. 11, the composition range of the IGZO film of the present invention is indicated by region A, and a preferred composition range is indicated by region B. The composition range of the IGZO film described in Patent Document 1 is the region C, the composition range of the IGZO film described in Patent Document 2 is the region D, and the composition range of the IGZO film described in Patent Document 3 is The composition range of the IGZO film described in region E and Patent Document 4 is indicated by region F, respectively.

各特許文献１〜４においては、TFTとして用いた際の移動度、S値や、光照射特性の観点から様々な組成範囲の報告がなされているが、ポストアニールした際の面内における電気特性の均一性を良好なものとすることができる最適な組成を検討した報告例はない。   In each of Patent Documents 1 to 4, various composition ranges have been reported from the viewpoint of mobility, S value, and light irradiation characteristics when used as a TFT, but in-plane electrical characteristics when post-annealed There is no report example which examined the optimal composition which can make the uniformity of a favorable thing.

本発明者による詳細な研究の結果、これまで報告がなされていない組成範囲のIGZO膜が、電気特性の安定性の観点からは最適であることが明らかとなった。基本的にはGa組成比を高く、In組成比、Zn組成比を低くすることにより、膜中水分量が低減され、膜中水分量バラツキによる電気特性バラツキを極めて小さく抑えることができる。Ga組成比があまりに高くなりすぎると絶縁膜となり、トランジスタに用いることが困難となるが、本発明の範囲の組成であれば、膜中水分量バラツキを抑える効果に加えて、高い移動度を示すためトランジスタの活性層として好適であることが明らかになった。   As a result of detailed studies by the present inventors, it has been clarified that an IGZO film having a composition range that has not been reported so far is optimal from the viewpoint of stability of electrical characteristics. Basically, by increasing the Ga composition ratio and decreasing the In composition ratio and the Zn composition ratio, the moisture content in the film is reduced, and the variation in electrical characteristics due to the variation in the moisture content in the film can be suppressed to an extremely small level. If the Ga composition ratio becomes too high, it becomes an insulating film and it is difficult to use it for a transistor. However, if the composition is within the range of the present invention, it exhibits high mobility in addition to the effect of suppressing the moisture content variation in the film. Therefore, it became clear that it is suitable as an active layer of a transistor.

＜検証実験４：TFT特性評価＞
本発明の組成範囲のIGZO膜を用いたTFTを作製し、その特性評価を行った。 <Verification experiment 4: TFT characteristics evaluation>
A TFT using an IGZO film having the composition range of the present invention was fabricated and its characteristics were evaluated.

基板として熱酸化膜付p型Si基板を用い、熱酸化膜をゲート絶縁膜として用いる簡易型のTFTを作製した。図１２（Ａ）は簡易型TFTの平面図であり、同図（Ｂ）は断面図である。   A simple TFT using a p-type Si substrate with a thermal oxide film as the substrate and a thermal oxide film as the gate insulating film was fabricated. 12A is a plan view of a simplified TFT, and FIG. 12B is a cross-sectional view.

（実施例TFT１）
実施例TFT１の簡易型TFTは次のようにして作製した（図１２参照）。
100nmの熱酸化膜１１１を表面に備えたp型Si 1inch□基板１１０上に実施例１の成膜条件にてIGZO膜１１２を50nm、3mm×4mmのパターン成膜を行った。続いて雰囲気を制御可能な電気炉にて、ポストアニール処理を施した。ポストアニール雰囲気はAr 160sccm、O2 40sccmとし、10℃/minで200℃まで昇温、200℃で10分保持後、炉冷で室温まで冷却を行った。
その後、IGZO膜１１２上にソース・ドレイン電極１１３をスパッタにより成膜した。ソース・ドレイン電極成膜はメタルマスクを用いたパターン成膜にて作製した。Tiを10nm成膜後、Auを40nm成膜したものをソース・ドレイン電極１１３とした。ソース・ドレイン電極サイズは各々1mm□とし、電極間距離は0.2mmとした。 (Example TFT1)
A simple TFT of Example TFT 1 was produced as follows (see FIG. 12).
An IGZO film 112 having a pattern of 50 nm and 3 mm × 4 mm was formed on a p-type Si 1 inch square substrate 110 having a thermal oxide film 111 of 100 nm on the surface under the film forming conditions of Example 1. Subsequently, post-annealing was performed in an electric furnace capable of controlling the atmosphere. The post-annealing atmosphere was Ar 160 sccm and O 2 40 sccm. The temperature was raised to 200 ° C. at 10 ° C./min, held at 200 ° C. for 10 minutes, and then cooled to room temperature by furnace cooling.
Thereafter, source / drain electrodes 113 were formed on the IGZO film 112 by sputtering. The source / drain electrodes were formed by pattern film formation using a metal mask. A source / drain electrode 113 was formed by depositing 10 nm of Ti and depositing 40 nm of Au. The source / drain electrode size was 1 mm □, and the distance between the electrodes was 0.2 mm.

（実施例TFT２）
IGZO膜を実施例２の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。 (Example TFT2)
A TFT was fabricated in the same manner as in Example TFT 1 except that the IGZO film was deposited under the deposition conditions of Example 2.

（実施例TFT３）
IGZO膜を実施例３の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。 (Example TFT3)
A TFT was fabricated in the same manner as in Example TFT 1 except that the IGZO film was deposited under the deposition conditions of Example 3.

（実施例TFT４）
IGZO膜を実施例５の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。 (Example TFT4)
A TFT was fabricated in the same manner as in Example TFT 1 except that the IGZO film was deposited under the deposition conditions of Example 5.

（実施例TFT５）
IGZO膜を実施例７の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。 (Example TFT5)
A TFT was fabricated in the same manner as in Example TFT 1 except that the IGZO film was deposited under the deposition conditions of Example 7.

上記のようにして得られた実施例TFT１〜５の簡易型TFTについて、半導体パラメータ・アナライザー4156C（アジレントテクノロジー社製）を用い、トランジスタ特性(Vg-Id特性)および移動度μの測定を行った。
なお、Vg-Id特性の測定は、ドレイン電圧(Vd)を5Vに固定し、ゲート電圧(Vg)を-15V〜+40Vの範囲内で変化させ、各ゲート電圧(Vg)におけるドレイン電流(Id)を測定することにより行った。 Simplified TFT of Example TFT1~5 obtained as described above, using a semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies), the measurement of the transistor characteristics (V g -I d characteristics) and mobility μ went.
The V g -I d characteristics are measured by fixing the drain voltage (V d ) to 5 V, changing the gate voltage (V g ) within the range of -15 V to +40 V, and at each gate voltage (Vg). This was done by measuring the drain current (I d ).

図１３〜１７は、それぞれ実施例TFT１〜５のVg-Id特性を示すグラフである。
図１３に示す実施例TFT１は、Off電流は10-10Aオーダーであり、かつOn/Off比は〜106の値が得られ、ノーマリ・オフ型で駆動した。電界効果移動度は3cm2/Vsであり、低温形成でかつアモルファスシリコンに比べて十分高い移動度を有する良好なトランジスタ特性を示した。
図１４〜１７に示す実施例TFT２〜５についても同様に良好なトランジスタ特性を示した。 13-17 is a graph showing the, V g -I d characteristics of the embodiment TFT1~5 respectively.
The Example TFT1 shown in FIG. 13 was driven in a normally-off type with an Off current on the order of 10 −10 A and an On / Off ratio of ˜10 6 . The field-effect mobility was 3 cm 2 / Vs, and it showed good transistor characteristics with low-temperature formation and sufficiently higher mobility than amorphous silicon.
The TFTs 2 to 5 shown in FIGS. 14 to 17 similarly showed good transistor characteristics.

１、２、３、４ 薄膜トランジスタ
１１ 基板
１２ 活性層（酸化物半導体薄膜）
１３ ソース電極
１４ ドレイン電極
１５ ゲート絶縁膜
１６ ゲート電極 1, 2, 3, 4 Thin film transistor 11 Substrate 12 Active layer (oxide semiconductor thin film)
13 Source electrode 14 Drain electrode 15 Gate insulating film 16 Gate electrode

Claims (9)

In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜をスパッタリングによって成膜する成膜工程と、
前記酸化物半導体薄膜に対して、酸化性雰囲気中で100℃以上、200℃未満の熱処理を施す熱処理工程とを含み、
前記熱処理工程後の前記酸化物半導体薄膜の抵抗率が1Ωcm以上、1×106Ωcm以下となるように、前記成膜工程における成膜条件および前記熱処理工程における熱処理条件が設定されていることを特徴とする酸化物半導体薄膜の製造方法。 In, Ga, Zn, O as the main constituent elements, the composition ratio is 11/20 ≦ Ga / (In + Ga + Zn) ≦ 9/10, and 3/4 ≦ Ga / (In + Ga) ≦ 1, and A film forming step of forming an oxide semiconductor thin film satisfying Zn / (In + Ga + Zn) ≦ 1/3 by sputtering ;
A heat treatment step of performing heat treatment at 100 ° C. or more and less than 200 ° C. in an oxidizing atmosphere for the oxide semiconductor thin film,
The film formation conditions in the film formation process and the heat treatment conditions in the heat treatment process are set so that the resistivity of the oxide semiconductor thin film after the heat treatment process is 1 Ωcm or more and 1 × 10 6 Ωcm or less. A method for producing an oxide semiconductor thin film. 前記成膜工程において、前記酸化物半導体薄膜として、前記組成比が3/4≦Ga/(In+Ga)≦9/10をさらに満たすものを成膜することを特徴とする請求項１記載の酸化物半導体薄膜の製造方法。   2. The film formation step according to claim 1, wherein the oxide semiconductor thin film is formed such that the composition ratio further satisfies 3/4 ≦ Ga / (In + Ga) ≦ 9/10. Manufacturing method of oxide semiconductor thin film. 前記熱処理工程前の前記酸化物半導体薄膜の抵抗率が、該熱処理工程後の抵抗率と同等であることを特徴とする請求項１または２記載の酸化物半導体薄膜の製造方法。   3. The method of manufacturing an oxide semiconductor thin film according to claim 1, wherein a resistivity of the oxide semiconductor thin film before the heat treatment step is equal to a resistivity after the heat treatment step. 請求項１から３いずれか１項記載の酸化物半導体薄膜の製造方法を用いて作製された、In,Ga,Zn,Oを主たる構成元素とする酸化物半導体薄膜であって、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たし、かつ、抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とする酸化物半導体薄膜。 An oxide semiconductor thin film comprising In, Ga, Zn, and O as main constituent elements produced by using the method for producing an oxide semiconductor thin film according to any one of claims 1 to 3 , wherein the composition ratio is 11 / 20 ≦ Ga / (In + Ga + Zn) ≦ 9/10, 3/4 ≦ Ga / (In + Ga) ≦ 1, and Zn / (In + Ga + Zn) ≦ 1/3, and An oxide semiconductor thin film characterized by having a resistivity of 1 Ωcm or more and 1 × 10 6 Ωcm or less. 基板上に、活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記活性層が、請求項４記載の酸化物半導体薄膜からなるものであることを特徴とする薄膜トランジスタ。 A thin film transistor having an active layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode on a substrate,
A thin film transistor, wherein the active layer is made of the oxide semiconductor thin film according to claim 4 . 前記基板が可撓性を有するものであることを特徴とする請求項５記載の薄膜トランジスタ。 6. The thin film transistor according to claim 5, wherein the substrate is flexible. 請求項５または６記載の薄膜トランジスタを備えたことを特徴とする表示装置。 Display device characterized by comprising a thin film transistor according to claim 5 or 6, wherein. 請求項５または６記載の薄膜トランジスタを備えたことを特徴とするイメージセンサー。 Image sensor characterized by comprising a thin film transistor according to claim 5 or 6, wherein. 請求項５または６記載の薄膜トランジスタを備えたことを特徴とするＸ線センサー。 X-ray sensor, characterized by comprising a thin film transistor according to claim 5 or 6, wherein.
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