JP5672771B2 - Semiconductor optical device and manufacturing method thereof - Google Patents

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Description

本発明は、半導体光素子とその製造方法に関する。   The present invention relates to a semiconductor optical device and a manufacturing method thereof.

近年の通信容量の急激な増加により、高機能で安価な通信用光源が求められている。そうした中で、半導体レーザと光変調器、半導体光増幅器、光合波器などをモノリシックに集積した光集積素子は、同一基板上に形成した半導体パッシブ導波路で個々の機能素子を接続できるため、高度な位置合わせが要求される光学部品の接続を減らすことができ、小型で低コストの通信用光源として有望である。このような光集積素子の導波路パターンは斜めや曲線からなるパターンを含んでいる。たとえば、図1(A)に示すように、半導体レーザ101から延びる光変調器103は、基板上で[011]方向から[0−11]方向に湾曲している。   Due to the rapid increase in communication capacity in recent years, a highly functional and inexpensive communication light source is required. Under such circumstances, an optical integrated device that monolithically integrates a semiconductor laser, an optical modulator, a semiconductor optical amplifier, an optical multiplexer, etc. can be connected to individual functional devices with a semiconductor passive waveguide formed on the same substrate. Therefore, it is possible to reduce the number of optical components that require precise alignment, and it is promising as a compact and low-cost communication light source. The waveguide pattern of such an optical integrated device includes a pattern made of an oblique line or a curve. For example, as shown in FIG. 1A, the optical modulator 103 extending from the semiconductor laser 101 is curved from the [011] direction to the [0-11] direction on the substrate.

斜めや曲線からなるパターンを埋め込む場合、通常の埋め込み成長技術では異常成長が生じ、図1(B)に示すように、導波路メサ103Mの上部への数μmの突起状の被り成長107が発生する。これは、導波路メサ103Mの延伸方向が[011]方向成分以外の[0−11]方向成分を有するため、導波路メサ103Mの上端部で(111)A面方向への埋め込み層106の成長が生じ、導波路メサ103Mの上部へ被るように成長するためである。被り成長107は、製造プロセスでの電極途切れやパターニング不良を引き起こす障害となり、素子の製造が極めて困難になる。   In the case of embedding an oblique or curved pattern, abnormal growth occurs in a normal burying growth technique, and a protrusion-like growth 107 having a thickness of several μm is generated on the upper portion of the waveguide mesa 103M as shown in FIG. To do. This is because the extending direction of the waveguide mesa 103M has a [0-11] direction component other than the [011] direction component, so that the buried layer 106 grows in the (111) A plane direction at the upper end of the waveguide mesa 103M. This is because the film grows so as to cover the waveguide mesa 103M. The covering growth 107 becomes an obstacle that causes electrode breakage and patterning failure in the manufacturing process, and it becomes extremely difficult to manufacture the device.

被り成長を抑制しつつ斜めや曲線成分を含む積層構造体(例えば導波路メサ)を埋め込む技術として、埋め込み層106の原料の他に塩素を添加して埋め込み成長を行う技術が知られている(たとえば、特許文献1参照)。この技術は、横方向の成長が支配的な成長モードにすることで異常成長を抑制するものである。この技術を用いると、図1(C)のような埋め込み形状が得られる。   As a technique for embedding a laminated structure (for example, a waveguide mesa) containing oblique or curved components while suppressing covering growth, a technique is known in which burying growth is performed by adding chlorine in addition to the raw material of the buried layer 106 ( For example, see Patent Document 1). This technology suppresses abnormal growth by setting a growth mode in which lateral growth is dominant. When this technique is used, an embedded shape as shown in FIG. 1C is obtained.

特開2005−223300号公報JP 2005-223300 A

しかしながら、本願の発明者は、メサ側壁から横方向への成長が支配的な成長モードとする手法を採用した場合、新たな課題が生じることを見出した。すなわち、図2(A)及び図2(B)に示すように、横方向への成長が支配的な成長モードでは、異常成長の原因となる(111)A面方向の成長は抑制できるが、ウェハ底面での(100)面方向の成長をも抑制してしまう。そのため、ウェハ110の底面に埋め込み層106が堆積されずに原料が表面を拡散し、ウェハ底面に存在する意図せずに形成された微妙な凹凸やステップを核として横方向への成長が開始する。その結果、ウェハ110の底面に島状の成長部(凹凸)109が形成され、バックグラウンドのモホロジィが悪くなる。   However, the inventor of the present application has found that a new problem arises when a method of adopting a growth mode in which growth in the lateral direction from the mesa sidewall is dominant is adopted. That is, as shown in FIG. 2A and FIG. 2B, in the growth mode in which the lateral growth is dominant, the growth in the (111) A plane direction that causes abnormal growth can be suppressed. Growth in the (100) plane direction on the bottom surface of the wafer is also suppressed. For this reason, the buried layer 106 is not deposited on the bottom surface of the wafer 110, but the raw material diffuses on the surface, and lateral growth starts with the subtle irregularities and steps formed on the bottom surface of the wafer as the core. . As a result, island-shaped growth portions (unevenness) 109 are formed on the bottom surface of the wafer 110, and the background morphology is deteriorated.

このようなバックグラウンド荒れは、結晶欠陥やゴミに起因する成長不良の荒れと区別がつきにくい。製造途中でウェハの品質を簡便にチェックする外観検査では、結晶欠陥やゴミ起因による成長不良と、単なるバックグラウンド荒れとを区別して検査できない。そのため、成長不良の有無を別途精密な検査で調べる必要があり、製造コストが増大する。   Such background roughness is indistinguishable from growth failure due to crystal defects and dust. In the appearance inspection that simply checks the quality of the wafer during the manufacturing process, it is impossible to inspect the growth defect due to crystal defects or dust and mere background roughness. For this reason, it is necessary to examine whether or not there is a growth defect by a precise inspection separately, which increases the manufacturing cost.

そこで、本発明は、斜めや曲線など、[011]方向成分以外の方向成分を含んで延設された積層構造体を有する半導体光素子において、埋め込み層の被り成長を抑制しつつ、ウェハ底面のバックグラウンド荒れを抑制する構成及び手法を提供することを課題とする。   Therefore, the present invention provides a semiconductor optical device having a stacked structure extending including a directional component other than the [011] directional component, such as a diagonal line or a curved line, while suppressing the overgrowth of the buried layer, It is an object of the present invention to provide a configuration and method for suppressing background roughness.

上記の課題を解決するために、本発明の第1の側面では、半導体光素子を提供する。半導体光素子は、
(100)面を主面とする半導体基板上で[011]方向成分以外の方向成分を含んで延設されたメサ状の積層構造体と、
前記積層構造体の両側の前記半導体基板上に配置される複数の突起と、
前記前記積層構造体の両側面及び前記複数の突起の間を埋め込む埋め込み層と、
を有し、前記埋め込み層は、前記積層構造体の両側面に位置する第1埋込部と、前記突起と突起の間を埋め込む第2埋込部とを含み、前記第1埋込層の断面積(又は堆積量)と、前記第2埋込部の断面積(又は堆積量)は等しい。
In order to solve the above problems, a semiconductor optical device is provided according to a first aspect of the present invention. Semiconductor optical device
A mesa-like stacked structure extending including a directional component other than the [011] directional component on a semiconductor substrate having a (100) plane as a main surface;
A plurality of protrusions disposed on the semiconductor substrate on both sides of the stacked structure;
Embedded layers embedded between both side surfaces of the multilayer structure and the plurality of protrusions;
The embedded layer includes a first embedded portion located on both side surfaces of the stacked structure, and a second embedded portion embedded between the protrusions, the first embedded layer The cross-sectional area (or deposition amount) is equal to the cross-sectional area (or deposition amount) of the second embedded portion.

第2の側面では、半導体光素子の製造方法を提供する。半導体光素子の製造方法は、
(A) (100)面を主面とする半導体基板上に、光素子を形成するための複数の層を成膜し、
(B) 前記複数の層が成膜された基板を加工して、[011]方向成分以外の方向成分を含むメサ状の積層構造体と、前記積層構造体の両側に位置し前記積層構造体と異なる高さを有する複数の突起を、同時に形成し、
(C) 前記積層構造体と前記複数の突起を、(100)面方向の成長速度よりも横方向の成長速度が速い成長モードで埋め込む
工程を含む。
In a second aspect, a method for manufacturing a semiconductor optical device is provided. The manufacturing method of the semiconductor optical device is as follows:
(A) A plurality of layers for forming an optical element are formed on a semiconductor substrate having a (100) plane as a main surface,
(B) Processing the substrate on which the plurality of layers are formed to process a mesa-like stacked structure including a direction component other than the [011] direction component, and the stacked structure positioned on both sides of the stacked structure. A plurality of protrusions having different heights from each other,
(C) including a step of embedding the stacked structure and the plurality of protrusions in a growth mode in which a growth rate in a lateral direction is higher than a growth rate in a (100) plane direction.

光半導体素子が、斜めや曲線など、[011]方向成分以外の方向成分を含んで延設された積層構造体を有する場合でも、積層構造体を埋め込む埋め込み層の被り成長を抑制しつつ、ウェハ底面の島状の凹凸の発生を抑えることができる。これにより、簡便な外観検査で、結晶欠陥やゴミ起因によるウェハの成長不良を判断して適切なウェハの選別が可能となる。従来と同等の製造コストで複雑なパターンを含む光集積素子の検査、製造が可能となる。   Even when the optical semiconductor element has a laminated structure extending including a directional component other than the [011] directional component, such as an oblique line or a curved line, the wafer while suppressing the overgrowth of the buried layer embedding the laminated structure Occurrence of island-like irregularities on the bottom surface can be suppressed. Thereby, it is possible to select an appropriate wafer by determining a growth failure of the wafer due to crystal defects or dust due to simple visual inspection. It is possible to inspect and manufacture an optical integrated device including a complicated pattern at a manufacturing cost equivalent to the conventional one.

本発明の背景技術を説明するための概略図である。It is the schematic for demonstrating the background art of this invention. 本発明が解決しようとする課題を説明するための図である。It is a figure for demonstrating the subject which this invention tends to solve. 一実施形態による半導体光素子の概略断面図である。It is a schematic sectional drawing of the semiconductor optical element by one Embodiment. 実施例1の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of the semiconductor optical integrated device in Example 1. FIG. 実施例1の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of the semiconductor optical integrated device in Example 1. FIG. 実施例1の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of the semiconductor optical integrated device in Example 1. FIG. 実施例1の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of the semiconductor optical integrated device in Example 1. FIG. 実施例1の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of the semiconductor optical integrated device in Example 1. FIG. 実施例1の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of the semiconductor optical integrated device in Example 1. FIG. 実施例2の半導体光集積素子の製造工程図であり、図6に引き続く工程を示す図である。FIG. 7 is a manufacturing process diagram of the semiconductor optical integrated device in Example 2, and showing the process subsequent to FIG. 6. 実施例2の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of a semiconductor optical integrated device in Example 2. FIG. 実施例2の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of a semiconductor optical integrated device in Example 2. FIG. 実施例2の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of a semiconductor optical integrated device in Example 2. FIG. 実施例2の半導体光集積素子の製造工程図である。6 is a manufacturing process diagram of a semiconductor optical integrated device in Example 2. FIG.

図3(A)は、本発明の実施形態による半導体光素子1の構成を、[011]方向から見たときの概略断面図で表わした図である。半導体光素子1は、(100)面を主面とする半導体基板11上で、[0−11]方向の成分を含む方向に延設された積層構造体13を有する。積層構造体13は、たとえばメサ形状の導波路であり、図3の説明においてはこれを「導波路メサ13」と称する。半導体光素子1はまた、半導体基板11上の導波路メサ13の両側に配置される複数の突起12を有する。突起12は、後述するように帯状(ストライプ状)の突起であっても、チェッカーボード状に配置された島状の突起であってもよい。   FIG. 3A is a schematic cross-sectional view of the configuration of the semiconductor optical device 1 according to the embodiment of the present invention when viewed from the [011] direction. The semiconductor optical device 1 has a laminated structure 13 that extends in a direction including a component in the [0-11] direction on a semiconductor substrate 11 having a (100) plane as a main surface. The laminated structure 13 is, for example, a mesa-shaped waveguide, and is referred to as a “waveguide mesa 13” in the description of FIG. The semiconductor optical device 1 also has a plurality of protrusions 12 disposed on both sides of the waveguide mesa 13 on the semiconductor substrate 11. As described later, the protrusion 12 may be a band-shaped (stripe-shaped) protrusion or an island-shaped protrusion arranged in a checkerboard shape.

導波路メサ13は、埋め込み層20により埋め込まれている。埋め込み層20は、導波路メサ13の両側の側面に位置する第1埋込部15と、突起12の間を埋め込む第2埋込部16とを含む。第1埋込部15は、導波路メサ13の上面にほぼ揃う平坦な埋込面15aと、埋込面15aから膜厚が減少する方向に傾斜する傾斜面15bとを有する。第2埋込部は第1埋込部15の傾斜面15bから連続する平坦な底面16aを有する。   The waveguide mesa 13 is embedded by the embedded layer 20. The buried layer 20 includes a first buried portion 15 located on both side surfaces of the waveguide mesa 13 and a second buried portion 16 that is buried between the protrusions 12. The first embedded portion 15 has a flat embedded surface 15a that is substantially aligned with the upper surface of the waveguide mesa 13, and an inclined surface 15b that is inclined from the embedded surface 15a in a direction in which the film thickness decreases. The second embedded portion has a flat bottom surface 16 a continuous from the inclined surface 15 b of the first embedded portion 15.

埋め込み層20は、原料ガスに有機塩素系の原料を添加して形成されているため、横方向への成長が支配的なモードで成長している。これを考慮して、導波路メサ13の両側に配置される突起12の間隔と高さは、図3(B)を参照して、次の関係を満たすように設定されている。すなわち、(突起12の高さh2)と(突起12の間隔d)の積は、(導波路メサ13の高さh1)と(導波路メサ13の両側面を覆う平坦な埋込面15aの幅Waの和W=Wa+Wa)の積とほぼ等しくなるように設定されている。換言すると、両側の第1埋込部15の断面積(又は堆積量)の和と、第2埋込部の断面積(又は堆積量)がほぼ等しくなる関係にある。   Since the buried layer 20 is formed by adding an organic chlorine-based raw material to the raw material gas, it grows in a mode in which the lateral growth is dominant. Considering this, the interval and height of the protrusions 12 arranged on both sides of the waveguide mesa 13 are set so as to satisfy the following relationship with reference to FIG. That is, the product of (height h2 of the protrusion 12) and (the distance d of the protrusion 12) is (the height h1 of the waveguide mesa 13) and (the flat embedded surface 15a covering both side surfaces of the waveguide mesa 13). The width Wa is set to be approximately equal to the product of the sum W = Wa + Wa). In other words, the sum of the cross-sectional areas (or deposition amounts) of the first embedded portions 15 on both sides and the cross-sectional area (or deposition amount) of the second embedded portions are substantially equal.

導波路メサ13の両側の基板面上に、導波路メサ13と高さの異なる突起12を複数形成しておくことにより、埋め込み層20の第1埋込部15の傾斜面15bから連続する第2埋込部15を、凹凸のない平坦な面16aとすることができる。これは、横方向への成長が支配的な成長モードにおいては、原料が基板上の意図しない微細な凹凸でアトランダムに成長してバックグラウンド荒れの原因となっていたところ、本実施形態では、ウェハ底面に所定の高さ、間隔であらかじめ形成した突起12の側面に原料を成長させることによって、好ましくない島状の成長を抑制することができるからである。特に、突起12の高さh2と配置間隔dを、
h2×d≒(導波路メサ13の高さh1)×(メサ両側壁の平坦な埋込面15aの幅W=Wa+Wa)
となるように設定することで、導波路メサ13の両側の側面に位置する第1埋込部15の堆積量と、突起12間の第2埋込部16の堆積量がほぼ等しくなるため、突起12間に平坦な底面16aを得ることができる。
By forming a plurality of protrusions 12 having different heights from the waveguide mesa 13 on the substrate surfaces on both sides of the waveguide mesa 13, a first continuous portion from the inclined surface 15 b of the first embedded portion 15 of the embedded layer 20 is obtained. 2 The embedding part 15 can be made into the flat surface 16a without an unevenness | corrugation. This is because, in the growth mode in which the growth in the lateral direction is dominant, the raw material grew at random with unintended fine irregularities on the substrate and caused background roughness.In this embodiment, This is because undesired island-like growth can be suppressed by growing the raw material on the side surfaces of the protrusions 12 formed in advance at a predetermined height and interval on the bottom surface of the wafer. In particular, the height h2 of the protrusion 12 and the arrangement interval d are
h2 × d≈ (height h1 of the waveguide mesa 13) × (width W = Wa + Wa of the flat embedded surface 15a on both side walls of the mesa)
By setting so that the deposition amount of the first embedded portion 15 located on both side surfaces of the waveguide mesa 13 and the deposited amount of the second embedded portion 16 between the protrusions 12 are substantially equal, A flat bottom surface 16 a can be obtained between the protrusions 12.

図4〜図9は、実施例1による光集積素子の作製工程を示す図である。このうち、図4〜図6は、基板を[01−1]方向から見たときの概略断面図、図7〜図9が、基板を[011]方向から見たときの概略断面図である。実施例1では、半導体光集積素子の第1機能素子としてレーザ素子を、第2機能素子として変調器素子を集積した変調器集積型レーザを作製する。   4 to 9 are diagrams showing a process of manufacturing the optical integrated device according to the first embodiment. 4 to 6 are schematic sectional views when the substrate is viewed from the [01-1] direction, and FIGS. 7 to 9 are schematic sectional views when the substrate is viewed from the [011] direction. . In the first embodiment, a modulator integrated laser in which a laser element is integrated as a first functional element of a semiconductor optical integrated element and a modulator element is integrated as a second functional element is manufactured.

まず、図4に示すように、MOVPE法により(100)面を主面とするn型InP基板21上に、DFBレーザを形成するための積層を形成する。n型InP基板21上に、厚さ0.3μmのn−InPクラッド層22、厚さ0.1μmのInGaAsP回折格子層、および厚さ0.01μmのn−InPキャップ層(不図示)を形成する。n−InPキャップ層上に図示しないレジストを塗布し、EB露光、現像、エッチングにより、ピッチが200nmの回折格子23Dをレーザ領域Lに形成する。回折格子23Dの熱変形がない温度範囲において、回折格子23Dをn−InPにより埋め込み、厚さ0.1μmのスペーサ層25を形成する。続いて、全面に厚さ0.2μmのi型AlGaInAs量子井戸活性層27、及び厚さ0.1μmのp−InPクラッド層28を積層する。この状態まで積層したならば、p−InPクラッド層28上のレーザ領域Lに[110]方向に延伸する幅20μm、長さ300μmのSiOマスクパターン29を形成する。 First, as shown in FIG. 4, a stack for forming a DFB laser is formed on an n-type InP substrate 21 having a (100) plane as a main surface by MOVPE. An n-InP clad layer 22 having a thickness of 0.3 μm, an InGaAsP diffraction grating layer having a thickness of 0.1 μm, and an n-InP cap layer (not shown) having a thickness of 0.01 μm are formed on the n-type InP substrate 21. To do. A resist (not shown) is applied on the n-InP cap layer, and a diffraction grating 23D having a pitch of 200 nm is formed in the laser region L by EB exposure, development, and etching. In a temperature range where the diffraction grating 23D is not thermally deformed, the diffraction grating 23D is embedded with n-InP to form a spacer layer 25 having a thickness of 0.1 μm. Subsequently, an i-type AlGaInAs quantum well active layer 27 having a thickness of 0.2 μm and a p-InP cladding layer 28 having a thickness of 0.1 μm are stacked on the entire surface. When the layers are stacked up to this state, a SiO 2 mask pattern 29 having a width of 20 μm and a length of 300 μm extending in the [110] direction is formed in the laser region L on the p-InP cladding layer.

次に、図5に示すように、エッチングによりSiO2マスク29に覆われていない領域Mのp−InPクラッド層28と、i型AlGaInAs量子井戸活性層27を除去する。これにより、変調器領域Mに段差が形成される。 Next, as shown in FIG. 5, the p-InP cladding layer 28 and the i-type AlGaInAs quantum well active layer 27 in the region M not covered with the SiO 2 mask 29 are removed by etching. As a result, a step is formed in the modulator region M.

次に、図6に示すように、MOCVD法により、厚さ0.2μmのi型AlGaInAs電界吸収層31をバッドジョイント技術によりエピタキシャル成長し、さらに厚さ0.1μmのp−InPクラッド層32を形成する。i型AlGaInAs電界吸収層31の組成は、i型AlGaInAs量子井戸活性層27の組成とは異なっており、それぞれの素子の機能を果たすために最適な組成が選択されている。i型AlGaInAs量子井戸活性層27とi型AlGaInAs電界吸収層31とがバットジョイント接合されたエピ基板に対して、レーザ領域Lの上部のSiOマスク29を除去し、再びMOCVD法により、厚さ1.5μmのp−InPクラッド層33、p−InGaAsコンタクト層34を順次形成する。これにより、図6に示す積層構造が出来上がる。図示の便宜上、InGaAsP回折格子層23、スペーサ層25、及びi型AlGaInAsバッドジョイント層27/31の積層部分をコア層35と称する。 Next, as shown in FIG. 6, an i-type AlGaInAs electroabsorption layer 31 having a thickness of 0.2 μm is epitaxially grown by a bad joint technique by MOCVD, and a p-InP cladding layer 32 having a thickness of 0.1 μm is formed. To do. The composition of the i-type AlGaInAs electroabsorption layer 31 is different from the composition of the i-type AlGaInAs quantum well active layer 27, and an optimum composition is selected in order to fulfill the function of each element. For the epitaxial substrate in which the i-type AlGaInAs quantum well active layer 27 and the i-type AlGaInAs electroabsorption layer 31 are butt-jointed, the SiO 2 mask 29 above the laser region L is removed, and the thickness is again increased by MOCVD. A 1.5 μm p-InP cladding layer 33 and a p-InGaAs contact layer 34 are sequentially formed. Thereby, the laminated structure shown in FIG. 6 is completed. For convenience of illustration, a laminated portion of the InGaAsP diffraction grating layer 23, the spacer layer 25, and the i-type AlGaInAs bad joint layer 27/31 is referred to as a core layer 35.

次に、図7(A)及び図7(B)に示すように、レーザ領域Lおよび変調器領域Mを含む基板の上面に、パターニングにより、導波路ストライプマスクパターン41と、その両側に平行に延びる突起用マスクパターン42を、たとえばシリコン酸化膜(SiO2)で形成する。ここで、図7(A)は図6の工程で積層されたエピ基板の上面図、図7(B)は図7(A)のB−B’断面図である。図7(A)からわかるように、延設されるSiO2マスクパターンは[0−11]方向成分(あるいは[01−1]方向成分)を含む。導波路ストライプマスクパターン41の幅w1は2.75μmとする。突起用マスクパターン42の幅w2は0.25μm、その間隔dは60μmとする。 Next, as shown in FIGS. 7A and 7B, the waveguide stripe mask pattern 41 and the both sides of the waveguide stripe mask pattern 41 are arranged in parallel on the upper surface of the substrate including the laser region L and the modulator region M by patterning. The extending projection mask pattern 42 is formed of, for example, a silicon oxide film (SiO 2 ). Here, FIG. 7A is a top view of the epitaxial substrate laminated in the step of FIG. 6, and FIG. 7B is a cross-sectional view taken along the line BB ′ of FIG. As can be seen from FIG. 7A, the extended SiO 2 mask pattern includes a [0-11] direction component (or [01-1] direction component). The width w1 of the waveguide stripe mask pattern 41 is 2.75 μm. The width w2 of the projection mask pattern 42 is 0.25 μm, and the distance d is 60 μm.

次に、図8に示すように、ドライエッチングにより、例えば高さ3μmとなる導波路ストライプメサ50を形成する。このドライエッチング工程で、SiO導波路ストライプマスクパターン42の幅は0.75μm後退して、2μm(幅w3)となる。導波路ストライプマスクパターン42の両側に形成されていた突起用マスクパターン42は、その幅w2を0.25μmと設定したことによって、ドライエッチング工程でマスク41、42に覆われていない領域が深さ1μmまでエッチングされたときに、消失する。突起用マスク42が消失した後は、エピ基板が均等なレートでエッチングされることとなる。したがって、導波路ストライプメサ50が3μmの高さになるようにエッチングが完了した時点で、基板21の底面に突起用マスクパターン42が転写されて、高さ1μmの帯状の突起52が形成される。 Next, as shown in FIG. 8, a waveguide stripe mesa 50 having a height of, for example, 3 μm is formed by dry etching. In this dry etching process, the width of the SiO 2 waveguide stripe mask pattern 42 recedes by 0.75 μm to 2 μm (width w3). The protrusion mask pattern 42 formed on both sides of the waveguide stripe mask pattern 42 has a depth w2 set to 0.25 μm, so that a region not covered by the masks 41 and 42 in the dry etching process is deep. Disappears when etched to 1 μm. After the protrusion mask 42 disappears, the epitaxial substrate is etched at a uniform rate. Therefore, when the etching is completed so that the waveguide stripe mesa 50 has a height of 3 μm, the projection mask pattern 42 is transferred to the bottom surface of the substrate 21 to form a band-shaped projection 52 having a height of 1 μm. .

このように、突起用マスクパターン42の幅w2を、導波路ストライプマスクパターン41の幅方向の後退量(図8の例では0.75μm)よりも小さい値に設定することで、導波路ストライプメサ50の形成と同時に、導波路ストライプメサ50の両側に突起52を一括形成することができる。従来と同じメサ形成工程で、基板21に突起52を同時に形成することができるので、プロセス効率の点で有利である。この方法では、導波路ストライプメサ50と別工程で突起52を形成する必要がないので、導波路メサの活性層が表面に露出した状態でのパターニングが不要となる。したがって、突起形成プロセスでの活性層へのダメージや汚染の影響を回避することができる点でも有利である。   Thus, by setting the width w2 of the projection mask pattern 42 to a value smaller than the receding amount in the width direction of the waveguide stripe mask pattern 41 (0.75 μm in the example of FIG. 8), the waveguide stripe mesa is set. Simultaneously with the formation of the protrusions 50, the protrusions 52 can be collectively formed on both sides of the waveguide stripe mesa 50. Since the protrusions 52 can be simultaneously formed on the substrate 21 in the same mesa formation process as before, it is advantageous in terms of process efficiency. In this method, since it is not necessary to form the protrusions 52 in a separate process from the waveguide stripe mesa 50, patterning in a state where the active layer of the waveguide mesa is exposed on the surface becomes unnecessary. Therefore, it is advantageous in that the damage to the active layer and the influence of contamination can be avoided in the protrusion forming process.

次に、図9に示すように、Feなどの深い不純物準位を形成する元素がドープされた半絶縁性InP膜を堆積して、高抵抗埋め込み構造(SI−BH構造)の埋め込み層60を形成する。埋め込み層60は、導波路ストライプメサ50の側面を覆う第1埋込部55と、第1埋込部55に連続して突起52の間を埋める第2埋込部56を含む。第1埋込部55は、導波路ストライプメサ50の上面とほぼ揃う平坦な埋込面55aと、導波路ストライプメサ50から離れるにつれて膜厚が減少する傾斜面55bとを有する。第2埋込部56の表面は平坦面56aとなっている。   Next, as shown in FIG. 9, a semi-insulating InP film doped with an element that forms a deep impurity level such as Fe is deposited, and a buried layer 60 having a high resistance buried structure (SI-BH structure) is formed. Form. The buried layer 60 includes a first buried portion 55 that covers the side surface of the waveguide stripe mesa 50, and a second buried portion 56 that is continuous with the first buried portion 55 and fills between the protrusions 52. The first embedded portion 55 has a flat embedded surface 55 a that is substantially aligned with the upper surface of the waveguide stripe mesa 50, and an inclined surface 55 b that decreases in thickness as it moves away from the waveguide stripe mesa 50. The surface of the second embedded portion 56 is a flat surface 56a.

このような埋め込み層60の形状は、たとえば、(411)B面の成長速度を急激に速めることで(111)A面の成長速度を著しく抑制する成長条件を設定することで、実現可能である。具体的には、たとえば、塩素系原料を埋め込み材料と一緒に添加する、酸素を埋め込み材料と一緒に添加する、あるいは低温・高圧の埋め込み成長条件とする、などである。実施例1では、埋め込み層60の原料の他に有機塩素系材料であるジクロロエチレンを添加する。   Such a shape of the buried layer 60 can be realized, for example, by setting a growth condition that remarkably suppresses the growth rate of the (111) A plane by rapidly increasing the growth rate of the (411) B plane. . Specifically, for example, a chlorine-based raw material is added together with the filling material, oxygen is added together with the filling material, or a low temperature / high pressure filling growth condition is set. In Example 1, in addition to the raw material of the buried layer 60, dichloroethylene, which is an organic chlorine-based material, is added.

半絶縁性InP膜(埋め込み層)60の成長量は、第1埋込部55の平坦な埋め込み面(導波路ストライプメサ50の上面とほぼ揃う面)55aの幅Waが、片側10μmとなる量とする。ここで、導波路ストライプメサ50の両側に形成された突起52の高さh2と間隔dの関係は、図3(B)と関連して説明したように、h2×dが、(導波路ストライプメサ50の高さh1)×(メサ側壁の平坦な埋込面55aの両側の幅W=Wa+Wa)とほぼ等しくなる関係とする。これにより、第1埋込部55の堆積量と、第2埋込部56の堆積量が等しくなり、図9に示す平坦な底面56aが得られる。   The amount of growth of the semi-insulating InP film (buried layer) 60 is such that the width Wa of the flat buried surface (surface substantially aligned with the upper surface of the waveguide stripe mesa 50) 55a of the first buried portion 55 is 10 μm on one side. And Here, as described in relation to FIG. 3B, the relationship between the height h2 of the protrusions 52 formed on both sides of the waveguide stripe mesa 50 and the distance d is h2 × d (waveguide stripe). The height h1 of the mesa 50) × (width W = Wa + Wa on both sides of the flat embedding surface 55a on the mesa side wall). As a result, the deposition amount of the first embedded portion 55 is equal to the deposition amount of the second embedded portion 56, and a flat bottom surface 56a shown in FIG. 9 is obtained.

次いで、図示はしないが、p型InGaAsコンタクト層34(図6参照)のうち、導波箇所を除く領域上に、SiOのような絶縁膜を厚さ0.6μm程度形成し、導波路箇所のレーザ領域Lにp型電極、基板裏面にn型電極を形成する。一方、変調器領域Mの導波路上にはp型電極を形成することにより、実施例1の光集積素子が完成する。この半導体光集積素子は、埋め込み層の被り成長が抑制され、かつウェハ底面の島状凹凸が低減された半導体光素子である。 Next, although not shown, an insulating film such as SiO 2 is formed on the p-type InGaAs contact layer 34 (see FIG. 6) on the region excluding the waveguide location to a thickness of about 0.6 μm. A p-type electrode is formed in the laser region L and an n-type electrode is formed on the back surface of the substrate. On the other hand, by forming a p-type electrode on the waveguide in the modulator region M, the optical integrated device of Example 1 is completed. This semiconductor optical integrated device is a semiconductor optical device in which the buried growth of the buried layer is suppressed and the island-like irregularities on the bottom surface of the wafer are reduced.

次に、図10〜図14を参照して、実施例2の半導体光集積素子の構成および製造方法を説明する。実施例2では、実施例1の帯状の突起52に代えて、チェッカーボード状に配置された島状の突起72を形成する。なお、実施例2においても図6の積層構造を形成する工程までは実施例1と同じ工程であるため、その説明を省略し、以降の工程についてのみ述べることとする。   Next, the configuration and manufacturing method of the semiconductor optical integrated device according to the second embodiment will be described with reference to FIGS. In the second embodiment, island-shaped protrusions 72 arranged in a checkerboard shape are formed instead of the belt-shaped protrusions 52 of the first embodiment. In the second embodiment, the steps up to the step of forming the laminated structure in FIG. 6 are the same as those in the first embodiment.

図10(A)及び図10(B)に示すように、図6までの工程で作製したエピ基板の上部に、例えばSiOで所定のマスクパターンを形成する。図10(A)はエピ基板の上面図、図10(B)は図10(A)のC−C’断面図である。このマスクパターンは、帯状マスク61と、チェッカーボード状マスク62とを含む。帯状マスク61は、後述するように斜め又は湾曲した導波路ストライプメサを形成する土台領域を形成するためのマスクパターンである。帯状マスク61の幅w1は100μmとする。チェッカーボード状マスク62の幅w2を5μm、間隔を120μmとする。 As shown in FIGS. 10A and 10B, a predetermined mask pattern is formed of, for example, SiO 2 on the epitaxial substrate manufactured through the steps up to FIG. 10A is a top view of the epitaxial substrate, and FIG. 10B is a cross-sectional view taken along the line CC ′ of FIG. 10A. This mask pattern includes a belt-like mask 61 and a checkerboard-like mask 62. The band-shaped mask 61 is a mask pattern for forming a base region for forming an oblique or curved waveguide stripe mesa as described later. The width w1 of the strip mask 61 is 100 μm. The width w2 of the checkerboard mask 62 is 5 μm and the interval is 120 μm.

次に、図11(A)及びそのD−D’断面図である図11(B)に示すように、マスク61、62で覆われていない領域を0.5μmの深さとなるようにエッチングし、マスク61、62を除去する。これにより、帯状の突起領域64と、チェッカーボード状の転写用突起65がエピ基板に形成される。   Next, as shown in FIG. 11A and its DD ′ sectional view, FIG. 11B, the regions not covered with the masks 61 and 62 are etched to a depth of 0.5 μm. The masks 61 and 62 are removed. As a result, a belt-like projection region 64 and a checkerboard-like transfer projection 65 are formed on the epitaxial substrate.

次に、図12(A)及びそのE−E’断面図である図12(B)に示すように、帯状の突起領域64上に、パターニングにより導波路ストライプのためのマスクパターン66を形成する。マスクパターン66は、その延設される方向に[0−11]方向成分を含む。   Next, as shown in FIG. 12A and FIG. 12B, which is a cross-sectional view taken along line EE ′ thereof, a mask pattern 66 for the waveguide stripe is formed on the band-shaped protruding region 64 by patterning. . Mask pattern 66 includes a [0-11] direction component in the extending direction.

次に、図13に示すように、マスクパターン66を用いてドライエッチングにより、例えば高さ3μmとなる導波路ストライプメサ70を形成する。このドライエッチング工程で、エピ基板表面の突起領域64と転写用突起65がそのまま底面の形状に転写されるため、基板21の底面に0.5μmの突起72が形成される。実施例2においても、エピ基板の表面にあらかじめ帯状突起領域64と転写用突起65を形成した後に導波路メサストライプメサ70を形成し、底面に突起を転写する。導波路ストライプメサを形成した後に突起を形成する方法と異なり、導波路ストライプメサ70の活性層又はコア層35が表面に露出した状態でのパターニングが不要となるため、導波路ストライプメサ70の両側に突起72を形成するパターニング工程での活性層(コア層35)へのダメージや汚染の影響を回避できる。   Next, as shown in FIG. 13, a waveguide stripe mesa 70 having a height of 3 μm, for example, is formed by dry etching using the mask pattern 66. In this dry etching process, the protrusion region 64 and the transfer protrusion 65 on the surface of the epitaxial substrate are directly transferred to the shape of the bottom surface, so that a protrusion 72 of 0.5 μm is formed on the bottom surface of the substrate 21. Also in the second embodiment, after forming the band-shaped protrusion region 64 and the transfer protrusion 65 on the surface of the epi substrate in advance, the waveguide mesa stripe mesa 70 is formed, and the protrusion is transferred to the bottom surface. Unlike the method of forming the protrusion after forming the waveguide stripe mesa, the patterning in the state where the active layer or the core layer 35 of the waveguide stripe mesa 70 is exposed to the surface becomes unnecessary, so both sides of the waveguide stripe mesa 70 are formed. It is possible to avoid the damage to the active layer (core layer 35) and the influence of contamination in the patterning step for forming the protrusions 72 on the surface.

次に、図14に示すように、Feなどの深い不純物準位を形成する元素をドープされた半絶縁性InP膜を堆積することにより、高抵抗埋め込み構造(SI−BH構造)の埋め込み膜80を形成する。埋め込み層80は、導波路ストライプメサ70の側面を覆う第1埋込部75と、第1埋込部75に連続して突起72の間を埋める第2埋込部76を含む。第1埋込部75は、導波路ストライプメサ70の上面とほぼ揃う平坦な埋込面75aと、導波路ストライプメサ70から離れるにつれて膜厚が減少する傾斜面75bとを有する。第2埋込部76の表面は平坦面76aとなっている。   Next, as shown in FIG. 14, by depositing a semi-insulating InP film doped with an element that forms a deep impurity level such as Fe, a buried film 80 having a high resistance buried structure (SI-BH structure). Form. The buried layer 80 includes a first buried portion 75 that covers the side surface of the waveguide stripe mesa 70, and a second buried portion 76 that is continuous with the first buried portion 75 and fills between the protrusions 72. The first embedded portion 75 has a flat embedded surface 75 a that is substantially aligned with the upper surface of the waveguide stripe mesa 70, and an inclined surface 75 b whose film thickness decreases as the distance from the waveguide stripe mesa 70 increases. The surface of the second embedded portion 76 is a flat surface 76a.

このような埋め込み層80の形状は、例えば(411)Bの成長速度を急激に速めることで(111)A面の成長速度が著しく低下する成長条件(例えば、塩素系原料を埋め込み材料と一緒に添加する、酸素を埋め込み材料と一緒に添加する、あるいは低温・高圧の埋め込み成長条件とする等)を用いることで、導波路ストライプメサ70に沿って、導波路ストライプメサ70の上面に揃う平坦な埋め込み面76aから両側に末広がりに広がる平坦な埋め込み層80が実現する。   Such a shape of the buried layer 80 is, for example, a growth condition in which the growth rate of the (111) A plane is remarkably reduced by rapidly increasing the growth rate of (411) B (for example, chlorine-based raw material together with the filling material). Or oxygen is added together with the embedding material, or a low-temperature / high-pressure embedding growth condition is used, and the like, and the flatness aligns with the upper surface of the waveguide stripe mesa 70 along the waveguide stripe mesa 70. A flat buried layer 80 spreading from the buried surface 76a to both sides is realized.

実施例2では、半絶縁性InP膜の成長量を、導波路ストライプメサ70の側面に位置する第1埋込部75の上面の平坦な埋め込み面75aの幅が片側10μmとなる量で形成する。導波路ストライプメサ70の両側の全面に形成された突起72の高さh2と間隔dの関係は、図3(B)を参照して説明したのと同様に、
h2×d≒(導波路ストライプメサ70の高さh1)×(第1埋込部上面の平坦面75aの両側の幅W=Wa+Wa)
を満たす関係となる。これにより、導波路ストライプメサ70の側面に位置する第1埋込部75の堆積量と、突起72と突起72の間の第2埋込部76の堆積量とがほぼ等しくなるため、図14に示すような平坦面76aが得られる。
In the second embodiment, the growth amount of the semi-insulating InP film is formed in such an amount that the flat embedded surface 75a on the upper surface of the first embedded portion 75 located on the side surface of the waveguide stripe mesa 70 has a width of 10 μm on one side. . The relationship between the height h2 of the protrusion 72 formed on the entire surface of both sides of the waveguide stripe mesa 70 and the distance d is the same as described with reference to FIG.
h2 × d≈ (height h1 of the waveguide stripe mesa 70) × (width W = Wa + Wa on both sides of the flat surface 75a of the upper surface of the first embedded portion)
A relationship that satisfies As a result, the deposition amount of the first embedded portion 75 located on the side surface of the waveguide stripe mesa 70 and the deposition amount of the second embedded portion 76 between the protrusion 72 and the protrusion 72 become substantially equal. A flat surface 76a as shown in FIG.

次いで、図示はしないが、p型InGaAs電極コンタクト層34(図6参照)のうち、導波路箇所を除く領域上に、マスクとしてSiO等の絶縁膜を厚さ0.6μm程度形成し、導波路箇所のレーザ領域Lにはp型電極、基板裏面にはn型電極を形成し、導波路箇所の変調器領域Mにp型電極を形成することによって、実施例2の光集積素子が得られる。 Next, although not shown, an insulating film such as SiO 2 is formed as a mask to a thickness of about 0.6 μm on the p-type InGaAs electrode contact layer 34 (see FIG. 6) on the region excluding the waveguide portion. A p-type electrode is formed in the laser region L at the waveguide portion, an n-type electrode is formed on the back surface of the substrate, and a p-type electrode is formed in the modulator region M at the waveguide portion, whereby the optical integrated device of Example 2 is obtained. It is done.

以上、特定の実施例に基づいて説明してきたが、本発明はこれらの実施例に限定されるものでなく、種々の変更が可能である。光集積素子として、半導体レーザと変調器を集積した素子を例にとって説明したが、この例に限定されるものではなく、単体の半導体レーザ、光変調器、半導体光増幅器、光合波器でもよい。また、集積する光機能素子の種類も2つに限られるものではなく、3つ以上を集積した光集積素子に用いてもよい。量子井戸層としてAlGaInAsを用いた構造について説明しているが、InGaAsP,AlGaInP,InGaAs,InGaAsSbなどの混晶半導体を用いても良い。半絶縁体の埋め込み層としてFeドープInPを例に挙げているが、例えばRuドープInPあるいはTiドープInPなどの半絶縁性半導体を使うことも可能である。また、埋め込み層の原料の他に添加する有機塩素系原料として、ジクロロエチレンを挙げているが、塩化エチル、塩化メチル、ジクロロエタン、ジクロロプロパンなどを用いても同様の効果を得ることができる。また、酸素を添加してもよい。   As mentioned above, although it demonstrated based on the specific Example, this invention is not limited to these Examples, A various change is possible. Although an example in which a semiconductor laser and a modulator are integrated has been described as an example of an optical integrated element, the present invention is not limited to this example, and a single semiconductor laser, an optical modulator, a semiconductor optical amplifier, and an optical multiplexer may be used. Further, the number of optical function elements to be integrated is not limited to two, and may be used for an optical integrated element in which three or more are integrated. Although a structure using AlGaInAs as the quantum well layer has been described, a mixed crystal semiconductor such as InGaAsP, AlGaInP, InGaAs, or InGaAsSb may be used. Although Fe-doped InP is used as an example of the semi-insulating buried layer, it is also possible to use a semi-insulating semiconductor such as Ru-doped InP or Ti-doped InP. Further, dichloroethylene is cited as an organic chlorine-based material to be added in addition to the material for the buried layer, but the same effect can be obtained by using ethyl chloride, methyl chloride, dichloroethane, dichloropropane, or the like. Further, oxygen may be added.

以上の説明に対し、以下の付記を提示する。
(付記1)
(100)面を主面とする半導体基板上で[011]方向成分以外の方向成分を含んで延設されたメサ状の積層構造体と、
前記積層構造体の両側の前記半導体基板上に配置され、前記積層構造体と異なる高さを有する複数の突起と、
前記前記積層構造体の両側面及び前記複数の突起と突起の間を埋める埋め込み層と、
を有し、前記埋め込み層は、前記積層構造体の両側面に位置する第1埋込部と、前記突起と突起の間を埋め込む第2埋込部とを含み、前記第1埋込層の断面積又は堆積量と、前記第2埋込部の断面積又は堆積量は等しいことを特徴とする半導体光素子。
(付記2)
前記複数の突起は、所定の間隔で前記積層構造体と平行に延設されていることを特徴とする付記1に記載の半導体光集積素子。
(付記3)
前記複数の突起は、前記積層構造体の両側で、所定の間隔のチェッカーボーパターンに配置されていることを特徴とする付記1に記載の半導体光素子。
(付記4)
前記第1埋込部は、前記積層構造体の上面にほぼ揃う平坦な埋め込み面と、前記積層構造体から離れるにつれて膜厚が減少する傾斜面とを有し、前記第2埋込部は、前記傾斜面から連続して前記突起と突起の間に広がる平坦面を有することを特徴とする付記2又は3に記載の半導体光素子。
(付記5)
前記突起は、前記突起の高さをh2、前記突起の間隔をd、前記積層構造体の高さをh1、前記第1埋込部の平坦な埋め込み面の両片側の和をWとしたときに、h2×dが、h1×Wとほぼ等しくなるように構成されることを特徴とする付記1〜4のいずれかに記載の半導体光素子。
(付記6)
前記積層構造体は、前記[011]方向成分の他に[0−11]又は[01−1]方向成分を含んで延設される導波路ストライプメサであることを特徴とする付記1〜5のいずれかに記載に半導体光素子。
(付記7)
(100)面を主面とする半導体基板上に光素子を形成するための複数の層を成膜し、
前記複数の層が成膜された基板を加工して、[011]方向成分以外の方向成分を含むメサ状の積層構造体と、前記積層構造体の両側に位置し前記積層構造体と異なる高さを有する複数の突起を、同時に形成し、
前記積層構造体と前記複数の突起を、(100)面方向の成長速度よりも横方向の成長速度が速い成長モードで埋め込む
工程を含むことを特徴とする半導体光素子の製造方法。
(付記8)
前記成膜された基板上に、第1の幅を有する帯状のマスクパターンと、前記帯状のマスクパターンの両側に配置され前記第1の幅よりも狭い第2の幅を有する突起用マスクパターンとを形成する工程をさらに含むことを特徴とする付記7に記載の半導体光素子の製造方法。
(付記9)
前記突起用マスクパターンの第2の幅を、前記加工により帯状のマスクパターンの第1の幅が幅方向に減少する量よりも小さい値に設定し、
前記基板の一度の加工により、前記積層構造体と前記複数の突起を同時に形成することを特徴とする付記8に記載の半導体光素子の製造方法。
(付記10)
前記帯状のマスクパターン及び前記突起用マスクパターンを介して前記基板を加工して浅い段差を形成した後に、前記帯状のマスクパターンと前記突起用のマスクパターンを除去し、
前記帯状のマスクパターンを除去した領域に、前記積層構造体用のマスクパターンを形成する
工程をさらに含み、前記積層構造体用のマスクパターンを介して前記基板をさらに加工することによって、前記積層構造体と前記複数の突起を同時に形成することを特徴とする付記8に記載の半導体光素子の製造方法。
(付記11)
前記突起用マスクパターンは、前記帯状のマスクパターンの両側に所定の間隔で前記帯状マスクパターンと平行に延びるように形成されることを特徴とする付記8又は9に記載の半導体光素子の製造方法。
(付記12)
前記突起用マスクパターンは、前記帯状のマスクパターンの両側に所定の間隔でチェッカーボード状に形成されることを特徴とする付記8又は10に記載の半導体光素子の製造方法。
(付記13)
前記帯状のマスクパターン及び前記突起用マスクパターンは、シリコン酸化膜で形成されることを特徴とする付記8〜12のいずれかに記載の半導体光素子の製造方法。
The following notes are presented for the above explanation.
(Appendix 1)
A mesa-like stacked structure extending including a directional component other than the [011] directional component on a semiconductor substrate having a (100) plane as a main surface;
A plurality of protrusions disposed on the semiconductor substrate on both sides of the multilayer structure and having a height different from that of the multilayer structure;
Buried layers filling both side surfaces of the laminated structure and the plurality of protrusions, and
The embedded layer includes a first embedded portion located on both side surfaces of the stacked structure, and a second embedded portion embedded between the protrusions, the first embedded layer A semiconductor optical device, wherein a cross-sectional area or a deposition amount is equal to a cross-sectional area or a deposition amount of the second embedded portion.
(Appendix 2)
The semiconductor optical integrated device according to appendix 1, wherein the plurality of protrusions are extended in parallel with the stacked structure at a predetermined interval.
(Appendix 3)
The semiconductor optical device according to appendix 1, wherein the plurality of protrusions are arranged in a checker bow pattern at a predetermined interval on both sides of the multilayer structure.
(Appendix 4)
The first embedded portion has a flat embedded surface that is substantially aligned with the upper surface of the multilayer structure, and an inclined surface whose film thickness decreases as the distance from the multilayer structure increases, and the second embedded portion includes: 4. The semiconductor optical device according to appendix 2 or 3, wherein the semiconductor optical device has a flat surface extending continuously between the protrusions from the inclined surface.
(Appendix 5)
When the height of the protrusion is h2, the distance between the protrusions is d, the height of the laminated structure is h1, and the sum of both flat sides of the first embedded portion is W. The semiconductor optical device according to any one of appendices 1 to 4, wherein h2 × d is configured to be substantially equal to h1 × W.
(Appendix 6)
Additional notes 1 to 5, wherein the laminated structure is a waveguide stripe mesa extending including the [0-11] or [01-1] direction component in addition to the [011] direction component. A semiconductor optical device according to any one of the above.
(Appendix 7)
Forming a plurality of layers for forming an optical element on a semiconductor substrate having a (100) plane as a main surface;
By processing the substrate on which the plurality of layers are formed, a mesa-like stacked structure including a direction component other than the [011] direction component, and a height different from the stacked structure positioned on both sides of the stacked structure. Forming a plurality of protrusions having a thickness simultaneously,
A method of manufacturing a semiconductor optical device, comprising: embedding the stacked structure and the plurality of protrusions in a growth mode in which a growth rate in a lateral direction is higher than a growth rate in a (100) plane direction.
(Appendix 8)
A band-shaped mask pattern having a first width on the substrate on which the film has been formed, and a projection mask pattern having a second width that is disposed on both sides of the band-shaped mask pattern and is narrower than the first width; The method of manufacturing a semiconductor optical device according to appendix 7, further comprising a step of forming
(Appendix 9)
The second width of the projection mask pattern is set to a value smaller than the amount by which the first width of the band-shaped mask pattern decreases in the width direction by the processing,
9. The method of manufacturing a semiconductor optical device according to appendix 8, wherein the stacked structure and the plurality of protrusions are simultaneously formed by one-time processing of the substrate.
(Appendix 10)
After forming the shallow step by processing the substrate through the strip-shaped mask pattern and the projection mask pattern, the strip-shaped mask pattern and the projection mask pattern are removed,
The method further includes the step of forming a mask pattern for the laminated structure in the region from which the band-shaped mask pattern has been removed, and further processing the substrate through the mask pattern for the laminated structure, thereby forming the laminated structure 9. The method of manufacturing a semiconductor optical device according to appendix 8, wherein a body and the plurality of protrusions are formed simultaneously.
(Appendix 11)
10. The method of manufacturing a semiconductor optical device according to appendix 8 or 9, wherein the projection mask pattern is formed on both sides of the strip mask pattern so as to extend in parallel with the strip mask pattern at a predetermined interval. .
(Appendix 12)
11. The method of manufacturing a semiconductor optical device according to appendix 8 or 10, wherein the protrusion mask pattern is formed in a checkerboard shape at predetermined intervals on both sides of the belt-like mask pattern.
(Appendix 13)
13. The method of manufacturing a semiconductor optical device according to any one of appendices 8 to 12, wherein the belt-like mask pattern and the projection mask pattern are formed of a silicon oxide film.

半導体光素子の構成及び製造プロセスに適用することができる。   It can be applied to the configuration and manufacturing process of a semiconductor optical device.

1 半導体光素子
11、21 半導体基板
12、52、72 突起
13 積層体構造
15、55、75 第1埋込部
15a、55a、75a 平坦な埋め込み面
15b、55b、75b 傾斜面
16、56、76 第2埋込部
16a、56a、76a 平坦面
20、60.80 埋め込み層
41、66 導波路ストライプマスクパターン
42 突起用マスクパターン
50、70 導波路ストライプメサ
61 帯状マスク
62 チェッカーボード状マスク
64 帯状の突起領域
65 転写用突起
DESCRIPTION OF SYMBOLS 1 Semiconductor optical element 11, 21 Semiconductor substrate 12, 52, 72 Protrusion 13 Laminated body structure 15, 55, 75 1st embedding part 15a, 55a, 75a Flat embedding surface 15b, 55b, 75b Inclined surface 16, 56, 76 Second embedded portion 16a, 56a, 76a Flat surface 20, 60.80 Embedded layer 41, 66 Waveguide stripe mask pattern 42 Projection mask pattern 50, 70 Waveguide stripe mesa 61 Strip mask 62 Checkerboard mask 64 Strip Protrusion area 65 Transfer protrusion

Claims (6)

(100)面を主面とする半導体基板上で[011]方向成分以外の方向成分を含んで延設されたメサ状の積層構造体と、
前記積層構造体の両側の前記半導体基板上に配置され、前記積層構造体よりも低い高さを有する複数の突起と、
前記積層構造体の両側面及び前記複数の突起と突起の間を埋める埋め込み層と、
を有し、
前記複数の突起は、所定の間隔で前記積層構造体と平行に配置され、
前記埋め込み層は、前記積層構造体の各片側の側面に位置する第1埋込部と、前記突起と突起の間を埋め込む第2埋込部とを含み、
前記第1埋込部は、前記積層構造体の上面にほぼ揃う平坦な埋め込み面と、前記積層構造体から離れるにつれて膜厚が減少する傾斜面とを有し、前記第2埋込部は、前記傾斜面から連続して前記突起と突起の間に位置し前記突起の高さに対応する膜厚を有する平坦面を有し、
前記第1埋込部の断面積又は堆積量と、前記第2埋込部の断面積又は堆積量は等しいことを特徴とする半導体光素子。
A mesa-like stacked structure extending including a directional component other than the [011] directional component on a semiconductor substrate having a (100) plane as a main surface;
A plurality of protrusions disposed on the semiconductor substrate on both sides of the multilayer structure and having a height lower than that of the multilayer structure;
Buried layers filling both side surfaces of the multilayer structure and the plurality of protrusions and the protrusions;
Have
The plurality of protrusions are arranged in parallel with the laminated structure at a predetermined interval,
The embedded layer includes a first embedded part located on a side surface of each side of the stacked structure, and a second embedded part embedded between the protrusions.
The first embedded portion has a flat embedded surface that is substantially aligned with the upper surface of the multilayer structure, and an inclined surface whose film thickness decreases as the distance from the multilayer structure increases, and the second embedded portion includes: A flat surface having a thickness corresponding to the height of the protrusions, which is located between the protrusions and continuously from the inclined surface;
2. A semiconductor optical device according to claim 1, wherein a cross-sectional area or deposition amount of the first buried portion is equal to a cross-sectional area or deposition amount of the second buried portion.
前記複数の突起は、前記積層構造体と平行に配置されるストライプまたはチェッカーボード状の突起であることを特徴とする請求項1に記載の半導体光素子。 2. The semiconductor optical device according to claim 1, wherein the plurality of protrusions are stripes or checkerboard- like protrusions arranged in parallel with the stacked structure. 前記突起は、前記突起の高さをh2、前記突起の間隔をd、前記積層構造体の高さをh1、前記第1埋込部の平坦な埋め込み面の両片側の幅の和をWとしたときに、h2×dが、h1×Wと等しくなるように構成されることを特徴とする請求項1に記載の半導体光素子。   The protrusion has a height of the protrusion h2, a distance between the protrusions d, a height of the stacked structure h1, and a sum of widths on both sides of the flat embedded surface of the first embedded portion W. The semiconductor optical device according to claim 1, wherein h2 × d is configured to be equal to h1 × W. (100)面を主面とする半導体基板上に光素子を形成するための複数の層を成膜し、
前記複数の層が成膜された基板上に、第1の幅を有する帯状のマスクパターンと、前記帯状のマスクパターンの両側に配置され前記第1の幅よりも狭い第2の幅を有する突起用マスクパターンとを形成し、
前記帯状のマスクパターンと前記突起用マスクパターンを用いて前記複数の層が成膜された基板を加工して、[011]方向成分以外の方向成分を含むメサ状の積層構造体と、前記積層構造体の両側に位置し前記積層構造体よりも高さの低い複数の突起を、同時に形成し、
前記積層構造体と前記複数の突起を、(100)面に対して垂直な方向の成長速度よりも水平方向の成長速度が速い成長モードで埋め込んで、前記積層構造体の上面にほぼ揃う平坦な埋め込み面から膜厚が減少する傾斜面を有する第1埋込部と、前記傾斜面から連続して前記突起と突起の間に位置し前記突起の高さに対応する膜厚を有する第2埋込部とを形成する、
ことを特徴とする半導体光素子の製造方法。
Forming a plurality of layers for forming an optical element on a semiconductor substrate having a (100) plane as a main surface;
On the substrate on which the plurality of layers are formed, a strip-shaped mask pattern having a first width, and a protrusion having a second width narrower than the first width and disposed on both sides of the strip-shaped mask pattern For mask pattern,
A mesa-like laminated structure including a direction component other than the [011] direction component by processing the substrate on which the plurality of layers are formed using the belt-like mask pattern and the projection mask pattern, and the laminated A plurality of protrusions located on both sides of the structure and having a height lower than that of the laminated structure are simultaneously formed;
The stacked structure and the plurality of protrusions are embedded in a growth mode in which the growth rate in the horizontal direction is higher than the growth rate in the direction perpendicular to the (100) plane, and is flat and substantially aligned with the upper surface of the stacked structure. A first embedded portion having an inclined surface whose film thickness decreases from the embedded surface, and a second embedded portion having a film thickness corresponding to the height of the protrusion, which is located between the protrusions continuously from the inclined surface. Forming a bayonet part,
A method of manufacturing a semiconductor optical device.
前記突起用マスクパターンの第2の幅を、前記加工により前記帯状のマスクパターンの第1の幅が幅方向に減少する量よりも小さい値に設定し、
前記基板の一度の加工により、前記積層構造体と前記複数の突起を同時に形成することを特徴とする請求項4に記載の半導体光素子の製造方法。
The second width of the projection mask pattern is set to a value smaller than the amount by which the first width of the band-shaped mask pattern decreases in the width direction due to the processing,
The method of manufacturing a semiconductor optical device according to claim 4, wherein the multilayer structure and the plurality of protrusions are simultaneously formed by one-time processing of the substrate.
前記帯状のマスクパターン及び前記突起用マスクパターンを介して前記基板を加工して浅い段差を形成した後に、前記帯状のマスクパターンと前記突起用のマスクパターンを除去し、
前記帯状のマスクパターンを除去した領域に、前記積層構造体用のマスクパターンを形成する
工程をさらに含み、前記積層構造体用のマスクパターンを介して前記基板をさらに加工することによって、前記積層構造体と前記複数の突起を同時に形成することを特徴とする請求項4に記載の半導体光素子の製造方法。
After forming the shallow step by processing the substrate through the strip-shaped mask pattern and the projection mask pattern, the strip-shaped mask pattern and the projection mask pattern are removed,
The method further includes the step of forming a mask pattern for the laminated structure in the region from which the band-shaped mask pattern has been removed, and further processing the substrate through the mask pattern for the laminated structure, thereby forming the laminated structure 5. The method of manufacturing a semiconductor optical device according to claim 4, wherein the body and the plurality of protrusions are formed simultaneously.
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