JP5664029B2

JP5664029B2 - Semiconductor device

Info

Publication number: JP5664029B2
Application number: JP2010195837A
Authority: JP
Inventors: 雅紀小山; 康嗣大倉; 明高添野; 永岡　達司; 達司永岡; 杉山　隆英; 隆英杉山; 佐智子青井; 紘子井口
Original assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2010-09-01
Filing date: 2010-09-01
Publication date: 2015-02-04
Anticipated expiration: 2030-09-01
Also published as: JP2012054403A

Description

本発明は、絶縁ゲート型の半導体装置に関する。 The present invention relates to an insulated gate semiconductor device.

従来より、ＩＧＢＴ（Insulated Gate Bipolar Transistor）セルとダイオード（Free Wheeling Diode）セルとが同じ半導体基板に形成された半導体装置が、例えば特許文献１で提案されている。 Conventionally, for example, Patent Document 1 proposes a semiconductor device in which an IGBT (Insulated Gate Bipolar Transistor) cell and a diode (Free Wheeling Diode) cell are formed on the same semiconductor substrate.

具体的に、特許文献１では、例えばＮ型半導体基板の表層部にＰ型層が形成され、このＰ型層の表層部にＮ型エミッタ領域が形成されたものに対して、Ｎ型エミッタ領域とＰ型層とを貫通してＮ型半導体基板に達する第１トレンチが複数形成されている。各第１トレンチには絶縁膜を介してゲート電極が埋め込まれている。 Specifically, in Patent Document 1, for example, a P-type layer is formed on a surface layer portion of an N-type semiconductor substrate, and an N-type emitter region is formed on the surface layer portion of the P-type layer. And a plurality of first trenches that penetrate the P-type layer and reach the N-type semiconductor substrate. A gate electrode is embedded in each first trench through an insulating film.

また、隣同士の第１トレンチの間にはＮ型エミッタ領域よりも深いＰ＋型領域がコンタクト用として形成されており、このＰ＋型領域を貫通してＰ型層に達する第２トレンチが形成されている。そして、Ｎ型半導体基板の表面上には、ゲート電極を覆う層間絶縁膜を介してエミッタ電極が形成されている。このエミッタ電極は、第２トレンチにも埋め込まれている。すなわち、第１トレンチはトレンチゲート構造を構成するトレンチであり、第２トレンチはエミッタコンタクト用のトレンチである。 Further, between the adjacent first trenches, a P + type region deeper than the N type emitter region is formed for contact, and a second trench that penetrates the P + type region and reaches the P type layer is formed. ing. An emitter electrode is formed on the surface of the N-type semiconductor substrate via an interlayer insulating film covering the gate electrode. This emitter electrode is also embedded in the second trench. That is, the first trench is a trench constituting a trench gate structure, and the second trench is a trench for emitter contact.

さらに、Ｎ型半導体基板の裏面側にＰ＋型コレクタ領域とＮ＋型カソード領域とが設けられ、これらＰ＋型コレクタ領域およびＮ＋型カソード領域の上に共通のコレクタ電極が形成されている。これにより、Ｐ＋型コレクタ領域が形成された部分はＩＧＢＴ素子として機能し、Ｎ＋型カソード領域が形成された部分はダイオード素子として機能する。 Further, a P + type collector region and an N + type cathode region are provided on the back side of the N type semiconductor substrate, and a common collector electrode is formed on the P + type collector region and the N + type cathode region. Thus, the portion where the P + type collector region is formed functions as an IGBT element, and the portion where the N + type cathode region is formed functions as a diode element.

このような構造によると、ダイオード素子領域のアノード構造はＩＧＢＴ素子領域の構造であり、Ｐ型層に達する第２トレンチ内に埋め込まれたエミッタ電極がダイオード素子領域のアノード電極として機能する。しかしながら、ダイオード素子領域においてエミッタ電極に接するＰ型領域は、ＩＧＢＴ素子領域のチャネル領域の閾値電圧Ｖｔを決めるための不純物濃度に設定されているので、ダイオード素子のアノードの不純物濃度としては濃すぎるという問題があった。 According to such a structure, the anode structure of the diode element region is the structure of the IGBT element region, and the emitter electrode embedded in the second trench reaching the P-type layer functions as the anode electrode of the diode element region. However, since the P-type region in contact with the emitter electrode in the diode element region is set to an impurity concentration for determining the threshold voltage Vt of the channel region in the IGBT element region, the impurity concentration of the anode of the diode element is too high. There was a problem.

そこで、特許文献１では、ダイオード素子領域には第１トレンチおよび第２トレンチを設けずに、別マスクを用いた専用工程でＩＧＢＴ素子領域のＰ型領域よりも低濃度のＰ型アノード領域を形成した構造も提案されている。これにより、半導体基板へのホールの注入を低減でき、所望のダイオード特性が得られる。 Therefore, in Patent Document 1, the first and second trenches are not provided in the diode element region, but a P-type anode region having a lower concentration than the P-type region in the IGBT element region is formed by a dedicated process using another mask. Proposed structures have also been proposed. Thereby, the injection | pouring of the hole to a semiconductor substrate can be reduced and a desired diode characteristic is acquired.

特開２００７−２１４５４１号公報JP 2007-214541 A

しかしながら、ダイオード素子領域に専用のＰ型アノード領域を設けた構造では、相対的にＩＧＢＴ素子領域からダイオード素子領域へのホールの注入が多くなるので、順方向電圧Ｖｆがシフトしてしまうことや、リカバリ耐量が低下するという問題が生じる。また、ダイオード素子領域の断面構造がＩＧＢＴ素子領域と異なるため、ＩＧＢＴ素子領域の端に位置するトレンチの底部付近に電界が集中してしまい、耐圧が低下してしまうという問題もある。 However, in the structure in which the dedicated P-type anode region is provided in the diode element region, since the injection of holes from the IGBT element region to the diode element region is relatively increased, the forward voltage Vf is shifted, There arises a problem that the recovery tolerance decreases. In addition, since the cross-sectional structure of the diode element region is different from that of the IGBT element region, there is a problem that the electric field is concentrated near the bottom of the trench located at the end of the IGBT element region and the breakdown voltage is lowered.

本発明は上記点に鑑み、ＩＧＢＴ素子領域からダイオード素子領域へのホールの注入を抑制することができ、さらに耐圧を確保できる構造を備えた半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device having a structure capable of suppressing the injection of holes from the IGBT element region to the diode element region and further ensuring a withstand voltage.

上記目的を達成するため、請求項１に記載の発明では、一面（３１）および他面（３２）を有すると共に第１導電型のドリフト層（３３）を含む半導体基板（３０）を備え、半導体基板（３０）の他面（３２）側に、第２導電型のコレクタ層（３５）と第１導電型のカソード層（３６）とが同じ階層に形成され、これらコレクタ層（３５）およびカソード層（３６）の上にコレクタ電極が形成されており、半導体基板（３０）の一面（３１）の面方向において、コレクタ層（３５）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴセル（１０）とされ、カソード層（３６）が形成された領域がダイオード素子として動作するダイオードセル（２０）とされている。 In order to achieve the above object, a semiconductor substrate (30) having a first surface (31) and another surface (32) and including a first conductivity type drift layer (33) is provided. The second conductivity type collector layer (35) and the first conductivity type cathode layer (36) are formed in the same layer on the other surface (32) side of the substrate (30). These collector layer (35) and cathode A collector electrode is formed on the layer (36), and an IGBT cell (10) in which a region in which the collector layer (35) is formed operates as an IGBT element in the surface direction (31) of the semiconductor substrate (30). The region in which the cathode layer (36) is formed is a diode cell (20) that operates as a diode element.

また、ＩＧＢＴセル（１０）は、ドリフト層（３３）の上に形成された第２導電型のチャネル層（３７）と、チャネル層（３７）を貫通してドリフト層（３３）に達するように形成されたトレンチ（３８）と、トレンチ（３８）の表面に形成されたゲート絶縁膜（４１）と、トレンチ（３８）内において、ゲート絶縁膜（４１）の上に形成されたゲート電極（４３）と、チャネル層（３７）の表層部に形成され、当該チャネル層（３７）内においてトレンチ（３８）の側面に接するように形成された第１導電型のエミッタ領域（４４）と、チャネル層（３７）の表層部に形成された第２導電型の第１コンタクト領域（４５）と、チャネル層（３７）内においてトレンチ（３８）の深さ方向にエミッタ領域（４４）および第１コンタクト領域（４５）よりも深いと共に当該チャネル層（３７）をエミッタ領域（４４）および第１コンタクト領域（４５）側とドリフト層（３３）側とに分割する第１導電型のフローティング層（４８）と、ゲート電極（４３）上を含むように形成された層間絶縁膜（５０）と、を備えている。 Further, the IGBT cell (10) has a channel layer (37) of the second conductivity type formed on the drift layer (33) and reaches the drift layer (33) through the channel layer (37). The formed trench (38), the gate insulating film (41) formed on the surface of the trench (38), and the gate electrode (43) formed on the gate insulating film (41) in the trench (38). ), A first conductivity type emitter region (44) formed in the surface layer portion of the channel layer (37) and in contact with the side surface of the trench (38) in the channel layer (37), and the channel layer First contact region (45) of the second conductivity type formed in the surface layer portion of (37), emitter region (44) and first contact region in the depth direction of trench (38) in channel layer (37) ( A floating layer (48) of the first conductivity type that is deeper than 5) and divides the channel layer (37) into the emitter region (44) and the first contact region (45) side and the drift layer (33) side; And an interlayer insulating film (50) formed so as to include the gate electrode (43).

そして、ダイオードセル（２０）は、ＩＧＢＴセル（１０）とダイオードセル（２０）との境界側では少なくともトレンチ（３８）よりも深いアノードとしての第２導電型のリサーフ領域（５２）と、リサーフ領域（５２）の表層部に形成された第２導電型の第２コンタクト領域（５５）を備えており、リサーフ領域（５２）の第２導電型不純物濃度を深さ方向において積分して得られる面密度が、チャネル層（３７）の第２導電型不純物濃度を深さ方向において積分して得られる面密度よりも小さくされていることを特徴とする。 The diode cells (20), at the boundary side of the IGBT cell (10) and a diode cell (20) and at least the trench second conductivity type RESURF region as deep ear node than (38) (52), A second contact type second contact region (55) formed in the surface layer of the RESURF region (52) is provided , and obtained by integrating the second conductivity type impurity concentration of the RESURF region (52) in the depth direction. The surface density obtained is smaller than the surface density obtained by integrating the second conductivity type impurity concentration of the channel layer (37) in the depth direction .

これによると、ダイオードセル（２０）にトレンチ（３８）よりも深いリサーフ領域（５２）が形成されているので、チャネル層（３７）によってドリフト層（３３）に形成される空乏層とリサーフ領域（５２）によってドリフト層（３３）に形成される空乏層とがＩＧＢＴセル（１０）とダイオードセル（２０）との境界付近で滑らかに接続される。これにより、当該境界付近の電界強度が滑らかになるので、ＩＧＢＴセル（１０）とダイオードセル（２０）との境界付近における電界集中を緩和することができ、耐圧を確保することができる。 According to this, since the resurf region (52) deeper than the trench (38) is formed in the diode cell (20), the depletion layer formed in the drift layer (33) by the channel layer (37) and the resurf region ( 52), the depletion layer formed in the drift layer (33) is smoothly connected in the vicinity of the boundary between the IGBT cell (10) and the diode cell (20). As a result, the electric field intensity in the vicinity of the boundary becomes smooth, so that the electric field concentration in the vicinity of the boundary between the IGBT cell (10) and the diode cell (20) can be relaxed, and a breakdown voltage can be secured.

また、ＩＧＢＴセル（１０）のチャネル層（３７）に設けられたフローティング層（４８）が電位の壁となって機能するので、ＩＧＢＴセル（１０）の動作時には、ドリフト層（３３）からチャネル層（３７）へのホールの流れが抑制される。これにより、エミッタ電極にホールが吐き出されにくくなり、ドリフト層（３３）のホールおよび電子の濃度が上昇していわゆる導電率変調が促進される。したがって、ドリフト層（３３）の抵抗が下がり、ＩＧＢＴセル（１０）の定常損失低減を実現することができる。 In addition, since the floating layer (48) provided in the channel layer (37) of the IGBT cell (10) functions as a potential wall, the drift layer (33) to the channel layer is operated during the operation of the IGBT cell (10). Hole flow to (37) is suppressed. This makes it difficult for holes to be discharged to the emitter electrode, increasing the concentration of holes and electrons in the drift layer (33), and promoting so-called conductivity modulation. Therefore, the resistance of the drift layer (33) is lowered, and the steady loss of the IGBT cell (10) can be reduced.

一方、ダイオードセル（２０）の動作時には、ＩＧＢＴセル（１０）の第１コンタクト領域（４５）からダイオードセル（２０）側に供給されるホールの流れがフローティング層（４８）によって阻止されるので、ＩＧＢＴセル（１０）からダイオードセル（２０）への過剰なホール注入を抑制することができる。これにより、ＩＧＢＴセル（１０）のゲート干渉によってダイオードセル（２０）の順方向電圧Ｖｆが変動してしまうことを抑制することができる。 On the other hand, during the operation of the diode cell (20), the flow of holes supplied from the first contact region (45) of the IGBT cell (10) to the diode cell (20) side is blocked by the floating layer (48). Excessive hole injection from the IGBT cell (10) to the diode cell (20) can be suppressed. Thereby, it can suppress that the forward voltage Vf of a diode cell (20) fluctuates by gate interference of an IGBT cell (10).

請求項２に記載の発明では、ＩＧＢＴセル（１０）のチャネル層（３７）と前記ダイオードセル（２０）のリサーフ領域（５２）とは、前記ダイオードセル（２０）において前記半導体基板（３０）の一面（３１）に垂直な方向でオーバーラップしていることを特徴とする。 In the invention according to claim 2, the channel layer (37) of the IGBT cell (10) and the RESURF region (52) of the diode cell (20) are formed on the semiconductor substrate (30) in the diode cell (20). It overlaps in the direction perpendicular | vertical to one surface (31), It is characterized by the above-mentioned.

また、請求項３に記載の発明では、ＩＧＢＴセル（１０）のチャネル層（３７）とダイオードセル（２０）のリサーフ領域（５２）とは、ＩＧＢＴセル（１０）において半導体基板（３０）の一面（３１）に垂直な方向でオーバーラップしていることを特徴とする。 In the invention according to claim 3, the channel layer (37) of the IGBT cell (10) and the RESURF region (52) of the diode cell (20) are provided on one surface of the semiconductor substrate (30) in the IGBT cell (10). It is characterized by overlapping in a direction perpendicular to (31).

請求項２または３に記載された発明により、チャネル層（３７）によって形成される空乏層とリサーフ領域（５２）によって形成される空乏層との接続を滑らかにすることができる。 According to the invention described in claim 2 or 3, the connection between the depletion layer formed by the channel layer (37) and the depletion layer formed by the RESURF region (52) can be made smooth.

請求項４に記載の発明では、トレンチ（３８）は、ＩＧＢＴセル（１０）とダイオードセル（２０）とが並べられた方向に対して垂直な方向に延設されている。そして、第２コンタクト領域（５５）は、トレンチ（３８）の延設方向に対して断続的に形成されていると共に、トレンチ（３８）の延設方向に対して垂直な方向に断続的に形成された構造とすることができる。 In the invention described in claim 4, the trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged. The second contact region (55) is intermittently formed in the extending direction of the trench (38) and intermittently formed in a direction perpendicular to the extending direction of the trench (38). The structure can be made.

また、請求項５に記載の発明のように、第２コンタクト領域（５５）は、トレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていても良い。 As in the fifth aspect of the present invention, the second contact region (55) may be formed in a stripe shape along a direction perpendicular to the extending direction of the trench (38).

一方、請求項６に記載の発明のように、リサーフ領域（５２）は、トレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていても良い。 On the other hand, as in the invention described in claim 6, the RESURF region (52) may be formed in a stripe shape along a direction perpendicular to the extending direction of the trench (38).

他方、請求項７に記載の発明のように、リサーフ領域（５２）はトレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されており、第２コンタクト領域（５５）は、半導体基板（３０）の一面（３１）に垂直な方向で所定数のリサーフ領域（５２）を含むと共にリサーフ領域（５２）に沿うようにストライプ状に形成されていても良い。 On the other hand, as in the seventh aspect of the invention, the RESURF region (52) is formed in a stripe shape along a direction perpendicular to the extending direction of the trench (38), and the second contact region ( 55) may include a predetermined number of resurf regions (52) in a direction perpendicular to one surface (31) of the semiconductor substrate (30) and may be formed in a stripe shape along the resurf regions (52).

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

（ａ）は本発明の第１実施形態に係る半導体装置を製造するためのマスクの平面図であり、（ｂ）は本発明の第１実施形態に係る半導体装置の断面図である。(A) is a top view of the mask for manufacturing the semiconductor device which concerns on 1st Embodiment of this invention, (b) is sectional drawing of the semiconductor device which concerns on 1st Embodiment of this invention. （ａ）は図１（ｂ）のＡ−Ａプロファイルであり、（ｂ）は図１（ｂ）のＢ−Ｂプロファイルである。(A) is the AA profile of FIG.1 (b), (b) is the BB profile of FIG.1 (b). 本発明の第２実施形態に係る半導体装置を製造するためのマスクの平面図である。It is a top view of the mask for manufacturing the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置を製造するためのマスクの平面図である。It is a top view of the mask for manufacturing the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置を製造するためのマスクの平面図である。It is a top view of the mask for manufacturing the semiconductor device which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 5th Embodiment of this invention. （ａ）はリサーフ領域を形成するためのマスクの平面図であり、（ｂ）は（ａ）の破線部の断面図であり、（ｃ）は（ａ）に示されるマスクを用いて製造された半導体装置の断面図である。(A) is a top view of the mask for forming a RESURF area | region, (b) is sectional drawing of the broken-line part of (a), (c) is manufactured using the mask shown by (a). 1 is a cross-sectional view of a semiconductor device. 本発明の第６実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 6th Embodiment of this invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型およびＮ−型は本発明の第１導電型に対応し、Ｐ型およびＰ＋型は本発明の第２導電型に対応している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. Further, the N type and N− type shown in the following embodiments correspond to the first conductivity type of the present invention, and the P type and P + type correspond to the second conductivity type of the present invention.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The insulated gate semiconductor device shown in the present embodiment is used as a power switching element used in a power supply circuit such as an inverter or a DC / DC converter.

図１（ａ）は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。また、図１（ｂ）は、本実施形態に係る半導体装置の断面図である。 FIG. 1A is a plan view in which all the masks used for manufacturing the semiconductor device according to the present embodiment are overlaid. FIG. 1B is a cross-sectional view of the semiconductor device according to the present embodiment.

図１（ｂ）に示されるように、半導体装置は、ＩＧＢＴセル１０と、このＩＧＢＴセル１０に隣接するダイオードセル２０と、を備えて構成されたＲＣ−ＩＧＢＴである。ＩＧＢＴセル１０は多数のＩＧＢＴ素子が形成された領域であり、ダイオードセル２０はダイオード素子が形成された領域である。図示しないが、ＩＧＢＴセル１０とダイオードセル２０とは交互に複数設けられている。 As shown in FIG. 1B, the semiconductor device is an RC-IGBT that includes an IGBT cell 10 and a diode cell 20 adjacent to the IGBT cell 10. The IGBT cell 10 is a region where many IGBT elements are formed, and the diode cell 20 is a region where diode elements are formed. Although not shown, a plurality of IGBT cells 10 and diode cells 20 are alternately provided.

これらＩＧＢＴセル１０およびダイオードセル２０は、一面３１および他面３２を有すると共にＮ−型のドリフト層３３を含む半導体基板３０に形成されている。また、半導体基板３０の他面３２に、オン電圧およびスイッチング損失の低減を目的としてＮ型のフィールドストップ層３４が形成されている。そして、フィールドストップ層３４のうち、ＩＧＢＴセル１０の領域の上にはＰ型のコレクタ層３５が形成され、ダイオードセル２０の領域の上にはＮ型のカソード層３６が形成されている。コレクタ層３５およびカソード層３６は同じ階層に形成され、これらコレクタ層３５およびカソード層３６の上に図示しないコレクタ電極が形成されている。 The IGBT cell 10 and the diode cell 20 are formed on a semiconductor substrate 30 having one surface 31 and another surface 32 and including an N − type drift layer 33. An N-type field stop layer 34 is formed on the other surface 32 of the semiconductor substrate 30 for the purpose of reducing the ON voltage and switching loss. In the field stop layer 34, a P-type collector layer 35 is formed on the IGBT cell 10 region, and an N-type cathode layer 36 is formed on the diode cell 20 region. The collector layer 35 and the cathode layer 36 are formed in the same layer, and a collector electrode (not shown) is formed on the collector layer 35 and the cathode layer 36.

このような半導体基板３０に対して、ＩＧＢＴセル１０には、ドリフト層３３の表層部にＰ型のチャネル層３７が形成され、チャネル層３７を貫通してドリフト層３３まで達するように複数個のトレンチ３８が形成されている。本実施形態では、チャネル層３７の表面を半導体基板３０の一面３１とし、ドリフト層３３のうちチャネル層３７とは反対側を他面３２とする。各トレンチ３８は、半導体基板３０の一面３１の面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。ここで、一方向とは、ＩＧＢＴセル１０とダイオードセル２０とが並べられた方向に対して垂直な方向である。そして、トレンチ３８は例えば複数個等間隔に平行に形成されている。 With respect to such a semiconductor substrate 30, the IGBT cell 10 has a P-type channel layer 37 formed in the surface layer portion of the drift layer 33, and a plurality of layers so as to penetrate the channel layer 37 and reach the drift layer 33. A trench 38 is formed. In the present embodiment, the surface of the channel layer 37 is the one surface 31 of the semiconductor substrate 30, and the other side 32 of the drift layer 33 opposite to the channel layer 37 is the other surface 32. Each trench 38 has a longitudinal direction as one of the surface directions of the one surface 31 of the semiconductor substrate 30 and extends in parallel to the longitudinal direction. Here, the one direction is a direction perpendicular to the direction in which the IGBT cell 10 and the diode cell 20 are arranged. For example, a plurality of trenches 38 are formed in parallel at equal intervals.

チャネル層３７は図１（ａ）に示されるマスク３９が用いられてイオン注入により形成され、トレンチ３８は図１（ａ）に示されるようにマスク４０が用いられてエッチングにより形成されている。なお、図１（ａ）に示される各マスクは、開口部分にハッチングが適宜付されている。 The channel layer 37 is formed by ion implantation using the mask 39 shown in FIG. 1A, and the trench 38 is formed by etching using the mask 40 as shown in FIG. Note that each mask shown in FIG. 1A is appropriately hatched at the opening.

各トレンチ３８の内壁には、各トレンチ３８の内壁表面を覆うようにゲート絶縁膜４１が形成されている。このゲート絶縁膜４１は図１（ａ）に示されるマスク４２が用いられて熱酸化やＣＶＤ法等で形成されている。各トレンチ３８のうちＩＧＢＴセル１０に形成されたトレンチ３８のゲート絶縁膜４１の上にはポリシリコン等のゲート電極４３が埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極４３は図示しないパッドのうちゲート用のものに接続されている。 A gate insulating film 41 is formed on the inner wall of each trench 38 so as to cover the inner wall surface of each trench 38. The gate insulating film 41 is formed by thermal oxidation, CVD, or the like using the mask 42 shown in FIG. A gate electrode 43 such as polysilicon is buried on the gate insulating film 41 of the trench 38 formed in the IGBT cell 10 in each trench 38. Thereby, a trench gate structure is configured. The gate electrode 43 is connected to a gate for a pad (not shown).

また、ＩＧＢＴセル１０では、チャネル層３７はチャネル領域を構成している。本実施形態では、チャネル層３７はＩＧＢＴセル１０とダイオードセル２０との境界を越えて、ダイオードセル２０のうちＩＧＢＴセル１０側の領域にも形成されている。そして、チャネル領域であるチャネル層３７の表層部にＮ型のエミッタ領域４４が形成されている。エミッタ領域４４は、半導体基板３０の一面３１の面方向におけるトレンチ３８の長手方向に対して垂直な方向にストライプ状に形成されている。また、当該チャネル層３７の表層部に、エミッタ領域４４に挟まれるようにＰ＋型の第１コンタクト領域４５が形成されている。 In the IGBT cell 10, the channel layer 37 constitutes a channel region. In the present embodiment, the channel layer 37 is also formed in a region on the IGBT cell 10 side of the diode cell 20 beyond the boundary between the IGBT cell 10 and the diode cell 20. An N-type emitter region 44 is formed in the surface layer portion of the channel layer 37 which is a channel region. The emitter region 44 is formed in a stripe shape in a direction perpendicular to the longitudinal direction of the trench 38 in the surface direction of the one surface 31 of the semiconductor substrate 30. A P + type first contact region 45 is formed on the surface layer portion of the channel layer 37 so as to be sandwiched between the emitter regions 44.

Ｎ型のエミッタ領域４４は、Ｎ−型のドリフト層３３よりも高不純物濃度で構成され、チャネル層３７内において終端しており、かつ、当該チャネル層３７内においてトレンチ３８の側面に接するように形成されている。具体的には、エミッタ領域４４は、トレンチ３８間の領域において、トレンチ３８の長手方向に沿ってトレンチ３８の側面に接するように棒状に延設され、トレンチ３８の先端よりも内側で終端した構造とされている。このエミッタ領域４４は、マスク４６が用いられてイオン注入により形成されている。これにより、エミッタ領域４４はＩＧＢＴセル１０とダイオードセル２０とが並んだ方向にストライプ状に延設される。 The N type emitter region 44 is configured to have a higher impurity concentration than the N − type drift layer 33, terminates in the channel layer 37, and contacts the side surface of the trench 38 in the channel layer 37. Is formed. Specifically, in the region between the trenches 38, the emitter region 44 extends in a rod shape so as to contact the side surface of the trench 38 along the longitudinal direction of the trench 38, and terminates inside the tip of the trench 38. It is said that. The emitter region 44 is formed by ion implantation using a mask 46. Thus, the emitter region 44 is extended in a stripe shape in the direction in which the IGBT cell 10 and the diode cell 20 are arranged.

一方、Ｐ＋型の第１コンタクト領域４５は、Ｐ＋型のチャネル層３７よりも高不純物濃度で構成され、エミッタ領域４４と同様に、チャネル層３７内において終端するようにマスク４７が用いられてイオン注入により形成されている。これにより、第１コンタクト領域４５は、２つのエミッタ領域４４に挟まれてトレンチ３８の長手方向（つまりエミッタ領域４４）に沿って断続的に形成されている。 On the other hand, the P + -type first contact region 45 is configured with a higher impurity concentration than the P + -type channel layer 37, and like the emitter region 44, the mask 47 is used to terminate in the channel layer 37 and ions are used. It is formed by injection. Thereby, the first contact region 45 is intermittently formed along the longitudinal direction of the trench 38 (that is, the emitter region 44) between the two emitter regions 44.

そして、ＩＧＢＴセル１０におけるチャネル層３７には、トレンチ３８の深さ方向にエミッタ領域４４および第１コンタクト領域４５よりも深いと共に当該チャネル層３７を分割するＮ型のフローティング層４８が形成されている。このフローティング層４８は、マスク４９が用いられてイオン注入により形成されている。具体的には、フローティング層４８は、チャネル層３７をエミッタ領域４４および第１コンタクト領域４５が形成された側の領域（半導体基板３０の一面３１側）とドリフト層３３に接する領域（半導体基板３０の他面３２側）とに分割している。 The channel layer 37 in the IGBT cell 10 is formed with an N type floating layer 48 that is deeper than the emitter region 44 and the first contact region 45 in the depth direction of the trench 38 and divides the channel layer 37. . The floating layer 48 is formed by ion implantation using a mask 49. Specifically, the floating layer 48 includes a channel layer 37 that is in contact with the drift layer 33 (the semiconductor substrate 30) and the region where the emitter region 44 and the first contact region 45 are formed (one surface 31 side of the semiconductor substrate 30). On the other surface 32 side).

さらに、チャネル層３７の上にはＰＳＧ等の層間絶縁膜５０がゲート電極４３上を含むように形成されている。層間絶縁膜５０は、図１（ａ）に示されるマスク５１が用いられてＣＶＤ法等により形成されている。これにより、Ｎ型のエミッタ領域４４の一部およびＰ＋型の第１コンタクト領域４５が層間絶縁膜５０から露出している。また、図１（ｂ）に示されるように、各トレンチ３８のうち最もダイオードセル２０側に位置するトレンチ３８を覆う層間絶縁膜５０については、最もダイオードセル２０側に位置するエミッタ領域４４を完全に覆っている。これにより、最もダイオードセル２０側に位置するエミッタ領域４４はＩＧＢＴ素子として機能しない。 Further, an interlayer insulating film 50 such as PSG is formed on the channel layer 37 so as to include the gate electrode 43. The interlayer insulating film 50 is formed by a CVD method or the like using the mask 51 shown in FIG. As a result, a part of the N-type emitter region 44 and the P + -type first contact region 45 are exposed from the interlayer insulating film 50. Further, as shown in FIG. 1B, for the interlayer insulating film 50 covering the trench 38 located closest to the diode cell 20 in each trench 38, the emitter region 44 located closest to the diode cell 20 is completely formed. Covered. As a result, the emitter region 44 located closest to the diode cell 20 does not function as an IGBT element.

一方、ダイオードセル２０では、ドリフト層３３の表層部にトレンチ３８よりも深く、アノードとして機能するＰ型のリサーフ領域５２が形成されている。このリサーフ領域５２は、ＩＧＢＴセル１０とダイオードセル２０との境界側では少なくともトレンチ３８よりも深くなっていれば良い。本実施形態では、リサーフ領域５２は図１（ａ）に示されるマスク５３が用いられてイオン注入によりダイオードセル２０の全域でトレンチ３８よりも深く形成されている。 On the other hand, in the diode cell 20, a P-type RESURF region 52 functioning as an anode is formed in the surface layer portion of the drift layer 33 deeper than the trench 38. The resurf region 52 only needs to be deeper than at least the trench 38 on the boundary side between the IGBT cell 10 and the diode cell 20. In the present embodiment, the RESURF region 52 is formed deeper than the trench 38 over the entire area of the diode cell 20 by ion implantation using the mask 53 shown in FIG.

そして、図１（ｂ）に示されるように、ＩＧＢＴセル１０のチャネル層３７とダイオードセル２０のリサーフ領域５２とは、ダイオードセル２０において半導体基板３０の一面３１に垂直な方向でオーバーラップしている。これにより、チャネル層３７によって形成される空乏層とリサーフ領域５２によって形成される空乏層とが滑らかに接続される。 As shown in FIG. 1B, the channel layer 37 of the IGBT cell 10 and the RESURF region 52 of the diode cell 20 overlap in the direction perpendicular to the one surface 31 of the semiconductor substrate 30 in the diode cell 20. Yes. Thereby, the depletion layer formed by the channel layer 37 and the depletion layer formed by the RESURF region 52 are smoothly connected.

また、リサーフ領域５２の表層部には、図１（ａ）に示されるマスク５４が用いられてイオン注入によりＰ＋型の第２コンタクト領域５５が形成されている。マスク５４は、トレンチ３８の延設方向に沿っていると共にエミッタ領域４４の延設方向に沿って断続的に開口部が設けられたものである。したがって、第２コンタクト領域５５は、トレンチ３８の延設方向に対して断続的に形成されていると共に、トレンチ３８の延設方向に対して垂直な方向に断続的に形成されている。 Further, on the surface layer portion of the RESURF region 52, a P + type second contact region 55 is formed by ion implantation using the mask 54 shown in FIG. The mask 54 is provided with openings intermittently along the extending direction of the trench 38 and along the extending direction of the emitter region 44. Therefore, the second contact region 55 is intermittently formed in the extending direction of the trench 38 and is intermittently formed in a direction perpendicular to the extending direction of the trench 38.

さらに、半導体基板３０の一面３１から第２コンタクト領域５５が露出するように層間絶縁膜５０が形成されている。ダイオードセル２０に係る層間絶縁膜５０の形成の際にも上記と同じマスク５１が用いられる。つまり、層間絶縁膜５０はマスク５１によりＩＧＢＴセル１０とダイオードセル２０とで同じ工程で形成される。 Further, an interlayer insulating film 50 is formed so that the second contact region 55 is exposed from the one surface 31 of the semiconductor substrate 30. The same mask 51 as described above is also used when forming the interlayer insulating film 50 relating to the diode cell 20. That is, the interlayer insulating film 50 is formed in the same process by the mask 51 in the IGBT cell 10 and the diode cell 20.

第２コンタクト領域５５の不純物濃度は、例えばＩＧＢＴセル１０の第１コンタクト領域４５の不純物濃度とは異なる濃度になっている。つまり、第２コンタクト領域５５はダイオード特性に最適な不純物濃度に設定されている。 For example, the impurity concentration of the second contact region 55 is different from the impurity concentration of the first contact region 45 of the IGBT cell 10. That is, the second contact region 55 is set to an impurity concentration optimum for the diode characteristics.

さらに、本実施形態では、リサーフ領域５２はＩＧＢＴセル１０のチャネル層３７よりも面密度が小さい。これについて、図２を参照して説明する。図２（ａ）は図１（ｂ）のＡ−Ａプロファイルであり、図２（ｂ）は図１（ｂ）のＢ−Ｂプロファイルである。図２に示される各図の横軸は半導体基板３０の一面３１を基準としたときの他面３２側への半導体基板３０の深さを示し、縦軸は不純物濃度を示している。 Further, in the present embodiment, the RESURF region 52 has a smaller surface density than the channel layer 37 of the IGBT cell 10. This will be described with reference to FIG. 2A is the AA profile of FIG. 1B, and FIG. 2B is the BB profile of FIG. 1B. 2, the horizontal axis indicates the depth of the semiconductor substrate 30 toward the other surface 32 with respect to the one surface 31 of the semiconductor substrate 30, and the vertical axis indicates the impurity concentration.

図２（ａ）に示されるように、リサーフ領域５２（リサーフＰ）はトレンチ３８よりも深く、図２（ｂ）に示されるように、チャネル層３７（チャネルＰ）はトレンチ３８よりも浅く形成されている。 2A, the RESURF region 52 (RESURF P) is deeper than the trench 38, and the channel layer 37 (channel P) is formed shallower than the trench 38 as shown in FIG. 2B. Has been.

そして、図２（ａ）および図２（ｂ）に示されるように、リサーフ領域５２はチャネル層３７に対して不純物濃度が低い領域になっている。このため、図２（ａ）に示されるリサーフ領域５２の領域を積分して得られるリサーフ領域５２の面密度は、図２（ｂ）に示されるチャネル層３７の領域を積分して得られるチャネル層３７の面密度よりも小さい。 As shown in FIGS. 2A and 2B, the RESURF region 52 is a region having a lower impurity concentration than the channel layer 37. Therefore, the surface density of the RESURF region 52 obtained by integrating the region of the RESURF region 52 shown in FIG. 2A is the channel obtained by integrating the region of the channel layer 37 shown in FIG. The surface density of the layer 37 is smaller.

上記のような表面構造が形成された半導体基板３０の一面３１側に図示しないエミッタ電極が形成されている。具体的には、層間絶縁膜５０から露出したＮ型のエミッタ領域４４、Ｐ＋型の第１コンタクト領域４５、およびＰ＋型の第２コンタクト領域５５の上にエミッタ電極が形成され、これらが電気的に接続されている。 An emitter electrode (not shown) is formed on the one surface 31 side of the semiconductor substrate 30 on which the surface structure as described above is formed. Specifically, an emitter electrode is formed on the N-type emitter region 44, the P + type first contact region 45, and the P + type second contact region 55 exposed from the interlayer insulating film 50, and these are electrically connected. It is connected to the.

以上が、本実施形態に係る絶縁ゲート型の半導体装置の構成である。そして、半導体基板３０の一面３１の面方向において、コレクタ層３５が形成された領域がＩＧＢＴ素子として動作し、カソード層３６が形成された領域がダイオード素子として動作する。 The above is the configuration of the insulated gate semiconductor device according to this embodiment. In the surface direction of the one surface 31 of the semiconductor substrate 30, the region where the collector layer 35 is formed operates as an IGBT element, and the region where the cathode layer 36 is formed operates as a diode element.

以上説明したように、本実施形態では、ダイオードセル２０にトレンチ３８よりも深く、チャネル層３７よりも面密度が小さいアノードとしてのリサーフ領域５２を設けたことが特徴となっている。 As described above, the present embodiment is characterized in that the diode cell 20 is provided with the RESURF region 52 as an anode that is deeper than the trench 38 and smaller in surface density than the channel layer 37.

これにより、ＩＧＢＴセル１０とダイオードセル２０との境界付近において、チャネル層３７によってドリフト層３３に形成される空乏層とリサーフ領域５２によってドリフト層３３に形成される空乏層とを滑らかに接続することができる。このため、当該境界付近においてドリフト層３３に形成される電界強度が滑らかになるので、当該境界付近における電界集中を緩和することができる。したがって、半導体装置の耐圧を確保することができる。 Thus, the depletion layer formed in the drift layer 33 by the channel layer 37 and the depletion layer formed in the drift layer 33 by the resurf region 52 are smoothly connected in the vicinity of the boundary between the IGBT cell 10 and the diode cell 20. Can do. For this reason, since the electric field strength formed in the drift layer 33 near the boundary becomes smooth, electric field concentration near the boundary can be relaxed. Therefore, the breakdown voltage of the semiconductor device can be ensured.

また、本実施形態では、ＩＧＢＴセル１０のチャネル層３７にフローティング層４８を設けたことが特徴となっている。これにより、フローティング層４８が電位の壁となって機能するので、ＩＧＢＴセル１０の動作時には、ドリフト層３３からチャネル層３７へのホールの流れを抑制することができる。このため、エミッタ電極にホールが吐き出されにくくなり、ドリフト層３３のホールおよび電子の濃度が上昇していわゆる導電率変調が促進される。したがって、ドリフト層３３の抵抗が下がり、ＩＧＢＴセル１０の定常損失を低減することができる。 Further, the present embodiment is characterized in that a floating layer 48 is provided in the channel layer 37 of the IGBT cell 10. Thereby, since the floating layer 48 functions as a potential wall, the flow of holes from the drift layer 33 to the channel layer 37 can be suppressed during the operation of the IGBT cell 10. This makes it difficult for holes to be ejected to the emitter electrode, increasing the concentration of holes and electrons in the drift layer 33 and promoting so-called conductivity modulation. Therefore, the resistance of the drift layer 33 is lowered, and the steady loss of the IGBT cell 10 can be reduced.

一方、ダイオードセル２０の動作時には、ＩＧＢＴセル１０の第１コンタクト領域４５からダイオードセル２０側へのホールの流れをフローティング層４８によって阻止ることができる。このため、ＩＧＢＴセル１０からダイオードセル２０への過剰なホール注入が抑制される。したがって、ＩＧＢＴセル１０のゲート干渉によってダイオードセル２０の順方向電圧Ｖｆが変動してしまうことを抑制することができる。 On the other hand, during the operation of the diode cell 20, the flow of holes from the first contact region 45 of the IGBT cell 10 to the diode cell 20 side can be blocked by the floating layer 48. For this reason, excessive hole injection from the IGBT cell 10 to the diode cell 20 is suppressed. Therefore, the forward voltage Vf of the diode cell 20 can be prevented from fluctuating due to the gate interference of the IGBT cell 10.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図３は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。 (Second Embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 3 is a plan view in which all masks used for manufacturing the semiconductor device according to the present embodiment are overlaid.

図３に示されるように、本実施形態では、ＩＧＢＴセル１０とダイオードセル２０とが並べられた方向に沿ってストライプ状に開口したマスク５６が用いられて第２コンタクト領域５５が形成される。これにより、第２コンタクト領域５５はトレンチ３８の延設方向に対して垂直な方向に沿うようにストライプ状にレイアウトされる。 As shown in FIG. 3, in this embodiment, the second contact region 55 is formed using a mask 56 that opens in a stripe shape along the direction in which the IGBT cell 10 and the diode cell 20 are arranged. As a result, the second contact region 55 is laid out in a stripe shape along the direction perpendicular to the extending direction of the trench 38.

上記のマスク５６の開口部は、第１実施形態で用いられた第２コンタクト領域５５形成用のマスク５４の開口部よりも広いので、本実施形態に係る第２コンタクト領域５５の面積は第１実施形態に係る第２コンタクト領域５５よりも広くなる。このため、ドリフト層３３へのホールの注入は増える。しかしながら、第１実施形態の構造に対してホールの注入を増やしたい場合には有効である。 Since the opening of the mask 56 is wider than the opening of the mask 54 for forming the second contact region 55 used in the first embodiment, the area of the second contact region 55 according to this embodiment is the first. It becomes wider than the second contact region 55 according to the embodiment. For this reason, the injection of holes into the drift layer 33 increases. However, it is effective when it is desired to increase hole injection with respect to the structure of the first embodiment.

（第３実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図４は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。 (Third embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 4 is a plan view in which all the masks used for manufacturing the semiconductor device according to the present embodiment are overlapped.

図４に示されるように、リサーフ領域５２を形成するためのマスク５７は、ＩＧＢＴセル１０とダイオードセル２０とが並べられた方向に沿ってストライプ状に開口したものである。すなわち、本実施形態に係るマスク５７は、第１実施形態で用いられたマスク５３の開口率が調整されたものであると言える。このようなマスク５７を用いてリサーフ領域５２を形成することもできる。これにより、リサーフ領域５２は、トレンチ３８の延設方向に対して垂直な方向に沿うようにストライプ状に形成される。なお、マスク５７はストライプ状ではなく、メッシュ状に開口していても良い。 As shown in FIG. 4, the mask 57 for forming the RESURF region 52 is opened in a stripe shape along the direction in which the IGBT cells 10 and the diode cells 20 are arranged. That is, it can be said that the mask 57 according to the present embodiment is one in which the aperture ratio of the mask 53 used in the first embodiment is adjusted. The RESURF region 52 can also be formed using such a mask 57. Thereby, the RESURF region 52 is formed in a stripe shape along a direction perpendicular to the extending direction of the trench 38. The mask 57 may be opened in a mesh shape instead of a stripe shape.

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。図５は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。 (Fourth embodiment)
In the present embodiment, parts different from the first to third embodiments will be described. FIG. 5 is a plan view in which all the masks used for manufacturing the semiconductor device according to the present embodiment are overlaid.

図５に示されるように、本実施形態では、リサーフ領域５２を形成するために第３実施形態に係るマスク５７を用いると共に、第２コンタクト領域５５を形成するために第２実施形態に係るマスク５６を用いる。これにより、リサーフ領域５２はトレンチ３８の延設方向に対して垂直な方向に沿うようにストライプ状に形成される。また、第２コンタクト領域５５は、半導体基板３０の一面３１に垂直な方向で所定数のリサーフ領域５２を含むと共にリサーフ領域５２に沿うようにストライプ状に形成される。本実施形態では１本の第２コンタクト領域５５が２本のリサーフ領域５２を含むように形成されている。 As shown in FIG. 5, in the present embodiment, the mask 57 according to the third embodiment is used to form the RESURF region 52, and the mask according to the second embodiment is used to form the second contact region 55. 56 is used. Thereby, the RESURF region 52 is formed in a stripe shape along a direction perpendicular to the extending direction of the trench 38. The second contact region 55 includes a predetermined number of resurf regions 52 in a direction perpendicular to the one surface 31 of the semiconductor substrate 30 and is formed in a stripe shape along the resurf regions 52. In the present embodiment, one second contact region 55 is formed so as to include two RESURF regions 52.

以上のように、リサーフ領域５２と第２コンタクト領域５５とを両方ストライプ状にレイアウトすることもできる。 As described above, both the RESURF region 52 and the second contact region 55 can be laid out in a stripe shape.

（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分について説明する。図６は、本実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、コレクタ層３５とカソード層３６との境界上に複数のトレンチ３８のうちの一つが形成されている。そして、コレクタ層３５とカソード層３６との境界上に形成された当該トレンチ３８を境界として、ＩＧＢＴセル１０とダイオードセル２０との各領域が区画されている。このトレンチ３８内にはゲート電極４３が埋め込まれている。 (Fifth embodiment)
In the present embodiment, parts different from the first to fourth embodiments will be described. FIG. 6 is a cross-sectional view of the semiconductor device according to the present embodiment. As shown in this figure, in this embodiment, one of a plurality of trenches 38 is formed on the boundary between the collector layer 35 and the cathode layer 36. Each region of the IGBT cell 10 and the diode cell 20 is partitioned with the trench 38 formed on the boundary between the collector layer 35 and the cathode layer 36 as a boundary. A gate electrode 43 is buried in the trench 38.

このようなＩＧＢＴセル１０とダイオードセル２０との境界部分では、リサーフ領域５２はコレクタ層３５とカソード層３６との境界上のトレンチ３８の底部に接続されるように形成されている。つまり、本実施形態では、チャネル層３７とリサーフ領域５２とは半導体基板３０の一面３１に垂直な方向でオーバーラップしていない。また、リサーフ領域５２の表層部には、第１実施形態と同様に、第２コンタクト領域５５が断続的に形成されている。 In such a boundary portion between the IGBT cell 10 and the diode cell 20, the RESURF region 52 is formed so as to be connected to the bottom of the trench 38 on the boundary between the collector layer 35 and the cathode layer 36. That is, in the present embodiment, the channel layer 37 and the RESURF region 52 do not overlap in a direction perpendicular to the one surface 31 of the semiconductor substrate 30. Further, the second contact region 55 is intermittently formed in the surface layer portion of the RESURF region 52 as in the first embodiment.

図６に示されるリサーフ領域５２は、半導体基板３０の外縁部分に形成される耐圧構造（ＲＥＳＵＲＦ）を形成するためのイオン注入工程で同時に形成する。 The RESURF region 52 shown in FIG. 6 is formed at the same time in an ion implantation process for forming a breakdown voltage structure (RESURF) formed in the outer edge portion of the semiconductor substrate 30.

この場合、図７（ａ）に示されるマスク５８を用いる。このマスク５８には、図７（ｂ）に示されるように、ダイオードセル２０に対応する部分に複数の開口部５９が形成されている。各開口部５９は、例えば千鳥状に設けられている。そして、マスク５８の開口部５９の開口率を調整することで、リサーフ領域５２の不純物濃度や接合深さを調節する。 In this case, a mask 58 shown in FIG. In the mask 58, as shown in FIG. 7B, a plurality of openings 59 are formed in portions corresponding to the diode cells 20. Each opening 59 is provided in a staggered pattern, for example. Then, by adjusting the aperture ratio of the opening 59 of the mask 58, the impurity concentration and junction depth of the RESURF region 52 are adjusted.

上記マスク５８を用いてイオン注入工程を行うと、マスク５８のうち開口部５９が形成されていない部分では、図７（ｃ）に示されるようにリサーフ領域５２が浅い部分が形成され、このような部分は不純物濃度が薄くなる。そこで、マスク５８に開口部５９が形成されていない部分が開口した別の図示しないマスクを用意し、このマスクを用いてイオン注入を行う。これにより、第２コンタクト領域５５を形成する工程において、上記の不純物濃度が薄い部分を補完する。局所的に不純物濃度が薄くなるとラッチアップを起こし、耐圧低下を起こすため、これを防ぐために第２コンタクト領域５５を形成して不純物濃度を補完する。このようにして、図６に示されるダイオードセル２０の構造を得ることができる。 When the ion implantation process is performed using the mask 58, a portion where the opening 59 is not formed in the mask 58 forms a shallow portion of the RESURF region 52 as shown in FIG. 7C. In such a portion, the impurity concentration becomes thin. Therefore, another mask (not shown) in which a portion where the opening 59 is not formed in the mask 58 is prepared is prepared, and ion implantation is performed using this mask. Thereby, in the step of forming the second contact region 55, the portion with the low impurity concentration is supplemented. When the impurity concentration is locally reduced, latch-up occurs and the breakdown voltage is lowered. To prevent this, the second contact region 55 is formed to complement the impurity concentration. In this way, the structure of the diode cell 20 shown in FIG. 6 can be obtained.

以上説明したように、リサーフ領域５２はチャネル層３７とオーバーラップしていなくても良い。また、リサーフ領域５２を外周耐圧部と同じ工程で形成する場合には、開口部５９に対応していない部分の不純物濃度を第２コンタクト領域５５の形成時に補完して不純物濃度を調整することができる。 As described above, the RESURF region 52 may not overlap the channel layer 37. Further, when the RESURF region 52 is formed in the same process as the outer peripheral withstand voltage portion, the impurity concentration may be adjusted by complementing the impurity concentration of the portion not corresponding to the opening 59 when the second contact region 55 is formed. it can.

（第６実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図８は、本実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、ＩＧＢＴセル１０のチャネル層３７とダイオードセル２０のリサーフ領域５２とがＩＧＢＴセル１０において半導体基板３０の一面３１に垂直な方向でオーバーラップしている。 (Sixth embodiment)
In the present embodiment, parts different from the fifth embodiment will be described. FIG. 8 is a cross-sectional view of the semiconductor device according to the present embodiment. As shown in this figure, in this embodiment, the channel layer 37 of the IGBT cell 10 and the RESURF region 52 of the diode cell 20 overlap in the direction perpendicular to the one surface 31 of the semiconductor substrate 30 in the IGBT cell 10. .

このような構造は、ＩＧＢＴセル１０とダイオードセル２０との境界付近は高開口率であると共に当該境界付近からダイオードセル２０側に向かって徐々に開口率が低くなるように開口部５９のパターンが形成されたマスク５８を用いる。これにより、図８に示されるように、当該境界付近ではリサーフ領域５２はＩＧＢＴセル１０のチャネル層３７よりも深くなり、当該境界付近から遠ざかるとリサーフ領域５２は次第に接合深さが浅くなる。これにより、当該境界付近での空乏層が滑らかに接続されて電界、電流の集中を緩和でき、半導体装置の耐量を向上することができる。 In such a structure, the pattern of the opening 59 has a high aperture ratio in the vicinity of the boundary between the IGBT cell 10 and the diode cell 20 and the aperture ratio gradually decreases from the vicinity of the boundary toward the diode cell 20 side. The formed mask 58 is used. As a result, as shown in FIG. 8, the RESURF region 52 becomes deeper than the channel layer 37 of the IGBT cell 10 in the vicinity of the boundary, and the junction depth of the RESURF region 52 gradually becomes shallower as the distance from the vicinity of the boundary increases. Thereby, the depletion layer in the vicinity of the boundary is smoothly connected, and the concentration of the electric field and current can be relaxed, and the tolerance of the semiconductor device can be improved.

なお、半導体基板３０の他面３２側のコレクタ層３５とカソード層３６との境界は深いリサーフ領域５２の直下に位置するように、コレクタ層３５およびカソード層３６を形成する。 The collector layer 35 and the cathode layer 36 are formed so that the boundary between the collector layer 35 and the cathode layer 36 on the other surface 32 side of the semiconductor substrate 30 is located immediately below the deep resurf region 52.

以上のように、ＩＧＢＴセル１０においてチャネル層３７とリサーフ領域５２とがオーバーラップするように、リサーフ領域５２を形成することもできる。 As described above, the resurf region 52 can also be formed so that the channel layer 37 and the resurf region 52 overlap in the IGBT cell 10.

（他の実施形態）
上記各実施形態で示された構造は一例であり、他の構造でも良い。すなわち、コレクタ層３５とカソード層３６との境界の位置やチャネル層３７のうちフローティング層４８が設けられる範囲等、適宜変更することができる。 (Other embodiments)
The structures shown in the above embodiments are examples, and other structures may be used. That is, the position of the boundary between the collector layer 35 and the cathode layer 36, the range in which the floating layer 48 of the channel layer 37 is provided, and the like can be changed as appropriate.

１０ＩＧＢＴセル
２０ダイオードセル
３０半導体基板
３３ドリフト層
３５コレクタ層
３６カソード層
３７チャネル層
３８トレンチ
４１ゲート絶縁膜
４３ゲート電極
４４エミッタ領域
４５第１コンタクト領域
４８フローティング層
５０層間絶縁膜
５２リサーフ領域
５５第２コンタクト領域 10 IGBT cell 20 Diode cell 30 Semiconductor substrate 33 Drift layer 35 Collector layer 36 Cathode layer 37 Channel layer 38 Trench 41 Gate insulating film 43 Gate electrode 44 Emitter region 45 First contact region 48 Floating layer 50 Interlayer insulating film 52 RESURF region 55 First 2 contact area

Claims

A semiconductor substrate (30) having one side (31) and the other side (32) and including a first conductivity type drift layer (33);
A second conductive type collector layer (35) and a first conductive type cathode layer (36) are formed in the same layer on the other surface (32) side of the semiconductor substrate (30), and these collector layers (35). And a collector electrode is formed on the cathode layer (36),
In the surface direction of one surface (31) of the semiconductor substrate (30), a region where the collector layer (35) is formed is an IGBT cell (10) that operates as an IGBT element, and the cathode layer (36) is formed. A semiconductor device in which the region is a diode cell (20) operating as a diode element,
The IGBT cell (10)
A channel layer (37) of a second conductivity type formed on the drift layer (33);
A trench (38) formed through the channel layer (37) to reach the drift layer (33);
A gate insulating film (41) formed on the surface of the trench (38);
A gate electrode (43) formed on the gate insulating film (41) in the trench (38);
A first conductivity type emitter region (44) formed in a surface layer portion of the channel layer (37) and in contact with a side surface of the trench (38) in the channel layer (37);
A second contact type first contact region (45) formed in a surface layer portion of the channel layer (37);
In the channel layer (37), the channel region (37) is deeper than the emitter region (44) and the first contact region (45) in the depth direction of the trench (38) and the emitter region (44). And a first conductivity type floating layer (48) divided into the first contact region (45) side and the drift layer (33) side,
An interlayer insulating film (50) formed to include on the gate electrode (43),
The diode cell (20)
Wherein the IGBT cell (10) and said diode cells (20) second conductivity type RESURF region as deep ear node than at least said trench (38) at the boundary side (52),
A second contact region (55) of the second conductivity type formed in the surface layer of the RESURF region (52) ;
A surface density obtained by integrating the second conductivity type impurity concentration of the RESURF region (52) in the depth direction is obtained by integrating the second conductivity type impurity concentration of the channel layer (37) in the depth direction. A semiconductor device characterized by being smaller than the surface density .

The channel layer (37) of the IGBT cell (10) and the RESURF region (52) of the diode cell (20) are perpendicular to the one surface (31) of the semiconductor substrate (30) in the diode cell (20). The semiconductor device according to claim 1, wherein the semiconductor devices overlap each other.

The channel layer (37) of the IGBT cell (10) and the RESURF region (52) of the diode cell (20) are perpendicular to the one surface (31) of the semiconductor substrate (30) in the IGBT cell (10). The semiconductor device according to claim 1, wherein the semiconductor devices overlap each other.

The trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged,
The second contact region (55) is intermittently formed in the extending direction of the trench (38) and intermittently in a direction perpendicular to the extending direction of the trench (38). The semiconductor device according to claim 1, wherein the semiconductor device is formed.

The trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged,
The said 2nd contact area | region (55) is formed in stripe form so that the direction perpendicular | vertical with respect to the extending direction of the said trench (38) may be formed. The semiconductor device described in one.

The trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged,
The said RESURF area | region (52) is formed in stripe form so that the direction perpendicular | vertical with respect to the extending direction of the said trench (38) may be formed. The semiconductor device described.

The trench (38) extends in a direction perpendicular to the direction in which the IGBT cell (10) and the diode cell (20) are arranged,
The RESURF region (52) is formed in a stripe shape along a direction perpendicular to the extending direction of the trench (38),
The second contact region (55) includes a predetermined number of the resurf regions (52) in a direction perpendicular to the one surface (31) of the semiconductor substrate (30) and is striped along the resurf region (52). The semiconductor device according to claim 1, wherein the semiconductor device is formed as follows.