JP5662567B2 - 圧縮コードの高速実行のための装置、方法、コンピューティングシステム、プログラム - Google Patents
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Description
Claims (28)
- エンベデッドコード命令アドレスに対応するポインタを格納する第1格納ユニットと、
前記ポインタに対応する固有エンベデッドコード命令を格納する第2格納ユニットと、
格納されている前記固有エンベデッドコード命令を実行するプロセッサと
を備え、
前記第1格納ユニットは、前記第1格納ユニットで前記エンベデッドコード命令アドレスが受け取られると、前記第2格納ユニットに前記ポインタを送信し、
前記第2格納ユニットは、前記第2格納ユニットで前記ポインタが受け取られると、前記固有エンベデッドコード命令を出力し、
論理を用いて、前記エンベデッドコード命令アドレスにおける複数のビットのサブセットを選択することにより、複数のエンベデッドコード命令アドレスの新たなシーケンスのそれぞれに対して初期ポインタである第1ポインタを導出する、装置。 - 前記第2格納ユニットは、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中に、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る、請求項1に記載の装置。
- 前記第2格納ユニットは、前記第1格納ユニットから前記第2ポインタを受け取り、前記第1ポインタを、前記第1格納ユニットをバイパスすることにより受け取る、請求項2に記載の装置。
- 前記第2格納ユニットは、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中に、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取り、前記第1ポインタは、前記第2エンベデッドコード命令アドレスから導出される値である、請求項1に記載の装置。
- 前記プロセッサの各後続するサイクル中であって、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクルの後に、少なくとも1つのポインタを前記第1格納ユニットからフェッチして、少なくとも1つの固有エンベデッドコード命令を前記第2格納ユニットからフェッチする、請求項1から4のいずれか1項に記載の装置。
- 前記固有エンベデッドコード命令は、前記第2格納ユニットに格納されており、エンベデッドコードワードを形成する固有ビットパターンのセットを含む、請求項1から5のいずれか1項に記載の装置。
- 読み取り専用メモリをさらに備え、
前記メモリは、前記第1格納ユニットまたは前記第2格納ユニットを含む、請求項1から6のいずれか1項に記載の装置。 - 前記第1格納ユニットおよび前記第2格納ユニットを連結するために少なくとも1つのバッファまたはレジスタをさらに備える請求項1から7のいずれか1項に記載の装置。
- 前記第1格納ユニットおよび前記第2格納ユニットを連結するマルチプレクサをさらに備える請求項1から8のいずれか1項に記載の装置。
- 前記プロセッサ、前記第1格納ユニット、または、前記第2格納ユニットのうち1以上が、同一の集積回路ダイに設けられている、請求項1から9のいずれか1項に記載の装置。
- 前記プロセッサは複数のプロセッサコアを含む、請求項1から10のいずれか1項に記載の装置。
- 第1格納ユニットに、エンベデッドコード命令アドレスに対応するポインタを格納する段階と、
第2格納ユニットに、前記ポインタに対応する固有エンベデッドコード命令を格納する段階と、
複数のエンベデッドコード命令アドレスの新たなシーケンスのそれぞれに対する初期ポインタである第1ポインタを、前記エンベデッドコード命令アドレスにおける複数のビットのサブセットを選択することにより導出する段階と、
前記第1格納ユニットにおいて前記エンベデッドコード命令アドレスが受け取られると、前記第1格納ユニットが、前記第2格納ユニットに前記ポインタを送信する段階と、
前記第2格納ユニットにおいて前記ポインタが受け取られると、前記第2格納ユニットが、前記固有エンベデッドコード命令を出力する段階と、
を備える、方法。 - 前記第2格納ユニットで、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中に、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る段階をさらに備える、請求項12に記載の方法。
- 前記第2格納ユニットで、前記第1格納ユニットから前記第2ポインタを受け取り、前記第1ポインタを、前記第1格納ユニットをバイパスすることにより受け取る段階をさらに備える、請求項13に記載の方法。
- 前記第2格納ユニットで、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中に、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る段階をさらに備え、前記第1ポインタは、前記第2エンベデッドコード命令アドレスから導出される値である、請求項12に記載の方法。
- プロセッサの各後続するサイクル中であって、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクルの後に、少なくとも1つのポインタを前記第1格納ユニットからフェッチして、少なくとも1つの固有エンベデッドコード命令を前記第2格納ユニットからフェッチする段階をさらに備える、請求項12から15のいずれか1項に記載の方法。
- エンベデッドコード命令アドレスに対応するポインタを格納するポインタアレイ、および、前記ポインタに対応する固有エンベデッドコード命令を格納する固有パターンアレイを格納するメモリと、
格納されている前記固有エンベデッドコード命令を実行するプロセッサと、
を備え、
前記ポインタアレイは、前記ポインタアレイにおいて前記エンベデッドコード命令アドレスが受け取られると、前記固有パターンアレイに前記ポインタを送信して、前記固有パターンアレイは、前記固有パターンアレイにおいて前記ポインタが受け取られると、前記固有エンベデッドコード命令を出力し、
論理を用いて、前記エンベデッドコード命令アドレスにおける複数のビットのサブセットを選択することにより、複数のエンベデッドコード命令アドレスの新たなシーケンスのそれぞれに対して初期ポインタである第1ポインタを導出する、コンピューティングシステム。 - 前記固有パターンアレイは、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中に、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る、請求項17に記載のコンピューティングシステム。
- 前記固有パターンアレイは、前記ポインタアレイから前記第2ポインタを受け取り、前記第1ポインタを、前記ポインタアレイをバイパスすることにより受け取る、請求項18に記載のコンピューティングシステム。
- 前記固有パターンアレイは、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中に、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取り、前記第1ポインタは、前記第2エンベデッドコード命令アドレスから導出される値である、請求項17に記載のコンピューティングシステム。
- 前記プロセッサの各後続するサイクル中であって、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクルの後に、少なくとも1つのポインタが前記ポインタアレイからフェッチされ、少なくとも1つの固有エンベデッドコード命令が前記固有パターンアレイからフェッチされる、請求項17から20のいずれか1項に記載のコンピューティングシステム。
- 前記固有エンベデッドコード命令は、前記固有パターンアレイに格納されており、エンベデッドコードワードを形成する固有ビットパターンのセットを含む、請求項17から21のいずれか1項に記載のコンピューティングシステム。
- 前記メモリは読み取り専用メモリである、請求項17から22のいずれか1項に記載のコンピューティングシステム。
- コンピュータに、
第1格納ユニットに、エンベデッドコード命令アドレスに対応するポインタを格納する段階と、
第2格納ユニットに、前記ポインタに対応する固有エンベデッドコード命令を格納する段階と、
複数のエンベデッドコード命令アドレスの新たなシーケンスのそれぞれに対する初期ポインタである第1ポインタを、前記エンベデッドコード命令アドレスにおける複数のビットのサブセットを選択することにより導出する段階と、
を実行させるためのプログラムであって、
前記第1格納ユニットは、前記第1格納ユニットにおいて前記エンベデッドコード命令アドレスが受け取られると、前記第2格納ユニットに前記ポインタを送信して、
前記第2格納ユニットは、前記第2格納ユニットにおいて前記ポインタが受け取られると、前記固有エンベデッドコード命令を出力する、プログラム。 - 前記第2格納ユニットで、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中に、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る段階をさらに実行させる、請求項24に記載のプログラム。
- 前記第2格納ユニットで、前記第1格納ユニットから前記第2ポインタを受け取り、前記第1ポインタを、前記第1格納ユニットをバイパスすることにより受け取る段階をさらに実行させる、請求項25に記載のプログラム。
- プロセッサにより実行されると、前記プロセッサに、
前記第2格納ユニットで、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中に、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る段階をさらに実行させ、
前記第1ポインタは、前記第2エンベデッドコード命令アドレスから導出される値である、請求項24に記載のプログラム。 - プロセッサの各後続するサイクル中であって、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクルの後に、少なくとも1つのポインタを前記第1格納ユニットからフェッチして、少なくとも1つの固有エンベデッドコード命令を前記第2格納ユニットからフェッチする段階をさらに実行させる、請求項24から27のいずれか1項に記載のプログラム。
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