JP5655197B2 - Semiconductor package - Google Patents

Semiconductor package Download PDF

Info

Publication number
JP5655197B2
JP5655197B2 JP2010241090A JP2010241090A JP5655197B2 JP 5655197 B2 JP5655197 B2 JP 5655197B2 JP 2010241090 A JP2010241090 A JP 2010241090A JP 2010241090 A JP2010241090 A JP 2010241090A JP 5655197 B2 JP5655197 B2 JP 5655197B2
Authority
JP
Japan
Prior art keywords
circuit
voltage
chip
reference voltage
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010241090A
Other languages
Japanese (ja)
Other versions
JP2012094704A (en
Inventor
上里　英樹
英樹 上里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Electronic Devices Co Ltd
Original Assignee
Ricoh Electronic Devices Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Electronic Devices Co Ltd filed Critical Ricoh Electronic Devices Co Ltd
Priority to JP2010241090A priority Critical patent/JP5655197B2/en
Publication of JP2012094704A publication Critical patent/JP2012094704A/en
Application granted granted Critical
Publication of JP5655197B2 publication Critical patent/JP5655197B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Wire Bonding (AREA)

Description

本発明は、半導体パッケージに関し、特に、リード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージに関する。   The present invention relates to a semiconductor package, and more particularly to a semiconductor package in which an IC chip flip-chip mounted on a lead portion is sealed with a resin.

リード部上にフリップチップ実装されたＩＣ（Integrated Circuit）チップが樹脂で封止されてなる半導体パッケージがある。ここでのフリップチップ実装は、半導体パッケージの端子となるリード部とＩＣチップの端子とを電気的に接続する手段として、ワイヤボンディング技術のようにワイヤによって接続するのではなく、アレイ状に並んだバンプと呼ばれる突起状の端子によって接続するものである。フリップチップ実装はワイヤボンディング技術に比べてＩＣチップの実装面積を小さくすることができる。   There is a semiconductor package in which an IC (Integrated Circuit) chip flip-chip mounted on a lead portion is sealed with a resin. In this flip chip mounting, as a means for electrically connecting the lead portion serving as the terminal of the semiconductor package and the terminal of the IC chip, they are arranged in an array rather than being connected by a wire as in the wire bonding technique. The connection is made by protruding terminals called bumps. Flip chip mounting can reduce the IC chip mounting area compared to wire bonding technology.

また、リード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージは、ＩＣチップの端子とリード部との間の配線が短いので電気的特性が良いという特徴もあり、小型化及び薄型化に対する要求の強い携帯機器の回路などに広く使われるようになってきている。また、ＩＣチップで発生する熱をリード部を介して基板に伝えやすいため、発熱が問題になる電源ＩＣにも向く実装方法である。   In addition, a semiconductor package in which an IC chip flip-chip mounted on a lead part is sealed with a resin has a feature that electric characteristics are good because a wiring between a terminal of the IC chip and the lead part is short, It has come to be widely used in circuits of portable devices that have a strong demand for downsizing and thinning. Further, since the heat generated in the IC chip can be easily transferred to the substrate through the lead portion, the mounting method is also suitable for a power supply IC in which heat generation is a problem.

ところで、電源ＩＣのようなアナログ回路を使ったＩＣは、外部からの電波やノイズの影響を受けやすい。アナログ回路で生成される電流や電圧は基準となる電圧から作り出される。その基準となる電圧と生成される電圧や電流は連動しており、アナログ回路を構成する素子や配線が基準となる電圧以外の電圧変動やノイズを受けると、素子や配線における電圧と基準となる電圧との間で差がでてしまい、アナログ回路で生成される電圧や電流に誤差が生じ、アナログ回路の特性変動がおこる。
ＩＣチップ内に形成されたアナログ回路に対する外来ノイズの影響を低減する方法として、例えば特定のアナログ回路ブロックを再配線層で覆う方法がある（例えば特許文献１を参照。）。 By the way, an IC using an analog circuit such as a power supply IC is easily affected by external radio waves and noise. The current and voltage generated by the analog circuit are generated from the reference voltage. The reference voltage and the generated voltage and current are linked, and if the element or wiring that constitutes the analog circuit receives voltage fluctuations or noise other than the reference voltage, it becomes the reference to the voltage in the element or wiring. A difference is generated between the voltage and the voltage or current generated in the analog circuit, and the characteristics of the analog circuit vary.
As a method of reducing the influence of external noise on an analog circuit formed in an IC chip, for example, there is a method of covering a specific analog circuit block with a rewiring layer (see, for example, Patent Document 1).

特許文献１に開示された方法は、特定のアナログ回路ブロックを再配線層で覆うために、再配線層を形成しなければならないという問題があった。   The method disclosed in Patent Document 1 has a problem that a rewiring layer must be formed in order to cover a specific analog circuit block with the rewiring layer.

本発明は、再配線層を形成しなくても、アナログ回路を構成する素子や配線に対する外来ノイズの影響を低減できる、リード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージを提供することを目的とするものである。   According to the present invention, an IC chip flip-chip mounted on a lead portion can be sealed with a resin, which can reduce the influence of external noise on elements and wiring constituting an analog circuit without forming a rewiring layer. The object is to provide a semiconductor package.

本発明にかかる半導体パッケージは、互いに電気的に分離された複数のリード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージであって、上記ＩＣチップ内に１つ又は複数のアナログ回路が形成されており、少なくとも１つのアナログ回路について、アナログ回路を構成する素子及び配線の少なくとも一部がその素子及び配線の基準となる電圧端子と電気的に接続されているリード部で覆われているものである。
また、「素子又は配線がリード部で覆われている」とは、半導体パッケージを上方から見て、素子又は配線の配置位置とリード部の配置位置が重なっていることを意味する。
このような構成は、リード部の平面形状に合わせてチップレイアウトをすることにより、もしくはチップレイアウトに合わせてリード部の平面形状を設計することにより、又はその両方により、形成することができる。
本発明の半導体パッケージにおいて、複数のアナログ回路を備えている場合、それらのアナログ回路のうち２つ以上のアナログ回路について、又は全部のアナログ回路について、各アナログ回路を構成する素子及び配線がその素子及び配線の基準となる電圧端子と電気的に接続されているリード部で覆われているようにしてもよい。 A semiconductor package according to the present invention is a semiconductor package in which an IC chip flip-chip mounted on a plurality of lead portions electrically separated from each other is sealed with a resin, and one or more of the IC chips are included in the IC chip. A plurality of analog circuits are formed, and for at least one analog circuit, at least a part of the elements and wirings constituting the analog circuit are electrically connected to a voltage terminal serving as a reference for the elements and wirings It is covered with.
Further, “the element or the wiring is covered with the lead part” means that the arrangement position of the element or the wiring and the arrangement position of the lead part overlap each other when the semiconductor package is viewed from above.
Such a configuration can be formed by laying out the chip according to the planar shape of the lead part, or by designing the planar shape of the lead part according to the chip layout, or both.
In the semiconductor package of the present invention, when a plurality of analog circuits are provided, the elements and wirings constituting each analog circuit are the elements of two or more analog circuits or all the analog circuits among the analog circuits. And it may be made to be covered with the lead part electrically connected with the voltage terminal used as the standard of wiring.

本発明の半導体パッケージの一態様は、上記リード部として、電源電圧が入力される入力端子リード部、負荷に接続される出力端子リード部、及び接地電位に接続されるグラウンド端子リード部を少なくとも備えている。さらに、この態様で、上記ＩＣチップは、上記入力端子リード部に入力された電圧を所定の電圧に変換して上記出力端子リード部から出力するための出力ドライバトランジスタと、上記負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記帰還抵抗回路からの帰還電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバトランジスタの動作を制御するための差動増幅回路をもつ定電圧回路を備えた電源ＩＣである。さらに、この態様で、上記基準電圧発生回路、上記差動増幅回路間の基準電圧配線及び上記基準電圧発生回路は上記グラウンド端子リード部で覆われ、上記差動増幅回路を構成する素子及び配線の一部は上記入力端子リード部で覆われ、上記帰還抵抗回路、上記差動増幅回路間の帰還電圧配線及び上記帰還抵抗回路は上記出力端子リード部で覆われている。ここで、差動増幅回路を構成する素子及び配線の一部とは、差動増幅回路を構成する素子及び配線のうち、入力端子リード部に入力される電源電圧を基準とする素子及び配線を意味する。   One aspect of the semiconductor package of the present invention includes at least an input terminal lead part to which power supply voltage is input, an output terminal lead part connected to a load, and a ground terminal lead part connected to a ground potential as the lead part. ing. Further, in this aspect, the IC chip is supplied to an output driver transistor for converting a voltage input to the input terminal lead portion into a predetermined voltage and outputting the voltage from the output terminal lead portion, and to the load. A feedback resistor circuit for generating a feedback voltage with respect to a voltage, a reference voltage generating circuit for supplying a reference voltage, a feedback voltage from the feedback resistor circuit and a reference voltage from the reference voltage generating circuit are compared and compared. The power supply IC includes a constant voltage circuit having a differential amplifier circuit for controlling the operation of the output driver transistor according to the result. Further, in this aspect, the reference voltage generating circuit, the reference voltage wiring between the differential amplifier circuits, and the reference voltage generating circuit are covered with the ground terminal lead portion, and the elements and wirings constituting the differential amplifier circuit A part is covered with the input terminal lead part, and the feedback resistor circuit, the feedback voltage wiring between the differential amplifier circuits, and the feedback resistor circuit are covered with the output terminal lead part. Here, the elements and wiring that constitute the differential amplifier circuit are elements and wiring that are based on the power supply voltage input to the input terminal lead portion among the elements and wiring that constitute the differential amplifier circuit. means.

本発明の半導体パッケージの他の態様で、上記リード部は電源電圧が入力される入力端子リード部を備え、上記ＩＣチップは差動増幅回路を備え、上記差動増幅回路を構成する素子及び配線の一部は上記入力端子リード部で覆われている。   In another aspect of the semiconductor package of the present invention, the lead portion includes an input terminal lead portion to which a power supply voltage is input, the IC chip includes a differential amplifier circuit, and elements and wiring constituting the differential amplifier circuit Is covered with the input terminal lead portion.

本発明の半導体パッケージのさらに他の態様で、上記リード部は接地電位に接続されるグラウンド端子リード部を備え、上記ＩＣチップは基準電圧発生回路を備え、上記基準電圧発生回路を構成する素子及び配線、並びに上記基準電圧発生回路で生成された基準電圧を伝達するための基準電圧配線は、上記グラウンド端子リード部で覆われている。   In still another aspect of the semiconductor package of the present invention, the lead portion includes a ground terminal lead portion connected to a ground potential, the IC chip includes a reference voltage generation circuit, and an element constituting the reference voltage generation circuit, The wiring and the reference voltage wiring for transmitting the reference voltage generated by the reference voltage generating circuit are covered with the ground terminal lead portion.

本発明の半導体パッケージのさらに他の態様で、上記リード部は負荷に接続される出力端子リード部を備え、上記ＩＣチップは上記負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路を備え、上記帰還抵抗回路を構成する素子及び配線、並びに上記帰還抵抗回路で生成された帰還電圧を伝達するための帰還電圧配線は、上記出力端子リード部で覆われている。   In still another aspect of the semiconductor package of the present invention, the lead part includes an output terminal lead part connected to a load, and the IC chip generates a feedback voltage with respect to a voltage supplied to the load. And the feedback voltage wiring for transmitting the feedback voltage generated by the feedback resistance circuit is covered with the output terminal lead portion.

なお、本発明の半導体パッケージは、上記の態様のものに限定されるものではなく、互いに電気的に分離された複数のリード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージであって、ＩＣチップ内にアナログ回路が形成されている半導体パッケージであれば適用することができる。   The semiconductor package of the present invention is not limited to the above-described embodiment, and an IC chip that is flip-chip mounted on a plurality of lead portions that are electrically separated from each other is sealed with a resin. Any semiconductor package in which an analog circuit is formed in an IC chip can be applied.

また、本発明の半導体パッケージにおいて、複数の上記リード部のうち少なくとも１つのリード部は、上記ＩＣチップに対向するＩＣチップ実装面の面積が他のリード部のＩＣチップ実装面の面積に比べて大きく形成されているようにしてもよい。また、複数のリード部で、ＩＣチップ実装面の面積が互いに異なっているものと当該面積が同一のものとが混在していてもよいし、全部のリード部でＩＣチップ実装面の面積が互いに異なっていてもよい。   In the semiconductor package of the present invention, the area of the IC chip mounting surface opposite to the IC chip is at least one of the plurality of lead portions compared to the area of the IC chip mounting surface of the other lead portions. You may make it form large. In addition, in the plurality of lead portions, those having different IC chip mounting areas and those having the same area may be mixed, or the area of the IC chip mounting surfaces may be the same in all lead portions. May be different.

また、上記リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって上記樹脂から露出する面の面積よりも大きく形成されているようにしてもよい。   The lead portion may be formed such that the area of the IC chip mounting surface is larger than the area of the surface opposite to the IC chip mounting surface and exposed from the resin.

本発明の半導体パッケージでは、ＩＣチップ内に形成された少なくとも１つのアナログ回路について、アナログ回路を構成する素子又は配線がその素子又は配線の基準となる電圧端子と電気的に接続されているリード部で覆われているようにしたので、ＩＣチップ内に形成されたアナログ回路を構成する素子や配線に対する外来ノイズの影響を低減させることができる。   In the semiconductor package of the present invention, for at least one analog circuit formed in the IC chip, a lead portion in which an element or wiring constituting the analog circuit is electrically connected to a voltage terminal serving as a reference of the element or wiring Thus, the influence of external noise on the elements and wirings constituting the analog circuit formed in the IC chip can be reduced.

本発明の半導体パッケージの一態様では、ＩＣチップとして、出力ドライバトランジスタ、帰還抵抗回路、基準電圧発生回路及び差動増幅回路をもつ定電圧回路を備えた電源ＩＣを備え、基準電圧発生回路及び基準電圧配線はグラウンド端子リード部で覆われ、差動増幅回路を構成する素子及び配線の一部は入力端子リード部で覆われ、帰還抵抗回路及び帰還電圧配線は上記出力端子リード部で覆われているようにしたので、各アナログ回路及び配線に対する外来ノイズの影響を低減させることができ、安定した所定の電圧を負荷に供給することができる。   In one aspect of the semiconductor package of the present invention, the IC chip includes a power supply IC including a constant voltage circuit having an output driver transistor, a feedback resistor circuit, a reference voltage generation circuit, and a differential amplifier circuit, and the reference voltage generation circuit and the reference The voltage wiring is covered with the ground terminal lead, part of the elements and wiring constituting the differential amplifier circuit are covered with the input terminal lead, and the feedback resistor circuit and the feedback voltage wiring are covered with the output terminal lead. Thus, the influence of external noise on each analog circuit and wiring can be reduced, and a stable predetermined voltage can be supplied to the load.

本発明の半導体パッケージの他の態様では、リード部は電源電圧が入力される入力端子リード部を備え、ＩＣチップは差動増幅回路を備え、差動増幅回路を構成する素子及び配線の一部は入力端子リード部で覆われているようにしたので、差動増幅回路に対する外来ノイズの影響を低減させることができる。   In another aspect of the semiconductor package of the present invention, the lead portion includes an input terminal lead portion to which a power supply voltage is input, the IC chip includes a differential amplifier circuit, and a part of elements and wirings constituting the differential amplifier circuit Since it is covered with the input terminal lead part, the influence of external noise on the differential amplifier circuit can be reduced.

本発明の半導体パッケージのさらに他の態様では、リード部は接地電位に接続されるグラウンド端子リード部を備え、ＩＣチップは基準電圧発生回路を備え、基準電圧発生回路を構成する素子及び配線、並びに基準電圧発生回路で生成された基準電圧を伝達するための基準電圧配線は、グラウンド端子リード部で覆われているようにしたので、基準電圧発生回路及び基準電圧配線に対する外来ノイズの影響を低減させることができ、安定した基準電圧を供給することができる。   In still another aspect of the semiconductor package of the present invention, the lead portion includes a ground terminal lead portion connected to a ground potential, the IC chip includes a reference voltage generation circuit, elements and wirings constituting the reference voltage generation circuit, and Since the reference voltage wiring for transmitting the reference voltage generated by the reference voltage generating circuit is covered with the ground terminal lead portion, the influence of external noise on the reference voltage generating circuit and the reference voltage wiring is reduced. And a stable reference voltage can be supplied.

本発明の半導体パッケージのさらに他の態様では、リード部は負荷に接続される出力端子リード部を備え、ＩＣチップは負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路を備え、帰還抵抗回路を構成する素子及び配線、並びに帰還抵抗回路で生成された帰還電圧を伝達するための帰還電圧配線は、出力端子リード部で覆われているようにしたので、帰還抵抗回路及び帰還電圧配線に対する外来ノイズの影響を低減させることができ、安定した帰還電圧を供給することができる。   In still another aspect of the semiconductor package of the present invention, the lead portion includes an output terminal lead portion connected to a load, and the IC chip includes a feedback resistor circuit for generating a feedback voltage with respect to a voltage supplied to the load, Since the feedback voltage wiring for transmitting the feedback voltage generated by the elements and wirings constituting the feedback resistance circuit and the feedback resistance circuit is covered with the output terminal lead portion, the feedback resistance circuit and the feedback voltage The influence of external noise on the wiring can be reduced, and a stable feedback voltage can be supplied.

本発明の半導体パッケージにおいて、複数のリード部のうち少なくとも１つのリード部は、ＩＣチップに対向するＩＣチップ実装面の面積が他のリード部のＩＣチップ実装面の面積に比べて大きく形成されているようにすれば、そのリード部で覆われるべきアナログ回路を構成する素子及び配線のレイアウト面積を大きくすることができ、ＩＣチップのレイアウト設計が容易になる。   In the semiconductor package of the present invention, at least one lead portion of the plurality of lead portions is formed such that the area of the IC chip mounting surface facing the IC chip is larger than the area of the IC chip mounting surface of the other lead portions. As a result, the layout area of the elements and wirings constituting the analog circuit to be covered with the lead portion can be increased, and the layout design of the IC chip is facilitated.

また、上記リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって上記樹脂から露出する面（露出面と称す。）の面積よりも大きく形成されているようにすれば、リード部の露出面サイズの制限等により当該露出面を大きくすることができない場合であっても、リード部のチップ面積実装面を大きくすることができ、ＩＣチップのレイアウト設計が容易になる。   The lead portion is formed such that the area of the IC chip mounting surface is larger than the area of the surface opposite to the IC chip mounting surface and exposed from the resin (referred to as an exposed surface). By doing so, even if the exposed surface cannot be increased due to the limitation of the exposed surface size of the lead portion, the chip area mounting surface of the lead portion can be increased, and the IC chip layout design can be improved. It becomes easy.

半導体パッケージの一実施例を説明するための平面図である。It is a top view for demonstrating one Example of a semiconductor package. 図１のＡ−Ａ’位置での断面図である。It is sectional drawing in the A-A 'position of FIG. 同実施例の裏面図である。It is a reverse view of the same Example. 同実施例に実装されているＩＣチップの裏面図である。It is a reverse view of the IC chip mounted in the same Example. 定電圧回路を備えた電源ＩＣを示すブロック図である。It is a block diagram which shows the power supply IC provided with the constant voltage circuit. 図５の定電圧回路を示す回路図である。FIG. 6 is a circuit diagram showing the constant voltage circuit of FIG. 5. 半導体パッケージの他の実施例を説明するための平面図である。It is a top view for demonstrating the other Example of a semiconductor package.

図１は、半導体パッケージの一実施例を説明するための平面図である。図１で、封止樹脂は外形のみが図示され、ＩＣチップは仮想線（二点鎖線）で図示され、バンプ部は図示が省略されている。図２は、図１のＡ−Ａ’位置での断面図である。図３は、この実施例の裏面図である。図４は、この実施例に実装されているＩＣチップの裏面図である。図１から図４を参照してこの実施例について説明する。   FIG. 1 is a plan view for explaining one embodiment of a semiconductor package. In FIG. 1, only the outer shape of the sealing resin is illustrated, the IC chip is illustrated with a virtual line (two-dot chain line), and the bump portion is not illustrated. FIG. 2 is a cross-sectional view taken along the A-A ′ position in FIG. 1. FIG. 3 is a back view of this embodiment. FIG. 4 is a back view of the IC chip mounted in this embodiment. This embodiment will be described with reference to FIGS.

互いに電気的に分離された４つのリード部１ａ，１ｂ，１ｃ，１ｄをもつリードフレーム上にＩＣチップ３がバンプ部５を介してフリップチップ実装されている。バンプ部５は例えばはんだによって形成されている。図４に示すように、ＩＣチップ３には４つのパッド部３ａ，３ｂ，３ｃ，３ｄが設けられている。パッド部３ａはバンプ部５を介してリード部１ａに接続され、パッド部３ｂはバンプ部５を介してリード部１ｂに接続され、パッド部３ｃはバンプ部５を介してリード部１ｃに接続され、パッド部３ｄはバンプ部５を介してリード部１ｄに接続されている。   An IC chip 3 is flip-chip mounted via a bump portion 5 on a lead frame having four lead portions 1a, 1b, 1c, and 1d that are electrically separated from each other. The bump part 5 is formed by solder, for example. As shown in FIG. 4, the IC chip 3 is provided with four pad portions 3a, 3b, 3c, and 3d. The pad portion 3a is connected to the lead portion 1a via the bump portion 5, the pad portion 3b is connected to the lead portion 1b via the bump portion 5, and the pad portion 3c is connected to the lead portion 1c via the bump portion 5. The pad portion 3d is connected to the lead portion 1d through the bump portion 5.

リード部１ａ，１ｂ，１ｃ，１ｄ、ＩＣチップ３及びバンプ部５は封止樹脂７によって樹脂封止されている。リード部１ａ，１ｂ，１ｃ，１ｄはＩＣチップ実装面（ＩＣチップ３に対向する面）とは反対側の面に段差を備え、ＩＣチップ実装面とは反対側の面の一部分のみが封止樹脂７の裏面に露出している。すなわち、リード部１ａ，１ｂ，１ｃ，１ｄは、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって封止樹脂７から露出する面の面積よりも大きく形成されている。
封止樹脂７の側面に、リード部１ａ，１ｂ，１ｃ，１ｄの側面の一部分が露出している。 The lead portions 1a, 1b, 1c, 1d, the IC chip 3 and the bump portion 5 are resin-sealed with a sealing resin 7. The lead portions 1a, 1b, 1c and 1d have a step on the surface opposite to the IC chip mounting surface (the surface facing the IC chip 3), and only a part of the surface opposite to the IC chip mounting surface is sealed. The back surface of the resin 7 is exposed. That is, the lead portions 1a, 1b, 1c, and 1d are formed such that the area of the IC chip mounting surface is larger than the area of the surface opposite to the IC chip mounting surface and exposed from the sealing resin 7. Yes.
A part of the side surfaces of the lead portions 1a, 1b, 1c, and 1d is exposed on the side surface of the sealing resin 7.

ＩＣチップ３内に１つ又は複数のアナログ回路が形成されている。この実施例では、ＩＣチップ３が定電圧回路を備えた電源ＩＣである場合について説明する。
図５は、定電圧回路を備えた電源ＩＣを示すブロック図である。 One or a plurality of analog circuits are formed in the IC chip 3. In this embodiment, a case where the IC chip 3 is a power supply IC provided with a constant voltage circuit will be described.
FIG. 5 is a block diagram showing a power supply IC provided with a constant voltage circuit.

電源ＩＣは、電源を負荷に安定して供給すべく、定電圧回路９を備えている。
定電圧回路９は、電池などから供給される直流電圧ＶDDが入力される入力端子１１ａ、負荷に接続される出力端子１１ｂ（ＶOUT）、接地電位（ＧＮＤ）に接続されるグラウンド端子１１ｃ、及び、イネーブル信号（ＣＥ）が入力されるイネーブル端子１１ｄを備えている。
定電圧回路９は、さらに、基準電圧発生回路１３、差動増幅回路１５、ＰチャネルＭＯＳトランジスタからなる出力ドライバトランジスタ１７、負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路１９を備えている。 The power supply IC includes a constant voltage circuit 9 in order to stably supply power to a load.
The constant voltage circuit 9 includes an input terminal 11a to which a DC voltage V DD supplied from a battery or the like is input, an output terminal 11b (V OUT ) connected to a load, a ground terminal 11c connected to a ground potential (GND), And an enable terminal 11d to which an enable signal (CE) is input.
The constant voltage circuit 9 further includes a reference voltage generating circuit 13, a differential amplifier circuit 15, an output driver transistor 17 composed of a P-channel MOS transistor, and a feedback resistor circuit 19 for generating a feedback voltage for the voltage supplied to the load. I have.

出力ドライバトランジスタ１７は入力端子１１ａと出力端子１１ｂの間に接続されている。基準電圧発生回路１３と差動増幅回路１５は入力端子１１ａとグラウンド端子１１ｃの間に接続されている。帰還抵抗回路１９は出力端子１１ｂとグラウンド端子１１ｃの間に直列に接続された抵抗素子Ｒ１，Ｒ２を備えている。イネーブル端子１１ｄは基準電圧発生回路１３と差動増幅回路１５に接続されている。イネーブル端子１１ｄは抵抗２１を介してグラウンド端子１１ｃにも接続されている。   The output driver transistor 17 is connected between the input terminal 11a and the output terminal 11b. The reference voltage generation circuit 13 and the differential amplifier circuit 15 are connected between the input terminal 11a and the ground terminal 11c. The feedback resistance circuit 19 includes resistance elements R1 and R2 connected in series between the output terminal 11b and the ground terminal 11c. The enable terminal 11 d is connected to the reference voltage generation circuit 13 and the differential amplifier circuit 15. The enable terminal 11d is also connected to the ground terminal 11c through the resistor 21.

差動増幅回路１５の出力端子は出力ドライバトランジスタ１７のゲートに接続されている。基準電圧発生回路１３で生成される基準電圧ＶREFは差動増幅回路１５の反転入力端子（−）に入力される。帰還抵抗回路１９で生成される帰還電圧ＶFBは差動増幅回路１５の非反転入力端子（＋）に入力される。差動増幅回路１５は、帰還電圧ＶFBが基準電圧ＶREFに等しくなるように出力ドライバトランジスタ１７の出力を制御する。 The output terminal of the differential amplifier circuit 15 is connected to the gate of the output driver transistor 17. The reference voltage V REF generated by the reference voltage generation circuit 13 is input to the inverting input terminal (−) of the differential amplifier circuit 15. The feedback voltage V FB generated by the feedback resistor circuit 19 is input to the non-inverting input terminal (+) of the differential amplifier circuit 15. The differential amplifier circuit 15 controls the output of the output driver transistor 17 so that the feedback voltage V FB becomes equal to the reference voltage V REF .

図６は、図５の定電圧回路を示す回路図である。
基準電圧発生回路１３について説明する。入力端子１１ａとグラウンド端子１１ｃの間に直列に接続された定電流源Ｉ１とエンハンスメント型ＮｃｈＭＯＳトランジスタＭ１によって構成されている。定電流源Ｉ１は例えばディプリーション型ＭＯＳトランジスタで形成される。トランジスタＭ１は、ゲート及びドレインが定電流源Ｉ１に接続され、ソースがグラウンド端子１１ｃに接続されている。基準電圧発生回路１３で生成される基準電圧ＶREFは、定電流源Ｉ１とトランジスタＭ１の間の電圧である。すなわち、基準電圧ＶREFはトランジスタＭ１のゲート−ソース間電圧であり、接地電位を基準に生成される電圧である。基準電圧ＶREFは基準電圧配線２３を介して差動増幅回路１５に供給される。 FIG. 6 is a circuit diagram showing the constant voltage circuit of FIG.
The reference voltage generation circuit 13 will be described. A constant current source I1 and an enhancement type NchMOS transistor M1 are connected in series between the input terminal 11a and the ground terminal 11c. The constant current source I1 is formed by, for example, a depletion type MOS transistor. The transistor M1 has a gate and a drain connected to the constant current source I1, and a source connected to the ground terminal 11c. The reference voltage V REF generated by the reference voltage generation circuit 13 is a voltage between the constant current source I1 and the transistor M1. That is, the reference voltage V REF is a gate-source voltage of the transistor M1, and is a voltage generated with reference to the ground potential. The reference voltage V REF is supplied to the differential amplifier circuit 15 through the reference voltage wiring 23.

差動増幅回路１５について説明する。一対の差動入力用ＮｃｈＭＯＳトランジスタＭ２，Ｍ３のドレインがそれぞれＰｃｈＭＯＳトランジスタＭ４，Ｍ５を介して入力端子１１ａに接続されている。トランジスタＭ４，Ｍ５のゲートは、互いに接続され、いずれか一方の差動入力用ＮｃｈＭＯＳトランジスタ、例えばトランジスタＭ２のドレインに接続されている。これにより、トランジスタＭ４，Ｍ５は負荷の役割を果たしている。トランジスタＭ２のゲートには基準電圧配線２３を介して基準電圧ＶREFが入力される。トランジスタＭ３のゲートには帰還抵抗回路１９で生成された帰還電圧ＶFBが帰還電圧配線２５を介して入力される。トランジスタＭ２，Ｍ３のソースは互いに接続され、定電流源Ｉ２を介してグラウンド端子１１ｃに接続されている。定電流源Ｉ２は、例えばゲートが基準電圧配線２３に接続されたエンハンスメント型ＮｃｈＭＯＳトランジスタで形成される。 The differential amplifier circuit 15 will be described. The drains of the pair of differential input NchMOS transistors M2 and M3 are connected to the input terminal 11a via PchMOS transistors M4 and M5, respectively. The gates of the transistors M4 and M5 are connected to each other and to one of the differential input NchMOS transistors, for example, the drain of the transistor M2. As a result, the transistors M4 and M5 serve as loads. The reference voltage V REF is input to the gate of the transistor M2 through the reference voltage wiring 23. The feedback voltage V FB generated by the feedback resistor circuit 19 is input to the gate of the transistor M3 via the feedback voltage wiring 25. The sources of the transistors M2 and M3 are connected to each other and connected to the ground terminal 11c via the constant current source I2. The constant current source I2 is formed of, for example, an enhancement type NchMOS transistor whose gate is connected to the reference voltage line 23.

差動増幅回路１５には、バッファ回路を構成するＰｃｈＭＯＳトランジスタＭ６も設けられている。トランジスタＭ６のソースは入力端子１１ａに接続されている。トランジスタＭ６のゲートはトランジスタＭ３，Ｍ５間の接続点に接続されている。トランジスタＭ６のドレインは定電流源Ｉ３を介してグラウンド端子１１ｃに接続されている。又は断続回路に接続され、ＮＭＯＳトランジスタＮＣＨ９のゲートは基準電圧部９ａに接続されている。定電流源Ｉ３は、例えばゲートが基準電圧配線２３に接続されたエンハンスメント型ＮｃｈＭＯＳトランジスタで形成される。トランジスタＭ６と定電流源Ｉ３の間の接続点が差動増幅回路１５の出力端子となる。差動増幅回路１５の出力端子は出力ドライバトランジスタ１７のゲートに接続されている。
さらに、差動増幅回路１５には、トランジスタＭ３，Ｍ５間の接続点とトランジスタＭ６と定電流源Ｉ３の間の接続点との間に直列に接続された抵抗素子Ｒ３と容量素子Ｃ２からなる、位相補償のためのＲＣ回路も設けられている。 The differential amplifier circuit 15 is also provided with a PchMOS transistor M6 that forms a buffer circuit. The source of the transistor M6 is connected to the input terminal 11a. The gate of the transistor M6 is connected to the connection point between the transistors M3 and M5. The drain of the transistor M6 is connected to the ground terminal 11c via the constant current source I3. Alternatively, the gate of the NMOS transistor NCH9 is connected to the reference voltage unit 9a. The constant current source I3 is formed of an enhancement type NchMOS transistor whose gate is connected to the reference voltage line 23, for example. A connection point between the transistor M6 and the constant current source I3 is an output terminal of the differential amplifier circuit 15. The output terminal of the differential amplifier circuit 15 is connected to the gate of the output driver transistor 17.
Further, the differential amplifier circuit 15 includes a resistance element R3 and a capacitance element C2 connected in series between a connection point between the transistors M3 and M5 and a connection point between the transistor M6 and the constant current source I3. An RC circuit for phase compensation is also provided.

帰還抵抗回路１９について説明する。帰還抵抗回路１９は抵抗素子Ｒ１，Ｒ２及び容量素子Ｃ１を備えている。抵抗素子Ｒ１，Ｒ２は出力端子１１ｂとグラウンド端子１１ｃの間に直列に接続されている。容量素子Ｃ１は、出力端子１１ｂと抵抗素子Ｒ１の間の接続点と帰還電圧配線２５との間に接続されている。帰還抵抗回路１９で生成される帰還電圧ＶFBは、抵抗素子Ｒ１，Ｒ２の間の電圧であり、出力端子１１ｃの電圧を基準に生成される電圧である。帰還電圧ＶFBは帰還電圧配線２５を介して差動増幅回路１５に供給される。 The feedback resistor circuit 19 will be described. The feedback resistor circuit 19 includes resistor elements R1 and R2 and a capacitor element C1. The resistance elements R1 and R2 are connected in series between the output terminal 11b and the ground terminal 11c. The capacitive element C1 is connected between a connection point between the output terminal 11b and the resistance element R1 and the feedback voltage wiring 25. The feedback voltage V FB generated by the feedback resistor circuit 19 is a voltage between the resistance elements R1 and R2, and is a voltage generated based on the voltage of the output terminal 11c. The feedback voltage V FB is supplied to the differential amplifier circuit 15 via the feedback voltage wiring 25.

図５及び図６を参照して説明した電源ＩＣの入力端子１１ａは、図４を参照して説明したＩＣチップ３の入力端子パッド部３ａ及び図１から図３を参照して説明した半導体パッケージのバンプ部５を介して入力端子リード部１ａに接続される。同様に、出力端子１１ｂは出力端子パッド部３ｂ及びバンプ部５を介して出力端子リード部１ｂに接続され、グラウンド端子１１ｃはグラウンド端子パッド部３ｃ及びバンプ部５を介してグラウンド端子リード部１ｃに接続され、イネーブル端子１１ｄはイネーブル端子パッド部３ｄ及びバンプ部５を介してイネーブル端子リード部１ｄに接続される。   The input terminal 11a of the power supply IC described with reference to FIGS. 5 and 6 is the input terminal pad portion 3a of the IC chip 3 described with reference to FIG. 4 and the semiconductor package described with reference to FIGS. Are connected to the input terminal lead portion 1a through the bump portion 5. Similarly, the output terminal 11b is connected to the output terminal lead part 1b via the output terminal pad part 3b and the bump part 5, and the ground terminal 11c is connected to the ground terminal lead part 1c via the ground terminal pad part 3c and the bump part 5. The enable terminal 11d is connected to the enable terminal lead part 1d through the enable terminal pad part 3d and the bump part 5.

ＩＣチップ３で、基準電圧発生回路１３及び基準電圧配線２３はＩＣチップ３がリードフレームに実装されたときにグラウンド端子リード部１ｃで覆われる位置に形成される。少なくともトランジスタＭ１及び基準電圧配線２３はグラウンド端子リード部１ｃで覆われる位置に形成される。基準電圧発生回路１３で生成される基準電圧ＶREFの基準となる電圧端子はグラウンド端子１１ｃである。定電流源Ｉ１に流れる電流は通常数十ｎＡ（ナノアンペア）〜数μＡ（マイクロアンペア）程度の小さい電流であり、外来ノイズの影響を受けやすいが、少なくともトランジスタＭ１及び基準電圧配線２３が、グラウンド端子１１ｃと電気的に接続されているグラウンド端子リード部１ｃで覆われていることにより、基準電圧発生回路１３及び基準電圧配線２３に対する外来ノイズの影響を低減させることができる。これにより、安定した基準電圧ＶREFが供給される。 In the IC chip 3, the reference voltage generation circuit 13 and the reference voltage wiring 23 are formed at a position covered with the ground terminal lead portion 1 c when the IC chip 3 is mounted on the lead frame. At least the transistor M1 and the reference voltage wiring 23 are formed at a position covered with the ground terminal lead 1c. A voltage terminal serving as a reference for the reference voltage V REF generated by the reference voltage generation circuit 13 is a ground terminal 11c. The current flowing through the constant current source I1 is usually a small current of about several tens of nA (nanoampere) to several μA (microampere) and is easily affected by external noise, but at least the transistor M1 and the reference voltage wiring 23 are connected to the ground. By being covered with the ground terminal lead portion 1c electrically connected to the terminal 11c, the influence of external noise on the reference voltage generating circuit 13 and the reference voltage wiring 23 can be reduced. As a result, a stable reference voltage V REF is supplied.

さらに、ＩＣチップ３で、差動増幅回路１５を構成する素子及び配線のうち、入力端子１１ａを基準となる電圧端子とする素子及び配線は、ＩＣチップ３がリードフレームに実装されたときに入力端子リード部１ａで覆われる位置に形成される。少なくとも抵抗素子Ｒ３及び容量素子Ｒ２は入力端子リード部１ａで覆われる位置に形成される。位相補償に必要なＲＣ回路を構成する抵抗素子Ｒ３及び容量素子Ｒ２が外来ノイズの影響を受けると、差動増幅回路１５の出力が発振してしまうことがあるが、少なくとも抵抗素子Ｒ３及び容量素子Ｒ２が、入力端子１１ａと電気的に接続されている入力端子リード部１ａで覆われていることにより、差動増幅回路１５に対する外来ノイズの影響を低減させることができる。これにより、差動増幅回路１５に対する外来ノイズの影響を低減させることができる。
また、トランジスタＭ４，Ｍ５，Ｍ６及びそれらのトランジスタのゲートにつながる配線は、基準となる電圧端子が入力端子１１ａなので、これらの素子及び配線も入力端子リード部１ａで覆われることが好ましい。 Further, among the elements and wirings constituting the differential amplifier circuit 15 in the IC chip 3, elements and wirings that use the input terminal 11a as a reference voltage terminal are input when the IC chip 3 is mounted on the lead frame. It is formed at a position covered with the terminal lead portion 1a. At least the resistor element R3 and the capacitor element R2 are formed at positions covered with the input terminal lead portion 1a. When the resistive element R3 and the capacitive element R2 constituting the RC circuit necessary for phase compensation are affected by external noise, the output of the differential amplifier circuit 15 may oscillate. At least the resistive element R3 and the capacitive element By covering R2 with the input terminal lead portion 1a electrically connected to the input terminal 11a, the influence of external noise on the differential amplifier circuit 15 can be reduced. Thereby, the influence of the external noise with respect to the differential amplifier circuit 15 can be reduced.
Further, since the reference voltage terminal of the transistors M4, M5, M6 and the wiring connected to the gates of these transistors is the input terminal 11a, it is preferable that these elements and wirings are also covered with the input terminal lead portion 1a.

さらに、ＩＣチップ３で、帰還抵抗回路１９及び帰還電圧配線２５はＩＣチップ３がリードフレームに実装されたときに出力端子リード部１ｂで覆われる位置に形成される。少なくとも抵抗素子Ｒ１、容量素子Ｃ１及び帰還電圧配線２５は出力端子リード部１ｂで覆われる位置に形成される。帰還抵抗回路１９で生成される帰還電圧の基準となる電圧端子は出力端子１１ｂである。抵抗素子Ｒ１、容量素子Ｃ１、帰還電圧配線２５が外来ノイズの影響を受けると、帰還電圧が変動してしまうことがあるが、少なくとも抵抗素子Ｒ１、容量素子Ｃ１及び帰還電圧配線２５が、出力端子１１ｂと電気的に接続されている出力端子リード部１ｂで覆われていることにより、帰還抵抗回路１９及び帰還電圧配線２５に対する外来ノイズの影響を低減させることができる。これにより、安定した帰還電圧が供給される。   Further, in the IC chip 3, the feedback resistor circuit 19 and the feedback voltage wiring 25 are formed at positions that are covered with the output terminal lead portion 1b when the IC chip 3 is mounted on the lead frame. At least the resistor element R1, the capacitor element C1, and the feedback voltage wiring 25 are formed at a position covered with the output terminal lead portion 1b. A voltage terminal serving as a reference for the feedback voltage generated by the feedback resistor circuit 19 is an output terminal 11b. When the resistive element R1, the capacitive element C1, and the feedback voltage wiring 25 are affected by external noise, the feedback voltage may fluctuate. At least the resistive element R1, the capacitive element C1, and the feedback voltage wiring 25 are output terminals. By being covered with the output terminal lead portion 1b electrically connected to 11b, the influence of external noise on the feedback resistor circuit 19 and the feedback voltage wiring 25 can be reduced. Thereby, a stable feedback voltage is supplied.

このように、電源ＩＣを備えた本発明の半導体パッケージは、各アナログ回路１３，１５，１９について外来ノイズの影響を低減させることができるので、安定した所定の電圧を負荷に供給することができる。   As described above, the semiconductor package of the present invention having the power supply IC can reduce the influence of external noise on each of the analog circuits 13, 15, and 19, and can supply a stable predetermined voltage to the load. .

上記実施例では、リード部１ａ，１ｂ，１ｃ，１ｄのＩＣチップ実装面の面積は同じであるが、リード部１ａ，１ｂ，１ｃ，１ｄのうち少なくとも１つについて、ＩＣチップ実装面の面積が他のリード部のＩＣチップ実装面の面積に比べて大きく形成されているようにしてもよい。
例えば、図７に示すように、リード部１ｂのＩＣチップ実装面の面積がリード部１ａ，１ｃ，１ｄのＩＣチップ実装面の面積に比べて大きく形成されていてもよい。これにより、ＩＣチップ３で、リード部１ｂで覆われるべきアナログ回路を構成する素子及び配線のレイアウト面積を大きくすることができ、ＩＣチップ３のレイアウト設計が容易になる。 In the above embodiment, the area of the IC chip mounting surface of the lead portions 1a, 1b, 1c, 1d is the same, but the area of the IC chip mounting surface of at least one of the lead portions 1a, 1b, 1c, 1d is the same. It may be formed larger than the area of the IC chip mounting surface of the other lead part.
For example, as shown in FIG. 7, the area of the IC chip mounting surface of the lead portion 1b may be formed larger than the area of the IC chip mounting surface of the lead portions 1a, 1c, 1d. As a result, the IC chip 3 can increase the layout area of the elements and wirings constituting the analog circuit to be covered with the lead portion 1b, and the layout design of the IC chip 3 is facilitated.

以上、本発明の実施例を説明したが、上記実施例における各部材の個数や形状、配置、回路構成等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。   The embodiments of the present invention have been described above. However, the number, shape, arrangement, circuit configuration, and the like of each member in the above embodiments are merely examples, and the present invention is not limited to these. Various modifications are possible within the scope of the described invention.

例えば、リード部１ａ，１ｂ，１ｃ，１ｄは、ＩＣチップ実装面の面積が露出面の面積よりも大きく形成されているが、本発明の半導体パッケージは、リード部におけるＩＣチップ実装面面積と露出面面積が同じであってもよい。
また、上記実施例では、リード部１ａ，１ｂ，１ｃ，１ｄとしてリードフレームに形成されたものを用いているが、本発明の半導体パッケージにおけるリード部は電鋳技術によって形成されたものであってもよい。
また、上記実施例では、本発明の半導体パッケージをリードレスタイプのパッケージに適用しているが、本発明の半導体パッケージは封止樹脂からリードが突出している半導体パッケージにも適用できる。 For example, the lead portions 1a, 1b, 1c, and 1d are formed such that the area of the IC chip mounting surface is larger than the area of the exposed surface. The surface area may be the same.
In the above embodiment, the lead portions 1a, 1b, 1c and 1d are formed on the lead frame, but the lead portions in the semiconductor package of the present invention are formed by electroforming technology. Also good.
Moreover, in the said Example, although the semiconductor package of this invention is applied to the leadless type package, the semiconductor package of this invention is applicable also to the semiconductor package from which the lead | read protrudes from sealing resin.

本発明は、例えば電源ＩＣ等のアナログ回路を備えたＩＣチップがリード部にフリップチップ実装されて樹脂封止された半導体パッケージに適用できる。   The present invention can be applied to a semiconductor package in which an IC chip including an analog circuit such as a power supply IC is flip-chip mounted on a lead portion and sealed with a resin.

１ａ，１ｂ，１ｃ，１ｄ リード部
３ ＩＣチップ
７ 封止樹脂
９ 定電圧回路
１３ 基準電圧発生回路
１５ 差動増幅回路
１７ 出力ドライバトランジスタ
１９ 帰還抵抗回路
２３ 基準電圧配線
２５ 帰還電圧配線 1a, 1b, 1c, 1d Lead part 3 IC chip 7 Sealing resin 9 Constant voltage circuit 13 Reference voltage generation circuit 15 Differential amplifier circuit 17 Output driver transistor 19 Feedback resistor circuit 23 Reference voltage wiring 25 Feedback voltage wiring

特開２００４−０３１７９０号公報JP 2004-031790 A

Claims (3)

互いに電気的に分離された複数のリード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージにおいて、
前記ＩＣチップ内に１つ又は複数のアナログ回路が形成されており、
少なくとも１つのアナログ回路について、アナログ回路を構成する素子及び配線の少なくとも一部がその素子及び配線の基準となる電圧端子と電気的に接続されているリード部で覆われており、
前記リード部として、電源電圧が入力される入力端子リード部、負荷に接続される出力端子リード部、及び接地電位に接続されるグラウンド端子リード部を少なくとも備え、
前記ＩＣチップは、前記入力端子リード部に入力された電圧を所定の電圧に変換して前記出力端子リード部から出力するための出力ドライバトランジスタと、前記負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記帰還抵抗回路からの帰還電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバトランジスタの動作を制御するための差動増幅回路をもつ定電圧回路を備えた電源ＩＣであり、
前記基準電圧発生回路、前記差動増幅回路間の基準電圧配線及び前記基準電圧発生回路は前記グラウンド端子リード部で覆われ、前記差動増幅回路を構成する素子及び配線の一部は前記入力端子リード部で覆われ、前記帰還抵抗回路、前記差動増幅回路間の帰還電圧配線及び前記帰還抵抗回路は前記出力端子リード部で覆われていることを特徴とする半導体パッケージ。 In a semiconductor package in which an IC chip flip-chip mounted on a plurality of lead portions electrically separated from each other is sealed with a resin,
One or more analog circuits are formed in the IC chip,
For at least one analog circuit, at least a part of the elements and wirings constituting the analog circuit are covered with a lead portion electrically connected to a voltage terminal serving as a reference for the elements and wirings ,
The lead portion includes at least an input terminal lead portion to which a power supply voltage is input, an output terminal lead portion connected to a load, and a ground terminal lead portion connected to a ground potential,
The IC chip generates an output driver transistor for converting a voltage input to the input terminal lead part into a predetermined voltage and outputting the voltage from the output terminal lead part, and a feedback voltage for the voltage supplied to the load A feedback resistor circuit for supplying a reference voltage, a reference voltage generating circuit for supplying a reference voltage, a feedback voltage from the feedback resistor circuit and a reference voltage from the reference voltage generating circuit are compared, and the output according to a comparison result A power supply IC having a constant voltage circuit having a differential amplifier circuit for controlling the operation of the driver transistor;
The reference voltage generating circuit, the reference voltage wiring between the differential amplifier circuit and the reference voltage generating circuit are covered with the ground terminal lead part, and a part of the elements and wiring constituting the differential amplifier circuit are the input terminal A semiconductor package covered with a lead part, wherein the feedback resistor circuit, a feedback voltage line between the differential amplifier circuits, and the feedback resistor circuit are covered with the output terminal lead part . 複数の前記リード部のうち少なくとも１つのリード部は、前記ＩＣチップに対向するＩＣチップ実装面の面積が他のリード部のＩＣチップ実装面の面積に比べて大きく形成されている請求項１に記載の半導体パッケージ。 At least one of the lead portions of the plurality of the lead portions, to claim 1 where the area of the IC chip mounting surface facing the IC chip is formed larger than the area of the IC chip mounting surface of the other lead portion The semiconductor package described. 前記リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって前記樹脂から露出する面の面積よりも大きく形成されている請求項１又は２に記載の半導体パッケージ。 3. The semiconductor according to claim 1, wherein the lead portion is formed such that an area of an IC chip mounting surface is larger than an area of a surface opposite to the IC chip mounting surface and exposed from the resin. package.
JP2010241090A 2010-10-27 2010-10-27 Semiconductor package Expired - Fee Related JP5655197B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010241090A JP5655197B2 (en) 2010-10-27 2010-10-27 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010241090A JP5655197B2 (en) 2010-10-27 2010-10-27 Semiconductor package

Publications (2)

Publication Number Publication Date
JP2012094704A JP2012094704A (en) 2012-05-17
JP5655197B2 true JP5655197B2 (en) 2015-01-21

Family

ID=46387719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010241090A Expired - Fee Related JP5655197B2 (en) 2010-10-27 2010-10-27 Semiconductor package

Country Status (1)

Country Link
JP (1) JP5655197B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110312348B (en) * 2019-08-07 2024-05-24 深圳市炫鼎光电科技有限公司 Three-point type flip constant current driving chip and LED lamp

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001313362A (en) * 2000-04-28 2001-11-09 Mitsui High Tec Inc Semiconductor device
JP2004031790A (en) * 2002-06-27 2004-01-29 Hitachi Maxell Ltd Semiconductor chip
US8124461B2 (en) * 2006-12-27 2012-02-28 Mediatek Inc. Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product
JP2010021519A (en) * 2008-03-31 2010-01-28 Yamaha Corp Flat frame member for lead frame, lead frame and method of manufacturing same, package body, package, semiconductor device, and microphone package

Also Published As

Publication number Publication date
JP2012094704A (en) 2012-05-17

Similar Documents

Publication Publication Date Title
US7411267B2 (en) Semiconductor integrated circuit device
JP4969934B2 (en) Semiconductor device
JP5779748B2 (en) Semiconductor package and electronic component mounting body
JPH03246961A (en) Semiconductor integrated circuit
US10191504B2 (en) Leakage current compensation circuit and semiconductor device
US7518231B2 (en) Differential chip performance within a multi-chip package
US20060097326A1 (en) MOS transistor circuit
JP6878849B2 (en) Circuits, oscillators, electronics and mobiles
US8063695B2 (en) Semiconductor integrated circuit device
JP2017215906A (en) Series regulator and semiconductor integrated circuit
US8624677B2 (en) Semiconductor device
JP6279885B2 (en) CMOS logic circuit using passive internal body tie bias
JP2014140155A5 (en)
JP5655197B2 (en) Semiconductor package
US7564317B2 (en) High/low voltage tolerant interface circuit and crystal oscillator circuit
KR101161966B1 (en) Multi chip package having a chip address circuit
JP5351796B2 (en) Semiconductor circuit
JP5030373B2 (en) Semiconductor circuit
JPH03272166A (en) Semiconductor integrated circuit
JP2013085272A (en) Semiconductor circuit
EP2930745A2 (en) I/O cell configuration for a differential amplifier on a semiconductor chip and semiconductor package including the same
JP2752815B2 (en) Semiconductor integrated circuit device
KR101211683B1 (en) Semiconductor integrated circuit
JP2012243810A (en) Semiconductor integrated circuit device
JPH08316323A (en) Method of forming power supply wiring and circuit device with it

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130919

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140715

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141007

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20141105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141020

R150 Certificate of patent or registration of utility model

Ref document number: 5655197

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees