JP5649416B2 - Bus system - Google Patents
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Description
この発明は、システムバスを介してバスモジュール間でデータ授受を行う場合に、異常検出を行うバスシステムに関するものである。 The present invention, when data is transferred between the bus module via the system bus, to a row UVA scan system abnormality detection.
複数のモジュール間でデータの送受信を行うために、それぞれのモジュール間を複数の信号線の集まりであるシステムバスで接続する方式が一般に用いられる。システムバスはアドレス、データ及び制御信号から構成され、あるモジュールから別のモジュールに対してデータの送受信を行う場合に、アドレス信号でアクセスするモジュールを区別し、制御信号によりデータの授受が行われる。
システムバスに異常が発生する状況としては、あるモジュールに対してアクセスを行った場合に、システムバスに接続される各モジュールのバッファ回路の故障により、システムバス信号が固着してしまい、アドレスを正常に送信できなくなってしまうことや、データを正常に出力あるいは入力できなくなってしまう場合がある。
また、モジュールが実装されるバックボードの断線等によるシステムバス自体の故障や一時的な外部ノイズの印加による誤動作等がある。
In order to transmit and receive data between a plurality of modules, a system is generally used in which each module is connected by a system bus that is a collection of a plurality of signal lines. The system bus is composed of an address, data, and a control signal. When data is transmitted / received from one module to another module, the module accessed by the address signal is distinguished, and data is exchanged by the control signal.
As a situation where an abnormality occurs in the system bus, when a certain module is accessed, the system bus signal is fixed due to a failure of the buffer circuit of each module connected to the system bus, and the address is normal. May not be able to be transmitted, and data may not be output or input normally.
In addition, there may be a failure of the system bus itself due to disconnection of the backboard on which the module is mounted, a malfunction due to temporary external noise application, and the like.
このようなシステムバス信号の誤りを検出するために、通常パリティビットを付加してシステムバス信号の誤りを検出することが行われている。しかし、パリティビットだけでは、故障箇所の特定が困難であることから、故障箇所の特定を行う方法として特許文献1の方法が提案されている。
特許文献1では、バスマスタの機能部がバスにアクセスしたときに、該アクセスに係わるアドレスのバススレーブの機能部が自身のデータバッファをイネーブル化するバスバッファ制御信号を、バス以外の信号線を介してバス調停部に取り込み監視するバスバッファ制御信号監視ステップと、バスバッファ制御信号を出力したバススレーブの機能部と、バスに送出されたアドレス信号により特定される機能部とが一致するか否かを判定し、一致しない場合に、バススレーブの機能部を故障箇所として特定する方法が示されている。
In order to detect such an error in the system bus signal, an error in the system bus signal is usually detected by adding a parity bit. However, since it is difficult to specify a fault location with only the parity bit, the method of
In
特許文献1に示されている方法は、バスマスタの機能部がバスにアクセスした時に、当該アクセスに係るアドレスのバススレーブの機能部が自身のデータバッファをイネーブルするバスバッファ制御信号と、バスに送出されたアドレス信号により特定される機能部とが一致するかどうかを判定し、一致しない場合にバススレーブの機能部を故障箇所として特定するので、バススレーブの故障しか検出できず、バスマスタの故障を検出できない、といった問題があった。
また、故障発生有無しかわからないため、いずれのアドレス及びデータビットの故障かどうか判別する手段がなく、故障部位の解析性が悪いといった問題があった。
In the method disclosed in
In addition, since only the presence / absence of a failure is known, there is no means for discriminating which address and data bit is a failure, and there is a problem that the analysis of the failure part is poor.
この発明は、上述のような課題を解決するためになされたものであり、システムバスを介してデータ授受を行う場合に、異常箇所の検出を容易に行うことができるバスシステムを得ることを目的とする。 The present invention has been made to solve the problems as described above, when data is exchanged via the system bus, to obtain Luba scan system can be easily performed to detect the abnormal portion With the goal.
この発明に係わるバスシステムにおいては、複数のバスモジュールがシステムバスに接続され、バスモジュールがバス使用権を与えられたバスマスタまたはこのバスマスタからアクセスされるバススレーブとして、アドレスによりデータの送受信を行うバスシステムであって、バスモジュールに対し、異常検出を行うことを要求するシステムバス異常検出実行信号を有意にするバス調整部を備え、バスモジュールは、データを入出力するためのアドレスを制御するとともにアドレスのパリティチェックを行うアドレス制御部と、入出力するデータを制御するとともにデータのパリティチェックを行うデータ制御部とを有し、バスマスタの場合には、アドレス制御部は、バススレーブにアクセスするためにシステムバスに送出したアドレスを取り込み、この取り込んだアドレスと送出した元のアドレスを照合し、バススレーブにライトアクセスを行う場合には、データ制御部は、システムバスに送出したデータを取り込み、この取り込んだデータと送出した元のデータを照合し、バススレーブの場合には、バスマスタのアクセスがリードアクセスの場合に、データ制御部は、バスマスタからアドレスの送信を受けてシステムバスに送出したデータを取り込み、この取り込んだデータと送出した元のデータを照合し、バスマスタまたはバススレーブである場合、もしくはバスマスタ及びバススレーブのいずれでもない場合でかつバス調整部から異常検出を行うことを要求された場合に、システムバスから入力されるアドレスをアドレス制御部でパリティチェックするとともに、システムバスから入力されるデータをデータ制御部でパリティチェックし、バス調整部は、システムバス異常検出実行信号を有意にするバスモジュールを固定するか、または任意にバスモジュールを選択できるように構成されているものである。 In the bus system according to the present invention, a plurality of bus modules connected to the system bus, as a bus slave bus module is accessed from the bus master or the bus master was given the bus use right, the bus for transmitting and receiving data by the address The system includes a bus adjustment unit that significantly makes a system bus abnormality detection execution signal that requests the bus module to perform abnormality detection, and the bus module controls an address for inputting and outputting data. In the case of a bus master, the address control unit accesses the bus slave in the case of a bus master having an address control unit that performs parity check of the address and a data control unit that controls data input / output and data parity check The address sent to the system bus is The data control unit fetches the data sent to the system bus and compares the fetched data with the original address that was sent. In the case of a bus slave, if the bus master access is read access, the data control unit takes in the data sent to the system bus in response to the transmission of the address from the bus master, and sends the fetched data and The original data is collated , and it is input from the system bus when it is a bus master or bus slave, or when it is neither a bus master nor a bus slave, and when it is requested to detect an abnormality by the bus adjustment unit. The address is checked by the address controller and the system The data control unit performs parity check on the data input from the bus, and the bus adjustment unit is configured to fix the bus module that makes the system bus error detection execution signal significant or arbitrarily select the bus module It is what.
この発明は、以上説明したように、複数のバスモジュールがシステムバスに接続され、バスモジュールがバス使用権を与えられたバスマスタまたはこのバスマスタからアクセスされるバススレーブとして、アドレスによりデータの送受信を行うバスシステムであって、バスモジュールに対し、異常検出を行うことを要求するシステムバス異常検出実行信号を有意にするバス調整部を備え、バスモジュールは、データを入出力するためのアドレスを制御するとともにアドレスのパリティチェックを行うアドレス制御部と、入出力するデータを制御するとともにデータのパリティチェックを行うデータ制御部とを有し、バスマスタの場合には、アドレス制御部は、バススレーブにアクセスするためにシステムバスに送出したアドレスを取り込み、この取り込んだアドレスと送出した元のアドレスを照合し、バススレーブにライトアクセスを行う場合には、データ制御部は、システムバスに送出したデータを取り込み、この取り込んだデータと送出した元のデータを照合し、バススレーブの場合には、バスマスタのアクセスがリードアクセスの場合に、データ制御部は、バスマスタからアドレスの送信を受けてシステムバスに送出したデータを取り込み、この取り込んだデータと送出した元のデータを照合し、バスマスタまたはバススレーブである場合、もしくはバスマスタ及びバススレーブのいずれでもない場合でかつバス調整部から異常検出を行うことを要求された場合に、システムバスから入力されるアドレスをアドレス制御部でパリティチェックするとともに、システムバスから入力されるデータをデータ制御部でパリティチェックし、バス調整部は、システムバス異常検出実行信号を有意にするバスモジュールを固定するか、または任意にバスモジュールを選択できるように構成されているので、異常箇所の検出を容易に行うことができる。
As described above, according to the present invention, a plurality of bus modules are connected to a system bus, and the bus module transmits / receives data by address as a bus master to which a bus use right is given or a bus slave accessed by the bus master. A bus system includes a bus adjustment unit that significantly makes a system bus abnormality detection execution signal that requests the bus module to perform abnormality detection, and the bus module controls an address for inputting and outputting data. with a an address control unit for performing a parity check of the address, and a data control unit which performs a parity check of the data to control the data input and output, when the bus master, the address control unit accesses the bus slave To fetch the address sent to the system bus for When a read access is made to the bus slave and the write access is made to the bus slave, the data control unit takes in the data sent to the system bus, and takes the fetched data and the sent original data. In the case of a bus slave, if the access of the bus master is read access, the data control unit takes in the data sent to the system bus in response to the transmission of the address from the bus master, The address input from the system bus when it is a bus master or a bus slave, or when it is neither a bus master nor a bus slave, and when it is requested to detect an abnormality by the bus adjustment unit, Parity check at the address controller and from the system bus And parity checking data force by the data controller, the bus adjusting unit, either to fix the bus module to significant system bus abnormality detection execution signal, or so optionally being configured to allow selection of bus modules , It is possible to easily detect abnormal points.
実施の形態1.
以下、この発明の実施の形態1を図に基づいて説明する。
図1は、この発明の実施の形態1によるバスシステムを示す構成図である。
図1において、モジュール1、2、3、n(バスモジュール)と、バス調停部10とは、システムバス20に接続されている。
モジュール1は、次のように構成されている。モジュール2、3、nも同じ構成である。
アドレス入出力バッファ101は、システムバス20に入出力するアドレスを一時保持する。データ入出力バッファ102は、システムバス20に入出力するデータを一時保持する。
出力アドレスレジスタ103は、システムバス20に出力するアドレスをラッチするレジスタである。入力アドレスレジスタ104は、システムバス20から入力されたアドレスをラッチするレジスタである。
出力データレジスタ105は、システムバス20に出力するデータをラッチするレジスタである。入力データレジスタ106は、システムバス20から入力されたデータをラッチするレジスタである。
マスタ/スレーブ制御部107は、自モジュールをマスタまたはスレーブとして動作させるための制御を行う。アドレス制御部108は、アドレスの入出力を制御するとともに、アドレスのチェックを行う。データ制御部109は、データの入出力を制御するとともにデータのチェックを行う。
FIG. 1 is a block diagram showing a bus system according to
In FIG. 1,
The
The address input /
The
The
The master /
出力アドレス信号110は、アドレス入出力バッファ101を介してシステムバス20に出力されるアドレスである。入力アドレス信号111は、システムバス20から、アドレス入出力バッファ101を介して入力されるアドレスである。
出力データ信号112は、データ入出力バッファ102を介してシステムバス20に出力されるデータである。入力データ信号113は、データ入出力バッファ102を介してシステムバス20から入力されたデータである。
出力アドレスレジスタ信号114は、出力アドレスレジスタ103からアドレス制御部108に取り込まれるアドレスである。入力アドレスレジスタ信号115は、入力アドレスレジスタ104からアドレス制御部108に取り込まれるアドレスである。
出力データレジスタ信号116は、出力データレジスタ105からアドレス制御部108に取り込まれるデータである。入力データレジスタ信号117は、入力データレジスタ106からアドレス制御部108に取り込まれるデータである。
The
The
The output
The output
アドレス出力イネーブル信号120は、システムバス20にアドレスの出力を許可する信号である。データ出力イネーブル信号121は、システムバス20にデータの出力を許可する信号である。
出力アドレスラッチ信号122は、出力アドレス信号110を出力アドレスレジスタ103にラッチするための信号である。入力アドレスラッチ信号123は、入力アドレス信号111を入力アドレスレジスタ104にラッチするための信号である。
出力データラッチ信号124は、出力データ信号112を出力データレジスタ105にラッチするための信号である。入力データラッチ信号125は、入力データ信号113を入力データレジスタ106にラッチするための信号である。
The address output enable
The output
The output
バス使用権要求信号130は、マスタ/スレーブ制御部107からバス調停部10に出力されるバス使用権を要求する信号である。バス使用権許可信号131は、バス調停部10からマスタ/スレーブ制御部107に入力されるバス使用権許可の信号である。システムバス異常検出実行信号132は、バス調停部10からマスタ/スレーブ制御部107に入力され、アクセスにおけるバスマスタ、スレーブ以外のモジュールに対し、システムバスの異常検出を行うことを要求する信号である。
バス使用権要求信号130とバス使用権許可信号131とシステムバス異常検出実行信号132は、マスタ/スレーブ制御部107とバス調停部10の間をシステムバス20以外の信号線を介してやり取りされる。
The bus use
The bus usage
次に、動作について説明する。
まず、モジュール1がバスマスタになる場合について説明する。
モジュール1がバスマスタになる場合、マスタ/スレーブ制御部107により、バス調停部10に対してバス使用権要求信号130を有意にする。バス調停部10は、他モジュールからのバス使用権要求信号との調停を行い、モジュール1に対してバス使用権を許可する場合に、バス使用権許可信号131を有意にする。バス使用権許可信号131は、マスタ/スレーブ制御部107により、受信される。
バス使用権許可信号131が有意になると、モジュール1は、システムバス20を介していずれかのモジュールに対してアドレスを出力し、リードまたはライトアクセスを行う。
このとき、アドレス制御部108から出力アドレス信号110がアドレス入出力バッファ101に出力される。同時に出力アドレスラッチ信号122により、出力アドレスレジスタ103にラッチされる。ラッチされたアドレスは、出力アドレスレジスタ信号114として、アドレス制御部108に取り込まれる。
Next, the operation will be described.
First, the case where the
When the
When the bus use
At this time, an
その後、マスタ/スレーブ制御部107からアドレス出力イネーブル信号120が出力され、アドレス入出力バッファ101からアドレスがシステムバス20に出力される。この時同時に、システムバス20に出力されたアドレスがアドレス入出力バッファ101を経由して、入力アドレス信号111として取り込まれ、入力アドレスラッチ信号123が有意となり、入力アドレスレジスタ104にラッチされる。
ラッチされたアドレスは、入力アドレスレジスタ信号115としてアドレス制御部108に取り込まれ、パリティチェックを行うとともに、出力アドレスレジスタ信号114と一致しているか否かの比較を行う。比較の結果、一致しなければ、自モジュールのエラーと判断する。
Thereafter, an address output enable
The latched address is taken into the
ライトアクセスの場合、アドレス出力後、データが出力される。データ制御部109から出力データ信号112がデータ入出力バッファ102に出力される。同時に出力データラッチ信号124により、出力データレジスタ105にラッチされる。出力データレジスタ信号116は、データ制御部109に取り込まれる。
In the case of write access, data is output after address output. An output data signal 112 is output from the
その後、マスタ/スレーブ制御部107からデータ出力イネーブル信号121が出力され、データ入出力バッファ102からデータがシステムバス20に出力される。この時同時に、システムバスに出力されたデータが、データ入出力バッファ102を経由して入力データ信号113として取り込まれ、入力データラッチ信号125が有意となり、入力データレジスタ106にラッチされる。
入力データレジスタ信号117は、データ制御部109に取り込まれ、パリティチェックを行うとともに、出力データレジスタ信号116と一致しているか否かの比較を行う。比較の結果、一致しなければ、自モジュールのエラーと判断する。
Thereafter, a data output enable
The input
次に、バススレーブの動作について説明する。
モジュール1がバススレーブになる場合、アドレスは、アドレス入出力バッファ101を経由して入力アドレス信号111に取り込まれ、アドレス制御部108に入力され、そこで、パリティチェックを行い、自モジュールへのアクセスか否かが判断される。
また、アドレスは、入力アドレスラッチ信号123により、入力アドレスレジスタ104にラッチされる。ライトアクセスの場合、アドレス入力後、データが入力され、入力データ信号113がデータ制御部109に入力され、そこで、パリティチェックを行い、処理が行われる。同時に入力データラッチ信号125により、入力データレジスタ106にラッチされる。入力データレジスタ信号117は、データ制御部109に取り込まれ、パリティチェックが行われる。
Next, the operation of the bus slave will be described.
When the
The address is latched in the
また、マスタ及びスレーブ以外のモジュールにおいても、バススレーブと同様の動作を行い、アドレスが、アドレス入出力バッファ101を経由して入力アドレス信号111に取り込まれ、アドレス制御部108に入力され、パリティチェックを行い、自モジュールへのアクセスか否かを判断する。
また、アドレスは、入力アドレスラッチ信号123により入力アドレスレジスタ104にラッチされる。ライトアクセスの場合、アドレス入力後、データが入力されるが、自アクセスでないため、入力データ信号113は、データ入力制御部109では処理が行われないが、入力データラッチ信号125により、入力データレジスタ106にラッチされる。入力データレジスタ信号117は、データ制御部109に取り込まれ、パリティチェックが行われる。
Also, the modules other than the master and slave perform the same operation as the bus slave, and the address is taken into the
The address is latched in the
リードアクセスの場合、バススレーブでは、データ制御部109から出力データ信号112が出力される。その時、出力データラッチ信号124により出力データレジスタ105にラッチされる。出力データレジスタ信号116は、データ制御部109に取り込まれる。
In the case of read access, the output data signal 112 is output from the
その後、データ出力イネーブル信号121が出力され、データ入出力バッファ102を介してシステムバス20にデータが出力される。この時同時に、システムバス20に出力されたデータが、データ入出力バッファ102を経由して入力データ信号113として取り込まれ、入力データラッチ信号125が有意となり、入力データレジスタ106にラッチされる。入力データレジスタ信号117は、データ制御部109に取り込まれ、パリティチェックを行うとともに、出力データレジスタ信号116と一致しているか否か比較を行う。比較の結果、一致しなければ、自モジュールのエラーと判断される。
Thereafter, a data output enable
バスマスタでは、システムバス20からデータ入出力バッファ102を介して入力データ信号113が、データ制御部109に取り込まれる。同時に入力データレジスタ117に入力データラッチ信号125によりラッチされる。入力データレジスタ信号117は、データ制御部109に取り込まれ、パリティチェックが行われる。
In the bus master, the input data signal 113 is taken into the
バスマスタ及びスレーブ以外のモジュールにおいても、システムバス20からデータ入出力バッファ102を介して入力データ信号113が、入力データレジスタ117に入力データラッチ信号125によりラッチされる。入力データレジスタ信号117は、データ制御部109に取り込まれ、パリティチェックが行われる。
Also in modules other than the bus master and slave, the input data signal 113 is latched by the input data register 117 from the
以上のように、アドレスとデータのパリティチェックに加えて、バスマスタでは、アドレス比較及びライトデータ比較、バススレーブでは、リードデータ比較を行うとともに、バスマスタ/スレーブ以外のモジュールにおいても、アドレス及びデータのパリティチェックを行う。 As described above, in addition to the address and data parity check, the bus master performs address comparison and write data comparison, the bus slave performs read data comparison, and the modules other than the bus master / slave also perform address and data parity. Check.
実施の形態1によれば、アクセスを行うバスマスタ及びバススレーブ以外のモジュールにおいても、システムバスの異常検出を行うことができるので、複数モジュール間の異常検出結果の多数決によって、異常検出の精度を向上することが可能となる。
また、複数のモジュールで異常検出を行うことができるので、異常箇所の検出を容易に行うことができる。
また、アドレス出力及びデータ出力を自モジュール内に取り込み、それらと出力しようとしたアドレス及びデータとの比較を行い、不一致の場合に自モジュールのエラーと判断するように構成しているので、システムバスのパリティチェックだけの場合と比較してエラーの解析性が向上する。
According to the first embodiment, the system bus abnormality can be detected even in modules other than the bus master and the bus slave that perform access. Therefore, the accuracy of abnormality detection is improved by majority determination of abnormality detection results among a plurality of modules. It becomes possible to do.
Moreover, since abnormality detection can be performed with a plurality of modules, it is possible to easily detect an abnormal part.
Also, it is configured so that the address output and data output are taken into the own module and compared with the address and data to be output, and if there is a mismatch, it is judged as an error of the own module. Compared with the case of only parity check, error analysis is improved.
実施の形態2.
以下、この発明の実施の形態2を図に基づいて説明する。
図2は、この発明の実施の形態2によるバスシステムのアドレスマップを示す図である。
図2において、アドレスは、モジュールごと、及びレジスタごとに付与されている。
The second embodiment of the present invention will be described below with reference to the drawings.
FIG. 2 shows an address map of the bus system according to the second embodiment of the present invention.
In FIG. 2, an address is given for each module and for each register.
実施の形態2の構成は、図1と同じである。図1は、出力アドレスレジスタ103、入力アドレスレジスタ104、出力データレジスタ105、入力データレジスタ106が、それぞれアドレス制御部108、データ制御部109、アドレス入出力バッファ101、データ入出力バッファ102を介して、システムバス20に接続された構成である。
実施の形態2は、図2のように、モジュール毎、レジスタ毎にアドレスを付与し、他のモジュールからデータとして参照することができるような構成としたものである。
これにより、他のモジュールからレジスタの内容をデータとして参照することができるようになる。
The configuration of the second embodiment is the same as that in FIG. In FIG. 1, an
In the second embodiment, as shown in FIG. 2, an address is assigned to each module and each register so that it can be referred to as data from other modules.
As a result, the contents of the register can be referred to as data from other modules.
実施の形態2によれば、出力アドレスレジスタ、入力アドレスレジスタ、出力データレ
ジスタ、入力データレジスタの各内容を、他のモジュールからシステムバス経由で参照できるように構成したので、異常発生アドレス及びデータの異常発生ビットの特定を行うことが可能となる。
According to the second embodiment, the contents of the output address register, input address register, output data register, and input data register can be referred to from other modules via the system bus. It is possible to specify the error occurrence bit.
実施の形態3.
以下、この発明の実施の形態3を図に基づいて説明する。
図3は、この発明の実施の形態3によるバスシステムのバス調停部と各モジュール間のバス使用権要求信号、バス使用権許可信号及びバス異常検出実行信号を示す図である。
図3において、1〜3、n、10は図1におけるものと同一のものである。バス使用権要求信号130、133、136、139は、モジュール1、2、3、nからそれぞれバス調停部10に出力され、バス使用権を要求する信号である。バス使用権許可信号131、134、137、140は、バス調停部10からそれぞれモジュール1、2、3、nに出力され、バス使用権を許可する信号である。システムバス異常検出実行信号132、135、138、141は、バス調停部10からそれぞれモジュール1、2、3、nに出力され、当該モジュールに、アクセスにおけるバスマスタ、スレーブ以外にシステムバスの異常検出を行うことを要求する信号である。
The third embodiment of the present invention will be described below with reference to the drawings.
FIG. 3 is a diagram showing a bus use right request signal, a bus use right grant signal, and a bus abnormality detection execution signal between the bus arbitration unit and each module of the bus system according to the third embodiment of the present invention.
In FIG. 3, 1 to 3, n and 10 are the same as those in FIG. The bus use right request signals 130, 133, 136, and 139 are signals that are output from the
次に、動作について説明する。
モジュール1がバスマスタになる場合、バス調停部10に対してバス使用権要求信号130を有意にする。バス調停部10は、他モジュールからのバス使用権要求信号との調停を行い、モジュール1に対してバス使用権を許可する場合に、バス使用権許可信号131を有意にする。
バス使用権許可信号131が有意になると、モジュール1はシステムバス20を介していずれかのモジュールに対してアドレスを出力し、リードまたはライトアクセスを行う。
Next, the operation will be described.
When the
When the bus use
バス異常検出実行信号は、バス調停部10が制御を行い、バス使用権を要求したモジュール以外のモジュールに対して、バス異常検出実行信号を有意にする。バス異常検出実行信号を有意にされたモジュールは、実施の形態1で示したシステムバス異常検出機能を実施する。
バス調停部10は、バス使用権を要求したモジュール以外の2つ以上のモジュールに対して、バス異常検出実行信号を有意にする。
これにより、バス異常検出実行信号を有意にされたモジュールがバススレーブとなった場合においても、最低1つ以上のバスマスタ及びバススレーブ以外のモジュールがシステムバス異常検出機能を実施できる。
The bus abnormality detection execution signal is controlled by the
The
As a result, even when a module having a significant bus abnormality detection execution signal becomes a bus slave, at least one bus master and a module other than the bus slave can perform the system bus abnormality detection function.
実施の形態3によれば、アクセスを許可されたバスマスタ及びバススレーブ以外のモジュールが、システムバスの異常検出を行うことが可能となるため、複数モジュール間の異常検出結果の多数決によって、異常検出の精度を向上することが可能となる。 According to the third embodiment, the modules other than the bus master and the bus slave to which access is permitted can detect the abnormality of the system bus. Therefore, the abnormality detection is performed by majority determination of the abnormality detection result between a plurality of modules. The accuracy can be improved.
実施の形態4.
以下、この発明の実施の形態4を図に基づいて説明する。
図4は、この発明の実施の形態4によるバスシステムを示す説明図であり、バス調停部10内のバス異常検出実行信号を有意にするロジックについて示したものである。
図4において、各モジュールに対応して、AND回路201と、OR回路202を用いて、バス異常検出実行信号を有意にするロジックを示している。
Embodiment 4 FIG.
Embodiment 4 of the present invention will be described below with reference to the drawings.
FIG. 4 is an explanatory diagram showing a bus system according to Embodiment 4 of the present invention, and shows logic for making a bus abnormality detection execution signal in the
FIG. 4 shows logic that makes the bus abnormality detection execution signal significant by using an AND
次に、動作について説明する。
各モジュールに、各モジュール対応バス異常検出実行信号固定ビットを持たせ、このビットが1の場合、バス使用権要求とは関係なく、該当するモジュールに対し、バス異常検出を行わせるためのバス異常検出実行信号を有意にする。
それ以外の場合、バス使用権許可がなく、かつバス異常検出実行を許可するモジュールに対して、バス異常検出実行信号を有意にし、バス異常検出を行わせるようにする。
Next, the operation will be described.
Each module has a bus error detection execution signal fixed bit corresponding to each module. When this bit is 1, a bus error is detected to cause the corresponding module to detect a bus error regardless of the bus usage right request. Make the detection execution signal significant.
In other cases, the bus abnormality detection execution signal is made significant for modules that do not have permission to use the bus and permit the execution of bus abnormality detection, so that bus abnormality detection is performed.
実施の形態4によれば、バス異常検出実行を行うモジュールを選択することや、バス異常検出実行を行うモジュールを固定することができるので、システムバスの動作状況に応じて臨機応変に運用することが可能となる。 According to the fourth embodiment, it is possible to select a module that performs bus abnormality detection execution and to fix a module that performs bus abnormality detection execution. Therefore, the module can be operated flexibly according to the operation status of the system bus. Is possible.
実施の形態5.
実施の形態5の構成は、図1の構成と同じである。図1では、バス調停部10もシステムバス20に接続しており、各モジュールに対してアクセスを行うことができる構成になっている。
Embodiment 5 FIG.
The configuration of the fifth embodiment is the same as the configuration of FIG. In FIG. 1, the
次に、動作について説明する。
通常、バス調停部10は、各モジュールへのアクセスは行わないが、システムバス20の異常を検出した後、システムバス20及び各モジュールの健全性を確認するために、バス調停部10が各モジュールに対してアクセスを行う。
この時、各モジュールのアクセスに影響がないように、バス使用権要求がない場合にアクセスを行うとともに、異常の状態によっては、バス使用権要求があってもバス使用権許可を付与せずに、バス調停部10のみアクセスを行うようにする。
これにより、システムバスの診断を優先させることも可能である。
Next, the operation will be described.
Normally, the
At this time, access is performed when there is no bus use right request so that the access of each module is not affected, and depending on the abnormal state, even if there is a bus use right request, the bus use right permission is not granted. Only the
Thereby, it is possible to give priority to the diagnosis of the system bus.
実施の形態5によれば、システムバスに接続されているモジュールで異常を検出した後、バス調停部が、各モジュールに対してライトアクセスまたはリードアクセスを行うように構成しているので、システムバス及びモジュールの診断を優先させることができる。 According to the fifth embodiment, after detecting an abnormality in a module connected to the system bus, the bus arbitration unit is configured to perform write access or read access to each module. And module diagnostics can be prioritized.
1、2、3、n モジュール
10 バス調停部
20 システムバス
101 アドレス入出力バッファ
102 データ入出力バッファ
103 出力アドレスレジスタ
104 入力アドレスレジスタ
105 出力データレジスタ
106 入力データレジスタ
107 マスタ/スレーブ制御部
108 アドレス制御部
109 データ制御部
110 出力アドレス信号
111 入力アドレス信号
112 出力データ信号
113 入力データ信号
114 出力アドレスレジスタ信号
115 入力アドレスレジスタ信号
116 出力データレジスタ信号
117 入力データレジスタ信号
120 アドレス出力イネーブル信号
121 データ出力イネーブル信号
122 出力アドレスラッチ信号
123 入力アドレスラッチ信号
124 出力データラッチ信号
125 入力データラッチ信号
130、133、136、139 バス使用権要求信号
131、134、137、140 バス使用権許可信号
132、135、138、141 システムバス異常検出実行信号
1, 2, 3,
Claims (4)
上記バスモジュールに対し、異常検出を行うことを要求するシステムバス異常検出実行信号を有意にするバス調整部を備え、
上記バスモジュールは、
上記データを入出力するためのアドレスを制御するとともに上記アドレスのパリティチェックを行うアドレス制御部と、
上記入出力するデータを制御するとともに上記データのパリティチェックを行うデータ制御部とを有し、
上記バスマスタの場合には、
上記アドレス制御部は、上記バススレーブにアクセスするために上記システムバスに送出したアドレスを取り込み、この取り込んだアドレスと上記送出した元のアドレスを照合し、
上記バススレーブにライトアクセスを行う場合には、上記データ制御部は、上記システムバスに送出したデータを取り込み、この取り込んだデータと上記送出した元のデータを照合し、
上記バススレーブの場合には、
上記バスマスタのアクセスがリードアクセスの場合に、上記データ制御部は、上記バスマスタから上記アドレスの送信を受けて上記システムバスに送出したデータを取り込み、この取り込んだデータと上記送出した元のデータを照合し、
上記バスマスタまたはバススレーブである場合、もしくは上記バスマスタ及びバススレーブのいずれでもない場合でかつ上記バス調整部から異常検出を行うことを要求された場合に、
上記システムバスから入力されるアドレスを上記アドレス制御部でパリティチェックするとともに、上記システムバスから入力されるデータを上記データ制御部でパリティチェックし、
上記バス調整部は、上記システムバス異常検出実行信号を有意にするバスモジュールを固定するか、または任意にバスモジュールを選択できるように構成されていることを特徴とするバスシステム。 A plurality of bus modules connected to the system bus, as a bus slave to the bus module is accessed from the bus master or the bus master was given the bus use right, a bus system which transmits and receives data by address,
The bus module includes a bus adjustment unit that makes a system bus abnormality detection execution signal significant for requesting abnormality detection,
The bus module
An address control unit for controlling an address for inputting and outputting the data and performing a parity check of the address ;
A data control unit that controls the data to be input and output and performs a parity check of the data ;
In the case of the above bus master,
The address control unit fetches the address sent to the system bus to access the bus slave, collates the fetched address with the sent original address,
When performing write access to the bus slave, the data control unit takes in the data sent to the system bus, collates the fetched data with the original data sent out,
In the case of the above bus slave,
When the bus master access is a read access, the data control unit takes in the data sent to the system bus in response to the transmission of the address from the bus master, and collates the fetched data with the original data sent out. And
When it is the bus master or the bus slave, or when it is neither the bus master nor the bus slave, and when it is requested to perform abnormality detection from the bus adjustment unit,
A parity check is performed on the address input from the system bus by the address control unit, and a parity check is performed on the data input from the system bus by the data control unit.
The bus adjusting unit is configured to fix a bus module that makes the system bus abnormality detection execution signal significant, or to arbitrarily select a bus module .
上記システムバスへ出力するアドレスをラッチする出力アドレスレジスタと、
上記システムバスから入力されるアドレスをラッチする入力アドレスレジスタと、
上記システムバスへ出力するデータをラッチする出力データレジスタと、
上記システムバスから入力されるデータをラッチする入力データレジスタとを有し、
上記バスマスタとして、上記バススレーブにアクセスする場合に、上記システムバスに出力した上記アドレスを上記システムバスから上記入力アドレスレジスタに取り込み、上記出力アドレスレジスタ及び上記入力アドレスレジスタの内容を上記アドレス制御部で比較するとともに、
上記バスマスタまたは上記バススレーブとして、上記システムバスへのデータ送信時には、上記システムバスに出力したデータを上記システムバスから上記入力データレジスタに取り込み、上記出力データレジスタ及び上記入力データレジスタの内容を上記データ制御部で比較し、これらの比較で、一致しない場合に自バスモジュールのエラーを判定することを特徴とする請求項1記載のバスシステム。 The bus module
An output address register for latching the address output to the system bus,
An input address register for latching the address input from said system bus,
An output data register for latching the data to be output to the system bus,
And an input data register for latching the data inputted from the system bus,
When accessing the bus slave as the bus master, the address output to the system bus is taken into the input address register from the system bus, and the contents of the output address register and the input address register are read by the address control unit. Compare and
When transmitting data to the system bus as the bus master or the bus slave, the data output to the system bus is taken into the input data register from the system bus, and the contents of the output data register and the input data register are stored as the data. 2. The bus system according to claim 1, wherein a comparison is made by the control unit, and an error of the own bus module is determined when these comparisons do not match.
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