JP5623550B2 - 任意のトポロジーの直接ネットワークにおけるデッドロック防止 - Google Patents
任意のトポロジーの直接ネットワークにおけるデッドロック防止 Download PDFInfo
- Publication number
- JP5623550B2 JP5623550B2 JP2012546134A JP2012546134A JP5623550B2 JP 5623550 B2 JP5623550 B2 JP 5623550B2 JP 2012546134 A JP2012546134 A JP 2012546134A JP 2012546134 A JP2012546134 A JP 2012546134A JP 5623550 B2 JP5623550 B2 JP 5623550B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- switching element
- routing
- rule
- channel number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/12—Avoiding congestion; Recovering from congestion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/02—Topology update or discovery
- H04L45/06—Deflection routing, e.g. hot-potato routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17306—Intercommunication techniques
- G06F15/17312—Routing techniques specific to parallel machines, e.g. wormhole, store and forward, shortest path problem congestion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17381—Two dimensional, e.g. mesh, torus
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/18—Loop-free operations
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/60—Router architectures
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Multi Processors (AREA)
Description
本出願は、2009年12月21日に出願された、「Deadlock Prevention In Direct Networks Of Arbitrary Topology」と題する米国特許出願第12/643,280号、代理人整理番号GOOGLE3.0−056の利益を主張する。該特許出願の開示内容の全体を引用することにより、本明細書の一部をなすものとする。
I(A)<I(B)<I(C)
I(A)<I(B)>I(C)
I(A)>I(B)<I(C)
I(A)>I(B)>I(C)
が存在する。特定の(仮想)チャネル上のパケットフローが、パケットが別のチャネル上を流れる能力に依存するとき、「フロー依存」が存在する。スイッチに入るチャネル上のフローは、そのスイッチが、入力チャネルから出力へトラフィックをルーティングすることが可能である場合、スイッチを出るチャネル上のフローに依存する。仮想チャネル間のこの依存関係は、任意のチャネルが、直接的に又は推移的に(transitively)該チャネル自体に依存する場合、デッドロックにつながる可能性がある。
(1,2,3,4)−>(1,2,2,4)−>(1,2,2,1)−>(4,2,2,1)−>(4,3,2,1)
(1,2,3,4)−>(1,2,2,4)−>(1,2,2,1)−>(1,3,2,1)−>(4,3,2,1)
(1,2,3,4)−>(1,2,3,1)−>(1,2,2,1)−>(4,2,2,1)−>(4,3,2,1)
(1,2,3,4)−>(1,2,3,1)−>(1,2,2,1)−>(1,3,2,1)−>(4,3,2,1)
(1,2,3,4)−>(4,2,3,4)−>(4,3,3,4)−>(4,3,2,4)−>(4,3,2,1)
等の許容できないターンを含む。
Claims (18)
- コンピュータネットワークにおいてデッドロックを回避するようにパケットをルーティングする方法であって、
前記コンピュータネットワーク内の各スイッチに別個の識別子を割り当てるステップであって、該別個の識別子はそれぞれの各スイッチに一意なものである、割り当てるステップと、
前記デッドロックが回避されるように、前記コンピュータネットワークにわたって前記パケットをルーティングするためのターン規則を設定するステップであって、該ターン規則は、選択された条件が与えられて、第1のスイッチ(A)から中間スイッチ(B)を介して第2のスイッチ(C)に前記パケットを送信することを禁止するものであり、前記条件は、
前記中間スイッチ(B)の前記別個の識別子が、前記第1のスイッチ(A)及び前記第2のスイッチ(C)の双方の前記別個の識別子の値よりも大きな値を有することと、
前記中間スイッチ(B)の前記別個の識別子が、前記第1のスイッチ(A)及び前記第2のスイッチ(C)の双方の前記別個の識別子の値よりも小さな値を有することと、からなる群から選択されるものである、設定するステップと、
前記コンピュータネットワーク内の前記各スイッチに前記ターン規則を提供するステップと、
前記ターン規則に従って前記コンピュータネットワークにわたって前記パケットをルーティングするステップであって、前記選択された条件は、後続のパケットルーティングについて維持されるものである、ルーティングするステップと、
前記各スイッチにおいて複数の仮想チャネルをサポートするステップと、
前記選択された条件が与えられて、前記ターン規則が違反されるか否かを判断するステップと、
前記複数の仮想チャネルの一意の順序を選択することによって、前記ターン規則の違反を許可する仮想チャネル規則を設定するステップと、
前記仮想チャネル規則に従って前記コンピュータネットワークにわたって前記パケットをルーティングするステップであって、該仮想チャネル規則は、後続のパケットルーティングについて維持されるものである、ルーティングするステップと
を含んでなる、コンピュータネットワークにおいてデッドロックを回避するようにパケットをルーティングする方法。 - 前記第1のスイッチ(A)、前記第2のスイッチ(C)、及び前記中間スイッチ(B)は、適応的なルーティングのために構成されるものである請求項1に記載の方法。
- 前記第1のスイッチ(A)、前記第2のスイッチ(C)、及び前記中間スイッチ(B)は、複数のルーティングテーブルをそれぞれ保持するものである請求項1に記載の方法。
- 前記各スイッチの前記別個の識別子は、ハードウェア識別子のハッシュである請求項1に記載の方法。
- 以下の条件、すなわち、
仮想チャネル番号を、第1のチャネル番号からより大きいチャネル番号へ単調増加させること、又は、前記仮想チャネル番号を、前記第1のチャネル番号からより小さいチャネル番号へ単調減少させること、のうちの一方のみが生じる場合には、前記ターン規則の違反を許可する前記仮想チャネル規則を設定するステップ
を更に含む、請求項1に記載の方法。 - 前記コンピュータネットワークは、バタフライネットワークアーキテクチャである請求項1に記載の方法。
- 前記コンピュータネットワークはチップマルチプロセッサアーキテクチャを備えており、前記各スイッチは関連するプロセッサに結合されるものである、請求項1に記載の方法。
- コンピュータ可読記録媒体であって、該コンピュータ可読記録媒体上に格納された命令を有し、該命令は、プロセッサによって実行されると、該プロセッサに対し、
コンピュータネットワーク内の各スイッチに別個の識別子を割り当てる手順であって、該別個の識別子はそれぞれの各スイッチに一意なものである、割り当てる手順と、
デッドロックが回避されるように、前記コンピュータネットワークにわたってパケットをルーティングするためのターン規則を設定する手順であって、該ターン規則は、選択された条件が与えられて、第1のスイッチ(A)から中間スイッチ(B)を介して第2のスイッチ(C)に前記パケットを送信することを禁止するものであり、前記条件は、
前記中間スイッチ(B)の前記別個の識別子が、前記第1のスイッチ(A)及び前記第2のスイッチ(C)の双方の前記別個の識別子の値よりも大きな値を有することと、
前記中間スイッチ(B)の前記別個の識別子が、前記第1のスイッチ(A)及び前記第2のスイッチ(C)の双方の前記別個の識別子の値よりも小さな値を有することと、からなる群から選択されるものである、設定する手順と、
前記コンピュータネットワーク内の前記各スイッチに前記ターン規則を提供する手順と、
前記ターン規則に従って前記コンピュータネットワークにわたって前記パケットをルーティングする手順であって、前記選択された条件は、後続のパケットルーティングについて維持されるものである、ルーティングする手順と、
前記選択された条件が与えられて、前記ターン規則が違反されるか否かを判断する手順と、
前記複数の仮想チャネルの一意の順序を選択することによって、前記ターン規則の違反を許可する仮想チャネル規則を設定する手順と、
前記仮想チャネル規則に従って前記コンピュータネットワークにわたって前記パケットをルーティングする手順であって、該仮想チャネル規則は後続のパケットルーティングについて維持されるものである、ルーティングする手順と
を実行させるものである、コンピュータ可読記録媒体。 - 前記手順は、 以下の条件、すなわち、
仮想チャネル番号を、第1のチャネル番号からより大きいチャネル番号へ単調増加させること、又は、
前記仮想チャネル番号を、前記第1のチャネル番号からより小さいチャネル番号へ単調減少させること、のうちの一方のみが生じる場合には、前記ターン規則の違反を許可する前記仮想チャネル規則を設定すること
を更に含む、請求項8に記載の記録媒体。 - コンピュータシステムであって、
該コンピュータシステム内のそれぞれのノードに配置された複数のスイッチング素子であって、各スイッチング素子は別個の識別子によって識別され、隣接するスイッチング素子は互いに直接接続されている、複数のスイッチング素子を備えており、
前記各スイッチング素子は、該コンピュータシステムにおいてデッドロックが回避されるように、パケットをルーティングするためのターン規則を実行し、該ターン規則は、選択された条件が与えられて、第1のスイッチング素子(A)から中間スイッチング素子(B)を介して第2のスイッチング素子(C)にパケットを送信することを禁止するものであり、前記条件は、
前記中間スイッチング素子(B)の前記別個の識別子が、前記第1のスイッチング素子(A)及び前記第2のスイッチング素子(C)の双方の前記別個の識別子の値よりも大きな値を有することと、
前記中間スイッチング素子(B)の前記別個の識別子が、前記第1のスイッチング素子(A)及び前記第2のスイッチング素子(C)の双方の前記別個の識別子の値よりも小さな値を有することと、からなる群から選択されるものであり、
前記スイッチング素子(A、B、及びC)は、複数の仮想チャネルをそれぞれサポートし、前記複数の仮想チャネルのあらかじめ選択された一意の順序に従って前記ターン規則の違反を許可する仮想チャネル規則を用いるものである、コンピュータシステム。 - 前記第1のスイッチング素子(A)、前記第2のスイッチング素子(C)、及び前記中間スイッチング素子(B)は、適応的なルーティングのために構成されるものである請求項10に記載のコンピュータシステム。
- 前記第1のスイッチング素子(A)、前記第2のスイッチング素子(C)、及び前記中間スイッチング素子(B)は、複数のルーティングテーブルをそれぞれ格納するものである請求項10に記載のコンピュータシステム。
- 前記各スイッチング素子の前記別個の識別子は、前記各スイッチング素子のハードウェア識別子のハッシュである請求項10に記載のコンピュータシステム。
- 仮想チャネル番号を、第1のチャネル番号からより大きなチャネル番号へ単調増加させること、又は、
前記仮想チャネル番号を、前記第1のチャネル番号からより小さなチャネル番号へ単調減少させること、のうちの一方のみが生じる場合には、前記ターン規則の違反を許可するものである請求項10に記載のコンピュータシステム。 - 前記コンピュータシステムは、バタフライネットワークアーキテクチャを有する請求項10に記載のコンピュータシステム。
- 前記コンピュータシステムは、メッシュネットワークアーキテクチャを有する請求項10に記載のコンピュータシステム。
- 前記コンピュータシステムはチップマルチプロセッサアーキテクチャを備えており、前記各スイッチング素子は関連するプロセッサに結合されるものである、請求項10に記載のコンピュータシステム。
- 前記複数のスイッチング素子は、コンピュータネットワークの前記ノードにおけるルータを備えており、該ルータのうちの少なくとも幾つかは、前記ネットワークにわたってデータパケットを送信するためのホストに接続している請求項10に記載のコンピュータシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/643,280 | 2009-12-21 | ||
US12/643,280 US8139490B2 (en) | 2009-12-21 | 2009-12-21 | Deadlock prevention in direct networks of arbitrary topology |
PCT/US2010/061467 WO2011084774A2 (en) | 2009-12-21 | 2010-12-21 | Deadlock prevention in direct networks of arbitrary topology |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013515449A JP2013515449A (ja) | 2013-05-02 |
JP5623550B2 true JP5623550B2 (ja) | 2014-11-12 |
Family
ID=44151001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012546134A Active JP5623550B2 (ja) | 2009-12-21 | 2010-12-21 | 任意のトポロジーの直接ネットワークにおけるデッドロック防止 |
Country Status (4)
Country | Link |
---|---|
US (3) | US8139490B2 (ja) |
EP (1) | EP2517418B1 (ja) |
JP (1) | JP5623550B2 (ja) |
WO (1) | WO2011084774A2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5552938B2 (ja) * | 2010-07-23 | 2014-07-16 | 富士通株式会社 | 禁止ターン決定プログラムおよび禁止ターン決定装置 |
KR101924002B1 (ko) * | 2011-12-12 | 2018-12-03 | 삼성전자 주식회사 | 칩 멀티 프로세서, 및 칩 멀티 프로세서를 위한 라우터 |
US9379971B2 (en) * | 2012-05-11 | 2016-06-28 | Simula Inovation AS | Method and apparatus for determining paths between source/destination pairs |
US9197541B2 (en) * | 2012-11-15 | 2015-11-24 | Compass Electro Optical Systems Ltd. | Router with passive interconnect and distributed switchless switching |
GB2508891A (en) * | 2012-12-14 | 2014-06-18 | Ibm | Deadlock-free routing of data packets in fat tree networks |
US8761181B1 (en) * | 2013-04-19 | 2014-06-24 | Cubic Corporation | Packet sequence number tracking for duplicate packet detection |
US9294385B2 (en) | 2014-03-03 | 2016-03-22 | International Business Machines Corporation | Deadlock-free routing in fat tree networks |
CN104539536B (zh) * | 2014-12-01 | 2017-10-17 | 清华大学 | 动态状态驱动的流控及Torus网络自适应路由方法 |
CN105224501B (zh) * | 2015-09-01 | 2018-10-02 | 华为技术有限公司 | 改进圆环面网络及其确定数据包传输路径的方法和装置 |
US10491545B2 (en) | 2017-05-26 | 2019-11-26 | Hewlett Packard Enterprise Development Lp | Virtual channel routing |
CN109842553B (zh) * | 2017-12-12 | 2021-10-08 | 中国科学院计算技术研究所 | 一种面向链路资源的自适应互连与路由控制方法和系统 |
US11294850B2 (en) * | 2019-03-29 | 2022-04-05 | Intel Corporation | System, apparatus and method for increasing bandwidth of edge-located agents of an integrated circuit |
US11108679B2 (en) | 2019-08-08 | 2021-08-31 | Mellanox Technologies Tlv Ltd. | Producing deadlock-free routes in lossless cartesian topologies with minimal number of virtual lanes |
US11425027B2 (en) | 2020-11-01 | 2022-08-23 | Mellanox Technologies, Ltd. | Turn-based deadlock-free routing in a Cartesian topology |
CN113965471B (zh) * | 2021-10-22 | 2022-09-06 | 上海交通大学 | 基于RoCEv2协议的网络构建方法及系统 |
CN114826930B (zh) * | 2022-04-20 | 2024-02-23 | 山东云海国创云计算装备产业创新中心有限公司 | 一种实现扁平式蝴蝶型网络拓扑的系统及方法 |
CN115277551B (zh) * | 2022-07-28 | 2024-01-12 | 上海交通大学 | 基于环形结构的模块化三维片上网络无死锁路由系统和方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0243849A (ja) * | 1988-08-03 | 1990-02-14 | Fujitsu Ltd | ノード間中継方式 |
US5701416A (en) * | 1995-04-13 | 1997-12-23 | Cray Research, Inc. | Adaptive routing mechanism for torus interconnection network |
JP3156766B2 (ja) * | 1997-11-20 | 2001-04-16 | 日本電気株式会社 | デッドロックを回避するパケットルーティング方式 |
US20040004966A1 (en) | 2001-04-27 | 2004-01-08 | Foster Michael S. | Using virtual identifiers to route transmitted data through a network |
JP4474527B2 (ja) * | 2004-08-06 | 2010-06-09 | パナソニック株式会社 | マルチホップ型無線システムの構成方法及び無線ノード装置 |
EP2067319B1 (en) * | 2006-09-29 | 2018-09-26 | Telefonaktiebolaget LM Ericsson (publ) | Loop-detection in moving networks |
US7773618B2 (en) | 2006-11-08 | 2010-08-10 | Sicortex, Inc. | System and method for preventing deadlock in richly-connected multi-processor computer system using dynamic assignment of virtual channels |
US7793158B2 (en) | 2007-08-27 | 2010-09-07 | International Business Machines Corporation | Providing reliability of communication between supernodes of a multi-tiered full-graph interconnect architecture |
US8285789B2 (en) | 2007-10-05 | 2012-10-09 | Intel Corporation | Flattened butterfly processor interconnect network |
-
2009
- 2009-12-21 US US12/643,280 patent/US8139490B2/en not_active Expired - Fee Related
-
2010
- 2010-12-21 EP EP10842706.3A patent/EP2517418B1/en active Active
- 2010-12-21 JP JP2012546134A patent/JP5623550B2/ja active Active
- 2010-12-21 WO PCT/US2010/061467 patent/WO2011084774A2/en active Application Filing
-
2012
- 2012-02-06 US US13/366,722 patent/US8441933B2/en active Active
-
2013
- 2013-04-29 US US13/872,450 patent/US8964559B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP2517418B1 (en) | 2014-11-19 |
US8441933B2 (en) | 2013-05-14 |
US20130242731A1 (en) | 2013-09-19 |
JP2013515449A (ja) | 2013-05-02 |
US8964559B2 (en) | 2015-02-24 |
US20120140631A1 (en) | 2012-06-07 |
US8139490B2 (en) | 2012-03-20 |
WO2011084774A3 (en) | 2011-11-17 |
EP2517418A2 (en) | 2012-10-31 |
US20110149981A1 (en) | 2011-06-23 |
EP2517418A4 (en) | 2013-06-05 |
WO2011084774A2 (en) | 2011-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5623550B2 (ja) | 任意のトポロジーの直接ネットワークにおけるデッドロック防止 | |
JP2817770B2 (ja) | パケットの経路指定デッドロック回避方法及び装置 | |
US8730965B2 (en) | Systems and methods for dynamic routing in a multiprocessor network using local congestion sensing | |
US5898826A (en) | Method and apparatus for deadlock-free routing around an unusable routing component in an N-dimensional network | |
US7379424B1 (en) | Systems and methods for routing packets in multiprocessor computer systems | |
US5701416A (en) | Adaptive routing mechanism for torus interconnection network | |
US7987288B2 (en) | Method and arrangement for routing data packets in a packet-switching data network | |
US9577956B2 (en) | System and method for supporting multi-homed fat-tree routing in a middleware machine environment | |
US20180026878A1 (en) | Scalable deadlock-free deterministic minimal-path routing for dragonfly networks | |
US20030126268A1 (en) | Method of preserving symmetrical routing in a communication system based upon a server farm | |
JPH08503799A (ja) | マルチプロセッサ・システムにおける方向順ルーティング | |
JPH05153163A (ja) | メツセージのルーテイング方法およびネツトワーク | |
US9565096B1 (en) | Traffic distribution over multiple paths in a network | |
JPH1063629A (ja) | ネットワーク内でルーティング・デッドロックの発生を防止する方法及び装置 | |
US10374943B2 (en) | Routing packets in dimensional order in multidimensional networks | |
US20230327976A1 (en) | Deadlock-free multipath routing for direct interconnect networks | |
Adda et al. | Routing and fault tolerance in Z-fat tree | |
US6631421B1 (en) | Recursive partitioning of networks | |
Avresky et al. | Dynamic Reconfiguration in High-Speed Computer Clusters. | |
JPS63501663A (ja) | マルチプロセッサ通信装置 | |
JPH10124472A (ja) | 多ノードsciコンピュータシステムの経路指定方法 | |
Theiss et al. | FRoots: A fault tolerant and topology-flexible routing technique | |
JPH07239835A (ja) | 並列計算機のネットワーク内データ転送制御方式 | |
Lin et al. | ACO-based fault-aware routing algorithm for Network-on-Chip systems | |
US20240195732A1 (en) | Fault-tolerant routing algorithm for toroidal network topologies |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130417 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20130417 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20130513 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130705 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131004 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131011 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140602 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140805 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140826 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140924 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5623550 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |