JP5605784B2 - Game machine - Google Patents
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Description
本発明は、パチスロ、パチンコその他の遊技機に関する。 The present invention relates to a pachislot machine, a pachinko machine, and other gaming machines.
従来、パチスロやパチンコ等の遊技機においては、基本となる遊技状態の「一般遊技状態」と、所定の条件を満たしたこと又は抽籤結果等に基づいて遷移することにより遊技者にとって有利となる遊技を実行することが可能な複数種類の「特別遊技状態」とが設定されており、これらの種々の遊技状態に応じて、装飾ランプや液晶表示装置、又は音声発生装置等を用いた演出が実行されるように構成されている。 Conventionally, in a gaming machine such as a pachislot machine or a pachinko machine, a game that is advantageous to the player by making a transition based on the “general gaming state” of the basic gaming state and satisfying predetermined conditions or lottery results, etc. There are multiple types of “special game states” that can be executed, and depending on these various game states, effects using decoration lamps, liquid crystal display devices, sound generators, etc. are executed It is configured to be.
これらの各遊技状態の決定や、演出の実行を実現するために、遊技機の内部には、主に遊技処理動作を制御する主制御回路と、主制御回路から送信される制御信号に基づいて演出等を実行する副制御回路とが配されている。また、副制御回路には、光、映像又は音声による演出を実現するための、装飾ランプ、液晶表示装置、音声発生装置等の周辺装置が多数接続されている。 In order to realize the determination of each game state and the execution of the production, the inside of the gaming machine is mainly based on a main control circuit for controlling the game processing operation and a control signal transmitted from the main control circuit. A sub-control circuit that performs effects and the like is arranged. The sub-control circuit is connected to a large number of peripheral devices such as decorative lamps, liquid crystal display devices, and sound generators for realizing effects by light, video, or sound.
特に近年では、遊技中における多彩な演出を実現するために、70以上の装飾ランプや液晶表示装置、5個以上のスピーカが配されている遊技機も存在する。 Particularly in recent years, there are also gaming machines in which 70 or more decorative lamps, liquid crystal display devices, and 5 or more speakers are arranged in order to realize various effects during the game.
このうち、例えば、70以上の装飾ランプの点灯及び消灯を制御するために、副制御回路にそれぞれの装飾ランプ点灯制御用のI/Oを設けて、それぞれの装飾ランプまで電線を配線すると、装飾ランプ点灯用の配線だけでも多量の電線が副制御回路に接続されることとなる。副制御回路に多量の電線を接続すると、遊技機の筐体内に配された副制御回路における発熱体の放熱効率が低下したり、遊技機の組立作業効率が低下したり、遊技機のメンテナンスが困難になったり、電線の断線や接続不良等による故障の発生率が上昇したり、遊技機の製造コストが上昇するなどの不具合が生ずる。 Of these, for example, in order to control the lighting and extinguishing of 70 or more decorative lamps, the I / O for controlling the decorative lamp lighting is provided in the sub-control circuit, and the electric wires are wired to the decorative lamps. A large amount of electric wires are connected to the sub-control circuit only with the lamp lighting wiring. If a large number of wires are connected to the sub-control circuit, the heat dissipation efficiency of the heating element in the sub-control circuit arranged in the casing of the gaming machine will decrease, the assembly work efficiency of the gaming machine will decrease, and maintenance of the gaming machine will Problems such as difficulty, an increase in the failure rate due to wire breakage or poor connection, and an increase in the manufacturing cost of gaming machines occur.
このように、多量の配線が存在することによる不具合を減少させるために、装飾ランプ、液晶表示装置、スピーカ等の周辺装置の近傍に、これらの周辺装置を制御する中継基板を設け、副制御回路と中継基板との間を双方向シリアル通信の配線で接続した発明が開示されている(例えば特許文献1参照。)。 Thus, in order to reduce problems caused by the presence of a large amount of wiring, a relay board for controlling these peripheral devices is provided in the vicinity of the peripheral devices such as decorative lamps, liquid crystal display devices, speakers, etc., and the sub-control circuit And a relay board are connected by bidirectional serial communication wiring (for example, see Patent Document 1).
特許文献1に記載されている発明によれば、副制御回路と中継基板との間の配線をシリアル通信化することによって、副制御回路に接続される電線の本数を減らすことで、組立の作業効率を高め、製造コストを削減し、ごみの発生量を減し、更にノイズの発生を低下させることができるとしている。 According to the invention described in Patent Document 1, assembly work can be performed by reducing the number of wires connected to the sub-control circuit by serializing the wiring between the sub-control circuit and the relay board. It is said that efficiency can be increased, manufacturing costs can be reduced, the amount of waste generated can be reduced, and noise generation can be further reduced.
なお、副制御回路と中継基板との間をI2Cインターフェースを用いてシリアル通信化し、電線による通信ケーブルを用いて両基板間を通信接続する回路例を図7に示す。 FIG. 7 shows a circuit example in which the sub-control circuit and the relay board are serially communicated using the I 2 C interface, and the two boards are communicably connected using a communication cable.
図7に示すマスタ側の通信手段COM1は、副制御回路側に実装されているデバイスであり、スレーブ側の通信手段COM2は、中継基板側に実装されているデバイスである。図7に示すスレーブ側の中継基板は、例えば多数のランプの点消灯を制御する基板である。 The master-side communication means COM1 shown in FIG. 7 is a device mounted on the sub-control circuit side, and the slave-side communication means COM2 is a device mounted on the relay board side. The slave-side relay board shown in FIG. 7 is a board that controls turning on and off of a large number of lamps, for example.
図7に示す通信手段COM1は、近年多用されている汎用のI2Cデバイスであり、副制御回路のサブCPUに接続されているデバイスである。通信手段COM1の電源には、通常のロジック用の電源(+Vc)を用いているが、離れた場所に存在する中継基板と通信接続する際に、通信ケーブルを介してノイズを受けることによる誤動作の防止と、中継基板との間での電源に起因するアイソレーションを確実にするために、通信用の電源(+Vdd)を別途準備して用いている。 The communication means COM1 shown in FIG. 7 is a general-purpose I 2 C device that has been frequently used in recent years, and is a device connected to the sub CPU of the sub control circuit. The power supply for the communication means COM1 is a normal power supply for logic (+ Vc), but malfunctions due to receiving noise via a communication cable when connecting to a relay board located at a distant place. A power supply for communication (+ Vdd) is separately prepared and used in order to prevent isolation and to ensure isolation due to the power supply between the relay board.
マスタ側の通信手段COM1のSDA(I2Cインターフェースにおけるデータラインを表す。)及びSCL(I2Cインターフェースにおけるクロックラインを表す。)は、ロジックレベルを変換するとともに長距離にわたって400Kbit/sの動作を可能にする双方向バッファDR1と、通信ケーブルとを介して中継基板側に接続されている。 The SDA (representing the data line in the I 2 C interface) and SCL (representing the clock line in the I 2 C interface) of the communication means COM1 on the master side convert the logic level and operate at 400 Kbit / s over a long distance. It is connected to the relay board side via a bidirectional buffer DR1 enabling communication and a communication cable.
スレーブ側の通信手段COM2のSDA及びSCLも同様に、プルアップ抵抗R92及び双方向バッファDR2と通信ケーブルとを介して副制御回路側に接続されている。 Similarly, SDA and SCL of the slave side communication means COM2 are connected to the sub control circuit side via the pull-up resistor R92, the bidirectional buffer DR2 and the communication cable.
通信手段COM1及びCOM2のSDAは、送受信するデータを伝送するデータラインである。また、通信手段COM1及びCOM2のSCLは、送信するデータのサンプリングを行うためのクロック信号を伝送するクロックラインである。 The SDA of the communication means COM1 and COM2 is a data line for transmitting data to be transmitted / received. The SCLs of the communication units COM1 and COM2 are clock lines that transmit a clock signal for sampling data to be transmitted.
図7に示すように、プルアップ抵抗R92を用いたワイヤードOR接続を用いて、副制御回路と中継基板との間で通信を行う場合において、双方向バッファDR1及びDR2を、通信手段COM1及び通信手段COM2の間に挿入することで、通信ケーブル(通信ハーネスとも呼ばれる。)が拾う外来ノイズをある程度減少させることができる。 As shown in FIG. 7, in the case where communication is performed between the sub control circuit and the relay board using the wired OR connection using the pull-up resistor R92, the bidirectional buffers DR1 and DR2 are connected to the communication means COM1 and the communication. By inserting between the means COM2, the external noise picked up by the communication cable (also called a communication harness) can be reduced to some extent.
しかしながら、特許文献1に記載されている遊技機によれば、副制御回路に接続される電線の本数を減らすことができるものの、副制御回路と中継基板との間の距離が長くなると、電線間の容量により通信の伝送速度を低く抑えなければならなくなったり、耐ノイズ性を向上させるために、通信に使用する信号線の電圧を上げたり、電流を多く流すなどの工夫が別途必要となる。 However, according to the gaming machine described in Patent Document 1, although the number of wires connected to the sub-control circuit can be reduced, when the distance between the sub-control circuit and the relay board becomes long, Depending on the capacity, it is necessary to keep the transmission speed of the communication low, and in order to improve the noise resistance, it is necessary to devise other means such as increasing the voltage of the signal line used for communication or flowing a large amount of current.
また、副制御回路と中継基板との間の距離が長い場合には、I2Cなどに代表されるようなオンボード用の使いやすい通信インターフェースの仕様では適合が困難となり、外部出力用の負荷が大きな使いにくい通信インターフェースを用いなければならなくなる。 Also, if the distance between the sub-control circuit and the relay board is long, it will be difficult to comply with the on-board communication interface specifications represented by I 2 C, etc. Will have to use a large and difficult to use communication interface.
また、図7に示したように、副制御回路と中継基板との間における通信ラインに双方向バッファDR1及びDR2とを挿入した場合であっても、やはり通信ケーブルを介して外来ノイズを受けることとなる。 Further, as shown in FIG. 7, even when the bidirectional buffers DR1 and DR2 are inserted in the communication line between the sub-control circuit and the relay board, the external noise is still received via the communication cable. It becomes.
また、遊技者が遊技中にパチスロやパチンコの遊技機に対して電波を照射したり放電させたりすることにより、遊技機内において誤動作を誘発させたり、予め細工を加えた遊技機において不正なプログラムを起動させるなどの、不正なゴト行為を行う場合がある。主制御回路、副制御回路及び中継基板との間を長い電線で接続すると、これらのゴト行為による電磁波を受信して、副制御回路や主制御回路が誤動作しやすくなったり、不正なプログラムが起動しやすくなるなどの不具合を生ずる。 In addition, when a player emits radio waves or discharges a pachislot machine or a pachinko machine during a game, a malfunction may be induced in the gaming machine, or an illegal program may be installed in a pre-crafted gaming machine. In some cases, illegal acts such as starting up are performed. When long wires are connected between the main control circuit, sub control circuit, and relay board, electromagnetic waves generated by these goto actions are received, and the sub control circuit and main control circuit are more likely to malfunction, and unauthorized programs are started. This causes problems such as being easy to do.
また、ゴト行為に限らず、遊技者の衣類等に静電気が帯電しており、遊技者が遊技機に触れた瞬間に静電気が遊技機に放電した場合や、遊技者が携行する携帯電話機が発する電磁波により、主制御回路、副制御回路及び中継基板との間を接続する電線に電流が流れ、主制御回路や副制御回路において誤動作を誘発する可能性もある。 Also, not only in the case of goto acts, static electricity is charged to the player's clothing, etc., and when the player touches the gaming machine, the static electricity is discharged to the gaming machine, or a mobile phone carried by the player is issued. An electromagnetic wave may cause a current to flow through the electric wires connecting the main control circuit, the sub control circuit, and the relay board, and may cause a malfunction in the main control circuit and the sub control circuit.
本発明は、上記の課題に鑑みてなされたものであり、基板間の配線を減少させて筐体内における放熱効率を向上させ、電線の断線や接続不良等による故障の発生率を低下させ、遊技機のメンテナンスを容易にし、遊技機の製造コストを抑えるとともに、情報の転送レートを維持しつつ、外来ノイズによる主制御回路又は副制御回路の誤動作を減少させることが可能な遊技機を提供することを目的としている。 The present invention has been made in view of the above problems, and reduces the wiring between boards to improve the heat dissipation efficiency in the housing, and reduces the occurrence rate of failures due to wire breakage, poor connection, etc. To provide a gaming machine capable of facilitating machine maintenance, reducing the manufacturing cost of a gaming machine, and reducing malfunctions of a main control circuit or a sub-control circuit due to external noise while maintaining an information transfer rate. It is an object.
本発明に係る遊技機は、主制御回路、副制御回路、液晶表示装置及び各種基板を備え、前記主制御回路と副制御回路との間、並びに副制御回路と液晶表示装置及び各種基板との間を通信インターフェースにより通信する通信手段を備えた遊技機であって、前記主制御回路、副制御回路、液晶表示装置及び各種基板はそれぞれ送信手段及び受信手段を有し、前記送信手段は所定数量のデータの送信が完了すると受信終了を擬似的に確認する擬似アクノリッジ信号を生成することを特徴とする。
本発明によれば、本来受信手段側で生成し送信手段側に送信するアクノリッジ信号を、擬似的に送信手段側にて生成するようにしたので、基板間の配線を減少させることができる。
A gaming machine according to the present invention includes a main control circuit, a sub control circuit, a liquid crystal display device, and various substrates, between the main control circuit and the sub control circuit, and between the sub control circuit, the liquid crystal display device, and the various substrates. during a game machine having a communication means for communicating with the communication interface of said main control circuit, the sub-control circuit, a liquid crystal display device and various substrates have a transmitting means and receiving means, respectively, before Symbol transmission means where and generating a pseudo acknowledge signal to confirm artificially the reception end and the transmission of the constant amount of data is completed.
According to the present invention, since the acknowledge signal originally generated on the receiving means side and transmitted to the transmitting means side is generated on the transmitting means side in a pseudo manner, the wiring between the substrates can be reduced.
また、本発明に係る送信手段は、前記データ及びクロック信号を光データ信号及び光クロック信号に変換して出力する光信号出力手段と、前記クロック信号を計数し、当該計数値が前記所定数量に到達すると計数完了信号を出力するカウンタと、前記カウンタが出力した計数完了信号を用いて、前記擬似アクノリッジ信号を生成する擬似アクノリッジ信号生成手段と、を有することを特徴とする。 Further, the transmission means according to the present invention includes an optical signal output means for converting the data and clock signal into an optical data signal and an optical clock signal and outputting the optical signal and an optical clock signal, and counts the clock signal. a counter for outputting a count completion signal upon reaching, by using the count completion signal the counter is output, and having a a pseudo acknowledge signal generating means for generating the pseudo acknowledge signal.
本発明によれば、本来受信装置側で発するアクノリッジ信号を、擬似的に送信装置側にて生成して送信手段に出力するようにしたので、データ及びクロック信号のみを光信号に変換して他の基板間で光通信を行うことができる。基板間における情報の伝達に光通信を用いることによって、基板間の配線を減少させつつ基板間における電気的な繋がりを絶つことができる。 According to the present invention, the acknowledge signal originally generated on the receiving device side is artificially generated on the transmitting device side and output to the transmitting means. Therefore, only the data and the clock signal are converted into optical signals, and the like. Optical communication can be performed between the substrates. By using optical communication for the transmission of information between the substrates, the electrical connection between the substrates can be disconnected while reducing the wiring between the substrates.
また、本発明によれば、データのサンプリングを行うためのクロック信号を計数して、その計数値が所定数量に到達した際に出力されるカウンタの計数完了信号を用いて、アクノリッジ信号を擬似的に生成して送信手段に出力するようにしたので、データの送信後、直ちにアクノリッジ信号の応答を行うことが可能となる。 Further, according to the present invention, the clock signal for sampling data is counted, and the acknowledge signal is simulated using the count completion signal of the counter that is output when the count value reaches a predetermined number. Since the data is generated and output to the transmission means, it is possible to immediately respond to the acknowledge signal after data transmission.
また、本発明によれば、基板間における情報の伝達に通信を用いることで基板間の配線を減少させることが可能となり、筐体内における放熱効率を向上させ、電線の断線や接続不良等による故障の発生率を低下させ、遊技機のメンテナンスを容易にすることができる。また、光通信を行うことにより、情報の転送レートを維持しつつ、通信線や電源線等を経由して混入する外来ノイズによる誤動作を減少させることができる。 Further, according to the present invention, it is possible to reduce the wiring between the boards by using communication for the transmission of information between the boards, improve the heat radiation efficiency in the housing, and break down due to the disconnection or poor connection of the wires. Can be reduced, and maintenance of the gaming machine can be facilitated. Further, by performing optical communication, it is possible to reduce malfunctions due to external noise mixed in via a communication line, a power line, or the like while maintaining an information transfer rate.
また、本来受信装置側で生成するアクノリッジ信号を、擬似的に送信装置側で生成して送信手段に出力するようにしたので、アクノリッジ信号の応答を受信するために必要となる光通信による受信データラインを省略することができる。 In addition, since the acknowledge signal originally generated on the receiving device side is artificially generated on the transmitting device side and output to the transmission means, the received data by optical communication required to receive the response of the acknowledge signal Lines can be omitted.
したがって、本発明によれば、光通信を行う際に基板間において必要となるアクノリッジ信号受信用の光ケーブルの配線が不要になるとともに、受信装置側の回路を簡単な構成にすることができる。これにより、製品のコストの低減と、開発期間の短縮化を図ることができる。 Therefore, according to the present invention, it is not necessary to provide an optical cable for receiving an acknowledge signal between the substrates when performing optical communication, and the circuit on the receiving device side can be simplified. Thereby, the cost of the product can be reduced and the development period can be shortened.
また、他の発明によれば、前記通信インターフェースとしてI2Cインターフェースを用い、前記光信号出力手段は、電気的にワイヤードOR接続されるデータライン及びクロックラインを、光データ信号及び光クロック信号に変換して出力することを特徴とする。 According to another aspect of the invention, an I 2 C interface is used as the communication interface, and the optical signal output means converts a data line and a clock line that are electrically wired-OR connected into an optical data signal and an optical clock signal. It is converted and output.
本発明によれば、電気的にワイヤードOR接続されているI2Cインターフェースのデータライン及びクロックラインのみを光信号に変換して情報を送信することが可能となるので、数多く提供されている、使い慣れたI2Cデバイスやプログラムモジュールをそのまま用いることが可能となり、通信に関するハードウェア並びにソフトウェア開発に必要な開発時間を大幅に短縮することができる。また、故障診断ツールやデバッグツールが数多く提供されているI2Cインターフェースを用いることにより、これらの汎用のツールを用いた基板間における故障診断やデバッグが容易となり、不良個所の究明時間を短縮することができる。 According to the present invention, only the data line and clock line of the I 2 C interface that are electrically wired-OR connected can be converted into an optical signal to transmit information. Familiar I 2 C devices and program modules can be used as they are, and the development time required for communication hardware and software development can be greatly reduced. In addition, by using the I 2 C interface, which provides many failure diagnosis tools and debugging tools, it is easy to diagnose and debug between boards using these general-purpose tools, and shorten the time to investigate the defective part. be able to.
本発明によれば、主制御回路、副制御回路及び中継基板との間を通信インターフェースにより接続して情報の伝達を行うことが可能となるので、基板間の配線を減少させて筐体内における放熱効率を向上させ、電線の断線や接続不良等による故障の発生率を低下させ、遊技機のメンテナンスを容易にし、遊技機の製造コストを抑えるとともに、情報の転送レートを維持しつつ、外来ノイズによる主制御回路又は副制御回路の誤動作を減少させることが可能となる。 According to the present invention, it is possible to transmit information by connecting the main control circuit, the sub-control circuit, and the relay board by the communication interface, and therefore, the wiring between the boards is reduced to reduce the heat dissipation in the housing. Improve efficiency, reduce the rate of failure due to wire breakage or poor connection, facilitate maintenance of gaming machines, reduce gaming machine manufacturing costs, maintain information transfer rate, It is possible to reduce malfunctions of the main control circuit or the sub control circuit.
本発明をパチスロ1に適用した場合の実施の形態について、以下図面を参照しながら説明する。なお、本発明をパチンコ、その他の遊技機に適用することも可能である。 An embodiment in which the present invention is applied to a pachislot machine 1 will be described below with reference to the drawings. Note that the present invention can also be applied to pachinko and other gaming machines.
図1は、パチスロ1の外観斜視図であり、図2は、キャビネット2の前面に開閉可能に軸支されているフロントドア9を開いて、パチスロ1の内部を観察した斜視図である。
FIG. 1 is an external perspective view of the pachi-slot 1, and FIG. 2 is a perspective view of the interior of the pachi-slot 1 when the front door 9 that is pivotally supported on the front surface of the
パチスロ1は、リール3や回路基板等を収容するキャビネット2と、キャビネット2に対して開閉可能に取り付けられるフロントドア9とを備える。キャビネット2の内部には、3つのリール3が横並びに設けられている。各リール3は、円筒状のフレームの周面に、複数の図柄(例えば21個)が回転方向に沿って連続的に配された帯状のシートを貼り付けて構成されている。
The pachi-slot 1 includes a
フロントドア9の中央には、液晶表示装置5が設けられている。液晶表示装置5は、図柄表示領域を含む表示画面を備え、正面から見て3つのリール3に重畳する手前側に位置するように設けられている。図柄表示領域は、3つのリール3のそれぞれに対応して設けられており、その背後に設けられたリール3を透過することが可能な構成を備えている。
A liquid
つまり、図柄表示領域は、表示窓4としての機能を果たすものであり、その背後に設けられたリール3の回転及びその停止の動作が遊技者側から視認可能となる。また、本実施の形態では、図柄表示領域を含めた表示画面の全体を使って、映像の表示が行われ、演出が実行される。 That is, the symbol display area functions as the display window 4, and the player can visually recognize the rotation and the stop operation of the reel 3 provided behind the display window 4. In the present embodiment, the entire display screen including the symbol display area is used to display an image and execute an effect.
図柄表示領域(以下、表示窓4)は、その背後に設けられたリール3の回転が停止されたとき、リール3の表面に配された複数種類の図柄のうち、その枠内における上段、中段及び下段の各領域にそれぞれ1個の図柄(合計で3個)を表示する。また、各表示窓4が有する上段、中段及び下段からなる3つの領域のうち予め定められた何れかをそれぞれ組合せてなる擬似的なラインを、入賞か否かの判定を行う対象となるライン(入賞判定ライン8)として定義する。 When the rotation of the reel 3 provided behind the symbol 3 is stopped, the symbol display area (hereinafter referred to as the display window 4) has an upper stage and a middle stage within the frame among a plurality of types of symbols arranged on the surface of the reel 3. In addition, one symbol (three in total) is displayed in each of the lower areas. In addition, a pseudo line formed by combining any one of the three regions including the upper stage, the middle stage, and the lower stage of each display window 4 is a target line for determining whether or not to win ( It is defined as a winning determination line 8).
本実施の形態では、各表示窓4の上段を組合せてなるトップライン、各表示窓4の中段を組合せてなるセンターライン、各表示窓4の下段を組合せてなるボトムライン、左表示窓の上段、中表示窓の中段及び右表示窓の下段を組合せてなるクロスダウンライン、左表示窓の下段、中表示窓の中段及び右表示窓の上段を組合せてなるクロスアップラインの5つを入賞判定ライン8として設けている。
In the present embodiment, a top line that combines the upper stages of the display windows 4, a center line that combines the middle stages of the display windows 4, a bottom line that combines the lower stages of the display windows 4, and an upper stage of the left display window. , Winning determination of five cross-down lines that combine the middle stage of the middle display window and the lower stage of the right display window, the lower stage of the left display window, the cross-up line that combines the middle stage of the middle display window and the upper stage of the right
フロントドア9には、遊技者による操作の対象となる各種装置が設けられている。台座部右側に配されているメダル投入口15は、遊技者によって外部から投下されるメダルを受け入れるために設けられる。メダル投入口15に受け入れられたメダルは、所定枚数(例えば3枚)を上限として1回の遊技に投入されることとなり、所定枚数を超えた分はパチスロ1内部に預けることが可能となる(いわゆるクレジット機能)。
The front door 9 is provided with various devices to be operated by the player. The
台座部左側に配されているベットボタン13は、パチスロ1内部に預けられているメダルから1回の遊技に投入する枚数を決定するために設けられる。精算ボタン14は、パチスロ1内部に預けられているメダルを外部に引き出すために設けられる。
The
台座部左側に配されているスタートレバー6は、全てのリール3の回転を開始するために設けられる。ストップボタン7は、3つのリール3のそれぞれに対応づけられ、対応するリール3の回転を停止するために設けられる。
A start lever 6 disposed on the left side of the pedestal is provided to start the rotation of all the reels 3. The
リール3の左側に配されている7セグ表示器12は、7セグメントLEDからなり、今回の遊技に投入されたメダルの枚数(以下、投入枚数)、特典として遊技者に対して払い出すメダルの枚数(以下、払出枚数)、パチスロ1内部に預けられているメダルの枚数(以下、クレジット枚数)等の情報を遊技者に対してデジタル表示する。
The 7-
液晶表示装置5の側方及び上方には、多数のランプ24(LED等)が配されており、演出内容に応じて、点灯状態の移動、点灯状態の回転、ストロボ状の発光、その他の点消灯のパターンにて発光する。液晶表示装置5の下方左右に配されている一対のスピーカ21は、演出内容に応じた効果音や楽曲等の音を出力する。メダル払出口16は、後述のメダル払出装置の駆動により排出されるメダルを外部に導く。メダル払出口16から排出されたメダルは、メダル受皿17に貯められる。
A large number of lamps 24 (LEDs, etc.) are arranged on the side and upper side of the liquid
液晶表示装置5の下方かつ台座部の上方には、図柄組合せ及びメダルの配当枚数等を表示する配当パネル23が配設されている。また、台座部の下方には、機械名称やキャラクタの図柄を表示する腰部パネル25が設けられている。なお、腰部パネル25下方のメダル受皿17の奥にも、演出等の音響効果を高める一対のスピーカ21が設けられている。
Below the liquid
図2は、本実施の形態におけるパチスロ1の内部構造を示す図であり、フロントドア9が開放され、フロントドア9の裏面側の構造及びキャビネット2内部の構造が現れた状態が示されている。
FIG. 2 is a diagram showing the internal structure of the pachislot machine 1 according to the present embodiment, in which the front door 9 is opened, and the structure on the back side of the front door 9 and the structure inside the
キャビネット2内部の上方には、主制御回路55を構成する基板(以下、主基板)が設けられている。主制御回路55は、内部当籤役の決定、リール3の回転及び停止、入賞の有無の判定といった、パチスロ1における遊技の主な流れを制御する回路である。
A board (hereinafter referred to as a main board) constituting the
キャビネット2内部の中央には、3つのリール3が設けられている。各リール3のそれぞれには、所定の減速比をもったギアを介してステッピングモータが接続されている。
Three reels 3 are provided in the center inside the
キャビネット2内部の下方には、多量のメダルを収容可能で、それらを1枚ずつ排出可能な構造を有するメダル払出装置43が設けられている。メダル払出装置43の左側には、パチスロ1が有する各装置に対して必要な電力を供給するための電源装置54が設けられている。
A
フロントドア9の裏側の上部には、副制御回路56を構成する基板(以下、副基板)が設けられている。副制御回路56は、ランプ24の点消灯、音声の発生、映像の表示等による演出の実行を制御する回路である。副制御回路56の具体的な構成は後述する。
A substrate (hereinafter referred to as a sub-board) constituting the
フロントドア9の裏側の中央、表示窓4の下方には、セレクタ51が設けられている。セレクタ51は、材質や形状等が適正であるメダルか否かを選別する装置であり、メダル投入口15に受け入れられた適正なメダルをメダル払出装置43へ案内する。尚、セレクタ51内においてメダルが通過する経路上には、後述のメダルセンサ50(図3参照。)が設けられており、適正なメダルが通過したことを検出する。
A
パチスロ1の構造についての説明は以上である。次に、図3を参照して、本実施の形態におけるパチスロ1の、フロントドアブロック(フロントドア9の裏側)及びキャビネットブロック(キャビネット2の内部)に備える回路の構成について説明する。本実施の形態におけるパチスロ1は、主制御回路55、副制御回路56及びこれらと電気的に接続する中継基板、周辺装置を備える。
This completes the description of the structure of the pachislot 1. Next, with reference to FIG. 3, the structure of the circuit provided in the front door block (the back side of the front door 9) and the cabinet block (inside the cabinet 2) of the pachi-slot 1 in the present embodiment will be described. The pachi-slot 1 in the present embodiment includes a
主制御回路55は、回路基板上に設置されたマイクロコンピュータを主たる構成要素としている。マイクロコンピュータは、CPU(以下、メインCPU)、ROM(以下、メインROM)、RAM(以下、メインRAM)、I/O、通信回路等により構成される。
The
メインROMには、メインCPUにより実行される制御プログラム、内部抽籤テーブル等のデータテーブル、副制御回路56に対して各種制御指令(コマンド)を送信するためのデータ等が記憶されている。メインRAMには、制御プログラムの実行により決定された内部当籤役等の各種データを格納する格納領域が設けられる。
The main ROM stores a control program executed by the main CPU, a data table such as an internal lottery table, data for transmitting various control commands (commands) to the
主制御回路55のメインCPUには、クロックパルス発生回路、分周器、乱数発生器及びサンプリング回路等が接続されており、メインCPUは、発生されたクロックパルスに基づいて、制御プログラムを実行する。乱数発生器は、予め定められた範囲の乱数(例えば、0〜65535)を発生し、サンプリング回路は、発生された乱数の中から1つの値を抽出して、遊技に関する抽籤処理を行う。
A clock pulse generation circuit, a frequency divider, a random number generator, a sampling circuit, and the like are connected to the main CPU of the
主制御回路55の主基板は、電力を供給する電源装置54、リール3の回転及び停止制御を行うリールモータ駆動回路39、メダルの払い出し制御を行うメダル払出装置43、遊技場のホストコンピュータ等と情報の送受信を行う外部集中端子板63、ドア中継基板62等の各中継基板と接続されている。
The main board of the
更に主制御回路55は、演出用としてランプ24や液晶表示装置5、又は音声発生装置等の制御を実行する副制御回路56に対して、メダルの投入、スタートレバー6の操作、ストップボタン7の操作、内部当籤役、表示役、遊技状態等の各種の情報を送信する。そのために主制御回路55の主基板は、副制御回路56の副基板と通信により接続されている。
Further, the
主制御回路55に接続されているドア中継基板62には、パチスロ1の操作部に配されている各種スイッチ等の配線が接続されている。ドア中継基板62に接続されているメダルセンサ50は、メダル投入口15に受け入れられたメダルが前述のセレクタ51内を通過したことを検出する。
The
ドア中継基板62に接続されているベットスイッチ13Sは、ベットボタン13が遊技者により操作されたことを検出する。また、スタートスイッチ6Sは、スタートレバー6が遊技者により操作されたことを検出する。
The bet switch 13S connected to the
また、ストップスイッチ46は、3つのストップボタン7のそれぞれが遊技者により押されたことを検出する。これらのスイッチ等の入力情報は、ドア中継基板62から主制御回路55の主基板に対して伝達される。主制御回路55は、これらの入力情報に基づいて遊技を進行させ、リールモータ駆動回路39、メダル払出装置43等の周辺装置の動作を制御する。
The
リールモータ駆動回路39は、各リール3毎に配されたステッピングモータの駆動を制御する。各リール3にはリール位置検出回路が接続されており、このリール位置検出回路は、発光部と受光部とを有する光センサにより、リール3が一回転したことを示すリールインデックスを検出する。
The reel
各リール3を回転させるステッピングモータの駆動力は、所定の減速比をもったギアを介してリール3に伝達される。ステッピングモータに対して1回のパルスが出力されるごとに、リール3は一定の角度で回転する。 The driving force of the stepping motor that rotates each reel 3 is transmitted to the reel 3 through a gear having a predetermined reduction ratio. Each time one pulse is output to the stepping motor, the reel 3 rotates at a constant angle.
主制御回路55のメインCPUは、リールインデックスを検出してからステッピングモータに対してパルスを出力した回数をカウントすることによって、リール3の回転角度(主に、リール3が図柄何個分だけ回転したか)を管理し、リール3の表面に配された各図柄の位置を管理するようにしている。
The main CPU of the
メダル払出装置43には、メダル検出部が配されており、払い出しを行うメダルの数量を検出して、メダル払出装置43から外部に排出されたメダルが払出枚数に達したか否かをチェックすることができる。
The
次に、フロントドア9の裏側に配されている副制御回路56の副基板と、それに接続されている周辺装置及び各種中継基板について説明する。
Next, the sub-board of the
副制御回路56は、主制御回路55と通信により接続されており、主制御回路55から送信されるコマンドに基づいて演出内容の決定や実行等の処理を行う。副制御回路56は、基本的に、CPU(以下、サブCPU)、ROM(以下、サブROM)、RAM(以下、サブRAM)、レンダリングプロセッサ、描画用RAM、ドライバ、DSP(デジタルシグナルプロセッサ)、オーディオRAM及びA/D変換器及びアンプを含んで構成されている。
The
副制御回路56のサブCPUは、主制御回路55から送信されたコマンドに応じて、サブROMに記憶されている制御プログラムに従い、映像、音、光の出力の制御を行う。サブRAMは、決定された演出内容や演出データを登録する格納領域や、主制御回路55から送信される内部当籤役等の各種データを格納する格納領域が設けられている。サブROMは、基本的に、プログラム記憶領域とデータ記憶領域によって構成される。
In response to the command transmitted from the
プログラム記憶領域には、サブCPUが実行する制御プログラムが記憶されている。例えば、制御プログラムには、主制御回路55との通信を制御するための主基板通信タスクや、演出用乱数値を抽出し、演出内容(演出データ)の決定及び登録を行うための演出登録タスク、決定した演出内容に基づいて液晶表示装置5による映像の表示を制御する描画制御タスク、ランプ24による光の出力を制御するランプ制御タスク、スピーカ21による音の出力を制御する音声制御タスク等が含まれる。
The program storage area stores a control program executed by the sub CPU. For example, in the control program, a main board communication task for controlling communication with the
副制御回路56には、その動作が制御される周辺装置として、液晶表示装置5、スピーカ21及びサウンド基板110、ランプ基板58、下皿LED基板61等が接続されている。
The
副制御回路56のサブCPU、レンダリングプロセッサ、描画用RAM(フレームバッファを含む)及びドライバは、演出内容により指定されたアニメーションデータに従って映像を作成し、作成した映像を液晶表示装置5に伝達して表示する。
The sub CPU, the rendering processor, the drawing RAM (including the frame buffer), and the driver of the
また、副制御回路56のサブCPU、DSP、オーディオRAM、A/D変換器及びアンプは、演出内容により指定されたサウンドデータに従ってBGM等の音を上部スピーカ21により出力する。また、サブCPUは、演出内容により指定された音声情報のコマンドをサウンド基板110に送信する。当該音声情報のコマンドを受信したサウンド基板110は、コマンドを解析して、DSP、オーディオRAM、A/D変換器及びアンプ等により音声信号を生成して、下部スピーカ21及び背面スピーカ21から音声を出力する。
Further, the sub CPU, DSP, audio RAM, A / D converter, and amplifier of the
また、副制御回路56のサブCPUは、演出内容により指定されたランプデータに従ってランプ24の点灯及び消灯を行う。
Further, the sub CPU of the
ランプ基板58は、副制御回路56から受信した指令に基づいて、主に図1に示すパチスロ1の前面上部の液晶表示装置5の側方に配されている多数のランプ24の点消灯のパターンを切り替えることができる。副制御回路56は、ランプ24の点消灯に関する演出内容に応じたコマンドをランプ基板58に送信する。ランプ基板58が当該コマンドを受信すると、ランプ基板58では多数配置されているランプ24の点灯及び消灯を個々に制御して、点灯状態の移動、点灯状態の回転、ストロボ状の発光、その他の点消灯のパターンにてそれぞれのランプ24を発光させる。
Based on the command received from the
ここで、副制御回路56が直接多数のランプ24の点消灯を制御することも可能であるが、直接多数のランプ24の点消灯を制御するためには、副制御回路56のサブCPUがI/Oを介してランプ24用のドライバを直接制御しなければならず、副制御回路56の副基板に多量の電線を接続しなければならなくなる。
Here, the
すると、配線の増加に伴って電線の断線や接続不良等による故障の発生率が増加したり、パチスロ1のメンテナンスが困難になったり、パチスロ1の価格が上昇するなどの不具合を生ずる。また、パチスロ1において複数種類の機種バリエーションを設ける場合、当然フロントドア9の外観や演出に用いるランプ24の配置並びに点消灯状態も機種毎に変更することが好ましい。しかし、直接副制御回路56が個々のランプ24の点消灯を制御してしまうと、大幅に異なる演出用のプログラムを機種毎に準備しなければならず、膨大な開発期間が必要になったり、製品価格が上昇するなどの不具合を生ずることとなる。
Then, with the increase in wiring, the occurrence rate of failures due to wire breakage, poor connection, etc. increases, maintenance of the pachislot 1 becomes difficult, and the price of the pachislot 1 increases. In addition, when a plurality of types of model variations are provided in the pachislot machine 1, it is naturally preferable to change the appearance of the front door 9 and the arrangement of the
そこで、副制御回路56では点消灯状態のコマンドのみを生成して出力し、個々のランプ24の消灯状態の制御をランプ基板58側にて実行することで、開発期間を短縮し、製品価格の上昇を抑えることができる。
Therefore, the
更に、副制御回路56とランプ基板58との間における通信手段として新たな通信規格を採用してしまうと、通信素子の開発やプロトコルの確立に多大な開発期間とコストとが必要となるが、使い慣れた汎用の通信規格を用いることで、短期間且つ安価にて確実な通信を実現することができる。特に、1つの筐体内において複数の基板間で通信を行うには、I2Cなどの簡易な通信規格が好都合である。
Furthermore, if a new communication standard is adopted as a communication means between the
ところが、パチスロ1やパチンコなどの遊技機では、これらの遊技機に対して電波を照射したり放電させたりすることにより、遊技機内において誤動作を誘発させたり、予め細工を加えた遊技機において不正なプログラムを起動させるなどの、不正なゴト行為が必ず発生する。 However, in gaming machines such as pachislot 1 and pachinko machines, it is illegal to cause malfunctions in gaming machines by irradiating radio waves to these gaming machines or discharging them, or illegally in gaming machines that have been crafted in advance. Unauthorized gossip, such as starting a program, always occurs.
したがって、これら遊技機を開発するに際しては、主制御回路55のみならず副制御回路56においても、これらのゴト行為に対して予め十分な対策を実施しておき、遊技場において新たな遊技機が入れ替えられた当初から、ゴト行為に対して潔癖な遊技機である旨をアピールすることで、ゴト行為の意欲を削いでおくことが重要となる。特に、遊技者と直接対峙する位置に存在するフロントドア9は、ゴト行為の対象となり易いので、十分な対策が必要とされる。
Therefore, when developing these gaming machines, not only the
また、同様に、遊技者の衣類等に静電気が帯電しており、遊技者が遊技機に触れた瞬間に静電気が遊技機に放電した場合や、遊技者が携行する携帯電話機が発する電磁波により、主制御回路55又は副制御回路56において誤動作が発生しないことが好ましい。
Similarly, when a player's clothing is charged with static electricity, and the static electricity is discharged to the gaming machine at the moment when the player touches the gaming machine, or due to electromagnetic waves emitted from the mobile phone carried by the player, It is preferable that no malfunction occurs in the
しかし、I2Cなどの簡易な通信規格では、電線を用いて情報の送受信を行っているために、基板間を接続している通信ケーブルに含まれる通信線や電源線、アース線などが電磁波を拾い、ノイズとなってランプ基板58、副制御回路56、更には主制御回路55にも伝達される可能性が生ずる。ランプ基板58と副制御回路56との間の通信線にノイズが乗ると、コマンドの再送などによる情報伝達の遅延が生じることでランプ24の点消灯タイミングが遅れたり、誤動作を誘発する可能性を生ずる。
However, in simple communication standards such as I 2 C, information is transmitted and received using electric wires, so communication lines, power lines, ground lines, etc. included in communication cables connecting between boards are electromagnetic waves. May be transmitted to the
また、通信ケーブルに含まれる電源線やアース線などが強力な電磁波を拾うと、副制御回路56や主制御回路55において誤動作が誘発される可能性もある。なお、通信ケーブル自体に強力なシールド対策を実施する方策も考えられるが、通信線にシールド線を用いると多大な容量負荷が並列接続されることとなるので、通信速度を下げて使用しなければならなくなったり、屈曲性に劣る配線の取り回しが困難になるなどの不具合を生ずる。
In addition, if a power line or a ground line included in the communication cable picks up a strong electromagnetic wave, a malfunction may be induced in the
そこで本発明では、通信ケーブルとして電線を用いる代わりに光通信用のケーブルを用いることで、所定の通信速度を維持しつつ、照射された電磁波によるノイズの発生を防止して、ランプ基板58、副制御回路56並びに主制御回路55における誤動作を防止している。
Therefore, in the present invention, by using an optical communication cable instead of an electric wire as a communication cable, the occurrence of noise due to the irradiated electromagnetic wave is prevented while maintaining a predetermined communication speed, and the
なお、上述のようにランプ基板58と副制御回路56との間における情報の伝達に光通信を用いる他、副制御回路56と液晶表示装置5との間、副制御回路56とサウンド基板110との間、副制御回路56と下皿LED基板61との間、副制御回路56と主制御回路55との間、主制御回路55とドア中継基板62との間の通信にも、光通信を用いることができる。
In addition, as described above, optical communication is used to transmit information between the
次に図4に示すタイミングチャートを用いて、I2Cインターフェースに用いられる信号線のうち、SDA(I2Cインターフェースにおけるデータラインを表す。)とSCL(I2Cインターフェースにおけるクロックラインを表す。)のタイミングについて説明する。なお、図4では、後段にて説明する図5に表記した各チェックポイント(CP1〜CP10)における論理の変化を、SDA及びSCLと併せて表記してある。 Next, among the signal lines used for the I 2 C interface, SDA (represents a data line in the I 2 C interface) and SCL (represents a clock line in the I 2 C interface) using the timing chart shown in FIG. ) Will be described. In FIG. 4, the logic change at each checkpoint (CP1 to CP10) shown in FIG. 5 described later is shown together with SDA and SCL.
本発明に係る光通信用の通信装置は、I2Cインターフェース用に限定するものではないが、実施の形態の一例としてI2Cインターフェースに適用した場合について説明する。 Communication device for optical communication according to the present invention, but are not limited to for I 2 C interface, the case of applying the I 2 C interface as an example of the embodiment.
I2Cインターフェースは、オンボード内等の近距離間において、半二重でマルチノード指定のシリアル通信を行うことが可能な通信規格である。I2Cインターフェースの用途としては、マイクロコントローラ、PLLシンセサイザー、シリアルROM、カラーデコーダ、サウンドデコーダ、オーディオプロセッサ、ビデオプロセッサ、画像処理装置、及びオンスクリーンディスプレイ等の各周辺機器間における各種の情報の送受信用に用いることができる。 The I 2 C interface is a communication standard capable of performing multi-node designation serial communication in half duplex within a short distance such as on-board. The I 2 C interface is used to transmit and receive various information between peripheral devices such as microcontrollers, PLL synthesizers, serial ROMs, color decoders, sound decoders, audio processors, video processors, image processing devices, and on-screen displays. Can be used for
電線を用いたI2Cインターフェースは、SDA及びSCLの2本のバスラインのみで構成され、マスタがデータ又はアドレスを送信する時には、それぞれSDA及びSCLにデータ及びクロック信号を出力する。I2Cインターフェースバスに接続されている各デバイスは、それぞれ固有のアドレスを持ち、その固有のアドレスに基づいてソフトウェアによる各デバイスの制御が可能である。また、デバイス間にはマスタとスレーブという簡単な関係が常に成立しており、マスタ・トランスミッタ及びマスタ・レシーバとして機能することが可能となっている。 The I 2 C interface using electric wires is composed of only two bus lines, SDA and SCL, and outputs data and clock signals to SDA and SCL, respectively, when the master transmits data or addresses. Each device connected to the I 2 C interface bus has a unique address, and each device can be controlled by software based on the unique address. In addition, a simple relationship between a master and a slave is always established between devices, and the device can function as a master transmitter and a master receiver.
I2Cインターフェースにおける通信速度は、8ビットのシリアルデータを、標準で100Kbit/s、ファースト・モードで400Kbit/s、ハイスピードモードでは3.4MKbit/sの速度で伝送する規格が定められており、バスの静電容量が400pF以下であれば、一つのバス上に複数のデバイスを接続することができる。 As for the communication speed of the I 2 C interface, there is a standard for transmitting 8-bit serial data at a standard rate of 100 Kbit / s, fast mode 400 Kbit / s, and high speed mode 3.4 MKbit / s. If the capacitance of the bus is 400 pF or less, a plurality of devices can be connected on one bus.
I2Cインターフェースでは、バス構成を用いているために、システム内における複数種類のデバイスの追加や削除が容易である。また、I2Cデバイスやプログラムモジュールが数多く提供されているために、通信に関するハードウェア並びにソフトウェア開発に必要な開発時間を大幅に短縮することが可能である。更に、I2Cインターフェースでは故障診断ツールやデバッグツールが数多く提供されており、これらの汎用のツールを用いることで故障診断やデバッグを容易に行うことができるので、不良個所の究明が大変容易であるなど、数多くの利点を備えている。この特徴により、一つの基本構成で複数種類の遊技機のバリエーションを容易に提供することが可能となる。 Since the I 2 C interface uses a bus configuration, it is easy to add or delete a plurality of types of devices in the system. In addition, since a large number of I 2 C devices and program modules are provided, it is possible to greatly reduce the development time required for hardware and software development related to communication. In addition, the I 2 C interface provides a number of failure diagnosis tools and debugging tools. By using these general-purpose tools, failure diagnosis and debugging can be performed easily, so it is very easy to investigate defective parts. There are a number of advantages. With this feature, it is possible to easily provide variations of a plurality of types of gaming machines with one basic configuration.
電線を用いたI2Cインターフェースでは、SDA及びSCLの信号線はオープンコレクタ出力で、それぞれプルアップされている。これにより、マスタとスレーブとの間ではワイヤードOR接続が実現されている。したがって、マスタ及びスレーブの各I2Cデバイスにおいて、SDA及びSCLの信号線の論理をそれぞれモニタしておくことによって、マスタ及びスレーブの双方から互いに信号の送受信を行うとともに、ウエイトの設定などを行うことが可能となっている。 In the I 2 C interface using electric wires, the signal lines of SDA and SCL are pulled up by open collector outputs. Thereby, a wired OR connection is realized between the master and the slave. Accordingly, by monitoring the logic of the SDA and SCL signal lines in each of the master and slave I 2 C devices, signals are transmitted and received from both the master and the slave, and weights are set. It is possible.
I2Cインターフェースでは、SCLの立ち上がりでSDAのデータをサンプリングし、SCLがLoにある状態でのみSDAのデータを変化させることが許されている。図4に示す例では、データは8ビット固定としている。また、無信号状態のバスフリーフェーズでは、何れのデバイスもSCL(図4及び図5では、CP1と記載したライン。)及びSDA(図4及び図5では、CP2と記載したライン。)の信号線を使用していない状態(プルアップされた状態)となっている。この状態からは、何れのデバイスもI2Cインターフェースバスに対して自由にアクセス可能となっている。 In the I 2 C interface, it is allowed to sample the SDA data at the rising edge of the SCL and change the SDA data only when the SCL is Lo. In the example shown in FIG. 4, the data is fixed to 8 bits. In the no-signal state of the bus-free phase, any device has a signal of SCL (a line indicated as CP1 in FIGS. 4 and 5) and a signal of SDA (a line indicated as CP2 in FIGS. 4 and 5). The line is not used (pulled up). From this state, any device can freely access the I 2 C interface bus.
例えば、マスタが8ビット(所定数量)のデータを送信開始する場合には、SCLをHiにした状態でSDAをLoに落とす。この状態がバススタートフェーズ(StartCondition)の開始状態となる。続いてSDAをLoに落とすことで、スタートコンディションを終了し、所定数量のデータを送信する準備を行う。 For example, when the master starts transmitting 8 bits (predetermined quantity) of data, the SDA is lowered to Lo while the SCL is Hi. This state is the start state of the bus start phase (Start Condition). Subsequently, the SDA is dropped to Lo to end the start condition and prepare to transmit a predetermined amount of data.
データを送信する場合には、先ずMSBのD7のデータ又はアドレスをセットした後に、SCLをHiに立ち上げる。このタイミングでスレーブはD7のデータをサンプリングして取得することになる。続いてマスタはSCLをLoに落とし、順次D6、D5…D0のデータ又はアドレスを出力してゆく。 In the case of transmitting data, first, after setting the data or address of MSB D7, SCL is raised to Hi. At this timing, the slave acquires the D7 data by sampling. Subsequently, the master drops SCL to Lo and sequentially outputs data or addresses of D6, D5... D0.
I2Cインターフェースでは、スレーブが8ビットのデータを受信し終えてSCLをLoに落とすと、マスタはSDAラインをHi(ハイインピーダンス状態)にしてアクノリッジビット(ACK応答フェーズとも呼ばれる。)に入り、マスタはアクノリッジ信号の応答を待つことになる。I2Cインターフェースでは、このアクノリッジビットにおいてSCLがHiに立ち上がる時点で、SDAラインがLoとなっているように予めスレーブ側で落としておくことで、アクノリッジ信号(ACK)をマスタに応答する仕様となっている。マスタはSDAラインをモニタしており、SCLラインがHiに立ち上がったタイミングでSDAがLoに落とされている場合に、アクノリッジ信号の応答を受信することになる。 In the I 2 C interface, when the slave finishes receiving 8-bit data and drops SCL to Lo, the master sets the SDA line to Hi (high impedance state) and enters the acknowledge bit (also called ACK response phase). The master waits for an acknowledge signal response. In the I 2 C interface, when SCL rises to Hi in this acknowledge bit, the SDA line is dropped on the slave side in advance so that the SDA line is Lo, so that an acknowledge signal (ACK) is responded to the master. It has become. The master monitors the SDA line, and when the SDA is dropped to Lo at the timing when the SCL line rises to Hi, a response to the acknowledge signal is received.
マスタがSDAラインをモニタしてアクノリッジ信号の応答を受信すると、所定量のデータの送信終了を確認したものと判断して、アクノリッジビットにおけるSCLの立ち下がり(アクノリッジビットの終了時と呼ぶ。)に続いて、連続して次の8ビットのデータの送信を開始する。 When the master monitors the SDA line and receives an acknowledge signal response, it is determined that the transmission of a predetermined amount of data has been confirmed, and the SCL falls in the acknowledge bit (referred to as the end of the acknowledge bit). Subsequently, transmission of the next 8-bit data is started.
マスタが一連のデータ送信を終了する場合には、アクノリッジビットの終了後にSDAをLoに落とした後、一時的にSCL及びSDAが共にLoとなる状態を作り出す。その後、SCLを先にHiにしてストップコンディションが開始され、その後SDAをHiにすることで、ストップコンディションを終了する。このストップコンディションの開始からストップコンディションの終了までをバス終了フェーズ(StopCondition)と呼ぶことにする。 When the master completes a series of data transmission, after the acknowledge bit is finished, SDA is dropped to Lo, and then a state is created in which both SCL and SDA are temporarily Lo. Thereafter, SCL is set to Hi first to start a stop condition, and then SDA is set to Hi to end the stop condition. The period from the start of the stop condition to the end of the stop condition is referred to as a bus end phase (Stop Condition).
ここで、マスタとスレーブとの間が、電線によりワイヤードOR接続されている場合には、アクノリッジビットにおいてマスタがHiに設定したSDAラインを、スレーブが強制的にLoに落とすことで、アクノリッジ信号の応答を送信している。しかし、このSDA及びSCLの信号線を単純に光通信に置き換えると、光通信では容易にワイヤードOR接続を実現することができないので、スレーブからマスタに対してアクノリッジ信号を応答することができなくなる。すると、マスタは次のデータを送信することができず、再度同一のデータを再送したり、所定時間が経過したことにより通信エラーのルーチンを実行することになる。 Here, when the master and the slave are wired-OR connected by an electric wire, the slave forcibly drops the SDA line set by the master to Hi in the acknowledge bit to Lo, so that the acknowledge signal Sending a response. However, if the signal lines of SDA and SCL are simply replaced with optical communication, a wired OR connection cannot be easily realized with optical communication, and an acknowledge signal cannot be returned from the slave to the master. Then, the master cannot transmit the next data, and retransmits the same data again, or executes a communication error routine when a predetermined time has elapsed.
本発明では、マスタとスレーブとの間の通信を光通信に変換するとともに、既存の通信に関するハードウェア並びにソフトウェアをそのまま流用可能とするために、マスタ側の通信装置において擬似アクノリッジ信号生成手段を設けている(後段にて説明する図5参照。)。光通信を行うと信号線にノイズが乗って、スレーブが誤った情報を受信するという不具合は発生しないので、スレーブ側からのアクノリッジ信号の応答を確認することなく、マスタ側の送信装置において擬似アクノリッジ信号を生成して通信を継続しても問題は発生しないことになる。 In the present invention, in order to convert communication between a master and a slave into optical communication and to make it possible to divert existing communication hardware and software as they are, a pseudo-acknowledge signal generating means is provided in the master-side communication device. (See FIG. 5 described later). When optical communication is performed, noise does not appear on the signal line and the slave receives wrong information, so there is no need to confirm the response of the acknowledge signal from the slave side. Even if the signal is generated and the communication is continued, no problem occurs.
次に、本発明に係るマスタ側の送信装置の回路図を図5に示すとともに、スレーブ側の受信装置の回路図を図6に示し、以下にその説明を記載する。 Next, FIG. 5 shows a circuit diagram of the master-side transmitting apparatus according to the present invention, and FIG. 6 shows a circuit diagram of the slave-side receiving apparatus.
図5に示すマスタ側の送信装置は、例えば副制御回路56の副基板に実装されている回路であり、I2Cインターフェースを光通信インターフェースに変換するとともに、所定数量のデータを計数するカウンタCTと擬似アクノリッジ信号生成手段3SBとを備えた送信装置の回路例である。
The master-side transmission device shown in FIG. 5 is a circuit mounted on, for example, a sub-board of the
また、図6に示すスレーブ側の受信装置は、例えばランプ基板58に実装されている回路であり、光通信インターフェースをI2Cインターフェースに変換する受信装置の回路例である。
6 is, for example, a circuit mounted on the
図5に示す通信手段COM1(送信手段)は、例えば汎用のI2Cデバイスであり、副制御回路56のサブCPUに対して接続されているデバイスである。通信手段COM1には、通常のロジック用の電源を用いることができ、I2Cインターフェース用のデータラインSDAの端子と、クロックラインSCLの端子とが設けられている。
The communication unit COM1 (transmission unit) illustrated in FIG. 5 is, for example, a general-purpose I 2 C device, and is a device connected to the sub CPU of the
図5に示す実施例では、送信装置側で擬似アクノリッジ信号を生成するために、I2Cインターフェースで用いられるオープンコレクタ出力のSDA及びSCLの信号線から、ロジックレベル(例えばトーテムポール出力。)のSSDA及びSSCL等の信号線を生成している。すなわち、通信手段COM1のSDA及びSCLの信号線に対して一旦ドライバDR1を介した後に、波形成形用のシュミットトリガタイプのゲートG1に入力している。SDA及びSCLの信号がゲートG1を通過することにより、/SSDA及び/SSCLのロジックレベルの信号が生成される。なお、/SSDAはSSDAの逆論理であることを表している。 In the embodiment shown in FIG. 5, the logic level (for example, totem pole output) is generated from the SDA and SCL signal lines of the open collector output used in the I 2 C interface in order to generate a pseudo acknowledge signal on the transmission device side. Signal lines such as SSDA and SSCL are generated. That is, the signal lines SDA and SCL of the communication means COM1 are once inputted through the driver DR1 and then inputted to the Schmitt trigger type gate G1 for waveform shaping. When the SDA and SCL signals pass through the gate G1, signals of / SSDA and / SSCL logic levels are generated. Note that / SSDA represents the inverse logic of SSDA.
更に、/SSDA及び/SSCLの信号がゲートG2を通過することにより、SSDA及びSSCLのロジックレベルの信号が生成される。 Further, when the / SSDA and / SSCL signals pass through the gate G2, signals of the logic levels of SSDA and SSCL are generated.
ドライバDR1から出力されたSDA及びSCLの信号は、更にドライバDR2を介して、光通信用の光信号出力手段PD1及びPD2(例えば、LED等の発光素子で構成される。)のカソードに伝達される。そして、負論理で点灯する変換後のSDA(光データ信号)及びSCL(光クロック信号)を、光ケーブルを介して出力する。なお、ドライバDR2のアノードは、電流制限抵抗R1を介して+Vcの電源に接続されている。電流制限抵抗R1の近傍においてGND(0V電位)と接続されているコンデンサC1は、間欠電流が流れる電流制限抵抗R1に対する平滑用及びノイズ低減用のコンデンサである。 The SDA and SCL signals output from the driver DR1 are further transmitted to the cathodes of optical signal output means PD1 and PD2 for optical communication (for example, composed of light emitting elements such as LEDs) via the driver DR2. The Then, the converted SDA (optical data signal) and SCL (optical clock signal), which are turned on with negative logic, are output via the optical cable. Note that the anode of the driver DR2 is connected to the power source of + Vc via the current limiting resistor R1. A capacitor C1 connected to GND (0 V potential) in the vicinity of the current limiting resistor R1 is a smoothing and noise reducing capacitor for the current limiting resistor R1 through which an intermittent current flows.
他方、図6に示すスレーブ側の受信装置は、光ケーブルにより伝送されてきたSDA(光データ信号)及びSCL(光クロック信号)を受光素子PD3及びPD4で受光し、オープンコレクタ出力に変換して汎用のI2Cデバイスである通信手段COM2(受信手段)のSDA及びSCLに入力する。 On the other hand, the receiving device on the slave side shown in FIG. 6 receives the SDA (optical data signal) and SCL (optical clock signal) transmitted by the optical cable by the light receiving elements PD3 and PD4 and converts them into an open collector output for general use. input to the SDA and SCL of I 2 C devices in which the communication means COM2 (receiving means).
次に、通信手段COM1が発するSCLのクロックの立ち下がり(/SSCL)を用いて、8ビットのデータが送信されたことを計数するカウンタCTの動作について説明する。カウンタCTは4ビットのリップルキャリィ同期カウンタであり、例えば74161等のロジック素子を用いることができる。 Next, the operation of the counter CT that counts that 8-bit data has been transmitted using the falling edge of the SCL clock (/ SSCL) generated by the communication means COM1 will be described. The counter CT is a 4-bit ripple carry synchronous counter, and for example, a logic element such as 74161 can be used.
図4及び図5に示す実施例では、スタートコンディションの開始時、ストップコンディションの終了時、及び当該カウンタCTが出力する桁上げ信号(CarryOutput)発生時に、Hiに接続してあるカウンタCTのプリセット値入力A〜Cを有効にして、「7」の値をプリセットする準備を行っている。すなわち、送信するデータを所定数量計数する際の計数値を取得する準備を行っている。実際にカウンタCTに「7」の値をプリセットすることにより、8ビットの計数値を設定して計数可能な状態にするのは、次回/SSCLが立ち上がった時点(すなわち、スタートコンディションの終了時、又はアクノリッジビットにおけるSCLの立ち下がり時。)である。図5に示す実施例では、送信するデータの所定数量を計数する回路として汎用のカウンタCTを用いているために、計数値をプリセットする準備と設定とを別々のタイミングで行っているが、専用の回路を組むことで、計数値をプリセットする準備と設定とを同時に行うことも可能である。 In the embodiment shown in FIGS. 4 and 5, the preset value of the counter CT connected to Hi at the start of the start condition, at the end of the stop condition, and at the occurrence of a carry signal (CarryOutput) output from the counter CT. The inputs A to C are made valid and preparations are made to preset the value “7”. That is, preparations are made for obtaining a count value when counting a predetermined quantity of data to be transmitted. By actually presetting a value of “7” in the counter CT, an 8-bit count value is set to enable counting. The next time / SSCL rises (that is, at the end of the start condition, Or at the falling edge of SCL in the acknowledge bit. In the embodiment shown in FIG. 5, since a general-purpose counter CT is used as a circuit for counting a predetermined quantity of data to be transmitted, preparation and setting for presetting the count value are performed at different timings. It is also possible to simultaneously perform preparation and setting for presetting the count value by assembling this circuit.
以降、/SSCLが立ち上がりで順次/SSCLを8回計数してゆき、カウンタCTの内部で記憶している値が「15」となっているときに出力され続ける桁上げ信号(所謂CarryOutput。図4及び図5では、CP9と記載したライン。)を用いて、通信手段COM1のSDA(図4及び図5では、CP10と記載したライン。)を強制的にLoに落として擬似アクノリッジ信号を生成して、通信手段COM1に対してACKを認識させている。なお、図5に示す実施例では、カウンタCTの桁上げ信号を、8ビットデータの計数完了信号として用いている。 Thereafter, when / SSCL rises, / SSCL is sequentially counted eight times, and a carry signal that is continuously output when the value stored in the counter CT is “15” (so-called CarryOutput. FIG. 4). And the line indicated by CP9 in FIG. 5), the SDA of the communication means COM1 (the line indicated by CP10 in FIGS. 4 and 5) is forcibly dropped to Lo to generate a pseudo acknowledge signal. Thus, the communication unit COM1 is made to recognize ACK. In the embodiment shown in FIG. 5, the carry signal of the counter CT is used as a count completion signal for 8-bit data.
カウンタCTの桁上げ信号出力端子(CarryOutput端子)の後段に接続されている擬似アクノリッジ信号生成手段3SBは、3ステートバッファである。カウンタCTのプリセット後、カウンタCTが8回目の/SSCL信号(8ビット目のSCLの立ち下がり信号。)を入力すると、その直後に桁上げ信号としてHiの値がCP9に出力される。 The pseudo acknowledge signal generating means 3SB connected to the subsequent stage of the carry signal output terminal (CarryOutput terminal) of the counter CT is a three-state buffer. After the presetting of the counter CT, when the counter CT receives the eighth / SSCL signal (the falling signal of the SCL of the eighth bit), immediately after that, the value of Hi is output to the CP 9 as a carry signal.
カウンタCTの桁上げ信号がHiの間、擬似アクノリッジ信号生成手段3SBの出力Y(CP10)には、入力Aの値(Lo)が出力される。したがって、8ビット目のSCLの信号が立ち下がると、直ちに通信手段COM1のSDA端子がLoに落ちて、擬似的にアクノリッジ信号が生成されることになる。 While the carry signal of the counter CT is Hi, the value (Lo) of the input A is output to the output Y (CP10) of the pseudo acknowledge signal generating means 3SB. Therefore, as soon as the 8th bit SCL signal falls, the SDA terminal of the communication means COM1 falls to Lo, and a pseudo acknowledge signal is generated.
このカウンタCTが出力する桁上げ信号(CarryOutput=CP9)は、アクノリッジビット終了時におけるSCL信号の立ち下がり後に同時にLoに落ちる(図4参照)。すると、擬似アクノリッジ信号生成手段3SBの出力Y(CP10)は、ハイインピーダンス状態となるので、アクノリッジビットの終了とともに、擬似アクノリッジ信号の応答出力を終了する。 The carry signal (CarryOutput = CP9) output from the counter CT falls to Lo simultaneously after the fall of the SCL signal at the end of the acknowledge bit (see FIG. 4). Then, since the output Y (CP10) of the pseudo acknowledge signal generating means 3SB is in a high impedance state, the response output of the pseudo acknowledge signal is finished together with the end of the acknowledge bit.
なお、カウンタCTの桁上げ信号がHiになると、ゲートG5(インバータ)の出力(図4及び図5では、CP8と記載したライン。)がLoになり、ゲートG3(3入力AND)の出力(図4及び図5では、CP7と記載したライン。)がLoとなる。したがって、カウンタCTの/LOAD端子がLoに落ちるので、カウンタCTに「7」の値をプリセットする準備が整う。 When the carry signal of the counter CT becomes Hi, the output of the gate G5 (inverter) (the line indicated by CP8 in FIGS. 4 and 5) becomes Lo and the output of the gate G3 (3-input AND) ( In FIG. 4 and FIG. 5, the line indicated as CP7) becomes Lo. Accordingly, since the / LOAD terminal of the counter CT falls to Lo, the counter CT is ready to be preset with a value of “7”.
アクノリッジビットの終了時において/SSCLが立ち上がると、カウンタCTの内部で記憶している値が「7」に再度プリセットされ、桁上げ信号(CarryOutput=CP9)もLoとなる。カウンタCTの桁上げ信号がLoの間は、擬似アクノリッジ信号生成手段3SBの出力Y(CP10)はハイインピーダンス状態となるので、SDAの信号線には何ら影響を与えない状態となっている。 When / SSCL rises at the end of the acknowledge bit, the value stored in the counter CT is preset to “7” again, and the carry signal (CarryOutput = CP9) also becomes Lo. While the carry signal of the counter CT is Lo, the output Y (CP10) of the pseudo acknowledge signal generating means 3SB is in a high impedance state, so that it does not affect the SDA signal line at all.
次に、スタートコンディションにおけるカウンタCTのプリセットについて説明する。 Next, the presetting of the counter CT in the start condition will be described.
スタートコンディションの開始時において、SCLがHiの状態でSDAを落とすと、図5に示すDF2(スタート開始検出手段、スタート検出手段)がその状態を検出する。DF2は、D−フリップフロップであり、7474等のロジック素子を用いることができる。 At the start of the start condition, if SDA is dropped while SCL is Hi, DF2 (start start detecting means, start detecting means) shown in FIG. 5 detects the state. DF2 is a D-flip flop, and a logic element such as 7474 can be used.
DF2が/SSDAの立ち上がりでスタートコンディションの開始を検出すると、出力Q(図4及び図5では、CP3と記載したライン。)がHiに設定され、出力/Q(図4及び図5では、CP4と記載したライン。)がLoに設定される。 When DF2 detects the start of the start condition at the rise of / SSDA, the output Q (the line indicated as CP3 in FIGS. 4 and 5) is set to Hi, and the output / Q (CP4 in FIGS. 4 and 5) is set. Is set to Lo.
DF2の出力/Q(CP4=Lo)は、ゲートG3に入力されるので、ゲートG3の出力(CP7)はLoとなり、カウンタCTには「7」の値をプリセットする準備がなされる。 Since the output / Q (CP4 = Lo) of DF2 is input to the gate G3, the output (CP7) of the gate G3 becomes Lo, and the counter CT is prepared to preset a value of “7”.
I2Cインターフェースでは、バススタートフェーズにおいてはSCLをHiに設定しているが、データのサンプリングはSCLの立ち上がりで読むために、データの送信とは別に一旦SCLをLoに落とす必要ある。本発明では、バススタートフェーズ後の第1回目のSCLの立ち下がりを記憶するとともに、この第1回目のSCLの立ち下がりで初めてカウンタCTに対して「7」の値をプリセットするようにしている。 In the I 2 C interface, SCL is set to Hi in the bus start phase. However, in order to read data sampling at the rising edge of SCL, it is necessary to temporarily drop SCL to Lo separately from data transmission. In the present invention, the first falling edge of the SCL after the bus start phase is stored, and the value of “7” is preset for the counter CT only at the first falling edge of the SCL. .
具体的には、スタートコンディションの開始を検出したDF2を、スタートコンディションの終了時となるSCLの立ち下がりでクリア(図4及び図5では、CP5と記載したライン。)する信号を出力するためのDF3(スタート終了検出手段、スタート検出手段)を配置している。これにより、DF2の出力/Q(CP4)を、カウンタCTのプリセット条件の一つとして用いることができる。そして、図4に示すように、DF2の出力Q(CP3)及び/Q(CP4)を、スタートコンディションの間のみで作動するように構成することができる。なお、DF2のクリア信号(CP5)は、最初のデータ(D7)送信後のSCLの立ち下がりでHiに戻る。なお、DF3はD−フリップフロップであり、7474等のロジック素子を用いることができる。 Specifically, a signal for clearing DF2 that has detected the start of the start condition at the falling edge of SCL at the end of the start condition (a line indicated as CP5 in FIGS. 4 and 5) is output. DF3 (start end detection means, start detection means) is arranged. Thereby, the output / Q (CP4) of DF2 can be used as one of the preset conditions of the counter CT. Then, as shown in FIG. 4, the outputs Q (CP3) and / Q (CP4) of DF2 can be configured to operate only during the start condition. The DF2 clear signal (CP5) returns to Hi at the fall of SCL after the first data (D7) transmission. Note that DF3 is a D-flip flop, and a logic element such as 7474 can be used.
次に、データバイトの切れ目におけるカウンタCTのプリセットについて説明する。 Next, presetting of the counter CT at the break of data bytes will be described.
一般に通信では、データを連続して送信することで転送レートの損失を防止している。したがって、連続して送信されるそれぞれのデータに対して擬似アクノリッジ信号を生成する場合には、データの切れ目を検出してカウンタCTをプリセットする必要がある。本発明では、アクノリッジビットの生成に使用するカウンタCTの桁上げ信号(CarryOutput=CP9)を用いて、カウンタCTに対するプリセットの準備を行っている。 In general, in communication, loss of transfer rate is prevented by continuously transmitting data. Therefore, when generating a pseudo acknowledge signal for each piece of data transmitted continuously, it is necessary to preset the counter CT by detecting a break in data. In the present invention, a preset for the counter CT is prepared by using a carry signal (CarryOutput = CP9) of the counter CT used to generate an acknowledge bit.
具体的には、桁上げ信号(CarryOutput=CP9)をゲートG5を用いて反転(CP8)し、他のCP4、CP6の条件とともにカウンタCTに対してプリセットの準備を指示している。そして、アクノリッジビット終了時におけるSCL信号の立ち下がりで、カウンタCTに対して「7」の値をプリセットするようにしている。 Specifically, the carry signal (CarryOutput = CP9) is inverted (CP8) using the gate G5, and the preparation of the preset is instructed to the counter CT together with the other conditions of CP4 and CP6. A value of “7” is preset for the counter CT at the falling edge of the SCL signal at the end of the acknowledge bit.
次に、ストップコンディションにおけるカウンタCTのプリセットについて説明する。 Next, presetting of the counter CT in the stop condition will be described.
図4に示すように、SCLをHiに維持した状態からSDAを立ち上げることで、ストップコンディションが生成される。図5に示す例では、DF1(ストップコンディション検出手段)がその状態を検出する。DF1は、D−フリップフロップであり、7474等のロジック素子を用いることができる。 As shown in FIG. 4, a stop condition is generated by starting up SDA from a state in which SCL is maintained at Hi. In the example shown in FIG. 5, DF1 (stop condition detection means) detects the state. DF1 is a D-flip flop, and a logic element such as 7474 can be used.
DF1がSSDAの立ち上がりでストップコンディションの終了を検出すると、DF1の出力/Q(図4及び図5では、CP6と記載したライン。)がLoに設定される。 When DF1 detects the end of the stop condition at the rise of SSDA, the output / Q of DF1 (a line indicated as CP6 in FIGS. 4 and 5) is set to Lo.
DF1の出力/Q(CP6=Lo)は、ゲートG3に入力されるので、ゲートG3の出力(CP7)もLoとなり、カウンタCTには「7」の値をプリセットする準備がなされる。 Since the output / Q (CP6 = Lo) of DF1 is input to the gate G3, the output (CP7) of the gate G3 is also Lo, and the counter CT is ready to be preset with a value of “7”.
以上のように構成することにより、I2Cインターフェースを2本の光信号に変換して情報の伝達を行うことが可能となる。そして、基板間の通信における外来ノイズの影響を抑制することができ、電波を用いたゴト行為に対しても有利な効果を奏することとなる。 With the configuration as described above, it is possible to transmit information by converting the I 2 C interface into two optical signals. And the influence of the external noise in the communication between board | substrates can be suppressed, and there exists an advantageous effect also with respect to the goto action using an electromagnetic wave.
1…パチスロ
2…キャビネット
3…リール
4…表示窓
5…液晶表示装置
6…スタートレバー
6S…スタートスイッチ
7…ストップボタン
8…入賞判定ライン
9…フロントドア
12…7セグ表示器
13…ベットボタン
13S…ベットスイッチ
15…メダル投入口
16…メダル払出口
17…メダル受皿
21…スピーカ
23…配当パネル
24…ランプ
25…腰部パネル
39…リールモータ駆動回路
43…メダル払出装置
46…ストップスイッチ
50…メダルセンサ
51…セレクタ
54…電源装置
55…主制御回路
56…副制御回路
58…ランプ基板
61…下皿LED基板
62…ドア中継基板
63…外部集中端子盤
110…サウンド基板
3SB…擬似アクノリッジ信号生成手段
DF1…ストップコンディション検出手段(D−フリップフロップ)
DF2…スタート開始検出手段、スタート検出手段(D−フリップフロップ)
DF3…スタート終了検出手段、スタート検出手段(D−フリップフロップ)
DR1、DR2…ドライバ
G1、G2、G3、G5…ゲート
PD1、PD2…光信号出力手段
PD3、PD4…受光素子
DESCRIPTION OF SYMBOLS 1 ... Pachi
DF2 ... start start detection means, start detection means (D-flip-flop)
DF3 ... start end detection means, start detection means (D-flip-flop)
DR1, DR2 ... Drivers G1, G2, G3, G5 ... Gate PD1, PD2 ... Optical signal output means PD3, PD4 ... Light receiving element
Claims (3)
前記主制御回路、副制御回路、液晶表示装置及び各種基板はそれぞれ送信手段及び受信手段を有し、
前記送信手段は所定数量のデータの送信が完了すると受信終了を擬似的に確認する擬似アクノリッジ信号を生成することを特徴とする遊技機。 Communication comprising a main control circuit, a sub control circuit, a liquid crystal display device and various substrates, and communicating via the communication interface between the main control circuit and the sub control circuit, and between the sub control circuit and the liquid crystal display device and the various substrates. A gaming machine equipped with means,
The main control circuit, the sub-control circuit, a liquid crystal display device and various substrates have a respective transmission means and receiving means,
Before Symbol transmitting means gaming machine and generates a pseudo acknowledgment signal confirming artificially the reception end to the transmission of data at constant volume completed.
前記データ及びクロック信号を光データ信号及び光クロック信号に変換して出力する光信号出力手段と、
前記クロック信号を計数し、当該計数値が前記所定数量に到達すると計数完了信号を出力するカウンタと、
前記カウンタが出力した計数完了信号を用いて、前記擬似アクノリッジ信号を生成する擬似アクノリッジ信号生成手段と、
を有することを特徴とする請求項1記載の遊技機。 The transmission means includes
An optical signal output means for converting the data and the clock signal into an optical data signal and an optical clock signal and outputting them;
A counter that counts the clock signal and outputs a count completion signal when the count value reaches the predetermined quantity;
A pseudo acknowledge signal generating means using a count completion signal the counter output, generates the pseudo acknowledge signal,
The gaming machine according to claim 1, further comprising:
前記光信号出力手段は、電気的にワイヤードOR接続されるデータライン及びクロックラインを、光データ信号及び光クロック信号に変換して出力することを特徴とする請求項2記載の遊技機。 An I 2 C interface is used as the communication interface,
3. The gaming machine according to claim 2, wherein the optical signal output means converts the data line and the clock line that are electrically wired-OR connected into an optical data signal and an optical clock signal and outputs the optical data signal and the optical clock signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013076165A JP5605784B2 (en) | 2013-04-01 | 2013-04-01 | Game machine |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013076165A JP5605784B2 (en) | 2013-04-01 | 2013-04-01 | Game machine |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008153343A Division JP5241336B2 (en) | 2008-06-11 | 2008-06-11 | Game machine |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013128822A JP2013128822A (en) | 2013-07-04 |
JP5605784B2 true JP5605784B2 (en) | 2014-10-15 |
Family
ID=48906875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013076165A Expired - Fee Related JP5605784B2 (en) | 2013-04-01 | 2013-04-01 | Game machine |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5605784B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5241336B2 (en) * | 2008-06-11 | 2013-07-17 | 株式会社ユニバーサルエンターテインメント | Game machine |
-
2013
- 2013-04-01 JP JP2013076165A patent/JP5605784B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013128822A (en) | 2013-07-04 |
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Legal Events
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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