JP5584349B1

JP5584349B1 - Plasma display device

Info

Publication number: JP5584349B1
Application number: JP2013271743A
Authority: JP
Inventors: 薫伊東
Original assignee: 株式会社Ｍｎｕ
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2014-09-03
Anticipated expiration: 2033-12-27
Also published as: JP2015125410A

Abstract

【課題】従来の駆動回路等に大きな変更を施すことなく、低い駆動電圧と少ない電流で必要な発光効率を得られ、消費電力を低減できる、プラズマディスプレイ装置及び放電発光装置を提供する。
【解決手段】放電発光を行う第一電極と第二電極の内、一方の電極に＋Ｖａ１、他方の電極に−Ｖｂを印加して、陽光柱放電を引き起こすサステインパルスを与える。次に、第一電極と第二電極の双方に−Ｖｂを印加する、休止期間を設ける。次に、一方の電極に＋Ｖａ１より高電位の＋Ｖａ２、他方の電極に−Ｖｂを印加して、次の周期に発生する陽光柱放電に必要な電荷を蓄積するための壁電荷蓄積パルスを与える。この動作を、第一電極と第二電極との間で交互に実行する。
【選択図】図５Provided are a plasma display device and a discharge light emitting device that can obtain a required light emission efficiency with a low drive voltage and a small current without significantly changing a conventional drive circuit and the like, and can reduce power consumption.
Of the first electrode and the second electrode that perform discharge light emission, + Va1 is applied to one electrode and -Vb is applied to the other electrode to provide a sustain pulse that causes positive column discharge. Next, a rest period in which −Vb is applied to both the first electrode and the second electrode is provided. Next, + Va2 having a higher potential than + Va1 is applied to one electrode, and -Vb is applied to the other electrode, and a wall charge accumulation pulse for accumulating charges necessary for positive column discharge generated in the next period is applied. This operation is performed alternately between the first electrode and the second electrode.
[Selection] Figure 5

Description

本発明は、放電発光装置及びプラズマディスプレイ装置に関する。
より詳細には、プラズマディスプレイ装置、蛍光灯、冷陰極管等の、グロー放電や陽光柱放電等の放電現象を利用して発光する放電発光装置に関する。 The present invention relates to a discharge light emitting device and a plasma display device.
More specifically, the present invention relates to a discharge light-emitting device that emits light using a discharge phenomenon such as glow discharge or positive column discharge, such as a plasma display device, a fluorescent lamp, or a cold cathode tube.

今日、動画像の表示装置は、液晶ディスプレイとプラズマディスプレイが市場の大半を占めている。プラズマディスプレイは、バックライトが不要で、表示パネルの構造が液晶と比べて簡素であるので大型化し易い等の、液晶ディスプレイにはない長所が存在する。一方で、高電圧で駆動するために駆動回路が高価になりがちであり、また消費電力も大きい。 Today, liquid crystal displays and plasma displays occupy most of the market for moving picture display devices. A plasma display does not require a backlight, and has a merit not found in a liquid crystal display, such as being easy to increase in size because the structure of a display panel is simpler than that of a liquid crystal. On the other hand, the drive circuit tends to be expensive to drive at a high voltage, and the power consumption is large.

テレビジョン放送や動画コンテンツの高解像度化に伴い、対角５０インチを超える大型テレビやディスプレイ装置が普及している。大型ディスプレイであれば、プラズマディスプレイは歩留まりの点で液晶ディスプレイに対するコストメリットを見出だせる可能性が高い。そこで問題になるのが、プラズマディスプレイの消費電力である。容量性負荷の一種であるプラズマディスプレイは、その構造上、画面サイズが大きくなるに従って、消費電力が増大する。プラズマディスプレイの低消費電力化は、プラズマディスプレイを市場に普及させるために必要な、解決すべき命題である。 With the increase in the resolution of television broadcasting and moving image content, large-sized televisions and display devices with a diagonal size exceeding 50 inches have become widespread. For large displays, plasma displays are likely to find cost benefits over liquid crystal displays in terms of yield. The problem is the power consumption of the plasma display. A plasma display, which is a type of capacitive load, increases in power consumption as the screen size increases due to its structure. Reducing the power consumption of a plasma display is a proposition to be solved that is necessary for spreading the plasma display in the market.

非特許文献１は、本発明の先行技術に相当する、「２段パルス駆動」に基づくプラズマディスプレイ装置の駆動方式に関する先行技術文献である。 Non-Patent Document 1 is a prior art document relating to a driving method of a plasma display device based on “two-stage pulse driving”, which corresponds to the prior art of the present invention.

J. S. Lim et al., "Improved Waveform for the Sustain Pulse for High Luminance" SID Symposium Digest of Technical Papers. 34, 442 (2003).J. S. Lim et al., "Improved Waveform for the Sustain Pulse for High Luminance" SID Symposium Digest of Technical Papers. 34, 442 (2003).

プラズマディスプレイの消費電力を低減させるための技術は様々なものがある。その一つとして、駆動波形の工夫が挙げられる。
非特許文献１には、放電電流を低減して発光効率を向上させるために、二段階の駆動電圧を用いる「２段パルス駆動」が開示されている。しかしながら、発明者が非特許文献１の技術を検証したところ、２段パルス駆動では壁電荷蓄積パルスの放電が強くなり、却って発光効率が低下する場合があることを突き止めた。 There are various techniques for reducing the power consumption of a plasma display. One of them is a device for driving waveforms.
Non-Patent Document 1 discloses “two-stage pulse driving” using a two-stage driving voltage in order to reduce the discharge current and improve the light emission efficiency. However, when the inventor verified the technique of Non-Patent Document 1, it was found that the discharge of the wall charge accumulation pulse becomes stronger in the two-stage pulse driving, and the light emission efficiency may be lowered.

本発明はかかる課題を解決し、従来の駆動回路等に大きな変更を施すことなく、低い駆動電圧と少ない電流で必要な発光効率が得られ、消費電力を低減できる、プラズマディスプレイ装置を提供することを目的とする。
そして併せて、この技術を応用して、低消費電力と長寿命化を実現する放電発光装置を提供することを目的とする。 The present invention solves such a problem and provides a plasma display device capable of obtaining a required light emission efficiency with a low driving voltage and a small current and reducing power consumption without greatly changing a conventional driving circuit or the like. With the goal.
In addition, an object of the present invention is to provide a discharge light emitting device that realizes low power consumption and long life by applying this technology.

上記課題を解決するために、本発明のプラズマディスプレイ装置は、放電発光を行う空間を有する放電表示パネルと、放電表示パネルに設けられる複数の表示電極と、表示電極の各々に並べて設けられる複数のスキャン電極と、表示電極及びスキャン電極に直交する方向に設けられる複数のアドレス電極と、放電発光を引き起こす第一の電圧を発生する第一電源と、第一の電圧より高電圧である第二の電圧を発生する第二電源と、第一の電圧及び第二の電圧と対になる低電位の電圧を発生する第三電源とを有する。第一ドライバは、第一電源、第二電源及び第三電源に接続され、表示電極及びスキャン電極の内、一方の電極に第一の電圧、他方の電極に低電位の電圧を印加する、表示電極に放電発光を引き起こすサステインパルス付与期間を設け、その後表示電極及びスキャン電極の双方に低電位の電圧を印加する、サステインパルス付与期間より短い休止期間を設け、その後一方の電極に第二の電圧、他方の電極に低電位の電圧を印加する、サステインパルス付与期間より長い壁電荷蓄積パルス付与期間を設け、表示電極及びスキャン電極にサステインパルス付与期間、休止期間、壁電荷蓄積パルス付与期間を交互に設ける。そして更に、アドレス電極に所定の制御信号を与える第二ドライバと、第一ドライバ及び第二ドライバを制御する制御部とを具備する。 In order to solve the above problems, a plasma display device of the present invention includes a discharge display panel having a space for performing discharge light emission, a plurality of display electrodes provided in the discharge display panel, and a plurality of display electrodes provided side by side on the display electrodes. A scan electrode, a plurality of address electrodes provided in a direction orthogonal to the display electrode and the scan electrode, a first power source that generates a first voltage that causes discharge light emission , and a second voltage that is higher than the first voltage A second power source for generating a voltage; and a third power source for generating a low-potential voltage paired with the first voltage and the second voltage. First driver, the first power supply is connected to the second power and the third power source, among the display electrodes and the scan electrodes, a voltage of low potential to the first voltage, the other electrode to the one electrode, the display Provide a sustain pulse application period that causes discharge light emission to the electrode , then apply a low potential voltage to both the display electrode and the scan electrode , provide a rest period shorter than the sustain pulse application period, and then apply a second voltage to one electrode Apply a low potential voltage to the other electrode, provide a wall charge accumulation pulse application period longer than the sustain pulse application period, and alternately display the sustain pulse application period, rest period, and wall charge storage pulse application period for the display electrode and scan electrode Provided. Further, a second driver that applies a predetermined control signal to the address electrodes, and a controller that controls the first driver and the second driver are provided.

本発明によれば、従来の駆動回路等に大きな変更を施すことなく、低い駆動電圧と少ない電流で必要な発光効率が得られ、消費電力を低減できる、プラズマディスプレイ装置を提供できる。
そして併せて、この技術を応用して、低消費電力と長寿命化を実現する放電発光装置を提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。 According to the present invention, it is possible to provide a plasma display apparatus that can obtain a required light emission efficiency with a low drive voltage and a small current without significantly changing a conventional drive circuit and the like, and can reduce power consumption.
In addition, by applying this technology, it is possible to provide a discharge light emitting device that realizes low power consumption and long life.
Problems, configurations, and effects other than those described above will be clarified by the following description of embodiments.

本発明の第一の実施形態に係る、プラズマディスプレイ装置の全体構成を示すブロック図である。1 is a block diagram showing an overall configuration of a plasma display device according to a first embodiment of the present invention. 放電表示パネルの構造を示す一部分解斜視図である。It is a partially exploded perspective view which shows the structure of a discharge display panel. 第一ドライバの構成を示すブロック図である。It is a block diagram which shows the structure of a 1st driver. 第一スイッチ部の回路図である。It is a circuit diagram of a 1st switch part. 本発明の第一の実施形態に係るプラズマディスプレイ装置の、表示電極及びスキャン電極に対する制御信号のタイムチャートと、表示電極及びスキャン電極の電圧波形と、表示電極の電流波形を示す図である。It is a figure which shows the time chart of the control signal with respect to the display electrode and scan electrode of the plasma display apparatus which concerns on 1st embodiment of this invention, the voltage waveform of a display electrode and a scan electrode, and the current waveform of a display electrode. 従来技術である非特許文献１に開示されている、２段パルス駆動による電極の電圧波形と電流波形と、本実施形態の駆動方式による電極の電圧波形と電流波形である。These are the voltage waveform and current waveform of the electrode by the two-stage pulse drive disclosed in Non-Patent Document 1, which is the prior art, and the voltage waveform and current waveform of the electrode by the drive method of this embodiment. 従来技術である非特許文献１に開示されている、２段パルス駆動による電極の電圧波形と電流波形を実測したグラフと、本実施形態の駆動による電極の電圧波形と電流波形を実測したグラフである。Non-Patent Document 1, which is a conventional technique, is a graph in which voltage waveforms and current waveforms of electrodes by two-stage pulse driving are actually measured, and a graph in which voltage waveforms and current waveforms of electrodes by driving according to the present embodiment are actually measured. is there. 本実施形態の駆動方式において、表示期間の最後の壁電荷蓄積パルス電圧Ｖ_{ａｃｃ−ｅｎｄ}のみ変化させ、表示期間終了から５ｍｓｅｃ後に幅１０μｓｅｃ、電圧−Ｖ_ｔｅｓｔのテストパルスを表示電極に印加して、放電開始電圧を調べたグラフである。In the driving method of the present embodiment, only the last wall charge accumulation pulse voltage V _acc-end in the display period is changed, and a test pulse having a width of 10 μsec and a voltage −V _test is applied to the display electrode 5 msec after the end of the display period. It is the graph which investigated the discharge start voltage. サステイン電圧Ｖ_ｓｕｓを変化させた時の、サステインパルスによる放電電流の積分値を示すグラフと、壁電荷蓄積パルスによる放電電流の積分値を示すグラフである。4 is a graph showing an integrated value of a discharge current by a sustain pulse and a integrated value of a discharge current by a wall charge accumulation pulse when the sustain voltage _Vsus is changed. 本実施形態の駆動方式において、休止期間の時間幅を変化させて、輝度と発光効率を測定したグラフである。In the drive system of this embodiment, it is the graph which measured the brightness | luminance and luminous efficiency by changing the time width of an idle period. 本実施形態の駆動方式において、壁電荷蓄積パルスの時間幅を変化させて、輝度と発光効率を測定したグラフである。In the driving method of this embodiment, it is the graph which measured the brightness | luminance and luminous efficiency by changing the time width of a wall charge storage pulse. 図９Ａ及び図９Ｂと同じ駆動条件で、旧駆動方式、２段パルス駆動方式及び本実施形態の駆動方式における、サステイン電圧Ｖ_ｓｕｓに対する輝度の変化を示すグラフである。10 is a graph showing a change in luminance with respect to a sustain voltage V _sus in the old driving method, the two-stage pulse driving method, and the driving method of the present embodiment under the same driving conditions as in FIGS. 9A and 9B. 図９Ａ及び図９Ｂと同じ駆動条件で、旧駆動方式、２段パルス駆動方式及び本実施形態の駆動方式における、サステイン電圧Ｖ_ｓｕｓに対する発光効率の変化を示すグラフである。9A is a graph showing a change in light emission efficiency with respect to a sustain voltage V _sus in the old driving method, the two-stage pulse driving method, and the driving method of the present embodiment under the same driving conditions as in FIGS. 本発明の第二の実施形態に係る、蛍光灯の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the fluorescent lamp based on 2nd embodiment of this invention.

［第一の実施形態：プラズマディスプレイ装置の全体構成］
図１は、本発明の第一の実施形態に係る、プラズマディスプレイ装置１０１の全体構成を示すブロック図である。
図２は、放電表示パネル１０２の構造を示す一部分解斜視図である。
制御部１０３は、図示しない映像ソースから映像信号を受けて、第一ドライバ１０４と第二ドライバ１０５を制御する。
第一ドライバ１０４は、放電表示パネル１０２のガラス基板２０１と誘電体２０２との間に挟み込まれている表示電極２０３とスキャン電極２０４に、駆動電圧を印加する。なお、表示電極２０３とスキャン電極２０４は、それぞれ透明度と低抵抗値を確保するために、バス線２０５と透明電極２０６にて構成されている。
第二ドライバ１０５は、放電表示パネル１０２のバリアリブ２０７の裏側に、表示電極２０３とスキャン電極２０４の貼付方向とは直交する方向に貼付されているアドレス電極２０８に、駆動電圧を印加する。 [First Embodiment: Overall Configuration of Plasma Display Device]
FIG. 1 is a block diagram showing an overall configuration of a plasma display apparatus 101 according to the first embodiment of the present invention.
FIG. 2 is a partially exploded perspective view showing the structure of the discharge display panel 102.
The control unit 103 receives a video signal from a video source (not shown) and controls the first driver 104 and the second driver 105.
The first driver 104 applies a drive voltage to the display electrode 203 and the scan electrode 204 sandwiched between the glass substrate 201 and the dielectric 202 of the discharge display panel 102. Note that the display electrode 203 and the scan electrode 204 are constituted by a bus line 205 and a transparent electrode 206 in order to ensure transparency and a low resistance value, respectively.
The second driver 105 applies a drive voltage to the address electrode 208 that is attached to the back side of the barrier rib 207 of the discharge display panel 102 in a direction orthogonal to the attaching direction of the display electrode 203 and the scan electrode 204.

放電表示パネル１０２は、ガラス基板２０１とバリアリブ２０７を密着させて、空気を抜いた後、低圧のＸｅ（キセノン）ガスを封入して、蛍光灯に似た発光環境を形成する。
ガラス基板２０１には、表示電極２０３とスキャン電極２０４が交互に貼付されている。発光を引き起こす表示放電は、表示電極２０３とスキャン電極２０４との間のギャップにて生じる。
バリアリブ２０７の裏側には、表示電極２０３とスキャン電極２０４に直交する方向に、アドレス電極２０８が貼付されている。 In the discharge display panel 102, after the glass substrate 201 and the barrier rib 207 are brought into close contact with each other and the air is extracted, a low pressure Xe (xenon) gas is sealed to form a light emitting environment similar to a fluorescent lamp.
Display electrodes 203 and scan electrodes 204 are alternately attached to the glass substrate 201. Display discharge that causes light emission occurs in the gap between the display electrode 203 and the scan electrode 204.
On the back side of the barrier rib 207, an address electrode 208 is attached in a direction orthogonal to the display electrode 203 and the scan electrode 204.

第二ドライバ１０５は、０Ｖから５Ｖ迄の電圧範囲で、画素の輝度に応じた電圧をアドレス電極２０８に印加する。このため、第二ドライバ１０５の駆動電圧の電源は図示を省略している。
一方、第一ドライバ１０４は、サステインパルスと壁電荷蓄積パルスという二種類の高電圧パルスを、表示電極２０３とスキャン電極２０４に交互に印加する。サステインパルスの電圧は１１０〜２００Ｖ、壁電荷蓄積パルスの電圧は１５０〜３００Ｖになる。そして、サステインパルスの電圧は壁電荷蓄積パルスの電圧より低く設定される。このため、図１中では、
・サステインパルスを形成するためのサステイン電圧＋Ｖａ１を出力する第一電源１０６と、
・壁電荷蓄積パルスを形成するための壁電荷蓄積電圧＋Ｖａ２を出力する第二電源１０７と、
・接地電位を形成するための接地電位−Ｖｂを出力する第三電源１０８と
が設けられている。 The second driver 105 applies a voltage corresponding to the luminance of the pixel to the address electrode 208 in the voltage range from 0V to 5V. For this reason, the power supply for the driving voltage of the second driver 105 is not shown.
On the other hand, the first driver 104 alternately applies two types of high voltage pulses, ie, a sustain pulse and a wall charge accumulation pulse, to the display electrode 203 and the scan electrode 204. The voltage of the sustain pulse is 110 to 200V, and the voltage of the wall charge accumulation pulse is 150 to 300V. The sustain pulse voltage is set lower than the wall charge accumulation pulse voltage. For this reason, in FIG.
A first power supply 106 that outputs a sustain voltage + Va1 for forming a sustain pulse;
A second power source 107 that outputs a wall charge accumulation voltage + Va2 for forming a wall charge accumulation pulse;
A third power supply 108 that outputs a ground potential −Vb for forming the ground potential is provided.

第一電源１０６は、図３にて後述する第一スイッチ部に、＋Ｖａ１の他、＋Ｖａ１＋５Ｖ、そして＋Ｖａ１−５Ｖを供給する。
第二電源１０７は、図３にて後述する第二スイッチ部に、＋Ｖａ２の他、＋Ｖａ２＋５Ｖ、そして＋Ｖａ２−５Ｖを供給する。
第三電源１０８は、図３にて後述する第三スイッチ部に、−Ｖｂの他、−Ｖｂ＋５Ｖ、そして−Ｖｂ−５Ｖを供給する。
これらスイッチ部の詳細は図４にて後述する。 The first power supply 106 supplies + Va1 + 5V and + Va1-5V in addition to + Va1 to the first switch unit described later with reference to FIG.
The second power supply 107 supplies + Va2 + 5V and + Va2-5V in addition to + Va2 to the second switch unit described later with reference to FIG.
The third power source 108 supplies −Vb + 5V and −Vb−5V in addition to −Vb to a third switch unit described later with reference to FIG. 3.
Details of these switch sections will be described later with reference to FIG.

プラズマディスプレイ装置１０１の駆動シーケンスについて、簡単に説明する。
プラズマディスプレイ装置１０１は、１フレームを表示する際に、アドレスシーケンスと表示シーケンスを実行する。
アドレスシーケンスとは、スキャン電極２０４に所定のデータ電圧を印加した上で、アドレス電極２０８に画素の輝度に相当する所定の電圧を印加することで、各々の画素（表示電極２０３及びスキャン電極２０４と、アドレス電極２０８との交点）に輝度に応じた電界強度の電荷を蓄積させる動作である。
表示シーケンスとは、アドレス電極２０８には一切の電圧を印加しない状態で、スキャン電極２０４と表示電極２０３に所定の交流パルス電圧を印加することで、各々の画素に異なる輝度で発光する表示放電を引き起こす動作である。 A driving sequence of the plasma display apparatus 101 will be briefly described.
The plasma display device 101 executes an address sequence and a display sequence when displaying one frame.
In the address sequence, a predetermined data voltage is applied to the scan electrode 204 and then a predetermined voltage corresponding to the luminance of the pixel is applied to the address electrode 208, whereby each pixel (the display electrode 203 and the scan electrode 204) is applied. , The electric field strength corresponding to the luminance is accumulated at the intersection with the address electrode 208).
A display sequence is a state in which no voltage is applied to the address electrodes 208, and a predetermined AC pulse voltage is applied to the scan electrodes 204 and the display electrodes 203, thereby causing each pixel to emit a display discharge with different luminance. It is an action to cause.

動画像信号が６０ｆｐｓ（１フレーム約１６ｍｓｅｃ）の場合、アドレスシーケンスにその７〜８割の時間（約１２〜１３ｍｓｅｃ：アドレス期間）を割り当て、表示シーケンスに残りの時間（約３〜５ｍｓｅｃ：表示期間）を割り当てる。そして、表示シーケンスでは１周期が約４μｓｅｃのパルス電圧をおよそ８００〜１２５０回、表示電極２０３とスキャン電極２０４に印加する。 When the moving picture signal is 60 fps (about 16 msec per frame), 70 to 80% of the time (about 12 to 13 msec: address period) is allocated to the address sequence, and the remaining time (about 3 to 5 msec: display period) is assigned to the display sequence. ). In the display sequence, a pulse voltage having a period of about 4 μsec is applied to the display electrode 203 and the scan electrode 204 approximately 800 to 1250 times.

［第一の実施形態：第一ドライバ１０４の構成］
図３は、第一ドライバ１０４の構成を示すブロック図である。
第一ドライバ１０４は、表示電極２０３とスキャン電極２０４のそれぞれに接続されているスイッチモジュール３０１ａ、３０１ｂ、３０１ｃ、３０１ｄ…の集合体である。スイッチモジュール３０１ａ、３０１ｂ、３０１ｃ、３０１ｄ…は全て同じ回路構成である。これ以降、これらを特に区別しない場合には、スイッチモジュール３０１と総称する。
図３中、スイッチモジュール３０１ａは表示電極２０３ａに接続されている。スイッチモジュール３０１ｂはスキャン電極２０４ａに接続されている。スイッチモジュール３０１ｃは表示電極２０３ｂに接続されている。スイッチモジュール３０１ｄはスキャン電極２０４ｂに接続されている。以下同様に、表示電極２０３とスキャン電極２０４のそれぞれに、スイッチモジュール３０１が接続される。 [First Embodiment: Configuration of First Driver 104]
FIG. 3 is a block diagram showing a configuration of the first driver 104.
The first driver 104 is an assembly of switch modules 301a, 301b, 301c, 301d... Connected to the display electrode 203 and the scan electrode 204, respectively. The switch modules 301a, 301b, 301c, 301d... All have the same circuit configuration. Hereinafter, when these are not particularly distinguished, they are collectively referred to as a switch module 301.
In FIG. 3, the switch module 301a is connected to the display electrode 203a. The switch module 301b is connected to the scan electrode 204a. The switch module 301c is connected to the display electrode 203b. The switch module 301d is connected to the scan electrode 204b. Similarly, the switch module 301 is connected to each of the display electrode 203 and the scan electrode 204.

スイッチモジュール３０１は、第一スイッチ部３０２と、第二スイッチ部３０３と、第三スイッチ部３０４と、これら各々のスイッチ部を制御するロジック回路３０５よりなる。
第一スイッチ部３０２は、第一電源１０６から、＋Ｖａ１、＋Ｖａ１＋５Ｖ、そして＋Ｖａ１−５Ｖの供給を受ける。そして、ロジック回路３０５の制御に従って、＋Ｖａ１を出力する。
第二スイッチ部３０３は、第二電源１０７から、＋Ｖａ２、＋Ｖａ２＋５Ｖ、そして＋Ｖａ２−５Ｖの供給を受ける。そして、ロジック回路３０５の制御に従って、＋Ｖａ２を出力する。
第三スイッチ部３０４は、第三電源１０８から、−Ｖｂ、−Ｖｂ＋５Ｖ、そして−Ｖｂ−５Ｖの供給を受ける。そして、ロジック回路３０５の制御に従って、−Ｖｂを出力する。 The switch module 301 includes a first switch unit 302, a second switch unit 303, a third switch unit 304, and a logic circuit 305 that controls each of these switch units.
The first switch unit 302 is supplied with + Va1, + Va1 + 5V, and + Va1-5V from the first power supply 106. Then, + Va1 is output under the control of the logic circuit 305.
The second switch unit 303 receives + Va2, + Va2 + 5V, and + Va2-5V from the second power source 107. Then, + Va2 is output under the control of the logic circuit 305.
The third switch unit 304 receives supply of −Vb, −Vb + 5V, and −Vb−5V from the third power supply 108. Then, according to the control of the logic circuit 305, -Vb is output.

第一スイッチ部３０２、第二スイッチ部３０３及び第三スイッチ部３０４は、何れか一つのみが表示電極２０３又はスキャン電極２０４に接続される。但し、表示電極２０３又はスキャン電極２０４は必ずしも常に第一スイッチ部３０２、第二スイッチ部３０３及び第三スイッチ部３０４のいずれか一つに接続されるとは限らない。第一スイッチ部３０２、第二スイッチ部３０３及び第三スイッチ部３０４の何れも表示電極２０３又はスキャン電極２０４に接続されない状態も存在する。 Only one of the first switch unit 302, the second switch unit 303, and the third switch unit 304 is connected to the display electrode 203 or the scan electrode 204. However, the display electrode 203 or the scan electrode 204 is not always connected to any one of the first switch unit 302, the second switch unit 303, and the third switch unit 304. There is a state where none of the first switch unit 302, the second switch unit 303, and the third switch unit 304 is connected to the display electrode 203 or the scan electrode 204.

［第一の実施形態：スイッチ部の回路構成］
図４は、第一スイッチ部３０２の回路図である。なお、第二スイッチ部３０３及び第三スイッチ部３０４も第一スイッチ部３０２と同一の回路構成である。このため、第一スイッチ部３０２に印加される電圧を、Ｖｘ、Ｖｘ＋５Ｖ、Ｖｘ−５Ｖと表記している。
第一フォトカプラ４０１は、ロジック回路３０５が出力する＋５Ｖの制御信号を、駆動電圧Ｖｘ＋５Ｖの回路へ伝達する。
第一バッファ４０２は、第一フォトカプラ４０１の出力信号を、Ｖｘ＋５Ｖの制御信号に変換する。この制御信号は、Ｎチャネル型ＭＯＳＦＥＴ（以下「ＮＭＯＳＦＥＴ」と略）４０３のゲートをオン・オフ制御する。ＮＭＯＳＦＥＴ４０３は、ゲートにＶｘ＋５Ｖを印加されると、オン状態になる。 [First Embodiment: Circuit Configuration of Switch Unit]
FIG. 4 is a circuit diagram of the first switch unit 302. The second switch unit 303 and the third switch unit 304 also have the same circuit configuration as the first switch unit 302. For this reason, the voltage applied to the first switch unit 302 is expressed as Vx, Vx + 5V, Vx−5V.
The first photocoupler 401 transmits the + 5V control signal output from the logic circuit 305 to the drive voltage Vx + 5V circuit.
The first buffer 402 converts the output signal of the first photocoupler 401 into a control signal of Vx + 5V. This control signal turns on and off the gate of an N-channel MOSFET (hereinafter abbreviated as “NMOSFET”) 403. The NMOSFET 403 is turned on when Vx + 5 V is applied to the gate.

第二フォトカプラ４０４は、ロジック回路３０５が出力する＋５Ｖの制御信号を、駆動電圧Ｖｘ−５Ｖの回路へ伝達する。
第二バッファ４０５は、第二フォトカプラ４０４の出力信号を、Ｖｘ−５Ｖの制御信号に変換する。この制御信号は、Ｐチャネル型ＭＯＳＦＥＴ（以下「ＰＭＯＳＦＥＴ」と略）４０６のゲートをオン・オフ制御する。ＰＭＯＳＦＥＴ４０６は、ゲートにＶｘ−５Ｖを印加されると、オン状態になる。
第一フォトカプラ４０１と第二フォトカプラ４０４はロジック回路３０５から同一の制御信号によってオン・オフ動作されるので、ＮＭＯＳＦＥＴ４０３とＰＭＯＳＦＥＴ４０６は同時にオン・オフ制御される。 The second photocoupler 404 transmits the + 5V control signal output from the logic circuit 305 to the drive voltage Vx-5V circuit.
The second buffer 405 converts the output signal of the second photocoupler 404 into a control signal of Vx-5V. This control signal controls on / off of the gate of a P-channel MOSFET (hereinafter abbreviated as “PMOSFET”) 406. The PMOSFET 406 is turned on when Vx-5 V is applied to the gate.
Since the first photocoupler 401 and the second photocoupler 404 are turned on / off by the same control signal from the logic circuit 305, the NMOSFET 403 and the PMOSFET 406 are simultaneously turned on / off.

ＮＭＯＳＦＥＴ４０３のソースとＰＭＯＳＦＥＴ４０６のソースは、電源ノード＋Ｖｘに接続されている。電源ノード＋Ｖｘと接地ノードとの間には、安定化のためのコンデンサＣ４０７が接続されている。
ＮＭＯＳＦＥＴ４０３のドレインには、逆流防止の第一ダイオードＤ４０８のカソードが接続されている。
ＰＭＯＳＦＥＴ４０６のドレインには、逆流防止の第二ダイオードＤ４０９のアノードが接続されている。
第一ダイオードＤ４０８のアノードと、第二ダイオードＤ４０９のカソードは、表示電極又はスキャン電極に接続される。
第一ダイオードＤ４０８は、ＮＭＯＳＦＥＴ４０３のソース・ドレイン間寄生ダイオードに電流が流れて破壊されないよう保護するために設けられている。
第二ダイオードＤ４０９は、ＰＭＯＳＦＥＴ４０６のソース・ドレイン間寄生ダイオードに電流が流れて破壊されないよう保護するために設けられている。 The source of the NMOSFET 403 and the source of the PMOSFET 406 are connected to the power supply node + Vx. A capacitor C407 for stabilization is connected between the power supply node + Vx and the ground node.
The drain of the NMOSFET 403 is connected to the cathode of the first diode D408 for preventing backflow.
The drain of the PMOSFET 406 is connected to the anode of a second diode D409 that prevents backflow.
The anode of the first diode D408 and the cathode of the second diode D409 are connected to the display electrode or the scan electrode.
The first diode D408 is provided in order to protect the source-drain parasitic diode of the NMOSFET 403 from being destroyed by a current flowing through it.
The second diode D409 is provided to protect the source-drain parasitic diode of the PMOSFET 406 from being destroyed by a current flowing through it.

今、電極の電位がＶｘより低い場合、電流は、電源ノードＶｘからＰＭＯＳＦＥＴ４０６と第二ダイオードＤ４０９を通じて、電極へ流れる。この時、ＰＭＯＳＦＥＴ４０６は電極に対するハイサイドスイッチとして動作する。
逆に、電極の電位がＶｘより高い場合、電流は、電極からＮＭＯＳＦＥＴ４０３と第一ダイオードＤ４０８を通じて、電源ノードＶｘへ流れる。この時、ＮＭＯＳＦＥＴ４０３は電極に対するローサイドスイッチとして動作する。
本実施形態の第一スイッチ部３０２、第二スイッチ部３０３及び第三スイッチ部３０４は、このハイサイドスイッチとローサイドスイッチが同時に電極に接続されることが重要である。その理由は図５にて後述する。 If the potential of the electrode is lower than Vx, current flows from the power supply node Vx through the PMOSFET 406 and the second diode D409 to the electrode. At this time, the PMOSFET 406 operates as a high side switch for the electrode.
Conversely, when the potential of the electrode is higher than Vx, current flows from the electrode through the NMOSFET 403 and the first diode D408 to the power supply node Vx. At this time, the NMOSFET 403 operates as a low side switch for the electrode.
In the first switch unit 302, the second switch unit 303, and the third switch unit 304 of the present embodiment, it is important that the high side switch and the low side switch are simultaneously connected to the electrodes. The reason will be described later with reference to FIG.

［第一の実施形態：動作］
図５は、本発明の第一の実施形態に係るプラズマディスプレイ装置１０１の、表示電極２０３及びスキャン電極２０４に対する制御信号のタイムチャートと、表示電極２０３及びスキャン電極２０４の電圧波形と、表示電極２０３の電流波形を示す図である。
波形Ｗ５０１は、ロジック回路３０５から表示電極２０３に接続される第一スイッチ部３０２に与えられる制御信号のタイムチャートである。高電位が論理の真を示し、オン状態になり、電圧＋Ｖａ１を表示電極２０３に印加する。
波形Ｗ５０２は、ロジック回路３０５から表示電極２０３に接続される第二スイッチ部３０３に与えられる制御信号のタイムチャートである。高電位が論理の真を示し、オン状態になり、電圧＋Ｖａ２を表示電極２０３に印加する。
波形Ｗ５０３は、ロジック回路３０５から表示電極２０３に接続される第三スイッチ部３０４に与えられる制御信号のタイムチャートである。高電位が論理の真を示し、オン状態になり、電圧−Ｖｂを表示電極２０３に印加する。 [First Embodiment: Operation]
FIG. 5 is a time chart of control signals for the display electrode 203 and the scan electrode 204, voltage waveforms of the display electrode 203 and the scan electrode 204, and the display electrode 203 in the plasma display apparatus 101 according to the first embodiment of the present invention. It is a figure which shows the current waveform.
A waveform W501 is a time chart of a control signal supplied from the logic circuit 305 to the first switch unit 302 connected to the display electrode 203. The high potential indicates logic true, the transistor is turned on, and the voltage + Va1 is applied to the display electrode 203.
A waveform W502 is a time chart of a control signal supplied from the logic circuit 305 to the second switch unit 303 connected to the display electrode 203. The high potential indicates logic true, the transistor is turned on, and the voltage + Va2 is applied to the display electrode 203.
A waveform W503 is a time chart of a control signal supplied from the logic circuit 305 to the third switch unit 304 connected to the display electrode 203. The high potential indicates logic true, the transistor is turned on, and the voltage −Vb is applied to the display electrode 203.

波形Ｗ５０４は、ロジック回路３０５からスキャン電極２０４に接続される第一スイッチ部３０２に与えられる制御信号のタイムチャートである。高電位が論理の真を示し、オン状態になり、電圧＋Ｖａ１をスキャン電極２０４に印加する。
波形Ｗ５０５は、ロジック回路３０５からスキャン電極２０４に接続される第二スイッチ部３０３に与えられる制御信号のタイムチャートである。高電位が論理の真を示し、オン状態になり、電圧＋Ｖａ２をスキャン電極２０４に印加する。
波形Ｗ５０６は、ロジック回路３０５からスキャン電極２０４に接続される第三スイッチ部３０４に与えられる制御信号のタイムチャートである。高電位が論理の真を示し、オン状態になり、電圧−Ｖｂをスキャン電極２０４に印加する。
波形Ｗ５０７は、表示電極２０３の電圧波形である。波形Ｗ５０８は、スキャン電極２０４の電圧波形である。波形Ｗ５０９は、表示電極２０３の電流波形である。 A waveform W504 is a time chart of a control signal supplied from the logic circuit 305 to the first switch unit 302 connected to the scan electrode 204. The high potential indicates logic true, the transistor is turned on, and the voltage + Va1 is applied to the scan electrode 204.
A waveform W505 is a time chart of a control signal supplied from the logic circuit 305 to the second switch unit 303 connected to the scan electrode 204. The high potential indicates logic true, the transistor is turned on, and the voltage + Va2 is applied to the scan electrode 204.
A waveform W506 is a time chart of a control signal supplied from the logic circuit 305 to the third switch unit 304 connected to the scan electrode 204. The high potential indicates logic true, the transistor is turned on, and the voltage −Vb is applied to the scan electrode 204.
A waveform W507 is a voltage waveform of the display electrode 203. A waveform W508 is a voltage waveform of the scan electrode 204. A waveform W509 is a current waveform of the display electrode 203.

先ず、時刻ｔ０からｔ１にかけて、スキャン電極２０４に＋Ｖａ２、表示電極２０３に−Ｖｂを印加して、スキャン電極２０４と表示電極２０３との間に電荷を蓄積する。
次に、時刻ｔ１からｔ２迄の０．５μｓｅｃにかけて、表示電極２０３に＋Ｖａ１、スキャン電極２０４に−Ｖｂを印加して、表示放電を引き起こす「サステインパルス」を与える。この時、表示電極２０３には電源ノード＋Ｖａ１から表示電極２０３へ表示放電に伴うサステイン電流Ｉ５１０が流れる。
次に、時刻ｔ２からｔ３迄の０．１７μｓｅｃにかけて、表示電極２０３に−Ｖｂ、スキャン電極２０４に−Ｖｂを印加する、休止期間を設ける。この時、表示電極２０３には表示電極２０３から電源ノード−Ｖｂへ自己消去放電電流Ｉ５１１が流れる。
次に、時刻ｔ３からｔ４迄の１．３３μｓｅｃにかけて、表示電極２０３に＋Ｖａ２、スキャン電極２０４に−Ｖｂを印加して、次の周期に発生する表示放電に必要な電荷を蓄積するための「壁電荷蓄積パルス」を与える。この時、表示電極２０３には表示電極２０３から電源ノード＋Ｖａ２へ壁電荷蓄積パルスに伴い発生する放電に起因する壁電荷蓄積パルス放電電流Ｉ５１２が流れる。 First, from time t 0 to t 1, + Va 2 is applied to the scan electrode 204 and −Vb is applied to the display electrode 203, and charges are accumulated between the scan electrode 204 and the display electrode 203.
Next, “Va1” is applied to the display electrode 203 and −Vb is applied to the scan electrode 204 over 0.5 μsec from time t1 to t2, and a “sustain pulse” that causes display discharge is applied. At this time, a sustain current I510 accompanying display discharge flows from the power supply node + Va1 to the display electrode 203 through the display electrode 203.
Next, a rest period is provided in which −Vb is applied to the display electrode 203 and −Vb is applied to the scan electrode 204 from 0.12 μsec from time t2 to time t3. At this time, the self-erase discharge current I511 flows through the display electrode 203 from the display electrode 203 to the power supply node -Vb.
Next, from 1.33 μsec from time t3 to t4, + Va2 is applied to the display electrode 203 and −Vb is applied to the scan electrode 204, and the “wall” for accumulating charges necessary for display discharge generated in the next cycle A charge accumulation pulse "is given. At this time, the wall charge accumulation pulse discharge current I512 caused by the discharge generated along with the wall charge accumulation pulse flows from the display electrode 203 to the power supply node + Va2.

次に、時刻ｔ４からｔ５迄の０．５μｓｅｃにかけて、表示電極２０３に−Ｖｂ、スキャン電極２０４に＋Ｖａ１を印加して、表示放電を引き起こす「サステインパルス」を与える。この時、スキャン電極２０４には電源ノード＋Ｖａ１からスキャン電極２０４へ表示放電に伴うサステイン電流が流れる。
次に、時刻ｔ５からｔ６迄の０．１７μｓｅｃにかけて、スキャン電極２０４に−Ｖｂ、表示電極２０３に−Ｖｂを印加する、休止期間を設ける。この時、スキャン電極２０４にはスキャン電極２０４から電源ノード−Ｖｂへ自己消去放電電流が流れる。
次に、時刻ｔ６からｔ７迄の１．３３μｓｅｃにかけて、スキャン電極２０４に＋Ｖａ２、表示電極２０３に−Ｖｂを印加して、次の周期に発生する表示放電に必要な電荷を蓄積するための「壁電荷蓄積パルス」を与える。この時、スキャン電極２０４にはスキャン電極２０４から電源ノード＋Ｖａ２へ壁電荷を蓄積するための「壁電荷蓄積放電電流」が流れる。
以下同様に、時刻ｔ１からｔ７迄の動作を、表示期間中に繰り返し実行する。 Next, in the period of 0.5 μsec from time t4 to t5, −Vb is applied to the display electrode 203 and + Va1 is applied to the scan electrode 204 to give a “sustain pulse” that causes display discharge. At this time, a sustain current accompanying display discharge flows from the power supply node + Va1 to the scan electrode 204 through the scan electrode 204.
Next, a rest period in which −Vb is applied to the scan electrode 204 and −Vb is applied to the display electrode 203 is provided for 0.17 μsec from time t5 to t6. At this time, a self-erase discharge current flows from the scan electrode 204 to the power supply node -Vb.
Next, over 1.33 μsec from time t6 to t7, + Va2 is applied to the scan electrode 204 and −Vb is applied to the display electrode 203, and the “wall” for accumulating charges necessary for the display discharge generated in the next cycle. A charge accumulation pulse "is given. At this time, a “wall charge accumulation discharge current” for accumulating wall charges from the scan electrode 204 to the power supply node + Va 2 flows through the scan electrode 204.
Similarly, the operation from time t1 to t7 is repeatedly executed during the display period.

本発明は、
・時刻ｔ１からｔ２迄の０．５μｓｅｃにかけて、一方の電極に＋Ｖａ１、他方の電極に−Ｖｂを印加して、表示放電を引き起こすサステインパルスを与える。
・時刻ｔ２からｔ３迄の０．１７μｓｅｃにかけて、一方の電極に−Ｖｂ、他方の電極に−Ｖｂを印加する、休止期間を設ける。
・時刻ｔ３からｔ４迄の１．３３μｓｅｃにかけて、一方の電極に＋Ｖａ１より高電位の＋Ｖａ２、他方の電極に−Ｖｂを印加して、次の周期に発生する表示放電に必要な電荷を蓄積するための壁電荷蓄積パルスを与える。
という動作を、表示電極２０３とスキャン電極２０４との間で交互に実行することが大きな特徴である。特に、サステインパルスと壁電荷蓄積パルスとの間に休止期間を設けたことが、従来技術である非特許文献１との大きな相違点である。 The present invention
-From time t1 to t2, 0.5V sec is applied to + Va1 on one electrode and -Vb to the other electrode to give a sustain pulse that causes display discharge.
A pause period is provided in which −Vb is applied to one electrode and −Vb is applied to the other electrode from 0.12 μsec from time t2 to t3.
-From 1.33 μsec from time t3 to t4, + Va2 having a higher potential than + Va1 is applied to one electrode, and −Vb is applied to the other electrode to accumulate charges necessary for display discharge generated in the next cycle. Gives a wall charge accumulation pulse.
It is a great feature that the operation described above is alternately executed between the display electrode 203 and the scan electrode 204. In particular, the provision of a pause period between the sustain pulse and the wall charge accumulation pulse is a significant difference from Non-Patent Document 1, which is the prior art.

［第一の実施形態：従来技術との比較］
図６Ａは、従来技術である非特許文献１に開示されている、２段パルス駆動による電極の電圧波形と電流波形である。
図６Ｂは、本実施形態の駆動方式による電極の電圧波形と電流波形である。図６Ａとの比較のために、周期を一致させている。
図６Ａの波形Ｗ６０１は、表示電極２０３の電圧波形である。波形Ｗ６０２は、スキャン電極２０４の電圧波形である。波形Ｗ６０３は、表示電極２０３の電流波形である。
図６Ｂの波形Ｗ６０４は、表示電極２０３の電圧波形である。波形Ｗ６０５は、スキャン電極２０４の電圧波形である。波形Ｗ６０６は、表示電極２０３の電流波形である。 [First embodiment: Comparison with prior art]
FIG. 6A shows a voltage waveform and a current waveform of an electrode by two-stage pulse driving disclosed in Non-Patent Document 1 as a conventional technique.
FIG. 6B shows a voltage waveform and a current waveform of the electrodes according to the driving method of the present embodiment. For comparison with FIG. 6A, the periods are matched.
A waveform W601 in FIG. 6A is a voltage waveform of the display electrode 203. A waveform W 602 is a voltage waveform of the scan electrode 204. A waveform W603 is a current waveform of the display electrode 203.
A waveform W604 in FIG. 6B is a voltage waveform of the display electrode 203. A waveform W605 is a voltage waveform of the scan electrode 204. A waveform W606 is a current waveform of the display electrode 203.

図６Ａの、時刻ｔ１１からｔ１２迄は、表示電極２０３に＋Ｖａ１、スキャン電極２０４に−Ｖｂを印加して、表示放電を引き起こすサステインパルスを与える。この時、表示電極２０３には電源ノード＋Ｖａ１から表示電極２０３へ表示放電に伴うサステイン電流Ｉ６０７が流れる。
次に、時刻ｔ１２からｔ１３迄は、表示電極２０３に＋Ｖａ２、スキャン電極２０４に−Ｖｂを印加して、次の周期に発生する表示放電に必要な電荷を蓄積するための壁電荷蓄積パルスを与える。この時、表示電極２０３には表示電極２０３から電源ノード＋Ｖａ２へ壁電荷蓄積パルスに伴い発生する放電に起因する壁電荷蓄積パルス放電電流Ｉ６０８が流れる。
なお、図６Ｂは図５と同じ波形であるので説明を省略する。 In FIG. 6A, from time t11 to t12, + Va1 is applied to the display electrode 203 and −Vb is applied to the scan electrode 204 to give a sustain pulse that causes display discharge. At this time, a sustain current I607 accompanying display discharge flows from the power supply node + Va1 to the display electrode 203 through the display electrode 203.
Next, from time t12 to t13, + Va2 is applied to the display electrode 203 and -Vb is applied to the scan electrode 204 to give a wall charge accumulation pulse for accumulating charges necessary for display discharge generated in the next cycle. . At this time, the wall charge accumulation pulse discharge current I608 caused by the discharge generated in association with the wall charge accumulation pulse flows from the display electrode 203 to the power supply node + Va2.
6B has the same waveform as that in FIG.

図６Ａの時刻ｔ１２から、壁電荷蓄積パルスに伴って発生する壁電荷蓄積放電電流が、図６Ｂの壁電荷蓄積放電電流より大きいことが判る。これは、サステイン放電により電極から生じるプライミング粒子の影響により、壁電荷蓄積パルスが印加される段階で放電が生じやすくなっていることに起因する。この放電が強くなると、印加電圧が高いために消費電力が増大し、発光効率の向上が期待できない。 From time t12 in FIG. 6A, it can be seen that the wall charge storage discharge current generated along with the wall charge storage pulse is larger than the wall charge storage discharge current in FIG. 6B. This is because discharge is likely to occur at the stage where the wall charge accumulation pulse is applied due to the influence of priming particles generated from the electrodes by the sustain discharge. When this discharge becomes strong, the applied voltage is high, so that the power consumption increases and the improvement of the light emission efficiency cannot be expected.

本実施形態の駆動方式では、サステインパルスと壁電荷蓄積パルスとの間に電極間の電位差をゼロにする休止期間を設ける。すると、この休止期間の間に弱い自己消去放電が発生する。この自己消去放電が、空間電荷などのプライミング粒子を減らす。また、自己消去放電により生じるプライミング粒子は少量である。壁電荷蓄積パルスを印加する前の段階でプライミング粒子が減ることで、壁電荷蓄積パルスを印加する時に、消費電力を増大させる不必要な放電を抑えることができる。
この自己消去放電を滞りなく流すために、第一スイッチ部３０２、第二スイッチ部３０３及び第三スイッチ部３０４に設けられているローサイドスイッチのＮＭＯＳＦＥＴ４０３が必須である。 In the driving method of the present embodiment, a pause period is provided between the sustain pulse and the wall charge accumulation pulse so that the potential difference between the electrodes is zero. Then, a weak self-erasing discharge occurs during this rest period. This self-erasing discharge reduces priming particles such as space charges. Further, a small amount of priming particles are generated by self-erasing discharge. By reducing the number of priming particles before applying the wall charge accumulation pulse, unnecessary discharge that increases power consumption can be suppressed when the wall charge accumulation pulse is applied.
In order to flow this self-erasing discharge without delay, the NMOSFET 403 of the low side switch provided in the first switch unit 302, the second switch unit 303, and the third switch unit 304 is essential.

［第一の実施形態：測定結果］
これより、図７、図８、図９、図１０、図１１、図１２及び図１３にかけて、実際に小型のプラズマディスプレイ装置１０１を試作して、従来技術と本実施形態の駆動方式による表示駆動を行った際の、電圧や電流等の測定結果を示す。
図７から図１３にかけて使用した試作のプラズマディスプレイ装置１０１は、ストライプリブを持つ、面放電ＡＣ型構造の対角４インチのテストパネルである。セルサイズは１．０８ｍｍ×０．３６ｍｍ、表示・走査電極間隔は６０μｍ、封入ガスは６６．７ｋＰａのＮｅ−Ｘｅ混合ガスを用い、その際、Ｘｅ分圧は１０％とした。実験の際、テストパネルにおける点灯領域は縦８ライン×横２５６セルとした。テストパネルには緑色蛍光体のみが形成されている。放電の観測には光電子倍増管を用いて、約５０セルの赤外発光を測定した。光電子倍増管でテストパネルから発される８２３＋８２８ｎｍの赤外線を観測して、それぞれの波長成分の波形を比較観察するために、テストパネルと光電子倍増管との間にＩＲフィルタを適用した。また、テストパネルと光電子倍増管との距離、及び光電子倍増管の増幅電圧は、全ての実験を通して一定値に設定した。 [First embodiment: measurement result]
7, 8, 9, 10, 11, 12, and 13, a small plasma display device 101 is actually manufactured as a prototype, and display driving is performed using the conventional technique and the driving method of the present embodiment. Measurement results of voltage, current, etc. are shown.
The prototype plasma display device 101 used in FIGS. 7 to 13 is a 4 inch diagonal test panel having a surface discharge AC type structure having stripe ribs. The cell size was 1.08 mm × 0.36 mm, the distance between the display and scanning electrodes was 60 μm, and the sealed gas was a 66.7 kPa Ne—Xe mixed gas. At that time, the Xe partial pressure was 10%. During the experiment, the lighting area on the test panel was set to 8 vertical lines × 256 horizontal cells. Only the green phosphor is formed on the test panel. For observation of discharge, infrared emission of about 50 cells was measured using a photomultiplier tube. An IR filter was applied between the test panel and the photomultiplier tube in order to observe the infrared rays of 823 + 828 nm emitted from the test panel with the photomultiplier tube and to compare and observe the waveform of each wavelength component. The distance between the test panel and the photomultiplier tube and the amplification voltage of the photomultiplier tube were set to constant values throughout all experiments.

図７Ａは、従来技術である非特許文献１に開示されている、２段パルス駆動による電極の電圧波形と電流波形を実測したグラフである。
図７Ｂは、本実施形態の駆動による電極の電圧波形と電流波形を実測したグラフである。
サステイン電圧Ｖ_ｓｕｓは、それぞれの駆動方式において最大発光効率が得られた電圧を適用している。図７Ａの２段パルス駆動では１１０Ｖであり、図７Ｂの本実施形態による駆動では１３０Ｖである。 FIG. 7A is a graph obtained by actually measuring the voltage waveform and current waveform of the electrode by the two-stage pulse driving disclosed in Non-Patent Document 1 as the prior art.
FIG. 7B is a graph obtained by actually measuring the voltage waveform and the current waveform of the electrode by driving according to the present embodiment.
As the sustain voltage _Vsus , a voltage at which the maximum luminous efficiency is obtained in each driving method is applied. 7V is 110V in the two-stage pulse drive of FIG. 7A, and 130V in the drive according to the present embodiment of FIG. 7B.

２段パルス駆動では壁電荷蓄積パルスが印加された時点で強い放電による大きな放電電流が生じている。これに対し、本実施形態の駆動方式では、壁電荷蓄積パルスが印加された時点の放電電流は小さいことから、２段パルス駆動と比べると放電が弱いことが判る。また、本実施形態の駆動方式では、放電のばらつきに起因する発光ピークが複数の箇所で確認できる。これらのことから、本実施形態の駆動方式では、２段パルス駆動と比べて、自己消去放電によってプライミング粒子を削減できていることが確認できる。また、本実施形態の駆動方式は、２段パルス駆動と比べて、サステイン放電及び壁電荷蓄積パルスに伴う放電の、トータルの放電電流量が少なくなっていることが判る。 In the two-stage pulse drive, a large discharge current is generated due to a strong discharge when the wall charge accumulation pulse is applied. On the other hand, in the driving method of this embodiment, since the discharge current at the time when the wall charge accumulation pulse is applied is small, it can be seen that the discharge is weak compared to the two-stage pulse driving. Moreover, in the drive system of this embodiment, the emission peak resulting from the dispersion | variation in discharge can be confirmed in several places. From these facts, it can be confirmed that the priming particles can be reduced by the self-erasing discharge in the driving method of the present embodiment as compared with the two-stage pulse driving. In addition, it can be seen that the total discharge current amount of the discharge accompanying the sustain discharge and the wall charge accumulation pulse is smaller in the driving method of the present embodiment than in the two-stage pulse driving.

図８は、本実施形態の駆動方式において、表示期間の最後の壁電荷蓄積パルス電圧Ｖ_{ａｃｃ−ｅｎｄ}のみ変化させ、表示期間終了から５ｍｓｅｃ後に幅１０μｓｅｃ、電圧−Ｖ_ｔｅｓｔのテストパルスを表示電極２０３に印加して、放電開始電圧を調べたグラフである。また、図８には最後の壁電荷蓄積パルス放電電流の積分値である最後の壁電荷蓄積パルス放電電流量も示している。なお、この測定ではサステイン電圧Ｖ_ｓｕｓを１３０Ｖに設定した。 FIG. 8 shows that in the driving method of this embodiment, only the last wall charge accumulation pulse voltage V _acc-end in the display period is changed, and a test pulse having a width of 10 μsec and a voltage −V _test is applied to the display electrode 203 5 msec after the end of the display period. It is the graph which applied to and examined the discharge start voltage. FIG. 8 also shows the last wall charge accumulation pulse discharge current amount, which is an integral value of the last wall charge accumulation pulse discharge current. Incidentally, it was set sustain voltage _{V sus} to 130V in this measurement.

最後の壁電荷蓄積パルス放電電流量は、テストパルス電圧Ｖ_ｔｅｓｔの増加に対して変化が少ない。これに対し、最後の壁電荷蓄積パルス電圧Ｖ_{ａｃｃ−ｅｎｄ}を増加させると、テストパルス電圧Ｖ_ｔｅｓｔは低くなる。これは、壁電荷蓄積パルスが印加されている期間では、放電が殆ど生じない一方、壁電荷が蓄積されていることを示している。このことから、本実施形態の駆動方式では、壁電荷蓄積パルスによって電源から与えられた電荷は、無駄な放電によって消費されずに、順当に壁電荷として電極へ蓄積されていることが判る。 The amount of the final wall charge accumulation pulse discharge current _hardly changes as the test pulse voltage _Vtest increases. On the other hand, when the last wall charge accumulation pulse voltage V _acc-end is increased, the test pulse voltage V _test is lowered. This indicates that during the period in which the wall charge accumulation pulse is applied, almost no discharge occurs while wall charges are accumulated. From this, it can be seen that in the driving method of the present embodiment, the charge given from the power supply by the wall charge accumulation pulse is not consumed by the useless discharge but is accumulated in the electrode as the wall charge in order.

ところで、本実施形態の駆動方式と、他の駆動方式における壁電荷蓄積パルス放電開始電圧を調べて比較した。
サステインパルスと壁電荷蓄積パルスの区別がない、単純な矩形波形状の駆動方式を旧駆動方式と呼ぶ。
旧駆動方式において、パルス幅を２μｓｅｃとした時、壁電荷蓄積パルス放電開始電圧は１８０Ｖであった。
サステイン電圧Ｖ_ｓｕｓ＝１３０Ｖに設定した２段パルス駆動方式において、パルス幅を２μｓｅｃとした時、壁電荷蓄積パルス放電開始電圧は１９２Ｖであった。
サステイン電圧Ｖ_ｓｕｓ＝１３０Ｖに設定した本実施形態の駆動方式において、パルス幅を２μｓｅｃとした時、壁電荷蓄積パルス放電開始電圧は２１２Ｖであった。
何れの駆動方式でも壁電荷蓄積パルス放電開始電圧が高くなるのは、直前のサステイン放電によって壁電荷蓄積パルスとは逆極性の壁電圧が形成されるためである。また、２段パルス駆動より本実施形態の駆動方式の方が壁電荷蓄積パルス放電開始電圧が高い。これは、自己消去放電によって電極周囲に発生したプライミング粒子が減少するためである。 By the way, the wall charge accumulation pulse discharge start voltage in the driving method of this embodiment and other driving methods was examined and compared.
A simple rectangular wave driving method that does not distinguish between a sustain pulse and a wall charge accumulation pulse is called an old driving method.
In the old driving method, when the pulse width was 2 μsec, the wall charge accumulation pulse discharge start voltage was 180V.
In the two-stage pulse drive method in which the sustain voltage V _sus = 130 V was set, the wall charge accumulation pulse discharge start voltage was 192 V when the pulse width was 2 μsec.
In the driving method of the present embodiment in which the sustain voltage V _sus = 130 V was set, the wall charge accumulation pulse discharge start voltage was 212 V when the pulse width was 2 μsec.
The wall charge accumulation pulse discharge start voltage becomes high in any driving method because a wall voltage having a polarity opposite to that of the wall charge accumulation pulse is formed by the immediately preceding sustain discharge. Further, the wall charge accumulation pulse discharge start voltage is higher in the driving method of the present embodiment than in the two-stage pulse driving. This is because priming particles generated around the electrode due to self-erasing discharge are reduced.

図９Ａは、サステイン電圧Ｖ_ｓｕｓを変化させた時の、サステインパルスによる放電電流の積分値を示すグラフである。
図９Ｂは、サステイン電圧Ｖ_ｓｕｓを変化させた時の、壁電荷蓄積パルスによる放電電流の積分値を示すグラフである。
図９Ａのグラフより、本実施形態の駆動方式は、サステイン放電の電流量が旧駆動方式と比べて平均約４０％程度減少している。また同様に、本実施形態の駆動方式は、サステイン放電の電流量が２段パルス駆動方式と比べて平均約２５％程度減少している。
図９Ｂのグラフより、本実施形態の駆動方式は、壁電荷蓄積期間における電流量が、自己消去放電が生じる１３０Ｖ以上で、２段パルス駆動方式と比べて平均約２５％程度減少している。
また、図９Ａ及び図９Ｂ共に、自己消去放電が生じる１３０Ｖ近辺で、電流量が最小になるサステイン電圧の極値が存在することが認められる。 FIG. 9A is a graph showing the integrated value of the discharge current due to the sustain pulse when the sustain voltage _Vsus is changed.
FIG. 9B is a graph showing the integrated value of the discharge current due to the wall charge accumulation pulse when the sustain voltage _Vsus is changed.
From the graph of FIG. 9A, in the driving method of the present embodiment, the amount of sustain discharge current is reduced by about 40% on average compared to the old driving method. Similarly, in the driving method of this embodiment, the amount of sustain discharge current is reduced by about 25% on average compared to the two-stage pulse driving method.
From the graph of FIG. 9B, in the driving method of this embodiment, the amount of current in the wall charge accumulation period is 130 V or more at which self-erase discharge occurs, and the average is reduced by about 25% compared to the two-stage pulse driving method.
Further, in both FIGS. 9A and 9B, it is recognized that there is an extreme value of the sustain voltage that minimizes the amount of current in the vicinity of 130 V where self-erase discharge occurs.

本実施形態の駆動方式では、サステイン電圧Ｖ_ｓｕｓが大きくなるに従い、休止期間の自己消去放電が強くなる。すると、サステイン放電で蓄積される壁電荷がより多く失われる。しかし、サステイン電圧Ｖ_ｓｕｓが１４０Ｖ未満では、サステインパルスによって生じる自己消去放電が弱いため、壁電荷消失量が少ない。このため、休止期間に続く壁電荷蓄積パルス印加時には、逆極性の壁電荷を形成する壁電荷が電極に多く残っている。このため、電極周辺の内部電解が弱くなり、壁電荷蓄積パルスに起因する放電が弱くなる。この結果、電極に蓄積する壁電荷量が減り、サステインパルス印加時の内部電解が弱くなり、放電に起因する電流量が減少する。 In the driving method of the present embodiment, the self-erase discharge in the _idle period increases as the sustain voltage V _sus increases. As a result, more wall charges accumulated in the sustain discharge are lost. However, when the sustain voltage V _sus is less than 140 V, the self-erase discharge generated by the sustain pulse is weak, so that the amount of wall charge loss is small. For this reason, at the time of applying the wall charge accumulation pulse following the pause period, a large amount of wall charges that form wall charges of opposite polarity remain on the electrodes. For this reason, the internal electrolysis around the electrode is weakened, and the discharge caused by the wall charge accumulation pulse is weakened. As a result, the amount of wall charges accumulated in the electrode is reduced, the internal electrolysis at the time of applying the sustain pulse is weakened, and the amount of current resulting from the discharge is reduced.

サステイン電圧Ｖ_ｓｕｓが１４０Ｖ以上では、休止期間で発生する自己消去放電がさらに強くなり、自己消去放電によって生成されるプライミング粒子が増える。また、サステイン放電によって蓄積した壁電荷の消失量も増えるため、壁電荷蓄積パルスに起因する放電の強度が増す。この結果、電極に蓄積する壁電荷量が増え、次のサステインパルスを印加した時の放電電流量が増加する。 When the sustain voltage V _sus is 140 V or higher, the self-erasing discharge generated in the pause period is further increased, and the number of priming particles generated by the self-erasing discharge increases. In addition, since the amount of disappearance of the wall charge accumulated by the sustain discharge increases, the intensity of the discharge caused by the wall charge accumulation pulse increases. As a result, the amount of wall charges accumulated in the electrode increases, and the amount of discharge current when the next sustain pulse is applied increases.

図１０は、本実施形態の駆動方式において、休止期間の時間幅を変化させて、輝度と発光効率を測定したグラフである。測定条件は、サステインパルス幅を０．５μｓｅｃ、サステイン電圧Ｖ_ｓｕｓを１３０Ｖ、壁電荷蓄積パルス幅を１．３３μｓｅｃとし、休止期間を０．１７〜０．８３μｓｅｃの間で変化させた。なお、休止期間０．１７μｓｅｃ未満では自己消去放電が生じないので、測定を行っていない。
輝度は休止期間０．１７μｓｅｃで最も低く、０．５μｓｅｃで最大値を示している。 FIG. 10 is a graph in which the luminance and the light emission efficiency are measured by changing the duration of the pause period in the driving method of the present embodiment. The measurement conditions were a sustain pulse width of 0.5 μsec, a sustain voltage V _sus of 130 V, a wall charge accumulation pulse width of 1.33 μsec, and a rest period varied between 0.17 and 0.83 μsec. Note that no measurement is performed because self-erasing discharge does not occur when the rest period is less than 0.17 μsec.
The luminance is the lowest at a rest period of 0.17 μsec and has a maximum value at 0.5 μsec.

休止期間が０．５μｓｅｃ以下では、休止期間が長いほど自己消去放電が強く、また壁電荷蓄積放電が強くなっていた。自己消去放電が強いほど、サステイン放電により形成された壁電荷が減少するため、壁電荷蓄積パルスに起因する放電が強くなり、輝度が増加する。但し、壁電荷蓄積パルスの放電が強くなると、輝度の増加に比べて消費電力が増えるため、発光効率は低下する。 When the rest period was 0.5 μsec or less, the longer the rest period, the stronger the self-erasing discharge and the stronger the wall charge accumulation discharge. The stronger the self-erase discharge, the more the wall charge formed by the sustain discharge decreases, so the discharge due to the wall charge accumulation pulse becomes stronger and the luminance increases. However, when the discharge of the wall charge accumulation pulse becomes strong, the power consumption increases compared to the increase in luminance, and the light emission efficiency decreases.

一方、休止期間が０．５μｓｅｃ以上では、自己消去放電の生じている期間に殆ど変化は見られないが、自己消去放電のピークが大きくなる。発光効率が低下しているのは、長時間の自己消去放電によって、サステイン放電により蓄積された壁電荷がより多く失われ、壁電荷蓄積放電が強くなるためである。但し、壁電荷蓄積放電による輝度の増加は見られない。
これらのことから、サステイン放電により生じる壁電荷をより多く残すためには、休止期間をできる限り短くし、壁電荷蓄積パルス印加時のプライミング効果を弱くすることが、高発光効率に繋がることが判る。 On the other hand, when the rest period is 0.5 μsec or more, there is almost no change in the period in which self-erasing discharge occurs, but the peak of self-erasing discharge becomes large. The reason why the light emission efficiency is lowered is that more wall charges accumulated by the sustain discharge are lost due to the self-erase discharge for a long time, and the wall charge accumulation discharge becomes stronger. However, there is no increase in luminance due to wall charge accumulation discharge.
From these facts, in order to leave more wall charge generated by the sustain discharge, it is understood that shortening the pause period as much as possible and weakening the priming effect when applying the wall charge accumulation pulse leads to high luminous efficiency. .

図１１は、本実施形態の駆動方式において、壁電荷蓄積パルスの時間幅を変化させて、輝度と発光効率を測定したグラフである。測定条件は、サステインパルス幅を０．５μｓｅｃ、休止期間を０．１７μｓｅｃ、サステイン電圧Ｖ_ｓｕｓを１３０Ｖ、壁電荷蓄積パルス幅を１．３３μｓｅｃ〜８．３３μｓｅｃ、すなわち１サステイングループ当たりの時間幅を２μｓｅｃ〜１０μｓｅｃの間で変化させた。なお、壁電荷蓄積パルス幅１．３３μｓｅｃ未満ではサステイン放電が生じないので、測定を行っていない。 FIG. 11 is a graph in which the luminance and the light emission efficiency are measured by changing the time width of the wall charge accumulation pulse in the driving method of the present embodiment. The measurement conditions are: a sustain pulse width of 0.5 μsec, a rest period of 0.17 μsec, a sustain voltage V _sus of 130 V, a wall charge accumulation pulse width of 1.33 μsec to 8.33 μsec, that is, a time width per sustain group of 2 μsec. It was changed between -10 μsec. In addition, since the sustain discharge does not occur when the wall charge accumulation pulse width is less than 1.33 μsec, measurement is not performed.

輝度は、壁電荷蓄積パルス幅τ_{ｗａｌｌ−ｃｈａｒｇｅ}が長くなるほど高くなっている。壁電荷蓄積パルス幅τ_{ｗａｌｌ−ｃｈａｒｇｅ}が長いほど、電極に蓄積される壁電荷量が増え、サステイン放電が強くなるためである。
一方、発光効率は壁電荷蓄積パルス幅τ_{ｗａｌｌ−ｃｈａｒｇｅ}＝１．３３μｓｅｃで最も高く、壁電荷蓄積パルス幅τ_{ｗａｌｌ−ｃｈａｒｇｅ}が長いほど低くなっている。壁電荷蓄積パルス幅τ_{ｗａｌｌ−ｃｈａｒｇｅ}が長いほどサステイン放電が強くなり、輝度の増加に比べてサステインパルスにおける消費電力が増え、結果として発光効率が低下する。
以上より、壁電荷蓄積パルス幅は、サステイン放電が生じる最小のパルス幅に設定することで、発光効率が高くなることが判る。 The luminance increases as the wall charge accumulation pulse width τ _wall-charge increases. This is because as the wall charge accumulation pulse width τ _wall-charge is longer, the amount of wall charges accumulated in the electrode increases and the sustain discharge becomes stronger.
On the other hand, the luminous efficiency is highest at the wall charge accumulation pulse width τ _wall-charge = 1.33 μsec, and becomes lower as the wall charge accumulation pulse width τ _wall-charge is longer. The longer the wall charge accumulation pulse width τ _wall-charge is, the stronger the sustain discharge is. As a result, the power consumption in the sustain pulse is increased as compared with the increase in luminance, resulting in a decrease in luminous efficiency.
From the above, it can be understood that the light emission efficiency is increased by setting the wall charge accumulation pulse width to the minimum pulse width that causes the sustain discharge.

図１２は、図９Ａ及び図９Ｂと同じ駆動条件で、旧駆動方式、２段パルス駆動方式及び本実施形態の駆動方式における、サステイン電圧Ｖ_ｓｕｓに対する輝度の変化を示すグラフである。
図１３は、図９Ａ及び図９Ｂと同じ駆動条件で、旧駆動方式、２段パルス駆動方式及び本実施形態の駆動方式における、サステイン電圧Ｖ_ｓｕｓに対する発光効率の変化を示すグラフである。 FIG. 12 is a graph showing a change in luminance with respect to the sustain voltage V _sus in the old driving method, the two-stage pulse driving method, and the driving method of the present embodiment under the same driving conditions as in FIGS. 9A and 9B.
FIG. 13 is a graph showing a change in light emission efficiency with respect to the sustain voltage V _sus in the old driving method, the two-stage pulse driving method, and the driving method of the present embodiment under the same driving conditions as in FIGS. 9A and 9B.

図１２より、２段パルス駆動方式及び本実施形態の駆動方式の両者共、サステイン電圧Ｖ_ｓｕｓが１４０Ｖにおいて輝度が最低値を示した。何れの駆動方式も、輝度は図９Ａ及び図９Ｂに示したサステイン放電と壁電荷蓄積放電を合計した１サステイングループ当たりの放電電流量にほぼ比例している。
図１３より、発光効率は駆動方式によらず、図９Ａにおいてサステイン放電電流量が最も少ないサステイン電圧Ｖ_ｓｕｓにおいて、最大の発光効率を得られることが判る。特に、本実施形態の駆動方式では、図９Ａ及び図９Ｂ共に現れた、自己消去放電が生じる１３０Ｖ近辺で、電流量が最小になるサステイン電圧Ｖ_ｓｕｓの極値が、最大の発光効率を得られる電圧であることが判る。 From FIG. 12, both the two-stage pulse driving method and the driving method of this embodiment showed the lowest luminance when the sustain voltage V _sus was 140V. In any of the driving methods, the luminance is substantially proportional to the discharge current amount per one sustain group obtained by adding up the sustain discharge and the wall charge accumulation discharge shown in FIGS. 9A and 9B.
From FIG. 13, it can be seen that the maximum luminous efficiency can be obtained at the sustain voltage _Vsus with the smallest sustain discharge current amount in FIG. 9A, regardless of the driving method. In particular, in the driving method of this embodiment, the extreme value of the sustain voltage _Vsus that minimizes the amount of current in the vicinity of 130 V where self-erase discharge occurs, which appears in both FIGS. 9A and 9B, can obtain the maximum luminous efficiency. It turns out that it is a voltage.

以上、図９から図１３に至る実験結果により、
・サステイン電圧Ｖ_ｓｕｓを、最もサステインパルスによる放電電流量が小さくなる電圧に調整し（図９Ａ、図９Ｂ、図１２、図１３）、
・壁電荷蓄積パルスのパルス幅を、サステイン放電が生じる最小時間に調整し（図１１）、
・休止期間の時間を、自己消去放電が生じる最小時間に調整する（図１０）
ことで、最大の発光効率を得られるプラズマディスプレイ装置１０１を実現できることが判る。 As described above, the experimental results from FIG. 9 to FIG.
Adjust the sustain voltage _Vsus to a voltage at which the discharge current amount due to the sustain pulse is the smallest (FIGS. 9A, 9B, 12, and 13)
-Adjust the pulse width of the wall charge accumulation pulse to the minimum time when the sustain discharge occurs (Fig. 11),
Adjust the rest period time to the minimum time that self-erasing discharge occurs (Fig. 10)
Thus, it can be seen that the plasma display device 101 capable of obtaining the maximum luminous efficiency can be realized.

［第二の実施形態：蛍光灯の全体構成］
第一の実施形態では、プラズマディスプレイ装置１０１の発光効率を向上させる駆動方式を開示した。この、発光効率を向上させる技術は、プラズマディスプレイ装置１０１以外の、グロー放電や陽光柱放電等の放電現象による発光を行う装置にそのまま適用できる。陽光柱放電による発光を行う装置の最も身近な例として、蛍光灯に適用した場合の実施形態を説明する。 [Second Embodiment: Overall Configuration of Fluorescent Lamp]
In the first embodiment, a driving method for improving the light emission efficiency of the plasma display apparatus 101 has been disclosed. This technique for improving the light emission efficiency can be applied as it is to a device that emits light by a discharge phenomenon such as glow discharge or positive column discharge other than the plasma display device 101. As a most familiar example of an apparatus that performs light emission by positive column discharge, an embodiment in the case of application to a fluorescent lamp will be described.

図１４は、本発明の第二の実施形態に係る、蛍光灯１４０１の全体構成を示すブロック図である。
図１４のブロック図は、第一の実施形態に係るプラズマディスプレイ装置１０１のブロック図である図１及び図３と、多くの点で共通する。
シーケンサ１４０２は、プラズマディスプレイ装置１０１の制御部１０３に相当する。
第一電源１０６、第二電源１０７及び第三電源１０８は、図１に開示されるプラズマディスプレイ装置１０１の第一電源１０６、第二電源１０７及び第三電源１０８と同一である。
スイッチモジュール１４０３ａ及び１４０３ｂは、図３に開示されるプラズマディスプレイ装置１０１のスイッチモジュール３０１と同一の回路構成である。従って、第一スイッチ部３０２、第二スイッチ部３０３、第三スイッチ部３０４も、図４の回路構成と同一である。
なお、インバータ式蛍光灯は点灯時にフィラメントを温めるためにフィラメントに大電流を流すシーケンスが必要であり、蛍光管１４０４のフィラメント同士にはそのためのコンデンサＣ１４０５が設けられているが、本実施形態ではその詳細を省略している。 FIG. 14 is a block diagram showing an overall configuration of a fluorescent lamp 1401 according to the second embodiment of the present invention.
The block diagram of FIG. 14 is common in many respects to FIGS. 1 and 3 which are block diagrams of the plasma display apparatus 101 according to the first embodiment.
The sequencer 1402 corresponds to the control unit 103 of the plasma display apparatus 101.
The first power source 106, the second power source 107, and the third power source 108 are the same as the first power source 106, the second power source 107, and the third power source 108 of the plasma display apparatus 101 disclosed in FIG.
The switch modules 1403a and 1403b have the same circuit configuration as the switch module 301 of the plasma display apparatus 101 disclosed in FIG. Accordingly, the first switch unit 302, the second switch unit 303, and the third switch unit 304 have the same circuit configuration as that of FIG.
Note that the inverter type fluorescent lamp requires a sequence in which a large current flows through the filament in order to warm the filament when it is lit, and a capacitor C1405 is provided between the filaments of the fluorescent tube 1404. Details are omitted.

従来の蛍光灯１４０１は、矩形波にて発光駆動されていた。これは、第一の実施形態で説明した、プラズマディスプレイ装置１０１における旧駆動方式と等しい。
本実施形態の蛍光灯１４０１は、蛍光管１４０４のフィラメントに、スイッチモジュール１４０３ａ及び１４０３ｂから図５の波形Ｗ５０７及び波形Ｗ５０８の電圧を与えることで、蛍光管１４０４が従来技術と比べて低消費電力にて発光する。
その際、蛍光管１４０４に与える電圧は、図９Ａから判るように、旧駆動方式と比べると低い電圧で駆動できることが判る。
フィラメントに与える電圧が従来より低い、ということは、プライミング効果によってフィラメントに塗布されている電子放出物質の蒸散速度が遅くなる。すなわち、蛍光管１４０４の寿命が伸びる。 The conventional fluorescent lamp 1401 is driven to emit light with a rectangular wave. This is equivalent to the old driving method in the plasma display apparatus 101 described in the first embodiment.
In the fluorescent lamp 1401 of this embodiment, the voltage of the waveform W507 and the waveform W508 of FIG. 5 is applied to the filament of the fluorescent tube 1404 from the switch modules 1403a and 1403b, so that the fluorescent tube 1404 has lower power consumption than the conventional technology. Flashes.
At this time, as can be seen from FIG. 9A, the voltage applied to the fluorescent tube 1404 can be driven at a lower voltage compared to the old driving method.
The fact that the voltage applied to the filament is lower than the conventional one means that the transpiration rate of the electron emitting material applied to the filament is slowed by the priming effect. That is, the life of the fluorescent tube 1404 is extended.

上述の実施形態の他、以下のような応用例が考えられる。
（１）第一の実施形態ではプラズマディスプレイ装置１０１に、第二の実施形態では蛍光灯１４０１に、本発明を適用したが、グロー放電や陽光柱放電等の放電現象によって発光する装置はこれに限られない。例えば低圧放電灯である水銀灯、ナトリウム灯、ネオン管、冷陰極管でもよい。
（２）第二の実施形態の蛍光灯１４０１や低圧放電灯において、発光効率を最大限にするために、マイコンとセンサを用いて、サステイン電圧Ｖ_ｓｕｓと、壁電荷蓄積パルスのパルス幅と、休止期間の時間を調整してもよい。 In addition to the embodiment described above, the following application examples are conceivable.
(1) Although the present invention is applied to the plasma display device 101 in the first embodiment and the fluorescent lamp 1401 in the second embodiment, the device that emits light by a discharge phenomenon such as glow discharge or positive column discharge is used here. Not limited. For example, a mercury lamp, a sodium lamp, a neon tube, or a cold cathode tube which is a low pressure discharge lamp may be used.
(2) In the fluorescent lamp 1401 and the low-pressure discharge lamp of the second embodiment, in order to maximize the luminous efficiency, a microcomputer and a sensor are used to _maintain the sustain voltage Vsus, the pulse width of the wall charge accumulation pulse, You may adjust the time of a rest period.

（３）第二の実施形態の蛍光灯１４０１や低圧放電灯において、一発光周期毎に休止時間を設け、この休止時間を調節することで、調光制御を実現することが考えられる。図５の例では、時刻ｔ１から時刻ｔ７迄が一発光周期であり、時刻ｔ７と次の周期の時刻ｔ１が一致しているが、時刻ｔ７から次の周期の時刻ｔ１との間に、蛍光管１４０４の二つのフィラメントが第一電源１０６、第二電源１０７及び第三電源１０８の何れにも接続されていない、休止期間を設ける。この休止期間を長くすれば、蛍光灯１４０１の輝度を低下させることが可能になる。 (3) In the fluorescent lamp 1401 or the low-pressure discharge lamp of the second embodiment, it is conceivable to provide light-off control by providing a pause time for each light emission period and adjusting the pause time. In the example of FIG. 5, one light emission period is from time t1 to time t7, and time t7 coincides with time t1 of the next period. However, fluorescence is emitted between time t7 and time t1 of the next period. An idle period is provided in which the two filaments of the tube 1404 are not connected to any of the first power source 106, the second power source 107, and the third power source 108. If the pause period is lengthened, the luminance of the fluorescent lamp 1401 can be reduced.

本実施形態では、プラズマディスプレイ装置１０１と蛍光灯１４０１を開示した。
放電発光を行う第一電極と第二電極の内、一方の電極に＋Ｖａ１、他方の電極に−Ｖｂを印加して、表示放電を引き起こすサステインパルスを与える。次に、第一電極と第二電極の双方に−Ｖｂを印加する、休止期間を設ける。次に、一方の電極に＋Ｖａ１より高電位の＋Ｖａ２、他方の電極に−Ｖｂを印加して、次の周期に発生する表示放電に必要な電荷を蓄積するための壁電荷蓄積パルスを与える。この動作を、第一電極と第二電極との間で交互に実行する。サステインパルスと壁電荷蓄積パルスとの間に休止期間を設けることで、放電電流が少なくなり、発光効率が向上し、消費電力を低減できる。また、蛍光灯１４０１等の、グロー放電や陽光柱放電等の放電現象によって発光する発光装置に適用した場合、蛍光管１４０４自体に何ら手を加えることなく、蛍光管１４０４の寿命を伸ばすことが可能になる。 In the present embodiment, the plasma display apparatus 101 and the fluorescent lamp 1401 are disclosed.
Of the first electrode and the second electrode that perform discharge light emission, + Va1 is applied to one electrode and -Vb is applied to the other electrode to give a sustain pulse that causes display discharge. Next, a rest period in which −Vb is applied to both the first electrode and the second electrode is provided. Next, + Va2 having a higher potential than + Va1 is applied to one electrode, and -Vb is applied to the other electrode, and a wall charge accumulation pulse for accumulating charges necessary for display discharge generated in the next cycle is applied. This operation is performed alternately between the first electrode and the second electrode. By providing a pause period between the sustain pulse and the wall charge accumulation pulse, the discharge current is reduced, the light emission efficiency is improved, and the power consumption can be reduced. Further, when applied to a light emitting device that emits light by a discharge phenomenon such as glow discharge or positive column discharge, such as a fluorescent lamp 1401, it is possible to extend the life of the fluorescent tube 1404 without modifying the fluorescent tube 1404 itself. become.

以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。 The embodiment of the present invention has been described above. However, the present invention is not limited to the above-described embodiment, and other modifications, Includes application examples.

１０１…プラズマディスプレイ装置、１０２…放電表示パネル、１０３…制御部、１０４…第一ドライバ、１０５…第二ドライバ、１０６…第一電源、１０７…第二電源、１０８…第三電源、２０１…ガラス基板、２０２…誘電体、２０３…表示電極、２０４…スキャン電極、２０５…バス線、２０６…透明電極、２０７…バリアリブ、２０８…アドレス電極、２５６…横、３０１…スイッチモジュール、３０２…第一スイッチ部、３０３…第二スイッチ部、３０４…第三スイッチ部、３０５…ロジック回路、４０１…第一フォトカプラ、４０２…第一バッファ、４０３…ＮＭＯＳＦＥＴ、４０４…第二フォトカプラ、４０５…第二バッファ、４０６…ＰＭＯＳＦＥＴ、１４０１…蛍光灯、１４０２…シーケンサ、１４０３ａ、１４０３ｂ…スイッチモジュール、１４０４…蛍光管、Ｃ４０７、Ｃ１４０５…コンデンサ、Ｄ４０８…第一ダイオード、Ｄ４０９…第二ダイオード DESCRIPTION OF SYMBOLS 101 ... Plasma display apparatus, 102 ... Discharge display panel, 103 ... Control part, 104 ... First driver, 105 ... Second driver, 106 ... First power source, 107 ... Second power source, 108 ... Third power source, 201 ... Glass Substrate, 202 ... dielectric, 203 ... display electrode, 204 ... scan electrode, 205 ... bus wire, 206 ... transparent electrode, 207 ... barrier rib, 208 ... address electrode, 256 ... side, 301 ... switch module, 302 ... first switch Reference numeral 303: Second switch section 304: Third switch section 305 Logic circuit 401 First photo coupler 402 First buffer 403 NMOSFET 404 Second photo coupler 405 Second buffer 406 PMOSFET 1401 Fluorescent lamp 1402 Sequencer 1403a 1403b Switch module, 1404 ... fluorescent tube, C 407, C1405 ... capacitors, D 408 ... first diode, D409 ... the second diode

Claims

A discharge display panel having a space for performing discharge light emission;
A plurality of display electrodes provided in the discharge display panel;
A plurality of scan electrodes provided side by side on each of the display electrodes;
A plurality of address electrodes provided in a direction orthogonal to the display electrodes and the scan electrodes;
A first power source for generating a first voltage causing the discharge light emission;
A second power source for generating a second voltage that is higher than the first voltage;
A third power source for generating a low-potential voltage paired with the first voltage and the second voltage;
Connected to the first power source, the second power source, and the third power source, and applies the first voltage to one electrode and the low potential voltage to the other electrode among the display electrode and the scan electrode. The display electrode is provided with a sustain pulse applying period that causes the discharge light emission , and then the low potential voltage is applied to both the display electrode and the scan electrode, and a rest period shorter than the sustain pulse applying period is provided. A wall charge accumulation pulse application period longer than the sustain pulse application period is provided to apply the second voltage to the one electrode and the low potential voltage to the other electrode, and the display electrode and the scan electrode have the A first driver that alternately provides a sustain pulse application period, the pause period, and the wall charge accumulation pulse application period;
A second driver for applying a predetermined control signal to the address electrodes;
A plasma display device comprising: a control unit that controls the first driver and the second driver.

The first driver is
A first switch connected to the first power source, the display electrode and the scan electrode;
A second switch connected to the second power source, the display electrode and the scan electrode;
A third switch connected to the third power source, the display electrode and the scan electrode;
Connected to said control unit, said first switch portion comprises a said second switching unit and a logic circuit for controlling the third switching unit on / off, a plasma display device according to claim 1.