JP5573540B2 - Touch panel - Google Patents
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Description
本発明は、タッチパネルに関する。 The present invention relates to a data touch panel.
図１１はタッチパネルの概略構成図を示す。この装置は、液晶表示装置にタッチパネル機能を内蔵した装置であり、画像表示装置でもある。この装置は、第１の基板（ＴＦＴ基板）と第２の基板（カラーフィルタ基板）とを対向配置し、第１の基板上に複数の画素電極１が第１の方向（Ｘ方向）と第２の方向（Ｙ方向）とに一定間隔で形成されている。それぞれの画素電極１は矩形状に形成されている。それぞれの画素電極１の一方の端部には、画素用トランジスタとしての薄膜トランジスタ（以下、ＴＦＴと称する）２が接続されている。
FIG. 11 shows a schematic configuration diagram of the touch panel. This device is a device in which a touch panel function is built in a liquid crystal display device, and is also an image display device. In this apparatus, a first substrate (TFT substrate) and a second substrate (color filter substrate) are arranged to face each other, and a plurality of
Ｘ方向の各画素電極１の間にはそれぞれ信号線としてのデータ配線３が配線され、かつ画素電極１の所定個数毎の間にはそれぞれＸ座標検知配線４が配線されている。
Between each
Ｙ方向の各画素電極１の間にはそれぞれ、ＴＦＴ２が配置されると共に、走査線としてのゲート配線５と、補助容量配線６と、Ｙ座標検知配線７と、が配線されている。
Each between each
複数のＴＦＴ２はそれぞれ、ゲート電極がゲート配線５に接続され、ドレイン電極がデータ配線３に接続され、ソース電極が画素電極１に接続されている。また、画素電極１と補助容量配線６とにより補助容量８が形成されている。
Each of the plurality of
Ｘ座標検知配線４にはそれぞれＸ座標検知接点部９が設けられ、Ｙ座標検知配線７にはそれぞれＹ座標検知接点部１０が設けられている。Ｘ座標検知接点部９は、第１の基板と第２の基板とにそれぞれ接点を設け、それぞれの接点が導通することによりＸ座標信号を生じせしめる。Ｙ座標検知接点部１０も同様に第１の基板と第２の基板とにそれぞれ接点を設け、それぞれの接点が導通することによりＹ座標信号を生じせしめる。
Each X
タッチパネルの技術としては、例えば特許文献１がある。
As a touch panel technology, there is, for example,
しかしながら、タッチパネルでは、各画素電極１のＹ方向の間にそれぞれＴＦＴ２と、ゲート配線５と、補助容量配線６と、を配置し、さらにＹ座標検知配線７と、Ｙ座標検知配線７にＸ座標検知接点部９またはＹ座標検知接点部１０または土台部１１と、を配置する構成となる。
However, in the touch panel, the
液晶表示装置の表示性能、例えば表示の輝度等の向上に寄与する要因としては、例えば各画素電極１の大きさ、すなわち液晶表示装置としての開口率を大きくすることが挙げられる。ところが、上記液晶表示装置では、各画素電極１の間にそれぞれＴＦＴ２と、ゲート配線５と、補助容量配線６と、を配置し、さらにタッチ機能としてＹ座標検知配線７と、Ｙ座標検知配線７にＸ座標検知接点部９またはＹ座標検知接点部１０または土台部１１と、を配置するために、各画素電極１の大きさ、すなわち液晶表示装置としての開口率を大きくすることが出来ない。
As a factor contributing to the improvement of the display performance of the liquid crystal display device, for example, the display brightness, for example, the size of each
本発明の目的は、開口率を大きくすることができ、表示性能を向上できるタッチパネルを提供することにある。 An object of the present invention, it is possible to increase the aperture ratio, it is to provide a filter touch panel can be improved display performance.
前記目的を果たすため、本発明のタッチパネルの一態様は、互いに対向配置された第１の基板と第２の基板と、前記第１の基板と前記第２の基板との間に封入された液晶層と、前記第１の基板に設けられ、第１の方向と、当該第１の方向と垂直な第２の方向と、に配列された複数の画素電極と、前記第２の基板に設けられ、前記複数の画素電極に対して対向配置される対向電極と、前記複数の画素電極にそれぞれ接続された複数の画素用トランジスタと、前記複数の画素用トランジスタに走査信号を供給する前記第１の方向に延伸する複数の走査線と、前記複数の画素用トランジスタに表示信号を供給する前記第２の方向に延伸する複数の信号線と、前記複数の画素電極との間に補助容量を形成する前記第１の方向に延伸する複数の補助容量線と、前記第１の方向に延伸された複数の第１の座標検知配線と、前記第２の方向に延伸された複数の第２の座標検知配線と、前記第２の基板にそれぞれ設けられ、前記対向電極を接点電極とする複数の第１の接点突起部及び複数の第２の接点突起部と、前記第２の基板に設けられた複数の柱状スペーサと、前記複数の第１の座標検知配線にそれぞれ接続されており、前記第２基板が外部からの押圧を受けたときに前記複数の第１の接点突起部と導通する複数の第１の座標検知接点部と、前記複数の第２の座標検知配線にそれぞれ接続されており、前記第２基板が外部からの押圧を受けたときに前記複数の第２の接点突起部と導通する複数の第２の座標検知接点部と、前記第２基板が外部からの押圧を受けていないときに、前記複数の第１の接点突起部のそれぞれと前記複数の第１の接点突起部のそれぞれに対応する前記複数の第１の座標検知接点部のそれぞれとの間隔、及び、前記複数の第２の接点突起部のそれぞれと前記複数の第２の接点突起部のそれぞれに対応する前記複数の第２の座標検知接点部のそれぞれとの間隔をそれぞれ保持するために前記複数の柱状スペーサが接触する、複数の土台部と、を備え、前記第２の方向に隣接する前記複数の画素電極の複数の間隔のうちの、複数の第１の画素電極間隔には、前記第２の方向に隣接する各画素電極に接続された前記各画素用トランジスタと、前記各画素用トランジスタに接続された前記各走査線と、前記信号線から延出された信号線延出部と、が配置されるとともに、前記各補助容量線と、前記第１の座標検出検知線と、は配置されず、複数の第２の画素電極間隔には、前記第２の方向に隣接する各画素電極に対応した前記各補助容量線と、前記第１の座標検出検知線と、が配置されるとともに、前記各画素用トランジスタと、前記各走査線と、前記信号線延出部と、は配置されず、前記複数の第２の画素電極間隔における前記第１の座標検出検知線上には、前記複数の第１の座標検知接点部、前記複数の第２の座標検知接点部及び前記複数の土台部が形成されている、ことを特徴とする。 To fulfill the pre-Symbol purpose, one embodiment of the touch panel of the present invention is sealed between the first substrate and the second substrate, the first substrate and the second substrate which face each other A liquid crystal layer, a plurality of pixel electrodes provided on the first substrate, arranged in a first direction and a second direction perpendicular to the first direction, and provided on the second substrate is, a counter electrode disposed opposite to the plurality of pixel electrodes, wherein the plurality of a plurality of pixel transistors connected to the pixel electrode, the first supply scanning signals to the plurality of pixels transistors Auxiliary capacitance is formed between the plurality of scanning lines extending in the direction, the plurality of signal lines extending in the second direction for supplying display signals to the plurality of pixel transistors, and the plurality of pixel electrodes. a plurality of auxiliary capacitance extending in the first direction When a plurality of first coordinate detection wires that are stretched in the first direction, and a plurality of second coordinate detection wires that are stretched in the second direction, respectively provided on the second substrate, A plurality of first contact projections and a plurality of second contact projections using the counter electrode as a contact electrode, a plurality of columnar spacers provided on the second substrate, and the plurality of first coordinate detections A plurality of first coordinate detection contact portions which are respectively connected to the wiring and are electrically connected to the plurality of first contact protrusions when the second substrate is pressed from outside; A plurality of second coordinate detection contact portions that are electrically connected to the plurality of second contact protrusions when the second substrate is pressed from the outside, and When the two substrates are not subjected to external pressure, the plurality of first The distance between each of the point protrusions and each of the plurality of first coordinate detection contact parts corresponding to each of the plurality of first contact protrusions, and each of the plurality of second contact protrusions A plurality of base portions that are in contact with the plurality of columnar spacers in order to maintain a distance from each of the plurality of second coordinate detection contact portions corresponding to each of the plurality of second contact protrusions; wherein the one of the plurality of intervals of a second of said plurality of pixel electrodes adjacent in a direction, the plurality of first pixel electrode spacing, connected to each pixel electrode adjacent to the second direction wherein each pixel transistors, said each of the scanning line connected to each pixel transistor, wherein an extending out the signal line extended portion from the signal line, is the arrangement Rutotomoni, and each auxiliary capacitor line, The first coordinate detection detection line; Are not arranged, and each auxiliary capacitance line corresponding to each pixel electrode adjacent in the second direction and the first coordinate detection detection line are arranged in a plurality of second pixel electrode intervals. In addition, the pixel transistors, the scanning lines, and the signal line extending portions are not arranged, and the first coordinate detection detection lines in the plurality of second pixel electrode intervals are The plurality of first coordinate detection contact portions, the plurality of second coordinate detection contact portions, and the plurality of base portions are formed .
本発明によれば、開口率を大きくすることができ、表示性能を向上できるタッチパネルを提供できる。 According to the present invention, it is possible to increase the aperture ratio, it is possible to provide a filter touch panel can be improved display performance.
以下、本発明の一実施の形態について図面を参照して説明する。なお、図２と同一部分には同一符号を付してその詳しい説明は省略する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. The same parts as those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
図１はタッチパネルの構成図を示す。本装置２００は、液晶表示装置にタッチパネル機能を内蔵した装置であり、画像表示装置でもある。本装置２００には、互いに対向配置された第１の基板（ＴＦＴ基板）と第２の基板（カラーフィルタ基板）とが設けられ、このうちの第１の基板上に複数の画素電極１が設けられ、第２の基板上にカラーフィルタ層を介して対向電極２０が設けられている。これら画素電極１と対向電極２０とは、対向配置されている。なお、各画素電極１と対向電極２０との間には、液晶が封入されて液晶層Ｑが形成されている。
FIG. 1 shows a configuration diagram of a touch panel. The
複数の画素電極１はそれぞれ矩形状に形成され、ＸＹ方向にそれぞれ一定の間隔で複数配置されている。これら画素電極１のうちのＹ方向に隣接する画素電極１の間には、第１の画素電極間隔Ｗ１または第２の画素電極間隔Ｗ２が形成されている。これら第１の画素電極間隔Ｗ１と第２の画素電極間隔Ｗ２とは、Ｙ方向に交互に形成されている。
The plurality of
第１の画素電極間隔Ｗ１には、当該画素電極間隔Ｗ１で隣接する各画素電極１に接続された２つのＴＦＴ２が設けられると共に、これらＴＦＴ２に接続された２本のゲート配線５が配線されている。
In the first pixel electrode interval W1, two
第２の画素電極間隔Ｗ２には、２本の補助容量配線６と、Ｙ座標検知配線７と、が配線されている。
The second pixel electrode spacing W2, and two
また、Ｘ座標検知配線４から延出されたＸ座標検知接点部９がＹ座標検知配線７に設けられている場合と、Ｙ座標検知接点部１０がＹ座標検知配線７に設けられている場合と、土台部１１がＹ座標検知配線７に設けられている場合と、がある。なお、画素電極１と補助容量配線６とにより補助容量８が画素電極１毎に形成されている。
Further, the case where the X coordinate
また、本装置２００には、データドライバ（データ駆動回路）２１と、走査ドライバ（走査駆動回路）２２と、Ｘ座標検出部２３と、Ｙ座標検出部２５と、が設けられている。
Further, the
データドライバ２１は、各データ配線３に画像信号をそれぞれ供給する。
The
走査ドライバ２２は、各ゲート配線５に走査信号を予め設定された走査タイミングでＹ方向に走査させながら送る。この走査信号は、各ＴＦＴ２を順次オン動作させる。
The
ここで、走査ドライバ２２から出力される走査信号とデータドライバ２１から出力される画像信号とのタイミングは、走査ドライバ２２が各ゲート配線５に順次走査信号を出力するとき、これらゲート配線５毎に走査信号を出力している期間毎に、それぞれデータドライバ２１から全てのデータ配線３に同時に画像信号を出力する。
Here, the timing of the scanning signal output from the
これにより、複数のＴＦＴ２のうちの走査信号がゲート配線５によりゲート電極に供給され、かつ画像信号がデータ配線３によりドレイン電極に供給されたＴＦＴ２のドレイン電極とソース電極とが導通し、当該導通したソース電極に接続した画素電極１に画像信号に対応した電圧が書き込まれることになる。そして画素電極１と対向電極２０との間に電圧差が発生して当該液晶層Ｑが駆動される。
Thus, the scanning signals of the plurality of TFT2 is supplied to the gate electrode by a
Ｘ座標検出部２３は、例えば操作者のタッチにより押圧を受けた部分においてＸ座標検知接点部９が導通したときに生じるＸ座標信号をＸ座標検知配線４を経由して入力され、このＸ座標検知配線４の配置位置からタッチ部分のＸ座標を検出する。
The
Ｙ座標検出部２５は、上記タッチにより押圧を受けた部分においてＹ座標検知接点部１０が導通したときに生じるＹ座標信号をＹ座標検知配線７を経由して入力され、このＹ座標検知配線７の配置位置からタッチ部分のＹ座標を検出する。
The Y-coordinate
図２は本装置２００の具体的な一部平面構成図を示す。
FIG. 2 shows a specific partial plan view of the
第１の画素電極間Ｗ１には、上記の通り、隣接する各画素電極１に接続された２つのＴＦＴ２がＹ方向に形成され、かつ２本のゲート配線５がＸ方向に互いに平行に形成されている。データ配線３は、上記の通りＹ方向に配線され、かつ２本のゲート配線５と交差するところで当該２本のゲート配線５の間のＸ方向に延出して配置されている。当該延出されたデータ配線（データ配線延出部）３ａは、２つのＴＦＴ２のドレイン電極に共通接続されている。
As described above, in the first inter-pixel electrode W1, two
第２の画素電極間Ｗ２には、上記の通り、２本の補助容量配線６と、Ｙ座標検知配線７と、が配置されている。
The second inter-pixel electrodes W2, as described above, the two
また、Ｘ座標検知配線４から延出されたＸ座標検知接点部９がＹ座標検知配線７に設けられている場合と、Ｙ座標検知接点部１０がＹ座標検知配線７に設けられている場合と、土台部１１がＹ座標検知配線７に設けられている場合と、がある。
Further, the case where the X coordinate
この土台部１１は、外部からの押圧を受けていないときのＸ座標検知接点部９及びＹ座標検知接点部１０の各接点間隔を予め設定された接点間隔に設定する。
The
２本の補助容量配線６は隣接する各画素電極１と各補助容量８を形成し、互いに平行に設けられている。
The two
図３はＸ座標検知接点部９、Ｙ座標検知接点部１０及び土台部１１に対応した、図２中のＨ−Ｈ部分に対応した断面図である。
FIG. 3 is a cross-sectional view corresponding to the HH portion in FIG. 2 corresponding to the X coordinate
第１の基板（ＴＦＴ基板）にはＴＦＴ２が形成されている。後述するようにＴＦＴ２は、例えばアルミニウムまたはクロムまたはモリブデンからなるゲート膜と、例えばシリコン窒化膜からなるゲート絶縁膜１００と、例えば真性アモルファスシリコンからなる真性シリコン膜と、例えばシリコン窒化膜からなるチャネル保護膜と、例えばｎ＋アモルファスシリコンからなるｎ＋シリコン膜と、例えばアルミニウムまたはクロムまたはモリブデンからなるソース・ドレイン膜と、例えばシリコン窒化膜からなるオーバーコート絶縁膜１０１と、を積層して形成されている。
A
Ｘ座標検知接点部９、Ｙ座標検知接点部１０及び土台部１１には、後述するようにそれぞれＴＦＴ２の積層構造と同じ各積層構造１０２が形成されている。
Each of the X coordinate
一方、第２の基板（カラーフィルタ基板）には、カラーフィルタ１０３と、ブラックマトリックス１０４と、複数の接点用突起部１０５と、が設けられている。これら接点用突起１０５は、それぞれＸ座標検知接点部９、Ｙ座標検知接点部１０及び土台部１１の各部分に対峙して設けられている。これら接点用突起部１０５、カラーフィルタ１０３及びブラックマトリックス１０４上には、対向電極２０が設けられている。
On the other hand, the second substrate (color filter substrate), a
Ｘ座標検知接点部９は、オーバーコート絶縁膜１０１上に画素電極と同じ材料（例えばＩＴＯ）を使用してＸ座標検知接点電極１０６が形成され、このＸ座標検知接点電極１０６が積層構造１０２中のＸ座標検知配線４に接続されている。これにより、Ｘ座標検知接点部９は、外部からの押圧を受けて対向電極（接点）２０とＸ座標検知接点電極１０６とが導通すると、Ｘ座標検知配線４にＸ座標信号を生じせしめる。
In the X coordinate
Ｙ座標検知接点部１０は、オーバーコート絶縁膜１０１上に画素電極と同じ材料（例えばＩＴＯ）を使用してＹ座標検知接点電極１０７が形成され、このＹ座標検知接点電極１０７が積層構造１０２中のＹ座標検知配線７に接続されている。これにより、Ｙ座標検知接点部１０は、外部からの押圧を受けて対向電極（接点）２０とＹ座標検知接点電極１０７とが導通すると、Ｙ座標検知配線７にＹ座標信号を生じせしめる。
In the Y coordinate
土台部１１は、オーバーコート絶縁膜１０１上に画素電極と同じ材料（例えばＩＴＯ）を使用して電極１０８が形成され、さらに例えばシリコン窒化膜からなる絶縁体の高さ調整部１１ａを形成して配置されている。そして、接点用突起部１０５が柱状スペーサの役割を果たして高さ調整部１１ａに接触している。これにより、外部からの押圧を受けていないときのＸ座標検知接点部９とＹ座標検知接点部１０との各接点間隔、すなわちＸ座標検知接点部９であれば対向電極（接点）２０とＸ座標検知接点電極１０６との接点間隔Ｋ１、Ｙ座標検知接点部１０であれば対向電極（接点）２０とＹ座標検知接点電極１０７との接点間隔Ｋ２は、予め設定された同じ接点間隔に設定される。
The
次に、図４乃至図８を参照しながら、第１の基板上におけるＴＦＴ２、Ｘ座標検知接点部９、Ｙ座標検知接点部１０及び土台部１１に共通の作成工程について詳しく説明する。
Next, with reference to FIG. 4 to FIG. 8, a production process common to the
なお、図４乃至図８（Ａ）では、ＴＦＴ２が順次形成される様子が、図２のＩＶＡ−ＩＶＡ部分に対応した断面図において示されている。
4A to 8A, the state in which the
また、図４乃至図８（Ｂ）では、（Ａ）のＴＦＴ２の作成と同時に土台部１１が順次形成される様子が、図１のＩＶＢ−ＩＶＢ部分に対応した断面図において示されている。
FIGS. 4 to 8B are cross-sectional views corresponding to the IVB-IVB portion of FIG. 1, showing that the
また、図４乃至図８（Ｃ）では、（Ａ）のＴＦＴ２の作成と同時にＸ座標検知接点部９が順次形成される様子が、図１のＩＶＣ−ＩＶＣ部分に対応した断面図において示されている。
4 to 8C, a state in which the X coordinate
また、図４乃至図８（Ｄ）では、（Ａ）のＴＦＴ２の作成と同時にＹ座標検知接点部１０が順次形成される様子が、図１のＩＶＤ−ＩＶＤ部分に対応した断面図において示されている。
Further, in FIGS. 4 to 8D, a state in which the Y coordinate
最初は図４（Ａ）〜（Ｄ）に図示されているように、第１基板上にフォトリソグラフィ法により、例えばアルミニウムまたはクロムまたはモリブデンからなるゲート膜を使用してゲート配線５及びゲート配線５に沿い延伸しているＹ座標検知配線７が形成される。そして、ゲート配線５においてＴＦＴ２に対応した部分はＴＦＴ２のためのゲート電極５ｃを提供している。またＹ座標検知配線７においてＹ座標検知接点部１０に対応した部分はＹ座標検知用接点部１０のための接続部分７ｂを提供している。
First, as shown in FIGS. 4A to 4D, the
次に、図５（Ａ）〜（Ｄ）に図示されているように、第１基板上には例えばシリコン窒化膜（ＳｉＮｘ）を使用した透明なゲート絶縁膜１００がゲート配線５及びＹ座標検知配線７を覆うように形成される。
Next, as illustrated in FIGS. 5A to 5D, a transparent
次に、例えば真性アモルファスシリコンからなるａ−Ｓｉ層５２及び例えばｎ＋アモルファスシリコンからなるｎ＋ａ−Ｓｉ層５４が、部分的に例えばＳｉＮｘを使用したチャネル保護膜５６を間に介して、積層される。
Next, an
次に、ｎ＋ａ−Ｓｉ層５４を覆うように例えばアルミニウムまたはクロムまたはモリブデンからなるソース・ドレイン膜５８が形成される。ソース・ドレイン膜５８は、ＴＦＴ２の近傍のデータ配線３及びＸ座標検知接点部９の近傍のＸ座標検知配線４を提供している。
Next, a source /
そして、Ｘ座標検知配線４においてＸ座標検知接点部９に対応した部分は、Ｘ座標検知接点部９のための接続部分４ｂを提供している。
The portion corresponding to the X coordinate
ｎ＋ａ−Ｓｉ層５４及びソース・ドレイン膜５８は、図４（Ａ）中に示されているように、画素電極１に近い側と画素電極１から遠い側とで２分割される。
As shown in FIG. 4A, the n + a-Si layer 54 and the source /
ａ−Ｓｉ層５２、チャネル保護膜５６，そしてこの様に２分割されたｎ＋ａ−Ｓｉ層５４の積層の組み合わせは、ＴＦＴ２のオーミックス層２４ｄを提供している。また、このように２分割されたソース・ドレイン膜５８は、画素電極１に近い側がＴＦＴ２のソース電極２４ａを、また画素電極１から遠い側がＴＦＴ２においてデータ配線３から延びているドレイン電極２４ｂを提供している。
The laminated combination of the
次に、図６（Ａ）〜（Ｄ）中に図示されているように、ソース・ドレイン膜５８を覆う例えばシリコン窒化膜（ＳｉＮｘ）を使用した透明なオーバーコート絶縁膜１０１が形成される。
Next, as shown in FIGS. 6A to 6D, a transparent
ここで、図６（Ａ）中に図示されているように、オーバーコート絶縁膜１０１においてＴＦＴ２の対応部分においては、ソース・ドレイン膜５８のソース電極２４ａに対応した位置にソース電極２４ａを露出させるためのコンタクトホール１０１ａが形成される。コンタクトホール１０１ａは、図２中にも図示されている。
Here, as illustrated in FIG. 6A, the
また、図６（Ｃ）中に図示されているように、オーバーコート絶縁膜１０１においてＸ座標検知配線４のＸ座標検知接点部９のための接続部分４ｂに対応した部分に接続部分４ｂを露出させるためのコンタクトホール１０１ｂが形成される。コンタクトホール１０１ｂは、図２中にも図示されている。
Further, as shown in FIG. 6C, the
さらに、図６（Ｄ）中に図示されているように、オーバーコート絶縁膜１０１においてＹ座標検知配線７のＹ座標検知接点部１０のための接続部分７ｂに対応した部分に接続部分７ｂを露出させるためのコンタクトホール１０１ｃが形成される。コンタクトホール１０１ｃは、オーバーコート絶縁膜１０１とＹ座標検知接点部１０のための接続部分７ｂとの間に存在しているゲート絶縁膜１００も貫通している。コンタクトホール１０１ｃは、図２中にも図示されている。
Further, as shown in FIG. 6D, the
この段階で、図６（Ａ）中に図示されているＴＦＴ２の対応部分においては、ゲート配線５によるゲート電極５ｃ、ゲート電極５ｃに重なったゲート絶縁膜１００の部分、ゲート絶縁膜１００の前記部分に重なった、ａ−Ｓｉ層５２、チャネル保護膜５６、そして２分割されたｎ＋ａ−Ｓｉ膜５４を含む半導体のためのオーミックス層２４ｄ、オーミックス層２４ｄの２分割されたｎ＋ａ−Ｓｉ膜５４上のソース電極２４ａ及びドレイン電極２４ｂ、そしてソース電極２４ａ及びドレイン電極２４ｂを覆うオーバーコート絶縁膜１０１が、ＴＦＴ２を提供している。
At this stage, in the corresponding portion of the
次に、図７（Ａ）〜（Ｄ）中に図示されているように、オーバーコート絶縁膜１０１を覆うよう例えばＩＴＯからなる透明導電膜６２が形成される。
Next, as illustrated in FIGS. 7A to 7D, a transparent
透明導電膜６２は、図７（Ａ）中に図示されているように、ソース電極２４ａを露出させるためのコンタクトホール１０１ａ中にも形成されてソース電極２４ａと電気的に接続される。透明導電膜６２はまた、図７（Ｃ）中に図示されているように、Ｘ座標検知接点部９のための接続部分４ｂを露出させるためのコンタクトホール１０１ｂ中にも形成されて接続部分４ｂと電気的に接続される。透明導電膜６２はさらに、図７（Ｄ）中に図示されているように、Ｙ座標検知接点部１０のための接続部分７ｂを露出させるためのコンタクトホール１０１ｃ中にも形成されて接続部分７ｂと電気的に接続される。
As shown in FIG. 7A, the transparent
透明導電膜６２が形成された時点で、図７（Ａ）〜（Ｄ）中に図示されているＴＦＴ２の断面の一部、土台部１１の断面の一部、Ｘ座標検知接点部９の断面の一部、そしてＹ座標検知接点部１０の断面の一部のそれぞれは、ＴＦＴ２を形成するための前述した作成方法によって第１基板上に共通して同時に形成されているので、第１基板上からの高さは相互に同じである。
When the transparent
次に、土台部１１の断面の一部を示している図７（Ｂ）においては、透明導電膜６２の上にさらに、所定の高さの例えばシリコン窒化膜（ＳｉＮｘ）を使用した透明な土台部絶縁膜により高さ調整部１１ａが形成され、その頂点が土台部１１の突出端面（先端）３１１ｂを提供している。
Next, in FIG. 7B showing a part of the cross section of the
最後に透明導電膜６２は、ＴＦＴ２の対応部分では図７（Ａ）に中に示されているように、ソース電極２４ａと電気的に接続されたコンタクトホール１０１ａ中の部分及びＴＦＴ２に隣接した画素電極１を提供する部分を除き削除される。
Finally, as shown in FIG. 7A, the transparent
また最後に透明導電膜６２は、土台部１１の対応部分では図７（Ｂ）に中に示されているように、高さ調整部１１ａに覆われている部分１０８を除き削除される。
Finally, the transparent
また最後に透明導電膜６２は、Ｘ座標検知接点部９の対応部分及びＸ座標検知配線４の接続部分４ｂでは図７（Ｃ）中に示されているように、Ｘ座標検知接点電極１０６を提供するＸ座標検知接点部９の対応部分及びＸ座標検知接点部９をＸ座標検知配線４の接続部分４ｂに電気的に接続させるコンタクトホール１０１ｂ中の部分を除き削除される。
Finally, as shown in FIG. 7C, the transparent
さらに最後に透明導電膜６２は、Ｙ座標検知接点部１０の対応部分及びＹ座標検知配線７の接続部分７ｂでは図７（Ｄ）中に示されているように、Ｙ座標検知接点電極１０７を提供するＹ座標検知接点部１０の対応部分及びＹ座標検知接点部１０をＹ座標検知配線７の接続部分７ｂに電気的に接続させるコンタクトホール１０１ｃ中の部分を除き除去される。
Finally, the transparent
図７（Ａ）〜（Ｄ）を見比べると、以下のことがわかる。即ち、第１基板から図７（Ｃ）に示されているＸ座標検知接点部９の突出端面（先端）までの高さ及び図７（Ｄ）に示されているＹ座標検知接点部１０の突出端面（先端）までの高さは相互に同じである。
Comparison of FIGS. 7A to 7D reveals the following. That is, the height from the first substrate to the protruding end surface (tip) of the X coordinate
第１基板から図７（Ａ）に示されているＴＦＴ２の突出端面（先端）までの高さは、図７（Ｃ）に示されている前述したＸ座標検知接点部９の突出端面（先端）までの高さ及び図７（Ｄ）に示されているＹ座標検知接点部１０の突出端面（先端）までの高さよりも、最後にＴＦＴ２の突出端面（先端）から除去された透明導電膜６２の厚さ分だけ低い。
The height from the first substrate to the protruding end face (tip) of the
さらに、第１基板から土台部１１の突出端面（先端）１１ｂまでの高さは、図７（Ｃ）に示されている前述したＸ座標検知接点部９の突出端面（先端）までの高さ及び図７の（Ｄ）に示されているＹ座標検知接点部１０の突出端面（先端）までの高さよりも、最後に透明導電膜６２の上に形成された高さ調整部１１ａの突出端面（先端）１１ｂまでの高さ分だけ高い。
Further, the height from the first substrate to the protruding end surface (tip) 11b of the
これに対して図９は従来のタッチパネルの具体的な一部拡大した平面構成図を示す。Ｙ方向の各画素電極１の間Ｍにはそれぞれ、ＴＦＴ２が配置されると共に、ゲート配線５と、補助容量配線６と、Ｙ座標検知配線７と、が配置されている。
On the other hand, FIG. 9 shows a specific partially enlarged plan view of a conventional touch panel. A
また、Ｘ座標検知配線４から延出されたＸ座標検知接点部９がＹ座標検知配線７に設けられている場合と、Ｙ座標検知接点部１０がＹ座標検知配線７に設けられている場合と、土台部１１がＹ座標検知配線７に設けられている場合と、がある。
Further, the case where the X coordinate
本装置２００と従来装置とを比較すると、本装置２００の第１の画素電極間Ｗ１のＹ方向の間隔Ｌａは、従来装置の電極間Ｍの間隔Ｌｍよりも狭く形成されている（Ｌａ＜Ｌｍ）。本装置２００の第２の画素電極間Ｗ２のＹ方向の間隔Ｌｂも、従来装置の電極間Ｍの間隔Ｌｍよりも狭く形成されている（Ｌｂ＜Ｌｍ）。
Comparing the
従って、本装置２００の各画素電極１のＹ方向の長さは、従来装置の各画素電極１のＹ方向の長さよりも長く形成することができる。これにより、本装置２００の各画素電極１の面積Ｓａは、従来装置の各画素電極１の面積Ｓｂよりも広くすることが出来る。
Accordingly, the length in the Y direction of each
図１０は本装置２００の各画素電極１の面積Ｓａと従来装置の各画素電極１の面積Ｓｂとの対比結果を示す。本装置２００の各画素電極１のＸ方向の長さは、従来装置の各画素電極１の同方向の長さと同一であるものの、各画素電極１のＹ方向の長さは、本装置２００の方が従来装置よりも長くなっている。これにより、本装置２００の各画素電極１の面積Ｓａは、従来装置の各画素電極１の面積Ｓｂよりも広くなっている。
FIG. 10 shows a comparison result between the area Sa of each
図１０から、本装置２００と従来装置とを比較すると、本装置２００のＹ座標検知配線７の総本数とＸ座標検知接点部９とＹ座標検知接点部１０と土台部１１の総数は従来装置の半分である。
From FIG. 10, when comparing the
例えば、奇数行の画素は従来装置のレイアウトのままであり、偶数行の画素は従来装置のレイアウトからＹ座標検知配線７とＸ座標検知接点部９とＹ座標検知接点部１０と土台部１１を取り去って、その分偶数行の画素の開口率を向上させることは可能であるが、奇数行の画素よりも偶数行の画素の方が大きい開口率になってしまうために全白表示をおこなうと１行置きの横縞表示となってしまう。結局、全白表示の均一性を得るためには偶数行で向上した開口率分をブラックマスクで覆って従来の開口率に合わせることになり、このようなやり方では開口率は向上しない。
For example, the odd-numbered pixels remain in the layout of the conventional device, and the even-numbered pixels have the Y coordinate
本装置２００のＹ座標検知配線７の総本数が従来装置の半分であることは、本装置２００のＹ座標検知精度が従来装置の半分であることを意味する。しかしながら、携帯電話やデジタルカメラで代表的な対角２．５インチＱＶＧＡ(２４０×３２０画素)及び電子辞書や産業機器等で代表的な対角５．０インチＶＧＡ(４８０×６４０画素)の画素ピッチは０．１５９ｍｍであり、２倍にしても０．３１８ｍｍである。これに対してタッチするのに使うペン先の代表的な直径は０．５ｍｍ程度であり、指先でタッチする場合はペン先よりもはるかに直径が大きいことを考えると、本装置２００のＹ座標検知精度が従来装置の半分であることはタッチパネルの検出精度として問題ない。
That the total number of Y coordinate
このように上記一実施の形態によれば、第１の画素電極間Ｗ１に２つのＴＦＴ２と２本のゲート配線５とを形成し、かつ第２の画素電極間Ｗ２に２本の補助容量配線６とＹ座標検知配線７とを設け、さらにＸ座標検知接点部９またはＹ座標検知接点部１０または土台部１１、をＹ座標検知配線７に設ける配線レイアウトにしたので、第１の画素電極間Ｗ１の間隔Ｌａと第２の画素電極間Ｗ２の間隔Ｌｂとを従来装置の画素電極間の間隔よりも狭くすることができ、この結果として本装置２００としての開口率を大きくすることができ、本装置２００の表示性能、例えば表示の輝度等の画質を向上することが出来る。
As described above, according to the embodiment, two
また、第１の画素電極間Ｗ１内において、データ配線３を２本のゲート配線５と交差するところで当該２本のゲート配線５の間に延出して配置し、当該延出されたデータ配線延出部３ａを２つのＴＦＴ２のドレイン電極に共通接続した配線レイアウトにしたので、データ配線３を２本のゲート配線５と交差するところで当該２本のゲート配線５の間に２つ延出して配置し、当該延出された一方のデータ配線延出部を一方のＴＦＴ２のドレイン電極に接続し、当該延出された他方のデータ配線延出部を他方のＴＦＴ２のドレイン電極接続した配線レイアウトと比較して、第１の画素電極間Ｗ１のＹ方向における長さを短くでき、開口率を向上できる。
Further, in the first inter-pixel electrode W1, the data wiring 3 is arranged so as to extend between the two
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.
１：画素電極、２：薄膜トランジスタ（ＴＦＴ）、３：データ配線（信号線）、４：Ｘ座標検知配線、５：ゲート配線（走査線）、６：補助容量配線、７：Ｙ座標検知配線、８：補助容量、９：Ｘ座標検知接点部、１０：Ｙ座標検知接点部、１１：土台部、２００：本装置、２０：対向電極、Ｗ１：第１の画素電極間隔、Ｗ２：第２の画素電極間隔、２１：データドライバ（データ駆動回路）、２２：走査ドライバ（走査駆動回路）、２３：Ｘ座標検出部、２５：Ｙ座標検出部、Ｑ：液晶層。 1: pixel electrode, 2: thin film transistor (TFT), 3: data wiring (signal line), 4: X coordinate detection wiring, 5: gate wiring (scanning line), 6: auxiliary capacitance wiring, 7: Y coordinate detection wiring, 8: Auxiliary capacitance, 9: X coordinate detection contact part, 10: Y coordinate detection contact part, 11: Base part, 200: This device, 20: Counter electrode, W1: First pixel electrode interval, W2: Second Pixel electrode spacing, 21: data driver (data drive circuit), 22: scan driver (scan drive circuit), 23: X coordinate detection unit, 25: Y coordinate detection unit, Q: liquid crystal layer.
Claims (8)
前記第１の基板と前記第２の基板との間に封入された液晶層と、
前記第１の基板に設けられ、第１の方向と、当該第１の方向と垂直な第２の方向と、に配列された複数の画素電極と、
前記第２の基板に設けられ、前記複数の画素電極に対して対向配置される対向電極と、
前記複数の画素電極にそれぞれ接続された複数の画素用トランジスタと、
前記複数の画素用トランジスタに走査信号を供給する前記第１の方向に延伸する複数の走査線と、
前記複数の画素用トランジスタに表示信号を供給する前記第２の方向に延伸する複数の信号線と、
前記複数の画素電極との間に補助容量を形成する前記第１の方向に延伸する複数の補助容量線と、
前記第１の方向に延伸された複数の第１の座標検知配線と、
前記第２の方向に延伸された複数の第２の座標検知配線と、
前記第２の基板にそれぞれ設けられ、前記対向電極を接点電極とする複数の第１の接点突起部及び複数の第２の接点突起部と、
前記第２の基板に設けられた複数の柱状スペーサと、
前記複数の第１の座標検知配線にそれぞれ接続されており、前記第２基板が外部からの押圧を受けたときに前記複数の第１の接点突起部と導通する複数の第１の座標検知接点部と、
前記複数の第２の座標検知配線にそれぞれ接続されており、前記第２基板が外部からの押圧を受けたときに前記複数の第２の接点突起部と導通する複数の第２の座標検知接点部と、
前記第２基板が外部からの押圧を受けていないときに、前記複数の第１の接点突起部のそれぞれと前記複数の第１の接点突起部のそれぞれに対応する前記複数の第１の座標検知接点部のそれぞれとの間隔、及び、前記複数の第２の接点突起部のそれぞれと前記複数の第２の接点突起部のそれぞれに対応する前記複数の第２の座標検知接点部のそれぞれとの間隔をそれぞれ保持するために前記複数の柱状スペーサが接触する、複数の土台部と、
を備え、
前記第２の方向に隣接する前記複数の画素電極の複数の間隔のうちの、
複数の第１の画素電極間隔には、前記第２の方向に隣接する各画素電極に接続された前記各画素用トランジスタと、前記各画素用トランジスタに接続された前記各走査線と、前記信号線から延出された信号線延出部と、が配置されるとともに、前記各補助容量線と、前記第１の座標検出検知線と、は配置されず、
複数の第２の画素電極間隔には、前記第２の方向に隣接する各画素電極に対応した前記各補助容量線と、前記第１の座標検出検知線と、が配置されるとともに、前記各画素用トランジスタと、前記各走査線と、前記信号線延出部と、は配置されず、
前記複数の第２の画素電極間隔における前記第１の座標検出検知線上には、前記複数の第１の座標検知接点部、前記複数の第２の座標検知接点部及び前記複数の土台部が形成されている、
ことを特徴とするタッチパネル。 A first substrate and a second substrate disposed opposite to each other;
A liquid crystal layer sealed between the first substrate and the second substrate;
A plurality of pixel electrodes provided on the first substrate and arranged in a first direction and a second direction perpendicular to the first direction;
A counter electrode provided on the second substrate and disposed to face the plurality of pixel electrodes;
A plurality of pixel transistors respectively connected to the plurality of pixel electrodes;
A plurality of scanning lines extending in the first direction for supplying a scanning signal to the plurality of pixel transistors;
A plurality of signal lines extending in the second direction for supplying a display signal to the plurality of pixel transistors;
A plurality of storage capacitor lines extending in the first direction to form storage capacitors between the plurality of pixel electrodes;
A plurality of first coordinate detection wires extending in the first direction;
A plurality of second coordinate detection wires extended in the second direction;
A plurality of first contact protrusions and a plurality of second contact protrusions, each provided on the second substrate and having the counter electrode as a contact electrode;
A plurality of columnar spacers provided on the second substrate;
A plurality of first coordinate detection contacts that are respectively connected to the plurality of first coordinate detection wirings and that are electrically connected to the plurality of first contact protrusions when the second substrate receives an external pressure. And
A plurality of second coordinate detection contacts that are respectively connected to the plurality of second coordinate detection wirings and that are electrically connected to the plurality of second contact protrusions when the second substrate is pressed from outside. And
The plurality of first coordinate detections corresponding to each of the plurality of first contact protrusions and each of the plurality of first contact protrusions when the second substrate is not subjected to external pressure. A distance from each of the contact portions, and each of the plurality of second contact protrusions and each of the plurality of second coordinate detection contact portions corresponding to each of the plurality of second contact protrusions. A plurality of base portions that are in contact with the plurality of columnar spacers in order to maintain the spacing;
Equipped with a,
Of a plurality of intervals between the plurality of pixel electrodes adjacent in the second direction,
The plurality of first pixel electrode intervals include the pixel transistors connected to the pixel electrodes adjacent in the second direction, the scan lines connected to the pixel transistors, and the signal. Rutotomoni a signal line extending portion extending from the line, is arranged, wherein each auxiliary capacitance line, wherein the first coordinate detection detection line, are not disposed,
The auxiliary capacitor lines corresponding to the pixel electrodes adjacent in the second direction and the first coordinate detection detection lines are arranged in the plurality of second pixel electrode intervals, The pixel transistor, each scanning line, and the signal line extending portion are not arranged,
The plurality of first coordinate detection contact portions, the plurality of second coordinate detection contact portions, and the plurality of base portions are formed on the first coordinate detection detection lines in the plurality of second pixel electrode intervals. Being
A touch panel characterized by that.
前記第２の方向に隣接する一方の前記画素電極に接続された一方の前記画素用トランジスタと、当該一方の画素用トランジスタに接続された一方の前記走査線と、が配置され、
前記第２の方向に隣接する他方の前記画素電極に接続された他方の前記画素用トランジスタと、当該他方の画素用トランジスタに接続された他方の前記走査線と、が配置され、
前記一方の走査線と前記他方の走査線との間に前記信号線延出部が配置され、前記信号線延出部が前記一方の画素用トランジスタと前記他方の画素用トランジスタとに共通接続されることで、前記一方の画素用トランジスタと前記他方の画素用トランジスタとが前記第２の方向に隣接する、
ことを特徴とする請求項１に記載のタッチパネル。 In the plurality of first pixel electrode intervals,
One pixel transistor connected to one pixel electrode adjacent in the second direction and one scanning line connected to the one pixel transistor are disposed,
The other pixel transistor connected to the other pixel electrode adjacent in the second direction and the other scanning line connected to the other pixel transistor are disposed,
The signal line extending portion is disposed between the one scanning line and the other scanning line, and the signal line extending portion is commonly connected to the one pixel transistor and the other pixel transistor. Thus, the one pixel transistor and the other pixel transistor are adjacent to each other in the second direction.
The touch panel according to claim 1.
前記第２の方向に隣接する一方の前記画素電極に対応する一方の前記補助容量線と、前記第２の方向に隣接する他方の前記画素電極に対応する他方の前記補助容量線と、が配置され、
前記一方の補助容量線と前記他方の補助容量線との間に前記第１の座標検出検知線が配置される、
ことを特徴とする請求項１又は２に記載のタッチパネル。 In the plurality of second pixel electrode intervals,
The one wherein the storage capacitance line corresponding to a second one of the pixel electrodes of the adjacent direction of the other of the storage capacitor line corresponding to the pixel electrode of the other adjacent to the second direction, is arranged And
The first coordinate detection detection line is disposed between the one auxiliary capacitance line and the other auxiliary capacitance line;
The touch panel according to claim 1 or 2 .
ことを特徴とする請求項１乃至３のいずれか１項に記載のタッチパネル。 The first pixel electrode interval and the second pixel electrode interval are alternately arranged along the second direction.
The touch panel according to any one of claims 1 to 3, wherein the touch panel is provided.
前記第２の座標検知配線は、前記第３の画素電極列と前記第４の画素電極列との間に配設され、
前記複数の信号線は、第１の信号線、第２の信号線、第３の信号線、第４の信号線を含み、
第１の信号線は、前記第１の画素電極列と前記第２の画素電極列との間に配設され、
第２の信号線は、前記第２の画素電極列と前記第３の画素電極列との間に配設され、
第３の信号線は、前記第２の座標検知配線と前記第４の画素電極列との間に配設され、
第４の信号線は、前記第４の画素電極列と前記第５の画素電極列との間に配設され、
前記複数の第２の画素電極間隔における前記第１の座標検出検知線上には、
前記土台部が前記第１の信号線と前記第２の信号線との間に配置され、
前記第２の座標検知接点部が前記第２の信号線と前記第３の信号線との間に配置され、
前記第１の座標検知接点部が前記第３の信号線と前記第４の信号線との間に配置されている、
ことを特徴とする請求項１乃至４のいずれか１項に記載のタッチパネル。 The plurality of pixel electrodes include a first pixel electrode column, a second pixel electrode column, a third pixel electrode column, a fourth pixel electrode column, and a fifth pixel array that are continuously arranged in the first direction. Including pixel electrode rows,
The second coordinate detection wiring is disposed between the third pixel electrode row and the fourth pixel electrode row,
The plurality of signal lines include a first signal line, a second signal line, a third signal line, and a fourth signal line,
The first signal line is disposed between the first pixel electrode column and the second pixel electrode column,
The second signal line is disposed between the second pixel electrode column and the third pixel electrode column,
The third signal line is disposed between the second coordinate detection wiring and the fourth pixel electrode column,
The fourth signal line is disposed between the fourth pixel electrode column and the fifth pixel electrode column,
On the first coordinate detection detection line in the plurality of second pixel electrode intervals,
The base is disposed between the first signal line and the second signal line;
The second coordinate detection contact portion is disposed between the second signal line and the third signal line;
The first coordinate detection contact portion is disposed between the third signal line and the fourth signal line;
The touch panel according to any one of claims 1 to 4 , wherein the touch panel is provided.
前記複数の第１の座標検知接点部及び前記複数の第２の座標検知接点部は、それぞれ同じ高さに形成され、
前記複数の土台部は、前記複数の第１の座標検知接点部及び前記複数の第２の座標検知接点部よりもそれぞれ高く形成されている、
ことを特徴とする請求項１乃至５のいずれか１項に記載のタッチパネル。 The plurality of first contact protrusions, the plurality of second contact protrusions, and the plurality of columnar spacers are each formed of the same material and are formed at the same height,
The plurality of first coordinate detection contact portions and the plurality of second coordinate detection contact portions are respectively formed at the same height,
The plurality of base portions are formed higher than the plurality of first coordinate detection contact portions and the plurality of second coordinate detection contact portions, respectively.
The touch panel according to claim 1 , wherein the touch panel is provided.
ことを特徴とする請求項１乃至６のいずれか１項に記載のタッチパネル。 The first coordinate detection contact portion and the second coordinate detection contact portion are formed using at least a part of a plurality of materials of the pixel transistor.
The touch panel according to any one of claims 1 to 6, characterized in that.
ことを特徴とする請求項１乃至７のいずれか１項に記載のタッチパネル。 The base portion includes a base portion formed by using at least a part of a plurality of materials of the pixel transistor, and a height adjustment portion formed after the pixel transistor is formed, and is formed by laminating. Being
The touch panel according to any one of claims 1 to 7, characterized in that.
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