JP5565012B2

JP5565012B2 - Epitaxial wafer evaluation method and epitaxial wafer manufacturing method

Info

Publication number: JP5565012B2
Application number: JP2010060350A
Authority: JP
Inventors: 静香立石; 茂奥内
Original assignee: Sumco Corp
Current assignee: Sumco Corp
Priority date: 2009-07-31
Filing date: 2010-03-17
Publication date: 2014-08-06
Anticipated expiration: 2030-03-17
Also published as: JP2011049522A

Description

本発明は、半導体単結晶基板の主表面にエピタキシャル層を有するエピタキシャルウェーハの評価方法及びエピタキシャルウェーハの製造方法に関する。 The present invention relates to a method for evaluating an epitaxial wafer having an epitaxial layer on a main surface of a semiconductor single crystal substrate, and a method for manufacturing an epitaxial wafer.

近年、半導体回路の高集積化及び微細化の進展に伴い、半導体デバイス（以下、単に「デバイス」ともいう）が作成される半導体基板（以下、単に「基板」ともいう）の表面の近傍において結晶欠陥が少ないことが求められている。ここで、基板の表面の近傍におけるグローイン（Ｇｒｏｗｎ−ｉｎ）欠陥等の結晶欠陥を低減させた基板として、ＣＺ（チョクラルスキー法）等によって成長したインゴットをスライスして得られる半導体単結晶基板にエピタキシャル層を形成した基板（エピタキシャルウェーハ）が知られている（例えば、特許文献１参照）。 In recent years, with the progress of high integration and miniaturization of semiconductor circuits, crystals near the surface of a semiconductor substrate (hereinafter also simply referred to as “device”) on which a semiconductor device (hereinafter also simply referred to as “device”) is fabricated. There are demands for fewer defects. Here, a semiconductor single crystal substrate obtained by slicing an ingot grown by CZ (Czochralski method) or the like as a substrate with reduced crystal defects such as grown-in defects in the vicinity of the surface of the substrate. A substrate (epitaxial wafer) on which an epitaxial layer is formed is known (see, for example, Patent Document 1).

しかし、エピタキシャル層の表面は、転位や微細な結晶欠陥によって凹凸が生じ易い。エピタキシャル層の表面の凹凸は、基板のエピタキシャル層の表面にデバイスを形成したときに、デバイスに悪影響が及ぶ原因となる。特に、近年のデバイスの微細化に伴い、通常の評価手段で検出できないほど小さい凹凸であっても、デバイスに悪影響を及ぼす原因となることが多い。 However, the surface of the epitaxial layer is likely to be uneven due to dislocations and fine crystal defects. Unevenness on the surface of the epitaxial layer causes a bad influence on the device when the device is formed on the surface of the epitaxial layer of the substrate. In particular, with the recent miniaturization of devices, even unevenness that is so small that it cannot be detected by ordinary evaluation means often causes adverse effects on the device.

そこで、半導体単結晶基板へのエピタキシャル層の形成の際に生じた結晶欠陥を除去しつつ、エピタキシャル層の平坦度を向上させた基板として、半導体単結晶基板に形成されたエピタキシャル層の表面を研磨した基板が知られている（例えば、特許文献２参照）。 Therefore, the surface of the epitaxial layer formed on the semiconductor single crystal substrate is polished as a substrate with improved flatness of the epitaxial layer while removing crystal defects generated when the epitaxial layer is formed on the semiconductor single crystal substrate. Such a substrate is known (for example, see Patent Document 2).

特許文献２に記載のようなエピタキシャル層の表面を研磨した基板では、エピタキシャル層の表面に生じていた凹凸は、通常の評価手段で検出できないほどに小さくなるまで研磨されていることも多い。 In a substrate in which the surface of the epitaxial layer as described in Patent Document 2 is polished, the unevenness generated on the surface of the epitaxial layer is often polished until it becomes so small that it cannot be detected by normal evaluation means.

特開平０６−１１２１７３号公報Japanese Patent Laid-Open No. 06-112173 特開平０２−２９５２３５号公報Japanese Patent Laid-Open No. 02-295235

しかし、このようにエピタキシャル層の表面が研磨された基板であっても、エピタキシャル層の表面には転位や微細な結晶欠陥や研磨に起因した欠陥が残されていることが多く、これらの転位や微細な結晶欠陥や研磨に起因した欠陥がデバイスに悪影響を及ぼす原因となることがある。 However, even if the surface of the epitaxial layer is polished in this way, dislocations, fine crystal defects, and defects due to polishing are often left on the surface of the epitaxial layer. Fine crystal defects and defects resulting from polishing may cause adverse effects on the device.

従って、本発明は、エピタキシャルウェーハに形成されたエピタキシャル層の表面に生じる、転位や微細な結晶欠陥や研磨に起因した欠陥をより高感度に検出できる、エピタキシャルウェーハの評価方法及びエピタキシャルウェーハの製造方法を提供することを目的とする。 Therefore, the present invention can detect dislocations, fine crystal defects, and defects caused by polishing generated on the surface of the epitaxial layer formed on the epitaxial wafer with higher sensitivity, and an epitaxial wafer evaluation method and an epitaxial wafer manufacturing method. The purpose is to provide.

本発明のエピタキシャルウェーハの評価方法は、半導体単結晶基板の主表面にエピタキシャル層を有するエピタキシャルウェーハについて前記エピタキシャル層の表面の状態を評価する方法であって、前記エピタキシャルウェーハの前記エピタキシャル層に、気相成長法により被評価層を形成する被評価層形成工程と、前記被評価層の表面の状態を評価することにより前記エピタキシャル層の表面の状態を評価する評価工程と、を備える。 The method for evaluating an epitaxial wafer of the present invention is a method for evaluating the state of the surface of the epitaxial layer with respect to an epitaxial wafer having an epitaxial layer on the main surface of a semiconductor single crystal substrate. An evaluation layer forming step of forming an evaluation layer by a phase growth method; and an evaluation step of evaluating the surface state of the epitaxial layer by evaluating the surface state of the evaluation layer.

前記エピタキシャルウェーハとして、前記エピタキシャル層を研磨する研磨工程が行われたものを用いることが好ましい。 It is preferable to use the epitaxial wafer that has been subjected to a polishing step for polishing the epitaxial layer.

前記被評価層形成工程の前に、前記エピタキシャルウェーハを加熱処理する加熱処理工程を更に備えることが好ましい。 It is preferable to further include a heat treatment step of heat-treating the epitaxial wafer before the evaluation layer forming step.

前記被評価層は、前記エピタキシャル層の１．０〜３．０倍の厚さを有することが好ましい。 The evaluated layer preferably has a thickness 1.0 to 3.0 times that of the epitaxial layer.

前記被評価層形成工程は、ガスエッチングの行われていない前記エピタキシャル層に前記被評価層を形成することが好ましい。 In the evaluated layer forming step, it is preferable that the evaluated layer is formed on the epitaxial layer that is not subjected to gas etching.

本発明のエピタキシャルウェーハの製造方法は、半導体単結晶基板の主表面に研磨されたエピタキシャル層を有するエピタキシャルウェーハの製造方法であって、複数枚の前記半導体単結晶基板を１ロットとして前記半導体単結晶基板に前記エピタキシャル層を形成した後で前記エピタキシャル層を研磨し、複数枚の研磨されたエピタキシャルウェーハを得るエピタキシャル層形成工程と、前記１ロットの前記エピタキシャルウェーハから一部を検査用ウェーハとして抜き取る抜取工程と、前記検査用ウェーハの前記エピタキシャル層に、気相成長法により被評価層を形成する被評価層形成工程と、前記被評価層の表面の状態を評価する評価工程と、前記評価工程において前記被評価層の表面の状態が不良と評価された場合に、前記検査用ウェーハが属する前記１ロットのエピタキシャル層の形成及び研磨の少なくとも一方が異常であると判定する判定工程と、を備える。 The method for producing an epitaxial wafer of the present invention is a method for producing an epitaxial wafer having an epitaxial layer polished on the main surface of a semiconductor single crystal substrate, wherein a plurality of the semiconductor single crystal substrates are taken as one lot and the semiconductor single crystal is produced. An epitaxial layer forming step of polishing the epitaxial layer after forming the epitaxial layer on the substrate to obtain a plurality of polished epitaxial wafers, and extracting a part of the one lot of the epitaxial wafer as an inspection wafer; In the evaluation step, an evaluation layer forming step of forming an evaluation layer on the epitaxial layer of the inspection wafer by vapor phase growth, an evaluation step of evaluating a surface state of the evaluation layer, and the evaluation step When the condition of the surface of the evaluation target layer is evaluated as poor, the inspection window is At least one of forming and polishing the epitaxial layer of the one lot Doha belongs and a determination step of determining as abnormal.

ここで、各ロットを構成する複数枚の半導体単結晶基板は、例えばシリコン単結晶を切り分けたブロックからスライスされた基板のことである。この１ロットを単位にして、半導体単結晶基板の加工、エピタキシャル層の形成、及びエピタキシャル層を形成した後の研磨が施される。 Here, the plurality of semiconductor single crystal substrates constituting each lot are, for example, substrates sliced from blocks obtained by cutting silicon single crystals. With this one lot as a unit, processing of the semiconductor single crystal substrate, formation of the epitaxial layer, and polishing after the formation of the epitaxial layer are performed.

本発明によれば、エピタキシャルウェーハに形成されたエピタキシャル層の表面に生じる、転位や微細な結晶欠陥や研磨に起因した欠陥をより高感度に検出できる、エピタキシャルウェーハの評価方法、及びエピタキシャルウェーハの製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the evaluation method of an epitaxial wafer which can detect the defect resulting from the dislocation, the fine crystal defect, and the defect which arises on the surface of the epitaxial layer formed in the epitaxial wafer with high sensitivity, and manufacture of an epitaxial wafer A method can be provided.

本発明のエピタキシャルウェーハの評価方法を含むエピタキシャルウェーハの製造方法の一実施態様を示すフローチャートである。It is a flowchart which shows one embodiment of the manufacturing method of the epitaxial wafer containing the evaluation method of the epitaxial wafer of this invention. （ａ）〜（ｃ）は、本実施態様のエピタキシャルウェーハの評価方法によるエピタキシャルウェーハの主表面近傍の変化を順次示す部分断面図である。(A)-(c) is a fragmentary sectional view which shows sequentially the change of the main surface vicinity of the epitaxial wafer by the evaluation method of the epitaxial wafer of this embodiment. （ａ）及び（ｂ）は、本実施態様のエピタキシャルウェーハの評価方法の変形例におけるエピタキシャルウェーハの主表面近傍の変化を順次示す部分断面図である。(A) And (b) is a fragmentary sectional view which shows sequentially the change of the main surface vicinity of the epitaxial wafer in the modification of the evaluation method of the epitaxial wafer of this embodiment. （ａ）〜（ｃ）は、本発明の実施例及び比較例における、エピタキシャルウェーハの主表面で検出される凹凸の分布を示す平面図である。(A)-(c) is a top view which shows distribution of the unevenness | corrugation detected by the main surface of an epitaxial wafer in the Example and comparative example of this invention.

次に、本発明のエピタキシャルウェーハの評価方法の実施態様について図面を参照しながら説明する。図１は、本発明のエピタキシャルウェーハの評価方法を含むエピタキシャルウェーハの製造方法の一実施態様を示すフローチャートである。図２の（ａ）〜（ｃ）は、本実施態様のエピタキシャルウェーハの評価方法によるエピタキシャルウェーハの主表面近傍の変化を順次示す部分断面図である。図３の（ａ）及び（ｂ）は、本実施態様のエピタキシャルウェーハの評価方法の変形例におけるエピタキシャルウェーハの主表面近傍の変化を順次示す部分断面図である。 Next, embodiments of the epitaxial wafer evaluation method of the present invention will be described with reference to the drawings. FIG. 1 is a flowchart showing an embodiment of a method for producing an epitaxial wafer including the method for evaluating an epitaxial wafer according to the present invention. 2A to 2C are partial cross-sectional views sequentially showing changes in the vicinity of the main surface of the epitaxial wafer according to the epitaxial wafer evaluation method of the present embodiment. 3A and 3B are partial cross-sectional views sequentially showing changes in the vicinity of the main surface of the epitaxial wafer in a modification of the epitaxial wafer evaluation method of the present embodiment.

〔実施態様〕
本実施態様の評価方法は、図２に示すように、エピタキシャルウェーハの主表面に有するエピタキシャル層の表面の状態を評価するものである。この評価方法は、気相成長法を用いてエピタキシャル層１１に被評価層２ａを形成する被評価層形成装置と、被評価層２ａの表面の状態を評価する品質評価装置と、を備える評価システム（図示せず）を用いて行う。 Embodiment
As shown in FIG. 2, the evaluation method of this embodiment is for evaluating the state of the surface of the epitaxial layer on the main surface of the epitaxial wafer. This evaluation method includes an evaluation layer forming apparatus that forms the evaluation layer 2a on the epitaxial layer 11 using a vapor phase growth method, and a quality evaluation apparatus that evaluates the surface state of the evaluation layer 2a. (Not shown).

ここで、被評価層形成装置は、気相成長法を用いてエピタキシャル層１１に被評価層２ａをエピタキシャル成長できるエピタキシャル層形成装置を適宜用いることができる。気相成長法としては、各層の膜厚をｎｍ単位で制御することが容易になる点で、分子線エピタキシー（ＭＢＥ）や化学気相成長法（ＣＶＤ）が好ましい。化学気相成長法（ＣＶＤ）を用いる場合、特に言及しない限り、気相成長温度及び成長時間は、各層の結晶状態や厚さに応じて適宜選択される。 Here, as the evaluated layer forming apparatus, an epitaxial layer forming apparatus capable of epitaxially growing the evaluated layer 2a on the epitaxial layer 11 using a vapor phase growth method can be appropriately used. As the vapor deposition method, molecular beam epitaxy (MBE) or chemical vapor deposition (CVD) is preferable because it is easy to control the film thickness of each layer in nm units. When chemical vapor deposition (CVD) is used, the vapor deposition temperature and growth time are appropriately selected according to the crystal state and thickness of each layer unless otherwise specified.

品質評価装置は、被評価層２ａを含んだエピタキシャル層１１の表面の凹凸を評価できる装置を適宜用いることができる。このような装置としては、例えばレーザーパーティクルカウンターや、コンフォーカル光学系によるレーザー顕微鏡、原子間力顕微鏡（ＡＦＭ）等の公知の装置を用いることができる。 As the quality evaluation apparatus, an apparatus capable of evaluating unevenness on the surface of the epitaxial layer 11 including the evaluation target layer 2a can be appropriately used. As such an apparatus, for example, a known apparatus such as a laser particle counter, a laser microscope using a confocal optical system, an atomic force microscope (AFM), or the like can be used.

この評価システムを用いた本実施形態の評価方法は、図１に示すように、エピタキシャルウェーハ１のエピタキシャル層１１に、気相成長法により被評価層２ａを形成する被評価層形成工程Ｓ４と、被評価層２ａの表面の状態を評価することによりエピタキシャル層１１の表面の状態を評価する評価工程Ｓ５と、を備える。 As shown in FIG. 1, the evaluation method of this embodiment using this evaluation system includes an evaluation layer forming step S4 for forming an evaluation layer 2a on the epitaxial layer 11 of the epitaxial wafer 1 by vapor phase growth, And an evaluation step S5 for evaluating the surface state of the epitaxial layer 11 by evaluating the surface state of the evaluation target layer 2a.

また、本実施態様のエピタキシャルウェーハの製造方法は、本実施形態の評価方法を含むものであり、エピタキシャル層形成工程Ｓ１と、研磨工程Ｓ２と、抜取工程Ｓ３と、被評価層形成工程Ｓ４と、評価工程Ｓ５と、判定工程Ｓ６とを備える。 Moreover, the manufacturing method of the epitaxial wafer of this embodiment includes the evaluation method of this embodiment. The epitaxial layer forming step S1, the polishing step S2, the sampling step S3, the evaluation layer forming step S4, An evaluation step S5 and a determination step S6 are provided.

ここで、エピタキシャル層形成工程Ｓ１は、複数枚の半導体単結晶基板１０を１ロットとして半導体単結晶基板１０にエピタキシャル層１１を形成し、複数枚のエピタキシャルウェーハ１を得る工程である。研磨工程Ｓ２は、エピタキシャルウェーハ１に形成されたエピタキシャル層１１（研磨前エピタキシャル層１１ａ）を研磨する工程である。抜取工程Ｓ３は、１ロットのエピタキシャルウェーハ１から一部を検査用ウェーハとして抜き取る工程である。判定工程Ｓ６は、被評価層２ａの表面の状態が不良と評価された場合に、検査用ウェーハが属する１ロットの全部のエピタキシャルウェーハ１は、エピタキシャル層の形成及び研磨の少なくとも一方が異常であると判定する工程である。 Here, the epitaxial layer forming step S <b> 1 is a step of obtaining a plurality of epitaxial wafers 1 by forming the epitaxial layer 11 on the semiconductor single crystal substrate 10 by using a plurality of semiconductor single crystal substrates 10 as one lot. The polishing step S2 is a step of polishing the epitaxial layer 11 (pre-polishing epitaxial layer 11a) formed on the epitaxial wafer 1. The sampling step S3 is a step of extracting a part from one lot of the epitaxial wafers 1 as an inspection wafer. In the determination step S6, when the state of the surface of the evaluation target layer 2a is evaluated to be defective, all of the epitaxial wafers 1 in one lot to which the inspection wafer belongs are abnormal in at least one of formation and polishing of the epitaxial layer. It is the process of determining.

次に、本実施態様のエピタキシャルウェーハ１の製造方法における各工程（Ｓ１〜Ｓ６）について更に説明する。 Next, each process (S1-S6) in the manufacturing method of the epitaxial wafer 1 of this embodiment is further demonstrated.

（Ｓ１）エピタキシャル層形成工程
半導体単結晶基板１０の主表面にエピタキシャル層１１を形成する。これにより、図２（ａ）に示すように、半導体単結晶基板１０の主表面に生じていたグローイン（Ｇｒｏｗｎ−ｉｎ）欠陥等の結晶欠陥１８を跨ぐようにエピタキシャル層１１が成長し、又は結晶欠陥１９を基点として高い成長速度でエピタキシャル層１１が成長するため、主表面における凹凸が低減されたエピタキシャルウェーハ１が形成される。なお、後述する研磨工程Ｓ２が行われる前のエピタキシャル層１１を、研磨前エピタキシャル層１１ａともいう。また、研磨の有無を特に限定しない場合は、単に「エピタキシャル層１１」と記載する。 (S1) Epitaxial Layer Formation Step Epitaxial layer 11 is formed on the main surface of semiconductor single crystal substrate 10. As a result, as shown in FIG. 2A, the epitaxial layer 11 grows across the crystal defect 18 such as a grown-in defect that has occurred on the main surface of the semiconductor single crystal substrate 10, or the crystal Since the epitaxial layer 11 grows at a high growth rate with the defect 19 as a starting point, the epitaxial wafer 1 with reduced irregularities on the main surface is formed. The epitaxial layer 11 before the polishing step S2 described later is also referred to as a pre-polishing epitaxial layer 11a. Further, when the presence or absence of polishing is not particularly limited, it is simply referred to as “epitaxial layer 11”.

ここで、半導体単結晶基板１０は、例えばシリコン単結晶からなるが、エピタキシャル層１１が形成できる単結晶であれば、特に限定されない。このうち、シリコン単結晶は、ノンドープのシリコンウェーハであってもよく、Ｐ＋＋型、Ｐ＋型、Ｎ＋＋型、Ｎ＋型等のドープされたシリコンウェーハであってもよい。また、半導体単結晶基板１０の結晶面は、エピタキシャル層１１を形成できる結晶面の中から適宜選択される。 Here, the semiconductor single crystal substrate 10 is made of, for example, a silicon single crystal, but is not particularly limited as long as it is a single crystal on which the epitaxial layer 11 can be formed. Among these, the silicon single crystal may be a non-doped silicon wafer, or may be a doped silicon wafer such as P ++ type, P + type, N ++ type, or N + type. The crystal plane of the semiconductor single crystal substrate 10 is appropriately selected from crystal planes on which the epitaxial layer 11 can be formed.

エピタキシャル層１１を形成する方法は、各層の膜厚をｎｍ単位で制御することが容易になる点で、分子線エピタキシー（ＭＢＥ）や化学気相成長法（ＣＶＤ）が好ましい。化学気相成長法（ＣＶＤ）を用いる場合、気相成長温度及び成長時間は、各層の結晶状態や厚さに応じて適宜選択される。 The method of forming the epitaxial layer 11 is preferably molecular beam epitaxy (MBE) or chemical vapor deposition (CVD) because the film thickness of each layer can be easily controlled in nm units. When chemical vapor deposition (CVD) is used, the vapor deposition temperature and growth time are appropriately selected according to the crystal state and thickness of each layer.

エピタキシャル層１１としてシリコン層を形成する場合、半導体単結晶基板１０の主表面の温度は、１１００℃以上１１５０℃以下であることが好ましい。特に、半導体単結晶基板１０の主表面の温度を１１００℃以上にすることにより、エピタキシャル層１１の単結晶性が保たれ、エピタキシャル層１１に結晶欠陥や転位が形成され難くなる。そのため、被評価層形成工程Ｓ４に供される検査用ウェーハを含めたエピタキシャルウェーハ１の表面をより平坦にでき、評価工程Ｓ５において不良と評価されるエピタキシャルウェーハ１を低減できる。一方、半導体単結晶基板１０の主表面の温度を１１５０℃以下にすることにより、半導体単結晶基板１０の主表面にエピタキシャル層１１が堆積し易くなる。そのため、エピタキシャルウェーハ１を効率よく形成できる。 When a silicon layer is formed as epitaxial layer 11, the temperature of the main surface of semiconductor single crystal substrate 10 is preferably 1100 ° C. or higher and 1150 ° C. or lower. In particular, by setting the temperature of the main surface of the semiconductor single crystal substrate 10 to 1100 ° C. or higher, the single crystallinity of the epitaxial layer 11 is maintained, and crystal defects and dislocations are hardly formed in the epitaxial layer 11. Therefore, the surface of the epitaxial wafer 1 including the inspection wafer provided for the evaluation layer forming step S4 can be made flat, and the number of epitaxial wafers 1 evaluated as defective in the evaluation step S5 can be reduced. On the other hand, when the temperature of the main surface of semiconductor single crystal substrate 10 is set to 1150 ° C. or lower, epitaxial layer 11 is easily deposited on the main surface of semiconductor single crystal substrate 10. Therefore, the epitaxial wafer 1 can be formed efficiently.

エピタキシャル層形成工程Ｓ１で得られるエピタキシャル層１１（研磨前エピタキシャル層１１ａ）には、図２（ａ）に示すように、エピタキシャル層１１の内部や半導体単結晶基板１０の結晶欠陥１９を基点として、転位３１が形成されていることがある。また、研磨前エピタキシャル層１１ａの表面には、結晶欠陥をはじめとする凹部３２、３３や、ヒロックをはじめとする凸部３４が形成されていることもある。 As shown in FIG. 2A, the epitaxial layer 11 (pre-polishing epitaxial layer 11a) obtained in the epitaxial layer forming step S1 is based on the crystal defects 19 of the inside of the epitaxial layer 11 or the semiconductor single crystal substrate 10, as shown in FIG. Dislocations 31 may be formed. In addition, concave portions 32 and 33 including crystal defects and convex portions 34 including hillocks may be formed on the surface of the pre-polishing epitaxial layer 11a.

（Ｓ２）研磨工程
エピタキシャル層形成工程で形成される研磨前エピタキシャル層１１ａに対して研磨を行う。これにより、研磨前エピタキシャル層１１ａの形成の際に生じた転位３１、研磨前エピタキシャル層１１ａの表面に生じた凹部３２、３３及び凸部３４等が磨かれる。そのため、図２（ｂ）に示すように、研磨前エピタキシャル層１１ａの表面に形成されていた深い凹部３２や転位３１が小さくなって浅い凹部３２ａ、浅い転位３１ａになり、その一方で、凸部３４や、浅い凹部３３や浅い転位（図示せず）が除去された研磨後エピタキシャル層１１ｂを形成できる。 (S2) Polishing Step Polishing is performed on the pre-polishing epitaxial layer 11a formed in the epitaxial layer forming step. As a result, the dislocations 31 generated during the formation of the pre-polishing epitaxial layer 11a, the concave portions 32, 33, the convex portions 34, and the like generated on the surface of the pre-polishing epitaxial layer 11a are polished. Therefore, as shown in FIG. 2B, the deep recess 32 and the dislocation 31 formed on the surface of the pre-polishing epitaxial layer 11a are reduced to a shallow recess 32a and a shallow dislocation 31a. 34, the post-polishing epitaxial layer 11b from which the shallow recesses 33 and shallow dislocations (not shown) are removed can be formed.

ここで、研磨前エピタキシャル層１１ａを研磨する手段としては、例えば図示しない研磨装置の所定の位置にエピタキシャルウェーハ１を設置し、研磨パッドをエピタキシャルウェーハ１の表面に押し当てて回転させる手段が挙げられる。なお、研磨前エピタキシャル層１１ａを研磨する手段は、これに限定されず、研磨前エピタキシャル層１１ａの表面粗さを小さくできる手段から適宜選択される。 Here, as means for polishing the pre-polishing epitaxial layer 11a, for example, means for setting the epitaxial wafer 1 at a predetermined position of a polishing apparatus (not shown) and pressing the polishing pad against the surface of the epitaxial wafer 1 to rotate it may be mentioned. . The means for polishing the pre-polishing epitaxial layer 11a is not limited to this, and is appropriately selected from means that can reduce the surface roughness of the pre-polishing epitaxial layer 11a.

これらエピタキシャル層形成工程Ｓ１及び研磨工程Ｓ２では、複数枚の半導体単結晶基板１０を１ロットとして扱い、同一のロットの半導体単結晶基板１０に対して実質的に同一の条件で研磨後エピタキシャル層１１ｂを形成する。これにより、同一のロットの半導体単結晶基板１０から、同じような表面状態を有する研磨後エピタキシャル層１１ｂが形成されるため、評価工程Ｓ５においてロットの一部のエピタキシャルウェーハ１の表面の状態を評価することで、そのロットの全体での表面の状態を推測できる。 In these epitaxial layer forming step S1 and polishing step S2, a plurality of semiconductor single crystal substrates 10 are treated as one lot, and the polished epitaxial layer 11b is processed under substantially the same conditions with respect to the semiconductor single crystal substrate 10 of the same lot. Form. Thereby, since the polished epitaxial layer 11b having the same surface state is formed from the semiconductor single crystal substrate 10 of the same lot, the state of the surface of the epitaxial wafer 1 that is part of the lot is evaluated in the evaluation step S5. By doing so, the state of the surface of the entire lot can be estimated.

ここで、実質的に同一の条件で研磨後エピタキシャル層１１ｂを形成する手段としては、１枚の半導体単結晶基板１０に対して同じ成膜条件で研磨前エピタキシャル層１１ａを繰返し形成し、これら研磨前エピタキシャル層１１ａを同じ研磨条件で繰返し研磨する手段が挙げられる。これにより、エピタキシャル層形成装置や研磨装置の内部における研磨前エピタキシャル層１１ａの形成量や研磨量のばらつきを低減でき、同じような表面状態を有する研磨後エピタキシャル層１１ｂを形成できる。 Here, as means for forming the post-polishing epitaxial layer 11b under substantially the same conditions, the pre-polishing epitaxial layer 11a is repeatedly formed under the same film formation conditions on one semiconductor single crystal substrate 10, and these polishings are performed. A means for repeatedly polishing the pre-epitaxial layer 11a under the same polishing conditions is mentioned. Thereby, variations in the formation amount and polishing amount of the pre-polishing epitaxial layer 11a in the epitaxial layer forming apparatus and polishing apparatus can be reduced, and the post-polishing epitaxial layer 11b having the same surface state can be formed.

なお、略同一の条件で研磨後エピタキシャル層１１ｂを形成する手段は、上記に限定されず、複数枚の半導体単結晶基板１０に対して同時に研磨前エピタキシャル層１１ａを形成し、これら研磨前エピタキシャル層１１ａを同時に研磨する手段でもよい。 The means for forming the post-polishing epitaxial layer 11b under substantially the same conditions is not limited to the above, and the pre-polishing epitaxial layer 11a is simultaneously formed on a plurality of semiconductor single crystal substrates 10, and these pre-polishing epitaxial layers are formed. A means for simultaneously polishing 11a may also be used.

（Ｓ３）抜取工程
１ロットのエピタキシャルウェーハ１から、一部を検査用ウェーハとして抜き取る。これにより、１ロットのエピタキシャルウェーハ１は、表面の状態を評価する検査用ウェーハと、その他のエピタキシャルウェーハ１と、に分けられる。そのため、検査用ウェーハを除くエピタキシャルウェーハ１に対して、被評価層形成工程Ｓ４で表面状態を荒らすことなく、エピタキシャルウェーハ１の表面状態を評価できる。 (S3) Extraction process A part is extracted from one lot of epitaxial wafers 1 as a wafer for inspection. Thereby, one lot of epitaxial wafers 1 are divided into inspection wafers for evaluating the surface state and other epitaxial wafers 1. Therefore, the surface state of the epitaxial wafer 1 can be evaluated without causing the surface state to be roughened in the evaluation layer forming step S4 with respect to the epitaxial wafer 1 excluding the inspection wafer.

（Ｓ４）被評価層形成工程
抜き取られたエピタキシャルウェーハ１のエピタキシャル層１１（図２（ｂ）の研磨後エピタキシャル層１１ｂ）に、気相成長法により被評価層２ａを形成する。これにより、図２（ｃ）に示すように、エピタキシャル層１１の表面のうち転位３１ａや凹部３２ａが生じていた部分で、気相成長が優先的に進められて被評価転位２１ａ、２２ａが形成され、被評価層２ａが厚くなる。そのため、エピタキシャル層１１の表面の状態を評価する際に、転位３１ａや凹部３２ａを検出し易くできる。 (S4) Evaluated Layer Formation Step The evaluated layer 2a is formed on the extracted epitaxial layer 11 of the epitaxial wafer 1 (the polished epitaxial layer 11b in FIG. 2B) by vapor phase growth. As a result, as shown in FIG. 2 (c), vapor phase growth is preferentially advanced in the portion of the surface of the epitaxial layer 11 where the dislocations 31a and the recesses 32a have been generated, and the evaluated dislocations 21a and 22a are formed. As a result, the evaluated layer 2a becomes thicker. Therefore, when evaluating the state of the surface of the epitaxial layer 11, the dislocations 31a and the recesses 32a can be easily detected.

被評価層形成工程Ｓ４を行うまでの間、被評価層２ａを形成するエピタキシャル層１１の表面には、塩化水素等によるガスエッチングが行われていないことが好ましい。これにより、エピタキシャル層１１の表面に形成されていた転位３１ａが除去されずに残されたまま、微小な転位３１ａが形成された部分において被評価層２ａの厚さが増加する。そのため、転位３１ａをガスエッチングで除去した後に形成されるエッチピットによっても検出が困難であるような微小な転位３１ａがあっても、微小な転位３１ａを容易に検出できる。 Until the evaluated layer forming step S4 is performed, it is preferable that gas etching with hydrogen chloride or the like is not performed on the surface of the epitaxial layer 11 on which the evaluated layer 2a is formed. As a result, the thickness of the evaluation target layer 2a is increased in the portion where the minute dislocations 31a are formed while the dislocations 31a formed on the surface of the epitaxial layer 11 are left without being removed. Therefore, even if there is a minute dislocation 31a that is difficult to detect even by an etch pit formed after removing the dislocation 31a by gas etching, the minute dislocation 31a can be easily detected.

一方で、このエピタキシャルウェーハ１（検査用ウェーハ）に対して、被評価層形成工程Ｓ４を行うまでの間に、水素雰囲気中で加熱処理が行われていることが好ましい。これにより、エピタキシャルウェーハ１の表面に形成された自然酸化膜等が除去される。そのため、特に表面に自然酸化膜が形成され易いシリコン層をエピタキシャル層１１として形成した場合に、被評価層２ａを確実に形成できることから、エピタキシャルウェーハ１の表面の状態をより確実に評価することができる。 On the other hand, it is preferable that the epitaxial wafer 1 (inspection wafer) is subjected to a heat treatment in a hydrogen atmosphere before performing the evaluation layer forming step S4. Thereby, the natural oxide film formed on the surface of the epitaxial wafer 1 is removed. Therefore, particularly when the silicon layer on which the natural oxide film is likely to be formed is formed as the epitaxial layer 11, the evaluation target layer 2a can be reliably formed, so that the state of the surface of the epitaxial wafer 1 can be more reliably evaluated. it can.

ここで、水素雰囲気中で加熱処理を行う時間は、５秒以上３０秒以下であることが好ましい。特に、加熱処理を５秒以上行うことにより、シリコン層に結合した酸素原子が還元されて雰囲気中に拡散されるため、エピタキシャルウェーハ１の表面に結合した酸素原子を低減できる。一方、加熱処理を行う時間を３０秒以下にすることにより、熱によるエピタキシャルウェーハ１の内部における結晶構造の変動が抑えられるため、より高精度にエピタキシャルウェーハ１の表面の状態を検出できる。 Here, the time for performing the heat treatment in a hydrogen atmosphere is preferably 5 seconds or more and 30 seconds or less. In particular, by performing the heat treatment for 5 seconds or more, oxygen atoms bonded to the silicon layer are reduced and diffused into the atmosphere, so that oxygen atoms bonded to the surface of the epitaxial wafer 1 can be reduced. On the other hand, by setting the heat treatment time to 30 seconds or less, the crystal structure inside the epitaxial wafer 1 due to heat can be suppressed, so that the surface state of the epitaxial wafer 1 can be detected with higher accuracy.

また、特にエピタキシャル層１１としてシリコン層を形成した場合、水素雰囲気中での加熱処理の温度は、１１００℃以上１１９０℃以下であることが好ましい。特に、加熱処理の温度を１１００℃以上にすることにより、シリコン層に結合した酸素原子が還元され易くなるため、エピタキシャルウェーハ１の表面の自然酸化膜を除去し易くできる。一方、加熱処理の温度を１１９０℃以下にすることにより、熱によるエピタキシャルウェーハ１の変形が抑えられるため、エピタキシャル層１１の表面により確実に被評価層２ａを形成でき、エピタキシャルウェーハ１の表面の状態をより検出し易くできる。 In particular, when a silicon layer is formed as the epitaxial layer 11, the temperature of the heat treatment in a hydrogen atmosphere is preferably 1100 ° C. or higher and 1190 ° C. or lower. In particular, when the temperature of the heat treatment is set to 1100 ° C. or higher, oxygen atoms bonded to the silicon layer are easily reduced, so that the natural oxide film on the surface of the epitaxial wafer 1 can be easily removed. On the other hand, by setting the temperature of the heat treatment to 1190 ° C. or lower, deformation of the epitaxial wafer 1 due to heat can be suppressed, so that the evaluation target layer 2a can be reliably formed on the surface of the epitaxial layer 11, and the surface state of the epitaxial wafer 1 Can be detected more easily.

被評価層２ａの平均の厚さは、被評価層２ａが形成されるエピタキシャル層１１の１．０〜３．０倍であることが好ましい。被評価層２ａの厚さをエピタキシャル層１１の１．０倍以上にすることにより、エピタキシャル層１１の表面のうち転位３１ａや凹部３２ａが生じていた部分の被評価層２ａの被評価転位２１ａ、２２ａと、これらが生じていない部分の被評価層２ａとの間で、厚さに明確な差異が生じる。そのため、転位３１ａや凹部３２ａが生じていた部分の検出を容易にできる。一方、被評価層２ａの厚さをエピタキシャル層１１の３．０倍以下にすることにより、被評価転位２１ａ、２２ａに隣接する被評価層２ａが被評価転位２１ａ、２２ａの影響を受けて厚くなることが抑えられるため、転位３１ａや凹部３２ａが生じていた部分を明瞭に検出できる。 The average thickness of the evaluated layer 2a is preferably 1.0 to 3.0 times that of the epitaxial layer 11 on which the evaluated layer 2a is formed. By making the thickness of the evaluated layer 2a 1.0 times or more that of the epitaxial layer 11, the evaluated dislocations 21a of the evaluated layer 2a in the portion of the surface of the epitaxial layer 11 where the dislocations 31a and the recesses 32a have occurred, There is a clear difference in thickness between the layer 22a and the evaluated layer 2a where these are not generated. Therefore, it is possible to easily detect the portion where the dislocation 31a or the recess 32a has occurred. On the other hand, when the thickness of the evaluated layer 2a is 3.0 times or less that of the epitaxial layer 11, the evaluated layer 2a adjacent to the evaluated dislocations 21a and 22a is thick due to the influence of the evaluated dislocations 21a and 22a. Therefore, the portion where the dislocation 31a and the recess 32a are generated can be clearly detected.

被評価層２ａの組成は、エピタキシャル層１１にエピタキシャル成長しうる組成の中から適宜選択される。その中でも、被評価層２ａは、エピタキシャル層１１と同様の組成からなることが好ましい。これにより、被評価層２ａとエピタキシャル層１１との間で格子不整合が起こり難くなり、被評価層２ａの内部における意図しない結晶欠陥が低減される。そのため、エピタキシャル層１１の表面の状態に関する評価の精度を高めることができる。 The composition of the evaluated layer 2 a is appropriately selected from compositions that can be epitaxially grown on the epitaxial layer 11. Among these, the evaluated layer 2 a preferably has the same composition as the epitaxial layer 11. As a result, lattice mismatch hardly occurs between the evaluated layer 2a and the epitaxial layer 11, and unintended crystal defects in the evaluated layer 2a are reduced. Therefore, the accuracy of the evaluation regarding the surface state of the epitaxial layer 11 can be increased.

被評価層２ａの形成に用いられる反応ガスは、形成しようとする被評価層２ａの組成に応じて適宜選択される。例えば、被評価層２ａとしてシリコン層を形成する場合、反応ガスはＳｉソースであるＳｉＨＣｌ_３と水素ガスとを混合したものを用いることができる。 The reactive gas used for forming the evaluation target layer 2a is appropriately selected according to the composition of the evaluation target layer 2a to be formed. For example, when a silicon layer is formed as the evaluation target layer 2a, the reaction gas may be a mixture of SiHCl _{3 as a} Si source and hydrogen gas.

被評価層２ａを形成する際におけるエピタキシャル層１１の主表面の温度は、目的とする被評価層２ａの組成や、反応ガスの種類に応じて適宜選択される。 The temperature of the main surface of the epitaxial layer 11 when forming the evaluation target layer 2a is appropriately selected according to the composition of the target evaluation target layer 2a and the kind of the reaction gas.

特に、ＳｉＨＣｌ_３を用いてシリコン層を形成する場合、エピタキシャル層１１の主表面の温度は、１１００℃以上１１５０℃以下であることが好ましい。エピタキシャル層１１の主表面の温度を１１００℃以上にすることにより、転位３１ａや凹部３２ａが生じていない部分における被評価層２ａの単結晶性が保たれ、被評価層２ａの内部に新たな結晶欠陥や転位が形成され難くなる。そのため、エピタキシャル層１１の表面の状態に関する評価の精度を高めることができる。一方、エピタキシャル層１１の主表面の温度を１１５０℃以下にすることにより、転位３１ａや凹部３２ａが生じている部分における結晶性が低くなり、その部分の気相成長速度が高められる。そのため、転位３１ａや凹部３２ａが生じていた部分を検出し易くできる。 In particular, when the silicon layer is formed using SiHCl ₃ , the temperature of the main surface of the epitaxial layer 11 is preferably 1100 ° C. or higher and 1150 ° C. or lower. By setting the temperature of the main surface of the epitaxial layer 11 to 1100 ° C. or higher, the single crystallinity of the evaluated layer 2a in the portion where the dislocation 31a and the recess 32a are not generated is maintained, and a new crystal is formed inside the evaluated layer 2a. Defects and dislocations are hardly formed. Therefore, the accuracy of the evaluation regarding the surface state of the epitaxial layer 11 can be increased. On the other hand, by setting the temperature of the main surface of the epitaxial layer 11 to 1150 ° C. or lower, the crystallinity in the portion where the dislocations 31a and the recesses 32a are generated is lowered, and the vapor growth rate of that portion is increased. Therefore, it is possible to easily detect a portion where the dislocation 31a and the recess 32a are generated.

（Ｓ５）評価工程
被評価層形成工程Ｓ４により形成された被評価層２ａについて、表面の状態を評価する。これにより、エピタキシャル層１１の表面に生じていた転位３１ａや凹部３２ａの位置や数量が、被評価層２ａの表面に生じた凹凸の位置や数量として評価される。そのため、エピタキシャル層１１の転位３１ａや凹部３２ａの表面が所望の状態にあるかを定量的に評価できる。 (S5) Evaluation Step The surface state of the evaluation target layer 2a formed in the evaluation target layer forming step S4 is evaluated. Thereby, the positions and quantities of the dislocations 31a and the recesses 32a that have occurred on the surface of the epitaxial layer 11 are evaluated as the positions and quantities of the irregularities that have occurred on the surface of the evaluation target layer 2a. Therefore, it can be quantitatively evaluated whether the surface of the dislocation 31a and the recess 32a of the epitaxial layer 11 is in a desired state.

ここで、被評価層２ａの表面の状態を評価する品質評価装置（図示せず）は、被評価層２ａを含んだエピタキシャル層１１の表面の凹凸を評価できる装置の中から適宜選択される。この品質評価装置として、例えばレーザーパーティクルカウンターや、コンフォーカル光学系によるレーザー顕微鏡、原子間力顕微鏡（ＡＦＭ）等の公知の装置を用いることができる。 Here, a quality evaluation apparatus (not shown) for evaluating the state of the surface of the evaluation target layer 2a is appropriately selected from apparatuses that can evaluate the unevenness of the surface of the epitaxial layer 11 including the evaluation target layer 2a. As this quality evaluation apparatus, for example, a known apparatus such as a laser particle counter, a laser microscope using a confocal optical system, an atomic force microscope (AFM), or the like can be used.

この品質評価装置（図示せず）を用いて評価する対象箇所は、より正確な評価ができる観点からは、被評価層２ａを含んだエピタキシャル層１１の表面の全体であることが好ましい。一方で、より短時間で効率的に評価ができる観点からは、被評価層２ａを含んだエピタキシャル層１１の表面の一部であることが好ましい。 The target portion to be evaluated using this quality evaluation apparatus (not shown) is preferably the entire surface of the epitaxial layer 11 including the evaluation target layer 2a from the viewpoint of enabling more accurate evaluation. On the other hand, it is preferable that it is a part of the surface of the epitaxial layer 11 containing the to-be-evaluated layer 2a from a viewpoint which can evaluate efficiently in a shorter time.

（Ｓ６）判定工程
評価工程Ｓ５において被評価層２ａの表面の状態が不良と評価された場合に、表面の状態を評価したエピタキシャルウェーハ１（検査用ウェーハ）が属する１ロットのエピタキシャル層１１の形成及び研磨の少なくとも一方が異常であると判定する。一方で、評価工程Ｓ５において被評価層２ａの表面の状態が良と評価された場合に、検査用ウェーハが属する１ロットの全部のエピタキシャルウェーハ１を良と判定する。これにより、表面の状態が不良と評価された検査用ウェーハと同じ条件で作製され、検査用ウェーハと同じような表面の状態にあると推測されるエピタキシャルウェーハ１の１ロットの全てが不良と判定される。そのため、エピタキシャル層１１の表面の状態が良いと推測されるエピタキシャルウェーハ１のみをデバイスの形成に供することができる。 (S6) Determination process When the surface state of the evaluation target layer 2a is evaluated to be defective in the evaluation step S5, formation of one lot of the epitaxial layer 11 to which the epitaxial wafer 1 (inspection wafer) whose surface state has been evaluated belongs And at least one of polishing is determined to be abnormal. On the other hand, when the surface state of the evaluation target layer 2a is evaluated as good in the evaluation step S5, all the epitaxial wafers 1 in one lot to which the inspection wafer belongs are determined as good. As a result, all the lots of the epitaxial wafer 1 which are manufactured under the same conditions as the inspection wafer evaluated as being defective and inferred to be in the same surface condition as the inspection wafer are determined to be defective. Is done. Therefore, only the epitaxial wafer 1 estimated to have a good surface state of the epitaxial layer 11 can be used for device formation.

ここで、不良と判定されたロットの検査用ウェーハを除くエピタキシャルウェーハ１に対しては、研磨工程Ｓ２が異常であったと解析された場合、それぞれについて再び研磨工程Ｓ２以降の工程を行うようにしてもよい。これにより、エピタキシャル層１１の表面に形成された凹凸や転位が除去され、再度の判定工程Ｓ６で良と判定される可能性があるため、ひとたび不良と判定されたエピタキシャルウェーハ１に対してデバイスの形成に供する途を開くことができる。 Here, for the epitaxial wafer 1 excluding the inspection wafer of the lot determined to be defective, if it is analyzed that the polishing step S2 is abnormal, the steps after the polishing step S2 are performed again for each. Also good. As a result, irregularities and dislocations formed on the surface of the epitaxial layer 11 are removed, and there is a possibility that it is determined to be good in the determination step S6 again. Open the way to formation.

本実施態様のエピタキシャルウェーハの評価方法によれば、例えば以下の効果が奏される。
本実施態様のエピタキシャルウェーハの評価方法は、被評価層形成工程Ｓ４と、評価工程Ｓ５と、とを備える。 According to the epitaxial wafer evaluation method of the present embodiment, for example, the following effects are exhibited.
The method for evaluating an epitaxial wafer according to this embodiment includes an evaluation layer forming step S4 and an evaluation step S5.

これにより、エピタキシャル層１１の表面のうち転位３１ａや結晶欠陥等の凹部３２ａが生じていた部分で、被評価層２ａの気相成長が優先的に進められ、転位３１ａや凹部３２ａが生じていない部分との厚さに差異が生じる。そのため、エピタキシャル層１１の表面に生じた転位３１ａや凹部３２ａを、より高感度に検出できる。 As a result, vapor phase growth of the evaluated layer 2a is preferentially advanced in the portion of the surface of the epitaxial layer 11 where the recesses 32a such as dislocations 31a and crystal defects have occurred, and the dislocations 31a and recesses 32a are not generated. There is a difference in thickness with the part. Therefore, the dislocation 31a and the recess 32a generated on the surface of the epitaxial layer 11 can be detected with higher sensitivity.

特に、研磨後エピタキシャル層１１ｂを有するエピタキシャルウェーハ１ａでは、研磨前エピタキシャル層１１ａの内部の転位に起因して生じていた研磨前エピタキシャル層１１ａの表面の凹凸が研磨によって取り除かれてしまうため、転位３１ａの検出が困難であった。しかしながら、研磨後エピタキシャル層１１ｂに被評価層２ａを形成することにより、気相成長によって転位３１ａが生じていた部分に再び凹凸が形成されるため、ひとたび検出が困難になった転位３１ａをも高感度に検出できる。 In particular, in the epitaxial wafer 1a having the post-polishing epitaxial layer 11b, the unevenness on the surface of the pre-polishing epitaxial layer 11a caused by the dislocation inside the pre-polishing epitaxial layer 11a is removed by the polishing, so that the dislocation 31a. It was difficult to detect. However, by forming the layer 2a to be evaluated on the epitaxial layer 11b after polishing, irregularities are formed again in the portion where the dislocation 31a has been generated by vapor phase growth, so that the dislocation 31a once difficult to detect is also increased. Sensitivity can be detected.

以上、本発明のエピタキシャルウェーハの評価方法と、これを備えたエピタキシャルウェーハの製造方法について説明したが、本発明は、前述した実施態様に制限されるものではない。
例えば図３（ａ）に示すように、エピタキシャル層形成工程Ｓ１によって形成された研磨前エピタキシャル層１１ａに対して、研磨工程Ｓ２を省略した場合にも本発明を適用することができる。このとき、図３（ｂ）に示すように、研磨前エピタキシャル層１１ａの主表面に被評価層２ｂを形成することになる。これにより、研磨前エピタキシャル層１１ａの主表面に形成された転位３１や結晶欠陥等の凹部３２、３３のみならず、研磨前エピタキシャル層１１ａの主表面に形成されたヒロック等の凸部３４が形成された位置においても、被評価層２ｂの形成される速度が速められ、被評価転位２１〜２４が形成される。そのため、研磨前エピタキシャル層１１ａの主表面に形成された凸部３４を大きくすることができ、評価工程Ｓ５における凸部３４の検出を容易にできる。特に、５μｍ以下の薄いエピタキシャル層１１の表面の状態を評価する場合には、好適である。 As described above, the epitaxial wafer evaluation method and the epitaxial wafer manufacturing method according to the present invention have been described. However, the present invention is not limited to the above-described embodiments.
For example, as shown in FIG. 3A, the present invention can also be applied to the case where the polishing step S2 is omitted for the pre-polishing epitaxial layer 11a formed in the epitaxial layer forming step S1. At this time, as shown in FIG. 3B, the evaluation target layer 2b is formed on the main surface of the pre-polishing epitaxial layer 11a. As a result, not only the dislocations 31 and the recesses 32 and 33 such as crystal defects formed on the main surface of the pre-polishing epitaxial layer 11a but also the convex portions 34 such as hillocks formed on the main surface of the pre-polishing epitaxial layer 11a are formed. Even at the position, the rate at which the evaluated layer 2b is formed is increased, and the evaluated dislocations 21 to 24 are formed. Therefore, the convex part 34 formed in the main surface of the epitaxial layer 11a before grinding | polishing can be enlarged, and the detection of the convex part 34 in evaluation process S5 can be made easy. This is particularly suitable when evaluating the surface state of the thin epitaxial layer 11 of 5 μm or less.

また、抜取工程Ｓ３は、エピタキシャル層１１の形成された全てのロットから検査用ウェーハを抜き取る形態に限定されず、例えば、公知の評価手段で表面の状態が良いものと評価された一部のロットから、検査用ウェーハを抜き取るようにしてもよい。これにより、公知の評価手段で不良と評価されるような明らかな不良ロットが、抜取工程Ｓ３に先立って取り除かれるため、被評価層形成工程Ｓ４を行うべきエピタキシャルウェーハ１の枚数を低減できる。 Further, the sampling step S3 is not limited to a mode in which the inspection wafer is extracted from all the lots in which the epitaxial layer 11 is formed. For example, some lots that have been evaluated to have a good surface state by a known evaluation means. Therefore, the inspection wafer may be extracted. Thereby, an apparent defective lot which is evaluated as defective by a known evaluation means is removed prior to the sampling step S3, so that the number of epitaxial wafers 1 to be subjected to the evaluation layer forming step S4 can be reduced.

以下、実施例により本発明を更に詳細に説明するが、本発明はこれらに限定されるものではない。図４（ａ）〜（ｃ）は、本発明の実施例及び比較例における、エピタキシャルウェーハ１の主表面で検出される凹凸の分布を示す平面図である。 EXAMPLES Hereinafter, although an Example demonstrates this invention further in detail, this invention is not limited to these. 4A to 4C are plan views showing the distribution of unevenness detected on the main surface of the epitaxial wafer 1 in Examples and Comparative Examples of the present invention.

〔実施例１〕
本実施態様の図１に示されるＳ１〜Ｓ６の各工程を行い、図２に示すようにエピタキシャルウェーハ１を製造し、そのエピタキシャル層１１の表面状態を評価した。エピタキシャルウェーハ１は、半導体単結晶基板１０の主表面にエピタキシャル層１１を有するものである。以下に詳述する。 [Example 1]
Each process of S1-S6 shown by FIG. 1 of this embodiment was performed, the epitaxial wafer 1 was manufactured as shown in FIG. 2, and the surface state of the epitaxial layer 11 was evaluated. The epitaxial wafer 1 has an epitaxial layer 11 on the main surface of a semiconductor single crystal substrate 10. This will be described in detail below.

半導体単結晶基板１０として、主表面が（１００）面である直径３００ｍｍのｐ＋＋ドープされたシリコンウェーハ（両面研磨品）を用い、半導体単結晶基板１０を主表面が露出するようにエピタキシャル層形成装置の所定の位置に載せた。 As semiconductor single crystal substrate 10, a p ++ doped silicon wafer (double-side polished product) having a main surface of (100) diameter and having a diameter of 300 mm is used, and an epitaxial layer forming apparatus is provided so that main surface of semiconductor single crystal substrate 10 is exposed. Placed in place.

半導体ソースガスのＳｉＨＣｌ_３ガス（流量：７．０×１０^−３ｍ^３／ｓ、約７．０ｓｌｍ）と、キャリアガスのＨ_２ガス（流量：４０．０×１０^−３ｍ^３／ｓ、約４０．０ｓｌｍ）とを混合してエピタキシャル層形成装置に１．５分間供給しつつ、半導体単結晶基板１０の主表面を１１００℃に加熱して、半導体単結晶基板１０の主表面にＳｉからなる厚さが４．０μｍの研磨前エピタキシャル層１１ａを形成させ、エピタキシャル層形成装置から取り出した。得られた研磨前エピタキシャル層１１ａに対して、主表面が鏡面になるように研磨を行った。研磨前エピタキシャル層１１ａに対する研磨は、半導体単結晶基板１０の厚さ方向に０．５μｍ行った。 Semiconductor source gas SiHCl ₃ gas (flow rate: 7.0 × 10 ⁻³ m ³ / s, approximately 7.0 slm) and carrier gas H ₂ gas (flow rate: 40.0 × 10 ⁻³ m ³ / s, The main surface of the semiconductor single crystal substrate 10 is heated to 1100 ° C. while being supplied to the epitaxial layer forming apparatus for 1.5 minutes by mixing with about 40.0 slm). The pre-polishing epitaxial layer 11a having a thickness of 4.0 μm was formed and taken out from the epitaxial layer forming apparatus. The obtained pre-polishing epitaxial layer 11a was polished so that the main surface was a mirror surface. Polishing of the pre-polishing epitaxial layer 11a was performed in the thickness direction of the semiconductor single crystal substrate 10 by 0.5 μm.

研磨により研磨後エピタキシャル層１１ｂが形成された半導体単結晶基板１０を、エピタキシャル層形成装置の所定の位置に載せ、１１００℃に加熱された水素雰囲気中で熱処理を２０秒間行い、エピタキシャルウェーハ１の表面に形成された自然酸化膜を除去させた。 The semiconductor single crystal substrate 10 on which the epitaxial layer 11b after polishing is formed by polishing is placed on a predetermined position of the epitaxial layer forming apparatus and heat-treated for 20 seconds in a hydrogen atmosphere heated to 1100 ° C. The natural oxide film formed in (1) was removed.

熱処理を行った後、半導体ソースガスのＳｉＨＣｌ_３ガス（流量：７．０×１０^−３ｍ^３／ｓ、約７．０ｓｌｍ）と、キャリアガスのＨ_２ガス（流量：４０．０×１０^−３ｍ^３／ｓ、約４０．０ｓｌｍ）を混合してエピタキシャル層形成装置に１．５分間供給しつつ、研磨後エピタキシャル層１１ｂの主表面を１１００℃に加熱して、研磨後エピタキシャル層１１ｂの主表面にＳｉからなる平均の厚さが４μｍの被評価層２ａを形成した。 After the heat treatment, the semiconductor source gas SiHCl ₃ gas (flow rate: 7.0 × 10 ⁻³ m ³ / s, approximately 7.0 slm) and the carrier gas H ₂ gas (flow rate: 40.0 × 10 ^{− 3} m ³ / s, about 40.0 slm) and supplying the epitaxial layer forming apparatus for 1.5 minutes, the main surface of the polished epitaxial layer 11b is heated to 1100 ° C. An evaluation target layer 2a made of Si and having an average thickness of 4 μm was formed on the main surface.

被評価層２ａの形成された研磨後エピタキシャル層１１ｂの表面の状態は、レーザーパーティクルカウンターＳｕｒｆｓｃａｎＳＰ１（ＫＬＡ−Ｔｅｎｃｏｒ社製）により、被評価層２ａ及び研磨後エピタキシャル層１１ｂの表面に形成された凹凸（サイズ；０．０９μｍ以上）をカウントすることで評価した。
実施例１の被評価層２ａの形成された研磨後エピタキシャル層１１ｂにおいてカウントされた凹凸の数は、エピタキシャルウェーハ１枚当たり２０７個であった。また、実施例１で得られたエピタキシャルウェーハ１について、レーザーパーティクルカウンターにより検出された凹凸の分布は、図４（ｃ）に示すようになった。 The state of the surface of the post-polishing epitaxial layer 11b on which the evaluation target layer 2a is formed is the unevenness formed on the surface of the evaluation target layer 2a and the post-polishing epitaxial layer 11b by a laser particle counter Surfscan SP1 (manufactured by KLA-Tencor). Evaluation was performed by counting (size; 0.09 μm or more).
The number of irregularities counted in the polished epitaxial layer 11b on which the evaluation target layer 2a of Example 1 was formed was 207 per epitaxial wafer. Moreover, about the epitaxial wafer 1 obtained in Example 1, the distribution of the unevenness | corrugation detected by the laser particle counter came to show in FIG.4 (c).

〔比較例１〕
実施例１に比して、被評価層形成工程Ｓ４を省略した。すなわち、形成された研磨前エピタキシャル層１１ａが鏡面になるように研磨を行った後、形成された研磨後エピタキシャル層１１ｂの表面の状態を評価した。それ以外は実施例１と同様である。
比較例１の研磨後エピタキシャル層１１ｂにおいてカウントされた凹凸の数は、エピタキシャルウェーハ１枚当たり３個であった。また、比較例１で得られたエピタキシャルウェーハ１について、レーザーパーティクルカウンターにより検出された凹凸の分布は、図４（ｂ）に示すようになった。 [Comparative Example 1]
Compared to Example 1, the evaluated layer forming step S4 was omitted. That is, after polishing so that the formed epitaxial layer 11a before polishing becomes a mirror surface, the state of the surface of the formed epitaxial layer 11b after polishing was evaluated. The rest is the same as in the first embodiment.
The number of irregularities counted in the polished epitaxial layer 11b of Comparative Example 1 was 3 per epitaxial wafer. Moreover, about the epitaxial wafer 1 obtained by the comparative example 1, the distribution of the unevenness | corrugation detected by the laser particle counter came to show in FIG.4 (b).

〔比較例２〕
実施例１に比して、研磨工程Ｓ２及び被評価層形成工程Ｓ４を省略した。すなわち、形成された研磨前エピタキシャル層１１ａについて、その表面の状態を評価した。それ以外は実施例１と同様である。
比較例２の研磨前エピタキシャル層１１ａにおいてカウントされた凹凸の数は、エピタキシャルウェーハ１枚当たり１１個であった。また、比較例２で得られたエピタキシャルウェーハ１について、レーザーパーティクルカウンターにより検出された凹凸の分布は、図４（ａ）に示すようになった。 [Comparative Example 2]
Compared to Example 1, the polishing step S2 and the evaluation layer forming step S4 were omitted. That is, the surface state of the formed pre-polishing epitaxial layer 11a was evaluated. The rest is the same as in the first embodiment.
The number of irregularities counted in the pre-polishing epitaxial layer 11a of Comparative Example 2 was 11 per epitaxial wafer. Moreover, about the epitaxial wafer 1 obtained by the comparative example 2, the distribution of the unevenness | corrugation detected by the laser particle counter came to show in Fig.4 (a).

前記各実施例及び比較例の結果から、例えば以下のことがわかる。
被評価層形成工程Ｓ４を省略した比較例１に比して、被評価層形成工程Ｓ４を行った実施例１は、より多くの凹凸を評価工程Ｓ５で検出できることがわかる。
また、研磨前エピタキシャル層１１ａに対して直ちに評価工程Ｓ５を行った比較例２に比しても、被評価層形成工程Ｓ４を行った実施例１は、より多くの凹凸が検出されている。そのため、実施例１の評価方法は、通常は検出が困難な欠陥や転位をも検出できることもわかる。 From the results of the examples and comparative examples, for example, the following can be understood.
As compared with Comparative Example 1 in which the evaluated layer forming step S4 is omitted, Example 1 in which the evaluated layer forming step S4 is performed can detect more irregularities in the evaluating step S5.
Further, even in comparison with Comparative Example 2 in which the evaluation step S5 was immediately performed on the pre-polishing epitaxial layer 11a, more unevenness was detected in Example 1 in which the evaluation layer forming step S4 was performed. Therefore, it can also be seen that the evaluation method of Example 1 can detect defects and dislocations that are usually difficult to detect.

１、１ａエピタキシャルウェーハ
２ａ被評価層
２ｂ被評価層
１０半導体単結晶基板
１１エピタキシャル層
１１ａ研磨前エピタキシャル層
１１ｂ研磨後エピタキシャル層
２１ａ、２２ａ被評価転位
２１〜２４被評価転位
３１、３１ａ転位
３２、３２ａ凹部
３３凹部
３４凸部
Ｓ１エピタキシャル層形成工程
Ｓ２研磨工程
Ｓ３抜取工程
Ｓ４被評価層形成工程
Ｓ５評価工程
Ｓ６判定工程 DESCRIPTION OF SYMBOLS 1, 1a Epitaxial wafer 2a Evaluated layer 2b Evaluated layer 10 Semiconductor single crystal substrate 11 Epitaxial layer 11a Epitaxial layer before polishing 11b Epitaxial layer after polishing 21a, 22a Evaluated dislocation 21-24 Evaluated dislocation 31, 31a Dislocation 32, 32a Concave part 33 Concave part 34 Convex part S1 Epitaxial layer formation process S2 Polishing process S3 Extraction process S4 Evaluated layer formation process S5 Evaluation process S6 Determination process

Claims

A method for evaluating the state of the surface of the epitaxial layer for an epitaxial wafer having an epitaxial layer on the main surface of a semiconductor single crystal substrate,
An epitaxial layer forming step of polishing the epitaxial layer and obtaining a polished epitaxial wafer ;
An evaluated layer forming step of forming an evaluated layer on the epitaxial layer of the epitaxial wafer by vapor phase growth;
An evaluation method for an epitaxial wafer, comprising: an evaluation step for evaluating the state of dislocations and recesses on the surface of the epitaxial layer by evaluating the state of the surface of the evaluation layer.

Wherein prior to the evaluation layer forming step, further comprising the evaluation method of the epitaxial wafer according to claim 1 Symbol mounting a heat treatment step of heat-treating the epitaxial wafer.

Wherein the evaluation layer, the evaluation method of the epitaxial wafer according to claim 1 or 2, wherein with a 1.0 to 3.0 times the thickness of the epitaxial layer.

The object to be evaluated layer forming step, the evaluation method of the epitaxial wafer according to any one of claims 1 to 3, which forms the object to be evaluated layer in the epitaxial layer which is not subjected to the gas etching.

A method for producing an epitaxial wafer having an epitaxial layer polished on a main surface of a semiconductor single crystal substrate,
An epitaxial layer forming step of polishing the epitaxial layer after forming the epitaxial layer on the semiconductor single crystal substrate as a lot of the semiconductor single crystal substrate and obtaining a plurality of polished epitaxial wafers;
A sampling step of extracting a part of the epitaxial wafer from the one lot as an inspection wafer;
An evaluated layer forming step of forming an evaluated layer on the epitaxial layer of the inspection wafer by vapor phase growth;
An evaluation step for evaluating the state of dislocations and recesses on the surface of the epitaxial layer by evaluating the state of the surface of the evaluation layer;
A determination step of determining that at least one of formation and polishing of the epitaxial layer of the one lot to which the inspection wafer belongs is abnormal when the state of the surface of the evaluation target layer is evaluated as defective in the evaluation step An epitaxial wafer manufacturing method comprising: