JP5553276B2 - Method of manufacturing complementary MIS device - Google Patents
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Description
本発明は一般に半導体装置に係り、特にpチャネルMISトランジスタとnチャネルMISトランジスタの電子移動度を平衡させた相補型MIS装置に関する。 The present invention generally relates to semiconductor devices, and more particularly to a complementary MIS device in which the electron mobility of a p-channel MIS transistor and an n-channel MIS transistor is balanced.
CMOS回路はpチャネルMOSトランジスタとnチャネルMOSトランジスタとを含む基本的な電子回路であり、かかるCMOS回路を構成するCMOS装置は様々な電子装置において広く使われている。 A CMOS circuit is a basic electronic circuit including a p-channel MOS transistor and an n-channel MOS transistor, and a CMOS device constituting such a CMOS circuit is widely used in various electronic devices.
従来より、CMOS装置は、良質な熱酸化膜が形成できるSi基板の(100)面上に形成されている。 Conventionally, a CMOS device is formed on a (100) surface of a Si substrate on which a high-quality thermal oxide film can be formed.
しかしSi基板の(100)面上では電子とホールの有効質量と格子散乱確率が著しく異なり、その結果、電子移動度がホール移動度よりも2〜3倍も大きくなってしまう。 However, on the (100) plane of the Si substrate, the effective masses of electrons and holes and the lattice scattering probability are remarkably different, and as a result, the electron mobility becomes 2 to 3 times larger than the hole mobility.
図1は、典型的なCMOSインバータ10の回路を示す。
FIG. 1 shows a circuit of a
図1を参照するに、CMOSインバータ10はpチャネルMOSトランジスタ11とnチャネルMOSトランジスタ12の直列接続により構成されており、pチャネルMOSトランジスタとnチャネルMOSトランジスタに共通に入力信号が供給される構成となっている。
Referring to FIG. 1, a
このようなCMOSインバータ10では、先にも説明したようにpチャネルMOSトランジスタのホール移動度、従って電流駆動能力がnチャネルMOSトランジスタの電子移動度の1/2〜1/3にしか達しない。そこでCMOS装置全体として十分な電流駆動能力および動作速度を実現するために、従来のCMOSインバータでは、pチャネルMOSトランジスタ11のチャネル幅W1を、nチャネルMOSトランジスタのチャネル幅W2の2〜3倍に設定する必要があった。
In such a
しかしながら、かかる従来のCMOS装置の構成では、pチャネルMOSトランジスタのチャネル領域の面積が、nチャネルMOSトランジスタのチャネル領域よりも大きくなってしまい、微細化された高速集積回路装置を設計する際に大きさの異なる素子を配列する必要があり、様々な困難が生じる。また面積の大きなpチャネルMOSトランジスタでは寄生容量も増大し、その結果動作速度が低下し、また消費電力が増大してしまう問題が生じる。 However, in the configuration of such a conventional CMOS device, the area of the channel region of the p-channel MOS transistor becomes larger than the channel region of the n-channel MOS transistor, which is large when designing a miniaturized high-speed integrated circuit device. It is necessary to arrange elements having different sizes, which causes various difficulties. In addition, in a p-channel MOS transistor having a large area, the parasitic capacitance increases, resulting in a problem that the operation speed is lowered and the power consumption is increased.
さらにこのようなCMOS回路は、pチャネルMOSトランジスタとnチャネルMOSトランジスタとで特性がこのように非対称であるため、非線形動作特性を示し、線形動作が要求されるアナログ回路等への適用が制限される。 Further, such a CMOS circuit has such an asymmetric characteristic between the p-channel MOS transistor and the n-channel MOS transistor, and thus exhibits non-linear operation characteristics, which limits the application to analog circuits that require linear operation. The
また従来のCMOS回路を初めとする半導体装置は、先にも説明したようにSi基板の(100)面に形成されていたが、シリコン結晶の(100)面は原子密度が低く、割れやすいため、ウェハの径を増大させた場合に、取り扱いが困難になる問題点もあった。 In addition, as described above, the conventional semiconductor device including the CMOS circuit is formed on the (100) plane of the Si substrate. However, the (100) plane of the silicon crystal has a low atomic density and is easily broken. When the diameter of the wafer is increased, there is a problem that handling becomes difficult.
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。 SUMMARY OF THE INVENTION Accordingly, it is a general object of the present invention to provide a new and useful semiconductor device and a method for manufacturing the same that solve the above-described problems.
本発明のより具体的な課題は、pチャネルMOSトランジスタとnチャネルMOSトランジスタとの間で電流駆動能力を平衡させたCMOS半導体装置を提供することにある。 A more specific object of the present invention is to provide a CMOS semiconductor device in which current drive capability is balanced between a p-channel MOS transistor and an n-channel MOS transistor.
一の側面によれば本発明は、Si基板と、前記Si基板の主面上に第1のゲート絶縁膜を介して第1の結晶方位で形成された第1のゲート電極と、前記Si基板中、前記第1のゲート電極の一方の側および他方の側に形成された第1および第2のn型拡散領域とよりなるnチャネルMISトランジスタと、前記Si基板上に第2のゲート絶縁膜を介して第2の結晶方位で形成された第2のゲート電極と、前記Si基板中、前記第2のゲート電極の一方の側および他方の側に形成された第1および第2のp型拡散領域とよりなるpチャネルMISトランジスタとよりなり、前記第1のゲート電極と前記第2のゲート電極とは共通接続され、前記第2のp型拡散領域と前記第1のn型拡散領域とは共通接続され、前記第1の結晶方位および前記第2の結晶方位は、前記pチャネルMISトランジスタの電流駆動能力と前記nチャネルMISトランジスタの電流駆動能力とが平衡するように、前記第1の結晶方位および第2の結晶方位をそれぞれ設定し、その結果、第1の結晶方位と第2の結晶方位とのなす角度が180°以外の角度となるように各トランジスタを配置し、前記pチャネルMISトランジスタと前記nチャネルMISトランジスタとは、同一の素子面積を有する相補型MIS装置の製造方法であって、前記第1のゲート絶縁膜と前記第2のゲート絶縁膜とを、前記Si基板の(110)面あるいは(111)面上に、プラズマ酸化により形成することを特徴とする相補型MIS装置の製造方法を提供する。 According to one aspect, the present invention provides a Si substrate, a first gate electrode formed in a first crystal orientation on a main surface of the Si substrate via a first gate insulating film, and the Si substrate. An n-channel MIS transistor comprising first and second n-type diffusion regions formed on one side and the other side of the first gate electrode, and a second gate insulating film on the Si substrate. A second gate electrode formed in a second crystal orientation via the first and second p-types formed on one side and the other side of the second gate electrode in the Si substrate A p-channel MIS transistor comprising a diffusion region, wherein the first gate electrode and the second gate electrode are commonly connected, and the second p-type diffusion region, the first n-type diffusion region, Are connected in common, the first crystal orientation and the first The first crystal orientation and the second crystal orientation are respectively set so that the current driving capability of the p-channel MIS transistor and the current driving capability of the n-channel MIS transistor are balanced. The transistors are arranged such that the angle between the first crystal orientation and the second crystal orientation is other than 180 °, and the p-channel MIS transistor and the n-channel MIS transistor have the same element area. The first gate insulating film and the second gate insulating film are formed on the (110) surface or the (111) surface of the Si substrate by plasma oxidation. A method for manufacturing a complementary MIS device is provided.
本発明によれば、シリコンの(110)面あるいは(111)面を使うことによりpチャネルMOSトランジスタとnチャネルMOSトランジスタの電流駆動能力を平衡させた相補型MIS装置を製造することが可能となり、CMOS装置の微細化が促進され、また動作速度が向上する。 According to the present invention, it becomes possible to manufacture a complementary MIS device in which the current drive capability of a p-channel MOS transistor and an n-channel MOS transistor is balanced by using the (110) plane or (111) plane of silicon. The miniaturization of the CMOS device is promoted and the operation speed is improved.
[原理]
図2は、本発明でゲート絶縁膜の形成に使われるマイクロ波基板処理装置20の構成を示す。
[principle]
FIG. 2 shows a configuration of a microwave
図2を参照するに、マイクロ波基板処理装置20は排気ポート21Aにおいて排気される処理容器21を有し、前記処理容器21中には被処理基板24を保持する試料保持台23が設けられる。前記排気ポート21Aは前記試料保持台23の周囲を囲むように形成されており、前記排気ポート21Aに接続された真空ポンプを駆動することにより、余分なラジカルや基板処理に伴う副生成物が、被処理基板24表面近傍の処理空間から、基板表面に沿って装置外に、一様に排出される。
Referring to FIG. 2, the microwave
また前記処理容器21には、前記被処理基板24に対向するように典型的にはAl2O3または石英よりなる平板状のマイクロ波窓22が、壁面の一部として形成されており、前記マイクロ波窓22の内側には前記被処理基板24に対向するように、処理ガスを一様に供給する平板状のシャワープレート25が形成されている。
The processing vessel 21 is formed with a plate-
さらに前記処理容器21の外側には、同軸導波管27を介して給電されるラジアルラインスロットアンテナなどのマイクロ波アンテナ26が前記マイクロ波窓22に結合するように設けられており、前記マイクロ波アンテナ26を900MHz〜10GHz、典型的には2.45GHzのマイクロ波で駆動することにより、前記シャワーヘッドプレートの直下に、高密度でしかも低エネルギのプラズマが一様に形成される。
Further, a
図2のマイクロ波基板処理装置20は、シャワープレート25から供給される処理ガスをプラズマにより励起し、その結果形成されたラジカルにより被処理基板24の表面を処理する。
The microwave
より具体的には、前記処理容器21の内部を最初高真空状態に排気し、次に前記シャワープレート25からKrとO2の混合ガスを導入し、前記処理容器21の内圧を約1Torr(約133Pa)に設定する。さらに被処理基板24の温度を200〜550℃、好ましくは400℃に設定し、この状態で前記マイクロ波アンテナにマイクロ波を供給し、被処理基板24の表面近傍に一様な高密度プラズマを形成する。
More specifically, the inside of the processing vessel 21 is first evacuated to a high vacuum state, then a mixed gas of Kr and O 2 is introduced from the
かかるプラズマ形成の結果、Krは中間励起状態に励起され、このように励起されたKr*と酸素分子とが衝突することにより、前記被処理基板24の表面近傍に原子状酸素O*が効率良く形成される。このようにして形成された原子状酸素O*により被処理基板表面を処理することにより、シリコン基板の(100)面のみならず、(111)面および(110)面上にも、ゲート絶縁膜として適当な高品質な酸化膜を形成することが可能になる。
As a result of the plasma formation, Kr is excited to an intermediate excited state, and the excited Kr * and oxygen molecules collide with each other, so that the atomic oxygen O * is efficiently generated in the vicinity of the surface of the
図3は、図2のマイクロ波基板処理装置20によりシリコン基板の(100)面、(111)面および(110)面を酸化した場合のKr/O2プラズマ酸化膜の成長レートを、熱酸化膜の成長レートと比較して示す。
FIG. 3 shows the thermal oxidation of the growth rate of the Kr / O 2 plasma oxide film when the (100) plane, (111) plane and (110) plane of the silicon substrate are oxidized by the microwave
図3を参照するに、Kr/O2プラズマ酸化膜では熱酸化膜の場合よりもはるかに大きな成長レートが得られており、活性な原子状酸素O*を使ったSi基板の酸化が非常に効率良く進むことが示されている。さらに図3より、Kr/O2プラズマ酸化膜では、Si原子の面密度がより大きな(111)面,(110)面上での成長レートが、(100)面上での成長レートよりも小さくなっていることがわかる。これは原料供給律速プロセスから導かれる帰結と一致しており、このようにして形成されたプラズマ酸化膜は、優れた膜質を有していることが示唆される。 Referring to FIG. 3, the Kr / O 2 plasma oxide film has a much higher growth rate than the thermal oxide film, and the oxidation of the Si substrate using the active atomic oxygen O * is very much. It has been shown to proceed efficiently. Further, as shown in FIG. 3, in the Kr / O 2 plasma oxide film, the growth rate on the (111) plane and the (110) plane where the surface density of Si atoms is larger is smaller than the growth rate on the (100) plane. You can see that This is consistent with the consequence derived from the raw material supply rate limiting process, suggesting that the plasma oxide film thus formed has excellent film quality.
これに対し、Si基板の(111)面,(110)面上に熱酸化膜を形成した場合には、(100)面上に熱酸化膜を形成した場合よりも酸化膜の成長レートが大きくなっており、(111)面,(110)面上に形成されている熱酸化膜は膜質が劣ることを示唆している。 On the other hand, when the thermal oxide film is formed on the (111) plane and the (110) plane of the Si substrate, the growth rate of the oxide film is higher than when the thermal oxide film is formed on the (100) plane. The thermal oxide films formed on the (111) plane and the (110) plane suggest that the film quality is inferior.
図4は、このようにして形成されたKr/O2プラズマ酸化膜と熱酸化膜とで界面準位密度を比較した結果を示す。 FIG. 4 shows the result of comparing the interface state density between the Kr / O 2 plasma oxide film and the thermal oxide film thus formed.
図4を参照するに、Kr/O2プラズマ酸化膜ではシリコンの(100)面上に形成された場合でも(111)面,(110)面上に形成された場合でも、界面準位密度は(100)面上に形成された熱酸化膜の界面準位密度よりも低く、非常に高品質な酸化膜が得られているのがわかる。 Referring to FIG. 4, in the case of a Kr / O 2 plasma oxide film formed on the (100) plane of silicon, whether it is formed on the (111) plane or the (110) plane, the interface state density is It can be seen that a very high quality oxide film is obtained which is lower than the interface state density of the thermal oxide film formed on the (100) plane.
これに対し、シリコンの(111)面,(110)面上に形成された熱酸化膜では、図3の結果から予測された通り界面準位密度が非常に大きく、MOSトランジスタのゲート絶縁膜に使用した場合には、キャリアの捕獲によるしきい値電圧の変化やゲートリーク電流の増大など、様々な問題が生じると考えられる。 On the other hand, in the thermal oxide film formed on the (111) plane and (110) plane of silicon, the interface state density is very large as predicted from the result of FIG. When used, various problems such as a change in threshold voltage due to carrier capture and an increase in gate leakage current may occur.
図5(A)〜(C)は、シリコン基板のそれぞれ(100)面,(111)面,および(110)面上に、図2の基板処理装置によりシリコン酸化膜を形成し、かかるシリコン酸化膜をゲート絶縁膜としてpチャネルMOSトランジスタを形成した場合のドレイン電圧対規格化ドレイン電流特性を示す。ただし図5(A),(B)では、シリコン酸化膜を前記Kr/O2プラズマ処理により形成した場合と熱酸化処理により形成した場合の両方を示している。これに対し、図5(C)では、熱酸化処理では(110)面上に酸化膜が形成できないため、Kr/O2プラズマ処理により形成したゲート酸化膜の例のみを示している。図5(A)の結果は、ゲート長が10μmでゲート幅が50μmのpチャネルMOSトランジスタについてのものであり、図5(B),(C)の結果は、ゲート長が10μmでゲート幅が300μmのpチャネルMOSトランジスタについてのものである。 5A to 5C show a silicon oxide film formed on the (100) plane, (111) plane, and (110) plane of the silicon substrate by the substrate processing apparatus of FIG. The drain voltage versus the normalized drain current characteristic when a p-channel MOS transistor is formed using the film as a gate insulating film is shown. However, FIGS. 5A and 5B show both the case where the silicon oxide film is formed by the Kr / O 2 plasma treatment and the case where it is formed by the thermal oxidation treatment. On the other hand, FIG. 5C shows only an example of the gate oxide film formed by the Kr / O 2 plasma process because an oxide film cannot be formed on the (110) plane by the thermal oxidation process. The results of FIG. 5A are for a p-channel MOS transistor having a gate length of 10 μm and a gate width of 50 μm. The results of FIGS. 5B and 5C are the results of the gate length of 10 μm and the gate width. This is for a 300 μm p-channel MOS transistor.
図5(A)〜(C)を参照するに、pチャネルMOSトランジスタのドレイン電流、従って相互コンダクタンスないし電流駆動能力は、トランジスタをシリコンの(100)面以外の結晶面、例えば(111)面あるいは(110)面上に形成することにより増大させることが可能であること、特にpチャネルMOSトランジスタをシリコンの(111)面上に形成した場合に(100)面上に形成したpチャネルMOSトランジスタの約1.3倍の電流駆動能力が得られること、また(110)面上に形成した場合には約1.8倍の電流駆動能力が得られることがわかる。
[第1実施例]
図6,7は、本発明の第1実施例によるCMOS装置30の構成を示す。ただし図7は、図6の一部を取り出して示した図である。
Referring to FIGS. 5A to 5C, the drain current of the p-channel MOS transistor, and hence the mutual conductance or current driving capability, is determined by the crystal plane other than the (100) plane of silicon, such as the (111) plane or It can be increased by forming it on the (110) plane, particularly when the p-channel MOS transistor is formed on the (111) plane of silicon, the p-channel MOS transistor formed on the (100) plane It can be seen that a current drive capability of about 1.3 times can be obtained, and that when formed on the (110) plane, a current drive capability of about 1.8 times can be obtained.
[First embodiment]
6 and 7 show the configuration of the
図6,7を参照するに、CMOS装置30は素子分離領域31Cにより隔てられたp型領域Aとn型領域Bとが形成された(100)面を主面とするSi基板31上に形成されており、図7に示すように、前記領域Aには幅がW1Aで高さがHAの突出部31Aが、また領域Bには幅がW1Bで高さがHBの突出部31Bが両側壁面に形成されている。図7よりわかるように、前記突出部31A,31Bの頂面は(100)面により、側壁面は(110)面により画成されている。
Referring to FIGS. 6 and 7, the
図7のSi基板31上には、先に図2で説明した基板処理装置20によりシリコン酸化膜が一様に形成されており、さらにその上に、図6に示すポリシリコンゲート電極33Aおよび33Bが、それぞれ領域AおよびB上に形成されている。さらにかかるゲート電極33Aおよび33Bのパターニングに伴って前記シリコン酸化膜もパターニングされ、前記ゲート電極33Aに対応してゲート絶縁膜32Aが、またゲート電極33Bに対応してゲート絶縁膜32Bが形成される。
A silicon oxide film is uniformly formed on the
さらに図6のCMOS装置30では、前記p型領域Aにおいて前記ゲート電極33Aを自己整合マスクにn型不純物をイオン注入することにより、前記ゲート電極33Aの両側に、前記突出部31Aをも含んでn型拡散領域31aおよび31bが形成される。同様に、前記n型領域Bにおいても前記ゲート電極33Bの両側に、前記突出部31Bをも含んでp型拡散領域31cおよび31dが形成される。その結果、前記Si基板31上には前記領域AにnチャネルMOSトランジスタが、また前記領域BにpチャネルMOSトランジスタが形成される。
Further, in the
図6のCMOS装置では、nチャネルMOSトランジスタはゲート長LgAをまたpチャネルMOSトランジスタはゲート長LgBを有し、前記ゲート電極33Aは、Si基板31の平坦部を、前記突出部31Aのそれぞれの側において、ゲート幅W2A/2で覆う。その結果、前記ゲート電極33Aの(100)面上におけるゲート幅は、前記突出部31Aの頂部を含めて、W1A+W2Aにより与えられる。これに対し、前記ゲート電極33Aの(110)面上におけるゲート幅WAは両側壁面に形成されているので2HAで与えられ、その結果、前記領域Aに形成されるnチャネルMOSトランジスタの電流駆動能力は、式μn1(W1A+W2A)+2μn2HAにより与えられる。ただしμn1は、(100)面における電子移動度を、μn2は(110)面における電子移動度を表す。
In the CMOS device of FIG. 6, the n-channel MOS transistor has a gate length Lg A and the p-channel MOS transistor has a gate length Lg B. The gate electrode 33A has a flat portion of the
同様に、前記領域Bに形成されるpチャネルMOSトランジスタの電流駆動能力は、式μp1(W1A+W2A)+2μp2HBにより与えられる。ただしμp1は、(100)面におけるホール移動度を、μp2は(110)面におけるホール移動度を表す。 Similarly, the current driving capability of the p-channel MOS transistor formed in the region B is given by the expression μ p1 (W 1A + W 2A ) +2 μ p2 H B. However, μ p1 represents the hole mobility in the (100) plane, and μ p2 represents the hole mobility in the (110) plane.
そこで、本実施例のCMOS装置30では、nチャネルMOSトランジスタも側壁部が両側壁面に形成されているので、その電流駆動能力とpチャネルMOSトランジスタの電流駆動能力とが平衡するように、前記突出部31A,31Bの幅および高さを、式
μn1(W1A+W2A)+μn2WA=μp1(W1A+W2A)+μp2WB
が満足されるように設定する。ただし、ここでWA=2HA,WB=2HBの関係を使った。
Therefore, in the
Is set to satisfy. However, where W A = 2H A, using the relation W B = 2H B.
特にかかる構成では、前記突出部31A,31Bの高さHA,HBを設定することにより、同一の素子面積でありながら、nチャネルMOSトランジスタとpチャネルMOSトランジスタとの電流駆動能力を平衡させることが可能になる。
In particular, in such a configuration, by setting the heights H A and H B of the
側壁面へ形成するトランジスタは、両側壁面である必要はなく、片側壁面であってもよい。 The transistor formed on the side wall surface does not need to be a side wall surface, and may be a single side wall surface.
なお、以上の説明ではゲート絶縁膜32A,32Bをシリコン酸化膜としたが、図2の基板処理装置においてArあるいはKrガスよりなる希ガスとNH3ガス、あるいは前記希ガスとN2ガスとH2ガスの混合ガスプラズマを形成することにより、ゲート絶縁膜32A,32Bとしてシリコン窒化膜を形成することも可能である。さらにこれにO2ガスを添加することにより、前記ゲート絶縁膜32A,32Bをシリコン酸窒化膜により形成することも可能である。この場合には、nチャネルMOSトランジスタとpチャネルMOSトランジスタの代わりに、nチャネルMISトランジスタとpチャネルMISトランジスタとが得られる。
In the above description, the
さらに、本実施例において前記基板31はシリコンに限定されるものではなく、Siに他の元素、例えばGeを添加したSiGe基板であってもよい。
[第2実施例]
図8は、本発明の第2実施例によるCMOS装置40の構成を示す。
Further, in the present embodiment, the
[Second Embodiment]
FIG. 8 shows the configuration of a
図8を参照するに、CMOS装置40は(111)面あるいは(110)面を主面とするSi基板41上に形成されており、前記Si基板41上において第1の方位に延在するゲート電極42Aを有するnチャネルMOSトランジスタ40Aと、前記Si基板41上において第2の異なった方位に延在するゲート電極42Bを有するpチャネルMOSトランジスタ40Bとよりなり、前記ゲート電極42Aの両側にはn型拡散領域43A,44Aが、また前記ゲート電極42Bの両側にはp型拡散領域43B,44Bが形成されている。
Referring to FIG. 8, a
その際、前記拡散領域44Aと拡散領域43Bとを接続し、前記ゲート電極42Aと42Bとを接続することにより、CMOS回路が形成される。
At this time, a CMOS circuit is formed by connecting the
このようなCMOS装置では、pチャネルMOSトランジスタの電流駆動能力が、トランジスタのnチャネルMOSトランジスタに対する相対方位θによって変化する。(110)面方位のシリコンウェハでは、<110>方位にトランジスタのソース・ドレイン方向が向いたときに電流駆動能力が最大になり、またその180°回転方向では電流駆動能力が最小になる。その間の角度方向では、最大値と最小値の中間の値をとる。pチャネルトランジスタでは、最大値と最小値の比は約2.5である。またnチャネルトランジスタでは、最大値と最小値の比は約1.4である。 In such a CMOS device, the current driving capability of the p-channel MOS transistor varies depending on the relative orientation θ of the transistor with respect to the n-channel MOS transistor. In a (110) plane silicon wafer, the current driving capability is maximized when the source / drain direction of the transistor is oriented in the <110> direction, and the current driving capability is minimized in the 180 ° rotation direction. In the angle direction between them, the value is intermediate between the maximum value and the minimum value. For p-channel transistors, the ratio between the maximum and minimum values is about 2.5. In the n-channel transistor, the ratio between the maximum value and the minimum value is about 1.4.
よって前記相対方位θを最適化することにより、nチャネルMOSトランジスタ40AとpチャネルMOSトランジスタ40Bとの電流駆動能力を平衡させることが可能である。
[第3実施例]
図9は、先のいずれかの実施例によるCMOS回路を応用した3入力NAND回路の構成を示す。
Therefore, by optimizing the relative azimuth θ, it is possible to balance the current drive capability of the n-
[Third embodiment]
FIG. 9 shows a configuration of a 3-input NAND circuit to which the CMOS circuit according to any of the previous embodiments is applied.
図9を参照するに、3入力NAND回路は出力端子に接続された出力ラインと接地ラインとの間に直列接続されたnチャネルMOSトランジスタTr1〜Tr3を含み、出力ラインVOUTと電源電圧VDDとの間には、pチャネルMOSトランジスタTr4〜Tr6が並列接続されている。MOSトランジスタTr1とTr4のゲートには入力論理信号Aが、MOSトランジスタTr2とTr5のゲートには入力論理信号Bが、MOSトランジスタTr3とTr6のゲートには入力論理信号Cが供給される。 Referring to FIG. 9, the 3-input NAND circuit includes n-channel MOS transistors Tr 1 to Tr 3 connected in series between an output line connected to an output terminal and a ground line, and an output line V OUT and a power supply voltage. P channel MOS transistors Tr 4 to Tr 6 are connected in parallel with V DD . The input logic signal A is applied to the gates of the MOS transistors Tr 1 and Tr 4, the input logic signal B is applied to the gates of the MOS transistors Tr 2 and Tr 5 , and the input logic signal C is applied to the gates of the MOS transistors Tr 3 and Tr 6. Supplied.
図9の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの(100)面上に形成した場合には、図示のNAND回路は18の相対面積を有することになるが、例えばpチャネルMOSトランジスタTr4〜Tr6の電流駆動能力が、図6あるいは図8に示す構成により3倍に増大した場合、必要な素子面積は1/3に減少し、その結果、NAND回路の相対面積は12まで減少することになる。このように素子面積が減少する結果、かかるNAND回路を31段接続して形成したリング発振器では、各トランジスタのゲート長が0.25μmの場合に、発振周波数が従来の855MHzから879MHzまで増大する。
[第4実施例]
図10は、先のいずれかの実施例によるCMOS回路を応用した3入力NOR回路の構成を示す。
The numbers appended to each transistor in FIG. 9 indicate the relative element area of each transistor. Therefore, when all the transistors are formed on the (100) plane of silicon, the illustrated NAND circuit has a relative area of 18, for example, the current drive capability of the p-channel MOS transistors Tr 4 to Tr 6. However, when the configuration shown in FIG. 6 or FIG. 8 is increased by a factor of 3, the required element area is reduced to 1/3, and as a result, the relative area of the NAND circuit is reduced to 12. As a result of the reduction in the element area, in the ring oscillator formed by connecting 31 stages of such NAND circuits, the oscillation frequency increases from the conventional 855 MHz to 879 MHz when the gate length of each transistor is 0.25 μm.
[Fourth embodiment]
FIG. 10 shows a configuration of a 3-input NOR circuit to which the CMOS circuit according to any of the previous embodiments is applied.
図10を参照するに、3入力NOR回路は出力端子に接続された出力ラインと接地ラインとの間に並列接続されたnチャネルMOSトランジスタTr11〜Tr13を含み、出力ラインVOUTと電源電圧VDDとの間には、pチャネルMOSトランジスタTr14〜Tr16が直列接続されている。MOSトランジスタTr11とTr14のゲートには入力論理信号Aが、MOSトランジスタTr12とTr15のゲートには入力論理信号Bが、MOSトランジスタTr13とTr16のゲートには入力論理信号Cが供給される。 Referring to FIG. 10, the 3-input NOR circuit includes n-channel MOS transistors Tr 11 to Tr 13 connected in parallel between the output line connected to the output terminal and the ground line, and the output line V OUT and the power supply voltage are connected. P channel MOS transistors Tr 14 to Tr 16 are connected in series with V DD . The input logic signal A is applied to the gates of the MOS transistors Tr 11 and Tr 14, the input logic signal B is applied to the gates of the MOS transistors Tr 12 and Tr 15 , and the input logic signal C is applied to the gates of the MOS transistors Tr 13 and Tr 16. Supplied.
図10の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの(100)面上に形成した場合には、図示のNOR回路は全体で30の相対面積を有することになるが、例えばpチャネルMOSトランジスタTr4〜Tr6の電流駆動能力が、図6あるいは図8に示す構成により3倍に増大した場合、必要な素子面積は1/3に減少し、その結果、NOR回路の相対面積は12まで減少することになる。このように素子面積が減少する結果、かかるNOR回路を31段接続して形成したリング発振器では、各トランジスタのゲート長が0.25μmの場合に、発振周波数が従来の447MHzから879MHzまで増大する。
[第5実施例]
図11は、先のいずれかの実施例によるCMOS回路を応用した5入力NAND回路の構成を示す。
The numbers appended to each transistor in FIG. 10 indicate the relative element area of each transistor. Therefore, when all the transistors are formed on the (100) plane of silicon, the illustrated NOR circuit has a relative area of 30 as a whole. For example, the currents of the p-channel MOS transistors Tr 4 to Tr 6 are When the driving capability is increased by a factor of 3 by the configuration shown in FIG. 6 or FIG. 8, the required element area is reduced to 1/3, and as a result, the relative area of the NOR circuit is reduced to 12. As a result of the reduction in the element area, in the ring oscillator formed by connecting 31 stages of such NOR circuits, the oscillation frequency increases from the conventional 447 MHz to 879 MHz when the gate length of each transistor is 0.25 μm.
[Fifth embodiment]
FIG. 11 shows a configuration of a 5-input NAND circuit to which the CMOS circuit according to any of the previous embodiments is applied.
図11を参照するに、5入力NAND回路は出力端子に接続された出力ラインと接地ラインとの間に直列接続されたnチャネルMOSトランジスタTr21〜Tr25を含み、出力ラインVOUTと電源電圧VDDとの間には、pチャネルMOSトランジスタTr26〜Tr30が並列接続されている。MOSトランジスタTr21とTr26のゲートには入力論理信号Aが、MOSトランジスタTr22とTr27のゲートには入力論理信号Bが、MOSトランジスタTr23とTr28のゲートには入力論理信号Cが、MOSトランジスタTr24とTr29のゲートには入力論理信号Dが、MOSトランジスタTr25とTr30のゲートには入力論理信号Eが、供給される。 Referring to FIG. 11, the 5-input NAND circuit includes n-channel MOS transistors Tr 21 to Tr 25 connected in series between an output line connected to an output terminal and a ground line, and includes an output line V OUT and a power supply voltage. Between the V DD , p-channel MOS transistors Tr 26 to Tr 30 are connected in parallel. The input logic signal A is applied to the gates of the MOS transistors Tr 21 and Tr 26, the input logic signal B is applied to the gates of the MOS transistors Tr 22 and Tr 27 , and the input logic signal C is applied to the gates of the MOS transistors Tr 23 and Tr 28. The input logic signal D is supplied to the gates of the MOS transistors Tr 24 and Tr 29 , and the input logic signal E is supplied to the gates of the MOS transistors Tr 25 and Tr 30 .
図11の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの(100)面上に形成した場合には、図示のNAND回路は40の相対面積を有することになるが、例えばpチャネルMOSトランジスタTr26〜Tr30の電流駆動能力が図6あるいは図8に示す構成により3倍に増大した場合、必要な素子面積は1/3に減少し、その結果、NAND回路の相対面積は30まで減少することになる。
[第6実施例]
図12は、先のいずれかの実施例によるCMOS回路を応用した5入力NOR回路の構成を示す。
The numbers appended to each transistor in FIG. 11 indicate the relative element area of each transistor. Therefore, when all the transistors are formed on the (100) plane of silicon, the illustrated NAND circuit has a relative area of 40. For example, the current drive capability of the p-channel MOS transistors Tr 26 to Tr 30 6 increases by a factor of 3 with the configuration shown in FIG. 6 or FIG. 8, the required element area decreases to 1/3, and as a result, the relative area of the NAND circuit decreases to 30.
[Sixth embodiment]
FIG. 12 shows the configuration of a 5-input NOR circuit to which the CMOS circuit according to any of the previous embodiments is applied.
図12を参照するに、5入力NOR回路は出力端子に接続された出力ラインと接地ラインとの間に並列接続されたnチャネルMOSトランジスタTr41〜Tr45を含み、出力ラインVOUTと電源電圧VDDとの間には、pチャネルMOSトランジスタTr46〜Tr50が直列接続されている。MOSトランジスタTr41とTr46のゲートには入力論理信号Aが、MOSトランジスタTr42とTr47のゲートには入力論理信号Bが、MOSトランジスタTr43とTr48のゲートには入力論理信号Cが、MOSトランジスタTr44とTr49のゲートには入力論理信号Dが、MOSトランジスタTr45とTr50のゲートには入力論理信号Eが、供給される。 Referring to FIG. 12, the 5-input NOR circuit includes n-channel MOS transistors Tr 41 to Tr 45 connected in parallel between the output line connected to the output terminal and the ground line, and includes the output line V OUT and the power supply voltage. P channel MOS transistors Tr 46 to Tr 50 are connected in series with V DD . The input logic signal A is applied to the gates of the MOS transistors Tr 41 and Tr 46, the input logic signal B is applied to the gates of the MOS transistors Tr 42 and Tr 47 , and the input logic signal C is applied to the gates of the MOS transistors Tr 43 and Tr 48. The input logic signal D is supplied to the gates of the MOS transistors Tr 44 and Tr 49 , and the input logic signal E is supplied to the gates of the MOS transistors Tr 45 and Tr 50 .
図11の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの(100)面上に形成した場合には、図示のNOR回路は全体で80の相対面積を有することになるが、例えばpチャネルMOSトランジスタTr46〜Tr50の電流駆動能力が図6あるいは図8に示す構成により3倍に増大した場合、必要な素子面積は1/3に減少し、その結果、NOR回路の相対面積は30まで減少することになる。このように素子面積が減少する結果、かかるNOR回路を31段接続して形成したリング発振器では、各トランジスタのゲート長が0.25μmの場合に、発振周波数が従来の207MHzから431MHzまで増大する。
[第7実施例]
図13は、本発明の第7実施例によるCMOSスイッチの構成を示す。
The numbers appended to each transistor in FIG. 11 indicate the relative element area of each transistor. Therefore, when all the transistors are formed on the (100) surface of silicon, the NOR circuit shown in the figure has a relative area of 80 as a whole. For example, the currents of the p-channel MOS transistors Tr 46 to Tr 50 are When the driving capability is increased by a factor of 3 by the configuration shown in FIG. 6 or FIG. 8, the required element area is reduced to 1/3, and as a result, the relative area of the NOR circuit is reduced to 30. As a result of the reduction in element area, in the ring oscillator formed by connecting 31 stages of such NOR circuits, the oscillation frequency increases from the conventional 207 MHz to 431 MHz when the gate length of each transistor is 0.25 μm.
[Seventh embodiment]
FIG. 13 shows a configuration of a CMOS switch according to a seventh embodiment of the present invention.
図13を参照するに、CMOSスイッチは、入力端子VINと出力端子VOUTとの間に互いに並列に接続されたpチャネルMOSトランジスタTr51とnチャネルMOSトランジスタTr52とよりなり、それぞれのゲート電極に供給されるクロック信号CLKpおよびCLKnに応じて入力端子VINに供給される信号をサンプリングする。 Referring to FIG. 13, the CMOS switch includes a p-channel MOS transistor Tr 51 and an n-channel MOS transistor Tr 52 connected in parallel with each other between an input terminal V IN and an output terminal V OUT. The signal supplied to the input terminal V IN is sampled according to the clock signals CLKp and CLKn supplied to the electrodes.
図14(A)は前記クロック信号CLKpおよびCLKnの波形を、また図14(B)は、前記CMOSスイッチとしてシリコン基板の(100)面上に形成された従来のpチャネルMOSトランジスタとnチャネルMOSトランジスタを使った場合の、出力端子VOUTに得られる出力信号の波形を示す。 14A shows the waveforms of the clock signals CLKp and CLKn, and FIG. 14B shows a conventional p-channel MOS transistor and n-channel MOS formed on the (100) surface of a silicon substrate as the CMOS switch. The waveform of the output signal obtained at the output terminal VOUT when using a transistor is shown.
図14(A),(B)を参照するに、クロック信号CLKpおよびCLKnが遷移を生じた場合、nチャネルMOSトランジスタTr52およびpチャネルMOSトランジスタTr51の導通が遮断されるが、その際、従来のpチャネルMOSトランジスタTr51にはトランジスタTr52よりも大きな素子面積に対応して大きな寄生容量Cpが付随しており、その結果出力電圧が大きく低下してしまう。 14A and 14B, when the clock signals CLKp and CLKn cause a transition, the conduction of the n-channel MOS transistor Tr 52 and the p-channel MOS transistor Tr 51 is cut off. The conventional p-channel MOS transistor Tr 51 is accompanied by a large parasitic capacitance Cp corresponding to a larger element area than the transistor Tr 52 , and as a result, the output voltage is greatly reduced.
これに対し、図14(C)は、先に本発明の第1実施例あるいは第2実施例で説明したCMOS装置を使った場合のCMOSスイッチの出力波形を示す。 On the other hand, FIG. 14C shows an output waveform of the CMOS switch when the CMOS device described in the first embodiment or the second embodiment of the present invention is used.
図14(C)を参照するに、本発明のCMOS装置を使ったCMOSスイッチでは、pチャネルMOSトランジスタTr51の寄生容量CpがnチャネルMOSトランジスタTr52の寄生容量Cnと同程度まで減少し、その結果、出力電圧のオフセットは激減することがわかる。 Referring to FIG. 14C, in the CMOS switch using the CMOS device of the present invention, the parasitic capacitance Cp of the p-channel MOS transistor Tr 51 is reduced to the same level as the parasitic capacitance Cn of the n-channel MOS transistor Tr 52 . As a result, it can be seen that the offset of the output voltage is drastically reduced.
このように、本発明のCMOS装置を使うことにより、非常に応答速度に優れたCMOSスイッチを実現することが可能になる。
[第8実施例]
図15は、本発明の第8実施例によるpチャネルMOSトランジスタTr61とnチャネルMOSトランジスタTr62とを使ったB級プッシュプル増幅器の構成を示す。
As described above, by using the CMOS device of the present invention, it becomes possible to realize a CMOS switch having a very excellent response speed.
[Eighth embodiment]
FIG. 15 shows the configuration of a class B push-pull amplifier using a p-channel MOS transistor Tr 61 and an n-channel MOS transistor Tr 62 according to the eighth embodiment of the present invention.
図15を参照するに、本実施例によるB級プッシュプル増幅器ではpチャネルMOSトランジスタTr61とnチャネルMOSトランジスタTr62とで動作特性および寄生素子特性が平衡し、広いダイナミックレンジ、広い周波数帯域および高調波歪のない増幅が可能になる。 Referring to FIG. 15, in the class B push-pull amplifier according to the present embodiment, the p-channel MOS transistor Tr 61 and the n-channel MOS transistor Tr 62 are balanced in operating characteristics and parasitic element characteristics, and have a wide dynamic range, a wide frequency band, and Amplification without harmonic distortion becomes possible.
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope described in the claims.
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
11 pチャネルMOSトランジスタ
12 nチャネルMOSトランジスタ
20 基板処理装置
21 処理容器
21A 排気ポート
22 マイクロ波窓
23 試料保持台
24 被処理基板
25 シャワープレート
26 RLSAアンテナ
27 同軸導波管
30,40 CMOS装置
31,41 Si基板
31A,31B 突出部
31C 素子分離構造
31a,31b,43A,44A n型拡散領域
31c,31d,43B,44B p型拡散領域
32A,32B ゲート絶縁膜
33A,33B,42A,42B ゲート電極
11 p-channel MOS transistor 12 n-
Claims (5)
前記Si基板の(100)面上にプラズマ酸化によって形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極の一方の側および他方の側に形成された第1および第2のn型拡散領域とよりなるnチャネルMISトランジスタと、
前記Si基板の前記(100)面上に前記第1のゲート絶縁膜とは異なる位置に前記プラズマ酸化によって形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極の一方の側および他方の側に形成された第1および第2のp型拡散領域とよりなるpチャネルMISトランジスタとよりなり、
前記第1のゲート電極と前記第2のゲート電極とは共通接続され、
前記第2のp型拡散領域と前記第1のn型拡散領域とは共通接続され、
前記pチャネルMISトランジスタと、前記nチャネルMISトランジスタとは、同一の素子面積を有する相補型MIS装置の製造方法であって、
前記nチャネルMISトランジスタは、前記第1のゲート絶縁膜で覆われており面方位が(110)面の両側壁を有する第1の突出部を有し、
前記pチャネルMISトランジスタは、前記第2のゲート絶縁膜で覆われており面方位が(110)面の両側壁を有する第2の突出部を有し、
前記pチャネルMISトランジスタの電流駆動能力と前記nチャネルMISトランジスタの電流駆動能力とが平衡するように前記第1の突出部、および前記第2の突出部の、幅と、高さとを、それぞれ設定することを特徴とする相補型MIS装置の製造方法。 A Si substrate;
A first gate insulating film formed on the (100) surface of the Si substrate by plasma oxidation ;
A first gate electrode formed on the first gate insulating film;
An n-channel MIS transistor comprising first and second n-type diffusion regions formed on one side and the other side of the first gate electrode;
A second gate insulating film formed by the plasma oxidation at a position different from the first gate insulating film on the (100) surface of the Si substrate ;
A second gate electrode formed on the second gate insulating film;
A p-channel MIS transistor comprising first and second p-type diffusion regions formed on one side and the other side of the second gate electrode;
The first gate electrode and the second gate electrode are commonly connected,
The second p-type diffusion region and the first n-type diffusion region are commonly connected,
The p-channel MIS transistor and the n-channel MIS transistor are a method of manufacturing a complementary MIS device having the same element area,
The n-channel MIS transistor has a first projecting portion that is covered with the first gate insulating film and has both side walls having a (110) plane orientation.
The p-channel MIS transistor has a second protrusion that is covered with the second gate insulating film and has both side walls with a (110) plane orientation.
The width and height of the first protrusion and the second protrusion are set so that the current driving capability of the p-channel MIS transistor and the current driving capability of the n-channel MIS transistor are balanced. A method of manufacturing a complementary MIS device.
前記Si基板の(110)面と、(111)面のいずれか一方の面上にプラズマ酸化によって形成された第1のゲート絶縁膜と、A first gate insulating film formed by plasma oxidation on one of the (110) plane and the (111) plane of the Si substrate;
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、A first gate electrode formed on the first gate insulating film;
前記第1のゲート電極の一方の側および他方の側に形成された第1および第2のn型拡散領域とよりなるnチャネルMISトランジスタと、An n-channel MIS transistor comprising first and second n-type diffusion regions formed on one side and the other side of the first gate electrode;
前記第1のゲート絶縁膜が形成された面上に、前記第1のゲート絶縁膜とは異なる位置に前記プラズマ酸化によって形成された第2のゲート絶縁膜と、A second gate insulating film formed by the plasma oxidation at a position different from the first gate insulating film on the surface on which the first gate insulating film is formed;
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、A second gate electrode formed on the second gate insulating film;
前記第2のゲート電極の一方の側および他方の側に形成された第1および第2のp型拡散領域とよりなるpチャネルMISトランジスタとよりなり、A p-channel MIS transistor comprising first and second p-type diffusion regions formed on one side and the other side of the second gate electrode;
前記第1のゲート電極と前記第2のゲート電極とは共通接続され、The first gate electrode and the second gate electrode are commonly connected,
前記第2のp型拡散領域と前記第1のn型拡散領域とは共通接続され、The second p-type diffusion region and the first n-type diffusion region are commonly connected,
前記pチャネルMISトランジスタと前記nチャネルMISトランジスタとは、同一の素子面積を有する相補型MIS装置の製造方法であって、The p-channel MIS transistor and the n-channel MIS transistor are methods for manufacturing a complementary MIS device having the same element area,
前記pチャネルMISトランジスタの電流駆動能力と、前記nチャネルMISトランジスタの電流駆動能力とが平衡するように、前記第1のゲート電極と、前記第2のゲート電極との相対角度を設定することを特徴とする相補型MIS装置の製造方法。The relative angle between the first gate electrode and the second gate electrode is set so that the current drive capability of the p-channel MIS transistor and the current drive capability of the n-channel MIS transistor are balanced. A method for manufacturing a complementary MIS device.
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