JP2005166865A

JP2005166865A - Semiconductor integrated circuit and method for manufacturing the same

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Publication number: JP2005166865A
Application number: JP2003402537A
Authority: JP
Inventors: Tadahiro Omi; 忠弘大見; Akinobu Teramoto; 章伸寺本; Tatsufumi Hamada; 龍文濱田
Original assignee: Individual
Current assignee: Individual
Priority date: 2003-12-02
Filing date: 2003-12-02
Publication date: 2005-06-23

Abstract

<P>PROBLEM TO BE SOLVED: To provide a MOS device effective in improving performance such as capability to drive current. <P>SOLUTION: The CMOS device comprises one or more n-channel MOS devices 20 and one or more p-channel MOS devices 10 arranged on a silicon (110) plane, with the channel direction of the n-channel MOS devices 20 oriented in the <100> direction and the channel direction of the p-channel MOS devices 10 oriented in the <110> direction. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳデバイスと呼ぶ）を用いた半導体集積回路およびその製造方法に関する。 The present invention relates to a semiconductor integrated circuit using an insulated gate field effect transistor (hereinafter referred to as a MOS device) and a method for manufacturing the same.

ＭＯＳデバイスは、これまでＳｉの（１００）面上に形成されている。これは、Ｓｉ（１００）面上へのゲート絶縁膜の形成が比較的容易に行うことができるからである。一方、（１１０）面のＳｉを用いると正孔の移動度が（１００）面に比べて３倍となる。正孔の移動度が（１００）面では電子の移動度に対して１／３程度しかないので（１１０）面を用いた方が有利であるが、これまでのゲート絶縁膜形成技術では、Ｓｉ（１１０）面上へ高品質のゲート絶縁膜の形成は困難であった。最近、ラディカル酸化によって高品質のゲート絶縁膜がＳｉ（１１０）面にも形成できるようになったが、Ｓｉ（１１０）面上ではチャンネル方向の方位により電子、正孔の移動度が大きく変化することがわかった。この傾向は（１１０）面に顕著であるが、他の面にも存在する問題である。 MOS devices have so far been formed on the (100) surface of Si. This is because the gate insulating film can be formed on the Si (100) surface relatively easily. On the other hand, when (110) plane Si is used, the hole mobility becomes three times that of the (100) plane. Since the hole mobility is only about 1/3 of the electron mobility in the (100) plane, it is advantageous to use the (110) plane. It was difficult to form a high-quality gate insulating film on the (110) plane. Recently, it has become possible to form a high-quality gate insulating film on the Si (110) surface by radical oxidation, but on the Si (110) surface, the mobility of electrons and holes varies greatly depending on the orientation of the channel direction. I understood it. This tendency is conspicuous on the (110) plane, but is a problem that also exists on other planes.

本発明は、電流駆動能力等の性能の改善に有効なＭＯＳデバイスを提供しようとするものである。 The present invention seeks to provide a MOS device that is effective in improving performance such as current drive capability.

本発明はまた、ＭＯＳデバイスを用いたＣＭＯＳ集積回路でのトランジスタの新規な配置を提供しようとするものである。 The present invention also seeks to provide a novel arrangement of transistors in a CMOS integrated circuit using MOS devices.

本発明の第１の態様によれば、半導体基板上に複数の絶縁ゲート型電界効果トランジスタを配置した半導体集積回路において、前記トランジスタのチャンネル方向を選択して所望のトランジスタ性能を得るように前記トランジスタを配置したことを特徴とする半導体集積回路が提供される。 According to the first aspect of the present invention, in a semiconductor integrated circuit in which a plurality of insulated gate field effect transistors are arranged on a semiconductor substrate, the transistor is selected so as to obtain a desired transistor performance by selecting a channel direction of the transistor. A semiconductor integrated circuit is provided.

本発明の第２の態様によれば、半導体基板上に１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタが配置された半導体集積回路において、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタの一部またはすべてをそれぞれ最も高い電流駆動能力が得られるチャンネル方向になるように配置したことを特徴とする半導体集積回路が提供される。 According to a second aspect of the present invention, in a semiconductor integrated circuit in which one or more n-channel and p-channel insulated gate field effect transistors are arranged on a semiconductor substrate, the n-channel and p-channel insulated gate field effect is provided. There is provided a semiconductor integrated circuit characterized in that some or all of the transistors are arranged in the channel direction in which the highest current driving capability can be obtained.

本発明の第３の態様によれば、半導体基板上に複数のｎチャンネルおよび複数のｐチャンネル絶縁ゲート型電界効果トランジスタを配置した半導体集積回路において、互いに実質的に同等のゲート電極形状を持つｎチャンネル絶縁ゲート型電界効果トランジスタとｐチャンネル絶縁ゲート型電界効果トランジスタとが実質的に同等の電流駆動能力を持つようなチャンネル方向に配置されていることを特徴とする半導体集積回路が提供される。 According to the third aspect of the present invention, in a semiconductor integrated circuit in which a plurality of n-channel and a plurality of p-channel insulated gate field effect transistors are arranged on a semiconductor substrate, n having substantially the same gate electrode shape. There is provided a semiconductor integrated circuit characterized in that the channel insulated gate field effect transistor and the p channel insulated gate field effect transistor are arranged in the channel direction so as to have substantially the same current drive capability.

上記第３の態様においては、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタはシリコンの（１１０）面上に配置され、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向は＜１００＞方向とされ、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向は＜１００＞方向から０°より大きく±２０°以下だけずれた方向とされる。 In the third aspect, the n-channel and p-channel insulated gate field effect transistors are disposed on the (110) plane of silicon, and the channel direction of the n-channel insulated gate field effect transistor is the <100> direction. The channel direction of the p-channel insulated gate field effect transistor is shifted from the <100> direction by more than 0 ° and not more than ± 20 °.

本発明の第４の態様によれば、１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタをシリコンの（１１０）面上に配置して成り、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１１０＞方向に配置したことを特徴とする半導体集積回路が提供される。 According to a fourth aspect of the present invention, one or more n-channel and p-channel insulated gate field effect transistors are arranged on a (110) plane of silicon, and the n-channel insulated gate field effect transistors are A semiconductor integrated circuit is provided in which the channel direction is arranged in the <100> direction and the channel direction of the p-channel insulated gate field effect transistor is arranged in the <110> direction.

上記第１〜第４の態様においては、ゲート絶縁膜の一部または全体にＡｒ、Ｋｒ、Ｘｅ等の希ガス元素を含有していることが好ましい。希ガス元素は、１０¹⁰ｃｍ^-2以上の面密度で含有するのが好ましい。 In the first to fourth embodiments, it is preferable that a part or the whole of the gate insulating film contains a rare gas element such as Ar, Kr, or Xe. The rare gas element is preferably contained at a surface density of 10 ¹⁰ cm ⁻² or more.

上記第１〜第４の態様においてはまた、ゲート絶縁膜がマイクロ波励起プラズマにより形成されることが好ましい。 In the first to fourth aspects, it is preferable that the gate insulating film is formed by microwave excitation plasma.

本発明によればまた、半導体基板上に絶縁ゲート型電界効果トランジスタを配置するに際し、そのチャンネル方向を選択して配置することにより当該絶縁ゲート型電界効果トランジスタの性能を所望の値に選択し得るようにしたことを特徴とする半導体集積回路の製造方法が提供される。 According to the present invention, when the insulated gate field effect transistor is arranged on the semiconductor substrate, the performance of the insulated gate field effect transistor can be selected to a desired value by selecting and arranging the channel direction. There is provided a method for manufacturing a semiconductor integrated circuit, characterized in that it is configured as described above.

本発明による半導体集積回路の製造方法においては、前記絶縁ゲート型電界効果トランジスタとして、１つ以上のｐチャンネルおよびｎチャンネル絶縁ゲート型電界効果トランジスタがそれらの一部または全体をそれぞれチャンネル方向に関して最も電流駆動能力の高い方向に組み合わせて配置される。 In the method of manufacturing a semiconductor integrated circuit according to the present invention, one or more p-channel and n-channel insulated gate field effect transistors are partly or entirely the most current in the channel direction as the insulated gate field effect transistors. Arranged in the direction of high driving ability.

本発明による半導体集積回路の製造方法においてはまた、前記絶縁ゲート型電界効果トランジスタとして、互いに実質的に同等のゲート電極形状を持つ１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタが、実質的に同等の電流駆動能力を持つようにチャンネル方向を選択して配置されても良い。この場合、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタはシリコンの（１１０）面上に配置され、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向とし、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向から０°より大きく±２０°以下だけずれた方向とすることが好ましい。 In the method of manufacturing a semiconductor integrated circuit according to the present invention, as the insulated gate field effect transistor, one or more n-channel and p-channel insulated gate field effect transistors having gate electrode shapes substantially equivalent to each other are provided. The channel direction may be selected and arranged so as to have substantially the same current drive capability. In this case, the n-channel and p-channel insulated gate field effect transistors are disposed on the (110) plane of silicon, the channel direction of the n-channel insulated gate field effect transistor is the <100> direction, and the p-channel insulation is provided. It is preferable that the channel direction of the gate type field effect transistor be shifted from the <100> direction by more than 0 ° and ± 20 ° or less.

本発明による半導体集積回路の製造方法においてはさらに、前記絶縁ゲート型電界効果トランジスタとして、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタをシリコンの（１１０）面上に配置し、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１１０＞方向に配置するようにしても良い。 In the method of manufacturing a semiconductor integrated circuit according to the present invention, the n-channel and p-channel insulated gate field effect transistors are arranged on the (110) plane of silicon as the insulated gate field effect transistors, and the n-channel insulation is obtained. The channel direction of the gate type field effect transistor may be arranged in the <100> direction, and the channel direction of the p-channel insulated gate type field effect transistor may be arranged in the <110> direction.

なお、本発明による半導体集積回路の製造方法においても、ゲート絶縁膜の形成工程においてその一部または全体を希ガスを含有する雰囲気中でのプラズマ酸化により形成することが好ましい。 Also in the method of manufacturing a semiconductor integrated circuit according to the present invention, it is preferable that a part or the whole of the gate insulating film is formed by plasma oxidation in an atmosphere containing a rare gas.

本発明によれば、半導体基板上に１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタを配置するに際し、そのチャンネル方向を選択して配置するようにしたことにより、トランジスタの性能、特に最も高い電流駆動能力の組み合わせや、同じ電流駆動能力の組み合わせ等を持つＣＭＯＳデバイスを構成することができる。その結果、最も高い電流駆動能力の組み合わせとした場合には、ＣＭＯＳデバイスの高速化を実現できる。一方、同じ電流駆動能力の組み合わせにより、例えばＣＭＯＳスイッチを構成した場合には、オフセットの低減化を実現できる。 According to the present invention, when one or more n-channel and p-channel insulated gate field effect transistors are disposed on a semiconductor substrate, the channel direction is selected and disposed. A CMOS device having the highest current driving capability combination, the same current driving capability combination, or the like can be configured. As a result, in the case of the combination of the highest current drive capabilities, it is possible to realize a high speed CMOS device. On the other hand, for example, when a CMOS switch is configured with the same combination of current drive capabilities, a reduction in offset can be realized.

マイクロ波励起高密度プラズマ酸化（ラディカル酸化）を使用することにより、Ｓｉ（１１０）面上に高品質のゲート絶縁膜を持つＭＯＳデバイスを形成することができ、Ｓｉ（１００）面上に形成した場合に比べて電流駆動能力を大幅に改善することができる。 By using microwave-excited high-density plasma oxidation (radical oxidation), a MOS device having a high-quality gate insulating film on the Si (110) surface can be formed and formed on the Si (100) surface. Compared with the case, the current drive capability can be greatly improved.

以下では、ｎチャンネル絶縁ゲート型電界効果トランジスタをｎチャンネルＭＯＳデバイスと呼び、ｐチャンネル絶縁ゲート型電界効果トランジスタをｐチャンネルＭＯＳデバイスと呼ぶ。 Hereinafter, the n-channel insulated gate field effect transistor is referred to as an n-channel MOS device, and the p-channel insulated gate field effect transistor is referred to as a p-channel MOS device.

本発明は、Ｓｉ（１１０）面上に形成されたｐチャンネルＭＯＳデバイスの電流駆動能力は、Ｓｉ（１００）面上に形成されたｐチャンネルＭＯＳデバイスのそれより大きいという知見に基づいている。 The present invention is based on the finding that the current drive capability of a p-channel MOS device formed on a Si (110) surface is greater than that of a p-channel MOS device formed on a Si (100) surface.

本発明の有効性を確認するために、以下のＭＯＳデバイスが用意された。Ｃｚ−Ｓｉ（１００）面およびＣｚ−Ｓｉ（１１０）面上にデュアルゲートＭＯＳデバイスが作製された。特に、このデュアルゲートＭＯＳデバイスの作製に際し、５ステップの室温ウエット洗浄の後に、５ｎｍのゲート酸化膜（絶縁膜）が４００℃でマイクロ波励起高密度プラズマ酸化（以下、ラディカル酸化と呼ぶ）によって形成された。続いて、Ａｓ^＋とＢＦ₂ ^＋イオン（４×１０¹⁵ｃｍ^-2）が、ｎチャンネルＭＯＳデバイスおよびｐチャンネルＭＯＳデバイスのためのゲートポリシリコン（３００ｎｍ）およびソース／ドレイン領域にそれぞれ注入された。 In order to confirm the effectiveness of the present invention, the following MOS devices were prepared. Dual gate MOS devices were fabricated on the Cz-Si (100) plane and the Cz-Si (110) plane. In particular, in the fabrication of this dual gate MOS device, after 5 steps of room temperature wet cleaning, a 5 nm gate oxide film (insulating film) is formed by microwave-excited high-density plasma oxidation (hereinafter referred to as radical oxidation) at 400 ° C. It was. Subsequently, As ⁺ and BF ₂ ⁺ ions (4 × 10 ¹⁵ cm ⁻² ) were implanted into the gate polysilicon (300 nm) and source / drain regions for n-channel and p-channel MOS devices, respectively.

なお、Ｃｚ−Ｓｉというのは、周知のように、チョクラルスキー法により作製された単結晶Ｓｉのことである。また、５ステップの室温ウエット洗浄というのは、オゾンＯ₃とＵＰＷ（超純水）とを使用して有機カーボンおよび金属を除去する第１ステップ、ＦＰＭ（ＨＦ／Ｈ₂Ｏ₂）／界面活性剤＋Ｈ₂＋メガソニックにより微粒子および金属、化学酸化物を除去する第２ステップ、オゾンＯ₃とＵＰＷ＋メガソニックにより有機カーボン、化学残渣物を除去する第３ステップ、ＨＦ／Ｈ₂Ｏ₂により化学酸化物を除去し、シリコン表面の水素終端をする第４ステップ、水素を添加した超純水にメガソニックを加えてリンスを行う第５ステップを含む洗浄であり、いずれも室温で行われる。 Note that Cz-Si is single crystal Si produced by the Czochralski method, as is well known. The five-step room temperature wet cleaning is the first step of removing organic carbon and metal using ozone O ₃ and UPW (ultra pure water), FPM (HF / H ₂ O ₂ ) / surface activity. 2nd step to remove fine particles and metals and chemical oxides with chemicals + H ₂ + megasonics, 3rd step to remove organic carbon and chemical residues with ozone O ₃ and UPW + megasonics, chemistry with HF / H ₂ O ₂ The cleaning includes a fourth step of removing oxides and terminating hydrogen on the silicon surface, and a fifth step of rinsing by adding megasonic to ultrapure water to which hydrogen has been added, both of which are performed at room temperature.

図３は、従来のドライ酸化（図３ａ）および本発明によるラディカル酸化（図３ｂ）によって形成されたゲート酸化膜を有するｐチャンネルＭＯＳデバイスのドレイン電流Ｉ_D−ゲート電圧Ｖ_G特性（但し、ドレイン電圧Ｖ_D＝５０ｍＶ）を示す。なお、ゲート酸化膜の長さＬ＝１００μｍ、幅Ｗ＝３００μｍ、厚さ５ｎｍ、ドレイン電圧Ｖ_D＝５０ｍＶである。 FIG. 3 shows the drain current I _D -gate voltage V _G characteristics (where the drain is drain) of a p-channel MOS device having a gate oxide formed by conventional dry oxidation (FIG. 3a) and radical oxidation according to the present invention (FIG. 3b). Voltage V _D = 50 mV). Note that the length L of the gate oxide film is 100 μm, the width W is 300 μm, the thickness is 5 nm, and the drain voltage V _D is 50 mV.

図３（ａ）ではドライ酸化の場合には、ゲート酸化膜中の固定電荷およびＳｉ／ＳｉＯ₂界面トラップの存在によってＳｉ（１１０）面の場合には有効なしきい値が現れず、実用に耐えないことを示している。一方、図３（ｂ）に示すラディカル酸化によって形成されたゲート酸化膜を有するＳｉ（１００）面およびＳｉ（１１０）面上のＭＯＳデバイスの間にはしきい値電圧の差が無い。これは、ラディカル酸化でＳｉ（１１０）面上にゲート酸化膜を形成すれば実用的なデバイスが得られることを示している。 In FIG. 3A, in the case of dry oxidation, an effective threshold does not appear in the case of the Si (110) surface due to the presence of the fixed charge in the gate oxide film and the Si / SiO ₂ interface trap, and it is practical. It shows no. On the other hand, there is no difference in threshold voltage between the MOS device on the Si (100) surface and the Si (110) surface having the gate oxide film formed by radical oxidation shown in FIG. This indicates that a practical device can be obtained if a gate oxide film is formed on the Si (110) surface by radical oxidation.

図４は、１０００℃でのドライ酸化（図４ａ）および４００℃でのラディカル酸化（図４ｂ）によるＳｉ（１１０）面の平均表面粗さ（Ｒａ）の変化を示す。図から明らかなように、ラディカル酸化の方が優れている。 FIG. 4 shows the change in the average surface roughness (Ra) of the Si (110) surface due to dry oxidation at 1000 ° C. (FIG. 4a) and radical oxidation at 400 ° C. (FIG. 4b). As is apparent from the figure, radical oxidation is superior.

以下に、Ｓｉ（１００）面上に作製されたＭＯＳデバイスとＳｉ（１１０）面上に作製されたＭＯＳデバイスとを比較しながら、実施例について説明する。 Examples will be described below by comparing a MOS device manufactured on the Si (100) surface with a MOS device manufactured on the Si (110) surface.

前述したように、シリコン基板上にＭＯＳデバイスを作製する。その際、プラズマを用いてプラズマ励起用の希ガス元素（Ｋｒ、Ａｒ、またはＸｅの一つまたは組み合わせ）が１０¹⁰ｃｍ^-2含まれるゲート酸化膜を形成するのが好ましい。これは、プラズマにマイクロ波励起プラズマを用いてラディカル酸化することによって得られる。 As described above, a MOS device is fabricated on a silicon substrate. At that time, it is preferable to form a gate oxide film containing 10 ¹⁰ cm ⁻² of a rare gas element for plasma excitation (one or a combination of Kr, Ar, or Xe) using plasma. This can be obtained by performing radical oxidation using microwave-excited plasma as plasma.

図５（ｂ）に示すように、Ｓｉ（１１０）面上にｐチャンネルＭＯＳデバイスを作製した場合には、図５（ａ）に示すＳｉ（１００）面上にｐチャンネルＭＯＳデバイスを作製した場合に比べ正孔の移動度、つまりドレイン電流が３倍となる。言い換えれば、Ｓｉ（１１０）面にｐチャンネルＭＯＳデバイスを作製する場合、正孔の移動度が電子の移動度に対して１／３程度しかないＳｉ（１００）面よりもデバイス面積を減らし、かつ、速度を向上させることが可能である。なお、ここでは、ゲート酸化膜の長さＬ＝１００μｍ、幅Ｗ＝１００μｍ、厚さ５ｎｍとした。 As shown in FIG. 5B, when a p-channel MOS device is fabricated on the Si (110) plane, a p-channel MOS device is fabricated on the Si (100) plane shown in FIG. The hole mobility, that is, the drain current is tripled. In other words, when fabricating a p-channel MOS device on the Si (110) plane, the device area is reduced compared to the Si (100) plane where the hole mobility is only about 1/3 of the electron mobility, and It is possible to improve the speed. Here, the length L of the gate oxide film is 100 μm, the width W is 100 μm, and the thickness is 5 nm.

図６は、Ｓｉ（１１０）面に１３段のリングオシレータを作製した場合の発振波形を示し、図７には、Ｓｉ（１００）面上に１３段のリングオシレータを作製した場合の発振波形を示す。リングオシレータというのは、図８、図９に示すようなＣＭＯＳ回路の最も基本的な構成であるインバータを縦続接続して構成したものである。 FIG. 6 shows an oscillation waveform when a 13-stage ring oscillator is fabricated on the Si (110) plane, and FIG. 7 shows an oscillation waveform when a 13-stage ring oscillator is fabricated on the Si (100) plane. Show. The ring oscillator is configured by cascading inverters that are the most basic configuration of a CMOS circuit as shown in FIGS.

図８および図９において、上側に形成されているのがｐチャンネルＭＯＳデバイス１０、下側に形成されているのがｎチャンネルＭＯＳデバイス２０であり、それぞれのゲート電極Ｇ１０、Ｇ２０が共通に入力端子ＩＮに接続され、それぞれのドレイン電極Ｄ１０、Ｄ２０が共通に出力端子ＯＵＴに接続されている。 8 and 9, the p-channel MOS device 10 is formed on the upper side, and the n-channel MOS device 20 is formed on the lower side. The gate electrodes G10 and G20 are input terminals in common. The drain electrodes D10 and D20 are connected in common to the output terminal OUT.

図１０には図８のインバータにおけるｎチャンネルＭＯＳデバイス２０のＡ−Ｂ線による断面図を示す。図１０において、Ｓｉ基板２１上にソース２２、ドレイン２３、ゲート酸化膜２４が形成されている。ソース２２にはソース電極２５が、ドレイン２３にはドレイン電極２６がそれぞれ接続され、ゲート酸化膜２４上にはゲート電極２７が設けられている。 FIG. 10 is a cross-sectional view taken along line AB of the n-channel MOS device 20 in the inverter of FIG. In FIG. 10, a source 22, a drain 23, and a gate oxide film 24 are formed on a Si substrate 21. A source electrode 25 is connected to the source 22, a drain electrode 26 is connected to the drain 23, and a gate electrode 27 is provided on the gate oxide film 24.

図８に示された面方向から明らかなように、図１０に示されたｎチャンネルＭＯＳデバイス２０のチャンネル方向は（１１０）面において最も電流駆動能力が高い＜１００＞方向である。一方、ｐチャンネルＭＯＳデバイス１０のチャンネル方向は（１１０）面で最も電流駆動能力が高い＜１１０＞方向である。（１００）面ではそれほど方位による電流駆動能力の差が無い。 As is apparent from the plane direction shown in FIG. 8, the channel direction of the n-channel MOS device 20 shown in FIG. 10 is the <100> direction with the highest current drive capability in the (110) plane. On the other hand, the channel direction of the p-channel MOS device 10 is the <110> direction with the highest current driving capability in the (110) plane. On the (100) plane, there is not much difference in current drive capability depending on the orientation.

図１には、図８に示された配置構成によるインバータを複数個、縦続接続して構成されたリングオシレータの配置例を示し、図２にはその等価回路図を示す。発振周波数からＣＭＯＳインバータの一段あたりの遅延時間を求めることができる。発振周波数が高いほどＣＭＯＳ回路は高速であると言える。ここでは、ゲート長を１μｍとして、ｐチャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイスの電流駆動能力が同じになるようにゲート幅を決めた。（１１０）面でのｐチャンネルＭＯＳデバイスのゲート幅は１４μｍ、ｎチャンネルＭＯＳデバイスのゲート幅は１６μｍ、合計３０μｍとした。（１００）面ではそれぞれ２２．５μｍ、７．５μｍ、合計３０μｍとした。面方位によらずｐチャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイスのゲート幅の和は３０μｍであり、デバイス面積は同じとした。 FIG. 1 shows an arrangement example of a ring oscillator formed by cascading a plurality of inverters having the arrangement shown in FIG. 8, and FIG. 2 shows an equivalent circuit diagram thereof. The delay time per stage of the CMOS inverter can be obtained from the oscillation frequency. It can be said that the higher the oscillation frequency, the faster the CMOS circuit. Here, the gate length is set to 1 μm, and the gate width is determined so that the current drive capability of the p-channel MOS device and the n-channel MOS device are the same. The gate width of the p-channel MOS device on the (110) plane was 14 μm, and the gate width of the n-channel MOS device was 16 μm, for a total of 30 μm. On the (100) plane, they were 22.5 μm and 7.5 μm, respectively, and the total was 30 μm. Regardless of the plane orientation, the sum of the gate widths of the p-channel MOS device and the n-channel MOS device is 30 μm, and the device area is the same.

図６に示すように、（１１０）面上に形成したリングオシレータの発振周波数は１２６１ＭＨｚであるのに対し、図７に示すように、（１００）面上に形成したリングオシレータの発振周波数は６２７ＭＨｚであった。このように、（１１０）面では特にｐチャンネルＭＯＳデバイスの正孔移動度が大きいため高速になる。 As shown in FIG. 6, the oscillation frequency of the ring oscillator formed on the (110) plane is 1261 MHz, whereas the oscillation frequency of the ring oscillator formed on the (100) plane is 627 MHz as shown in FIG. Met. Thus, the (110) plane is particularly fast because of the high hole mobility of the p-channel MOS device.

シリコン表面ではチャンネル方向の取り方により電子・正孔の移動度が変化する。特に、図１１に示すように、（１１０）面上のＭＯＳデバイスは面上のチャンネル方向の取り方により電子・正孔の移動度が大きく変化する。ｐチャンネルＭＯＳデバイスは＜１１０＞方向でドレイン電流が最も高く、＜１００＞方向ではその０．６５倍と最も小さく、ｎチャンネルＭＯＳデバイスは＜１００＞方向で最も高いが、ｐチャンネルＭＯＳデバイスの＜１１０＞方向の０．７倍であり、＜１１０＞方向で最も低く、０．５５倍である。前記（１１０）面上のリングオシレータ（図１）ではｐチャンネルＭＯＳデバイスのチャンネル方向は＜１１０＞方向、ｎチャンネルＭＯＳデバイスのチャンネル方向は＜１００＞方向とそれぞれ最も電流駆動能力の大きくなる方向に配置している。 On the silicon surface, the mobility of electrons and holes varies depending on the channel direction. In particular, as shown in FIG. 11, in the MOS device on the (110) plane, the mobility of electrons and holes varies greatly depending on how to take the channel direction on the plane. The p-channel MOS device has the highest drain current in the <110> direction, the smallest value of 0.65 times in the <100> direction, and the n-channel MOS device is the highest in the <100> direction. It is 0.7 times the 110> direction, the lowest in the <110> direction, and 0.55 times. In the ring oscillator on the (110) plane (FIG. 1), the channel direction of the p-channel MOS device is the <110> direction, and the channel direction of the n-channel MOS device is the <100> direction, respectively, in the direction that maximizes the current drive capability. It is arranged.

Ｓｉ（１１０）面上にチャンネル長さ１μｍ、幅１０μｍのｐチャンネルＭＯＳデバイスを＜１１０＞方向、同じくチャンネル長さ１μｍ、幅２０μｍのｎチャンネルＭＯＳデバイスも＜１１０＞方向に互いに一直線状に配置してリングオシレータを形成した場合、図１２に示すように、発振周波数は１１４５ＭＨｚであった。一方、（１１０）面上にチャンネル長さ１μｍ、幅１６μｍのｐチャンネルＭＯＳデバイスを＜１００＞方向、同じくチャンネル長さ１μｍ、幅１４μｍのｎチャンネルＭＯＳデバイスも＜１００＞方向に互いに一直線状に配置したリングオシレータでは、図１３に示すように、発振周波数は８７４ＭＨｚであった。ともに図６の１２６１ＭＨｚよりも発振周波数が低くなることがわかる。よって、ｎチャンネルＭＯＳデバイスとｐチャンネルＭＯＳデバイスをそれぞれ電流駆動能力が最大のチャンネル方向へ配置することにより、ＣＭＯＳの高速化が可能になる。 A p-channel MOS device having a channel length of 1 μm and a width of 10 μm is arranged on the Si (110) plane in a straight line with each other in the <110> direction, and also an n-channel MOS device having a channel length of 1 μm and a width of 20 μm in the <110> direction. When the ring oscillator was formed, the oscillation frequency was 1145 MHz as shown in FIG. On the other hand, on the (110) plane, p-channel MOS devices with a channel length of 1 μm and a width of 16 μm are arranged in a straight line with each other in the <100> direction, and n-channel MOS devices with a channel length of 1 μm and a width of 14 μm are also aligned in the <100> direction. In the ring oscillator, the oscillation frequency was 874 MHz as shown in FIG. It can be seen that the oscillation frequency is lower than that of 1261 MHz in FIG. Therefore, by arranging the n-channel MOS device and the p-channel MOS device in the channel direction in which the current drive capability is maximum, the CMOS can be increased in speed.

次に、本発明の他の実施例においては、図１４に示すように、同じ形状のゲート電極Ｇ１０、Ｇ２０を持つｐチャンネルＭＯＳデバイス１０とｎチャンネルＭＯＳデバイス２０を、正孔・電子の移動度が等しくなるチャンネル方向を選んで配置して平衡ＣＭＯＳインバータを構成した。その結果、図１５に示すように（１１０）面上ではｎチャンネルＭＯＳデバイス２０とｐチャンネルＭＯＳデバイス１０の大きさの比が同じ（１：１）でも対称に動作するインバータが実現できた。図１５に示すように、（１００）面上では両ＭＯＳデバイスを同じ大きさ（１：１）とすると非対称動作となり、対称動作させるためにはｐチャンネルＭＯＳデバイスの大きさを３倍（３：１）としなければならない。 Next, in another embodiment of the present invention, as shown in FIG. 14, the p-channel MOS device 10 and the n-channel MOS device 20 having the gate electrodes G10 and G20 having the same shape are combined with the hole / electron mobility. The balanced CMOS inverter was configured by selecting and arranging the channel directions in which the values are equal. As a result, as shown in FIG. 15, an inverter that operates symmetrically even when the ratio of the sizes of the n-channel MOS device 20 and the p-channel MOS device 10 is the same (1: 1) can be realized on the (110) plane. As shown in FIG. 15, if both MOS devices have the same size (1: 1) on the (100) plane, an asymmetric operation occurs. To make a symmetric operation, the size of the p-channel MOS device is tripled (3: 3). 1) Must be done.

なお、図１４では、ｎチャンネルＭＯＳデバイス２０のチャンネル方向を＜１００＞方向とし、ｐチャンネルＭＯＳデバイス１０のチャンネル方向をそれから１５°だけずらした配置としている。図１１に示すように、このずらし角で両者がほぼ同一の電流駆動能力を持つが、このずらし角は、ｎチャンネルＭＯＳデバイス２０のチャンネル方向を＜１００＞方向とした時、それより０°を越えて大きく、±２０°以下の範囲であることが好ましい。 In FIG. 14, the channel direction of the n-channel MOS device 20 is the <100> direction, and the channel direction of the p-channel MOS device 10 is shifted by 15 ° therefrom. As shown in FIG. 11, both have the same current drive capability at this shift angle, but this shift angle is 0 ° when the channel direction of the n-channel MOS device 20 is the <100> direction. It is preferably in the range of more than ± 20 °.

図１１から明らかなように、両者の方向を＜１００＞方向から約±１５°ずらせば同一の電流駆動能力となる。なお、図１４のインバータの等価回路は図９と同じである。 As is apparent from FIG. 11, the same current drive capability can be obtained by shifting both directions by about ± 15 ° from the <100> direction. The equivalent circuit of the inverter in FIG. 14 is the same as that in FIG.

図１６は、平衡ＣＭＯＳによりトランスミッションゲートまたはアナログＣＭＯＳスイッチを構成した配置を示し、図１７は従来のＣＭＯＳによるアナログスイッチと、本発明の平衡ＣＭＯＳによるアナログスイッチの等価回路および動作特性を示す。図１６において、それぞれのソース電極Ｓ１０、Ｓ２０を共通に入力端子Ｖｉｎに接続し、ドレイン電極Ｄ１０、Ｄ２０を共通に出力端子Ｖｏｕｔに接続している。ゲート電極Ｇ１０、Ｇ２０にはそれぞれスイッチング用のクロック信号ＣＬＫｐ、ＣＬＫｎが入力される。 FIG. 16 shows an arrangement in which a transmission gate or an analog CMOS switch is configured by balanced CMOS, and FIG. 17 shows an equivalent circuit and operating characteristics of a conventional CMOS analog switch and the balanced CMOS analog switch of the present invention. In FIG. 16, the source electrodes S10 and S20 are commonly connected to the input terminal Vin, and the drain electrodes D10 and D20 are commonly connected to the output terminal Vout. Switching clock signals CLKp and CLKn are input to the gate electrodes G10 and G20, respectively.

本発明による平衡ＣＭＯＳにおいては、ｐチャンネルＭＯＳデバイス１０とｎチャンネルＭＯＳデバイス２０のゲート電極Ｇ１０、Ｇ２０の形状が同じ（互いにチャンネル長さが０．２５μｍ、チャンネル幅４．０μｍ）で同一面積、かつ、互いに等しい電流駆動能力の配置構成としている。その結果、図１７に示すように、従来のＣＭＯＳではゲート−ドレイン間の寄生容量がｐチャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイスとの間でアンバランスであるのに対し、本発明による平衡ＣＭＯＳではｐチャンネルＭＯＳデバイス１０とｎチャンネルＭＯＳデバイス２０との間で寄生容量２．０ｆＦとバランスすることにより、アナログＣＭＯＳスイッチのオフセットを従来の１０５０μＶから５５μＶに低減することが可能になる。また、Ｓ／Ｎ比について言えば、２０ｄＢ以上向上している。 In the balanced CMOS according to the present invention, the gate electrodes G10 and G20 of the p-channel MOS device 10 and the n-channel MOS device 20 have the same shape (the channel length is 0.25 μm and the channel width is 4.0 μm), and the same area. The arrangement configuration is such that the current drive capabilities are equal to each other. As a result, as shown in FIG. 17, in the conventional CMOS, the parasitic capacitance between the gate and the drain is unbalanced between the p-channel MOS device and the n-channel MOS device, whereas in the balanced CMOS according to the present invention, p. By balancing the parasitic capacitance of 2.0 fF between the channel MOS device 10 and the n-channel MOS device 20, the offset of the analog CMOS switch can be reduced from the conventional 1050 μV to 55 μV. In terms of the S / N ratio, it is improved by 20 dB or more.

本発明は、例えば高速のアナログ／ディジタル混合信号回路を形成する場合に非常に有用である。 The present invention is very useful when, for example, a high-speed analog / digital mixed signal circuit is formed.

本発明によるＭＯＳデバイスの実施の形態として、ＣＭＯＳによるインバータを複数個、縦続接続して構成されたリングオシレータの配置例を示す。As an embodiment of a MOS device according to the present invention, an arrangement example of a ring oscillator configured by connecting a plurality of CMOS inverters in cascade is shown. 図１に示されたリングオシレータの等価回路を示す。2 shows an equivalent circuit of the ring oscillator shown in FIG. 従来のドライ酸化（図３ａ）および本発明によるラディカル酸化（図３ｂ）によって形成されたゲート酸化膜を有するｐチャンネルＭＯＳデバイスのドレイン電流Ｉ_D−ゲート電圧Ｖ_G特性を示す。Showing the gate voltage V _G characteristics - drain current I _D of the p-channel MOS device having a gate oxide film formed by a conventional dry oxidation radical oxidation by (Fig. 3a) and the invention (Fig. 3b). 従来のドライ酸化（図４ａ）および本発明によるラディカル酸化（図４ｂ）によるＳｉ（１１０）面の平均表面粗さ（Ｒａ）の変化を示す。The change of the average surface roughness (Ra) of Si (110) surface by the conventional dry oxidation (FIG. 4a) and the radical oxidation by this invention (FIG. 4b) is shown. Ｓｉ（１１０）面上にｐチャンネルＭＯＳデバイスを作製した場合（図５ｂ）およびＳｉ（１００）面上にｐチャンネルＭＯＳデバイスを作製した場合（図５ａ）のドレイン電流Ｉ_D−ドレイン電圧Ｖ_D特性を示す。Drain current I _D -drain voltage V _D characteristics when a p-channel MOS device is fabricated on the Si (110) plane (FIG. 5b) and when a p-channel MOS device is fabricated on the Si (100) plane (FIG. 5a) Indicates. Ｓｉ（１１０）面に１３段のリングオシレータを作製した場合の発振波形を示す。The oscillation waveform when a 13-stage ring oscillator is fabricated on the Si (110) plane is shown. Ｓｉ（１００）面上に１３段のリングオシレータを作製した場合の発振波形を示す。The oscillation waveform when a 13-stage ring oscillator is fabricated on the Si (100) plane is shown. ＣＭＯＳ回路の最も基本的な構成であるインバータに本発明を適用した例を示す。An example in which the present invention is applied to an inverter having the most basic configuration of a CMOS circuit will be described. 図８に示されたインバータの等価回路を示す。9 shows an equivalent circuit of the inverter shown in FIG. 図８のインバータにおけるｎチャンネルＭＯＳデバイスのＡ−Ｂ線による断面図を示す。FIG. 9 is a cross-sectional view taken along line AB of the n-channel MOS device in the inverter of FIG. 8. ｎチャンネルＭＯＳデバイスおよびｐチャンネルＭＯＳデバイスのドレイン電流のチャンネル方向依存性を説明するための特性図である。It is a characteristic view for explaining channel direction dependence of drain current of an n channel MOS device and a p channel MOS device. 従来の半導体素子配置方法により、ｐチャンネルＭＯＳデバイスのチャンネル方向を＜１１０＞方向、ｎチャンネルＭＯＳデバイスのチャンネル方向も＜１１０＞方向に直線状に配置した場合の発振周波数特性を示した図である。It is the figure which showed the oscillation frequency characteristic at the time of arrange | positioning the channel direction of a p-channel MOS device in the <110> direction and the channel direction of an n-channel MOS device in the <110> direction by the conventional semiconductor element arrangement method. . 従来の半導体素子配置方法により、ｐチャンネルＭＯＳデバイスのチャンネル方向を＜１００＞方向、ｎチャンネルＭＯＳデバイスのチャンネル方向も＜１００＞方向に直線状に配置した場合の発振周波数特性を示した図である。It is the figure which showed the oscillation frequency characteristic at the time of arrange | positioning the channel direction of p channel MOS device to <100> direction, and the channel direction of n channel MOS device to <100> direction linearly by the conventional semiconductor element arrangement | positioning method. . 本発明の他の実施の形態として、同じ形状のゲート電極を持つｐチャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイスを、正孔・電子の移動度が等しくなるチャンネル方向を選んで配置して平衡ＣＭＯＳを構成した例を示す。As another embodiment of the present invention, a p-channel MOS device and an n-channel MOS device having gate electrodes of the same shape are arranged by selecting the channel directions in which the hole and electron mobilities are equal to each other to form a balanced CMOS. An example is shown. 図１４の平衡ＣＭＯＳによる構成と従来の配置構成とを、入力電圧−出力電圧特性に関して比較するための図である。FIG. 15 is a diagram for comparing the configuration of the balanced CMOS of FIG. 14 and the conventional arrangement configuration with respect to input voltage-output voltage characteristics. 本発明の平衡ＣＭＯＳによりアナログＣＭＯＳスイッチを構成した配置例を示す。The example of arrangement | positioning which comprised the analog CMOS switch by the balanced CMOS of this invention is shown. 従来のＣＭＯＳによるアナログスイッチと、本発明の平衡ＣＭＯＳによるアナログスイッチの等価回路および動作特性を示した図である。It is the figure which showed the equivalent circuit and operation characteristic of the analog switch by the conventional CMOS, and the analog switch by the balanced CMOS of this invention.

Explanation of symbols

１０ｐチャンネルＭＯＳデバイス
２０ｎチャンネルＭＯＳデバイス
Ｇ１０、Ｇ２０ゲート電極
Ｄ１０、Ｄ２０ドレイン電極
Ｓ１０、Ｓ２０ソース電極 10 p-channel MOS device 20 n-channel MOS device G10, G20 gate electrode D10, D20 drain electrode S10, S20 source electrode

Claims

A semiconductor integrated circuit in which a plurality of insulated gate field effect transistors are arranged on a semiconductor substrate, wherein the transistors are arranged so as to obtain a desired transistor performance by selecting a channel direction of the transistors. .

In a semiconductor integrated circuit in which one or more n-channel and p-channel insulated gate field effect transistors are arranged on a semiconductor substrate, a part of or all of the n-channel and p-channel insulated gate field effect transistors have the highest current. A semiconductor integrated circuit, which is arranged so as to be in a channel direction in which drive capability can be obtained.

In a semiconductor integrated circuit in which a plurality of n-channel and a plurality of p-channel insulated gate field effect transistors are arranged on a semiconductor substrate, the n-channel insulated gate field effect transistor and the p-channel insulation having substantially the same gate electrode shape A semiconductor integrated circuit, wherein the gate-type field effect transistor is arranged in a channel direction so as to have substantially the same current drive capability.

The n-channel and p-channel insulated gate field effect transistors are disposed on a (110) plane of silicon, the channel direction of the n-channel insulated gate field effect transistor is a <100> direction, and the p-channel insulated gate type 4. The semiconductor integrated circuit according to claim 3, wherein the channel direction of the field effect transistor is shifted from the <100> direction by more than 0 ° and ± 20 ° or less.

One or more n-channel and p-channel insulated gate field effect transistors are arranged on the (110) plane of silicon, and the channel direction of the n-channel insulated gate field effect transistor is the <100> direction and the p-channel A semiconductor integrated circuit, wherein the channel direction of the insulated gate field effect transistor is arranged in the <110> direction.

6. The semiconductor integrated circuit according to claim 1, wherein a rare gas element is contained in a part or the whole of the gate insulating film.

7. The semiconductor integrated circuit according to claim 1, wherein the gate insulating film is formed by microwave excitation plasma.

When an insulated gate field effect transistor is arranged on a semiconductor substrate, the channel direction is selected and arranged so that the performance of the insulated gate field effect transistor can be selected to a desired value. A method for manufacturing a semiconductor integrated circuit.

As the insulated gate field effect transistor, one or more p-channel and n-channel insulated gate field effect transistors are arranged in combination with a part or all of them in the direction having the highest current driving capability with respect to the channel direction. 9. The method of manufacturing a semiconductor integrated circuit according to claim 8,

As the insulated gate field effect transistor, one or more n-channel and p-channel insulated gate field effect transistors having gate electrode shapes substantially equivalent to each other are channeled so as to have substantially the same current driving capability. 9. The method of manufacturing a semiconductor integrated circuit according to claim 8, wherein a direction is selected and arranged.

The n-channel and p-channel insulated gate field effect transistors are disposed on a (110) plane of silicon, the channel direction of the n-channel insulated gate field effect transistor is a <100> direction, and the p-channel insulated gate field effect transistor 11. The method of manufacturing a semiconductor integrated circuit according to claim 10, wherein the channel direction of the effect transistor is shifted from the <100> direction by more than 0 ° and ± 20 ° or less.

As the insulated gate field effect transistor, the n-channel and p-channel insulated gate field effect transistors are arranged on the (110) plane of silicon, and the channel direction of the n-channel insulated gate field effect transistor is <100. 9. The method of manufacturing a semiconductor integrated circuit according to claim 8, wherein a channel direction of the p-channel insulated gate field effect transistor is arranged in a <110> direction.

13. The method of manufacturing a semiconductor integrated circuit according to claim 8, wherein a part or all of the gate insulating film is formed by plasma oxidation in an atmosphere containing a rare gas.