JP5549897B2 - マルチポート・メモリおよびその動作 - Google Patents
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Description
Claims (15)
- 1つ以上のメモリ領域、およびコマンドに応答して前記1つ以上のメモリ領域へのアクセスを制御するための制御回路をその各々が備えた2つ以上のポートと、
2つ以上の前記ポートの前記制御回路の間においてコマンドを通信するための少なくとも1つのポート間制御バスと、を備えており、
前記2つ以上のポートのうちの第1ポートの前記制御回路は、前記第1ポートの前記制御回路に接続されている第1外部制御バス、または前記第1ポートの前記制御回路に接続されているポート間制御バスのいずれかから受信したコマンドに選択的に応答するように構成されており、
前記2つ以上のポートのうちの第2ポートの前記制御回路は、前記第2ポートの前記制御回路に接続されている第2外部制御バス、または前記第2ポートの前記制御回路に接続されているポート間制御バスのいずれかから受信したコマンドに選択的に応答するように構成されている、メモリ。 - 前記ポートの全てではないいくつかはポート間制御バスに連結されている、請求項1に記載のメモリ。
- 前記ポート各々の前記制御回路は、外部制御バスまたはポート間制御バスのいずれかから受信したコマンドに選択的に応答するように構成されている、請求項1に記載のメモリ。
- 少なくとも1つの前記ポートの前記制御回路は、当該制御回路に連結されたポート間制御バスから、当該制御回路を選択的に絶縁するようにさらに構成されている、請求項1〜3のいずれか1項に記載のメモリ。
- 2つ以上の前記ポートの前記制御回路の間においてコマンドを通信するための少なくとも1つのポート間制御バスは、前記第1ポートの前記制御回路と前記第2ポートの前記制御回路との間に連結された特定のポート間制御バスを含み、前記第1外部制御バスは外部デバイスから受信したコマンドを前記第1ポートの前記制御回路に供給し、前記第2外部制御バスは外部デバイスから受信したコマンドを前記第2ポートの前記制御回路に供給する、請求項1〜3のいずれか1項に記載のメモリ。
- 前記ポート間制御バスは少なくとも二組のポートの前記制御回路の間を連結している、請求項5に記載のメモリ。
- 前記ポート各々の前記制御回路は、外部デバイスから受信したコマンドを、前記ポート間制御バスに選択的に伝達するように構成されている、請求項1または3に記載のメモリ。
- 前記1つ以上のメモリ領域から外部デバイスにデータ値を通信し、かつ外部デバイスから前記1つ以上のメモリ領域にデータ値を通信するための内部データバスと、
ポート各組の前記制御回路の間を連結するポート間制御バスと、をさらに備えており、
前記ポート各々の前記制御回路は、外部デバイスまたはポート間制御バスからのコマンドを受信するように構成されており、
少なくとも1つの前記ポートの前記制御回路は、外部デバイスから受信したコマンドを、前記制御回路に連結された少なくとも1つのポート間制御バスに転送するように構成されており、
少なくとも1つの前記ポートの前記制御回路は、前記制御回路に連結されたポート間制御バスから受信したコマンドに応答するように構成されている、請求項1または3に記載のメモリ。 - それ自体に連結されたポート間制御バスから受信したコマンドに応答するように構成された前記制御回路は、それ自体に連結されたポート間制御バスの1つのみから受信したコマンドに応答するように構成された制御回路を含む、請求項8に記載のメモリ。
- 1つ以上のメモリ領域、および前記1つ以上のメモリ領域へのアクセスを制御する制御回路をその各々が備えた2つ以上のポートを有するマルチポート・メモリを制御するための方法であって、
第1外部バスから、前記マルチポート・メモリの第1ポートの前記制御回路においてコマンドを受信することと、
前記第1ポートの前記制御回路から、前記マルチポート・メモリのうちの第2ポートの前記制御回路に前記第1ポートの前記制御回路と前記第2ポートの前記制御回路との間に接続されているポート間制御バスを通じて前記コマンドを転送することと、
前記第2ポートの前記制御回路が、前記ポート間制御バスを通じて前記第2ポートの前記制御回路において受信したコマンド、または第2外部バスからの前記第2ポートの前記制御回路において受信したコマンドのいずれに応答するかを選択するために、前記第2ポートの前記制御回路を使用することと、
前記第2ポートの前記制御回路が、前記ポート間制御バスを通じて前記第2ポートの前記制御回路において受信したコマンドに応答することを選択すると、前記第1ポートおよび前記第2ポートのメモリ領域に同時にアクセスするように、前記第1ポートの前記制御回路において前記コマンドを処理し、前記第2ポートの前記制御回路において前記コマンドを処理することと、
前記第2ポートの前記制御回路が、前記第2外部バスからの前記第2ポートの前記制御回路において受信したコマンドに応答することを選択すると、前記第1ポートの前記制御回路においては前記コマンドを処理し、前記第2ポートの前記制御回路においては前記コマンドを無視することと、を含む、方法。 - 前記コマンドの受信は読み出しコマンドまたは書き込みコマンドを受信することを含む、請求項10に記載の方法。
- 前記コマンドの受信は前記コマンドに関連するアドレスを受信することをさらに含む、請求項11に記載の方法。
- 前記コマンドの処理は、前記コマンドに関連する前記アドレスが特定のポートのメモリ領域のアドレスに一致しない場合に、前記特定のポートの前記制御回路において前記コマンドを無視することをさらに含む、請求項12に記載の方法。
- 前記コマンドの転送は1つのポートの前記制御回路から連続するポートの前記制御回路に前記コマンドを順次伝えることをさらに含む、請求項10〜13のいずれか1項に記載の方法。
- 前記コマンドの転送は残りのポート各々の前記制御回路に前記コマンドを転送することをさらに含む、請求項10〜13のいずれか1項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/546,258 US8769213B2 (en) | 2009-08-24 | 2009-08-24 | Multi-port memory and operation |
PCT/US2010/045751 WO2011028409A2 (en) | 2009-08-24 | 2010-08-17 | Multi-port memory and operation |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013506890A JP2013506890A (ja) | 2013-02-28 |
JP5549897B2 true JP5549897B2 (ja) | 2014-07-16 |
Family
ID=43606198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012526841A Active JP5549897B2 (ja) | 2009-08-24 | 2010-08-17 | マルチポート・メモリおよびその動作 |
Country Status (7)
Country | Link |
---|---|
US (2) | US8769213B2 (ja) |
EP (1) | EP2470999B1 (ja) |
JP (1) | JP5549897B2 (ja) |
KR (1) | KR101327665B1 (ja) |
CN (1) | CN102483724B (ja) |
TW (2) | TWI537976B (ja) |
WO (1) | WO2011028409A2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8281395B2 (en) * | 2009-01-07 | 2012-10-02 | Micron Technology, Inc. | Pattern-recognition processor with matching-data reporting module |
KR101781617B1 (ko) * | 2010-04-28 | 2017-09-25 | 삼성전자주식회사 | 통합 입출력 메모리 관리 유닛을 포함하는 시스템 온 칩 |
US9275699B2 (en) * | 2012-08-17 | 2016-03-01 | Rambus Inc. | Memory with alternative command interfaces |
JP5998814B2 (ja) * | 2012-10-03 | 2016-09-28 | 株式会社ソシオネクスト | 半導体記憶装置 |
US10019402B2 (en) | 2016-05-12 | 2018-07-10 | Quanta Computer Inc. | Flexible NVME drive management solution via multiple processor and registers without multiple input/output expander chips |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07160655A (ja) * | 1993-12-10 | 1995-06-23 | Hitachi Ltd | メモリアクセス方式 |
US6370605B1 (en) | 1999-03-04 | 2002-04-09 | Sun Microsystems, Inc. | Switch based scalable performance storage architecture |
US7006402B2 (en) * | 2003-08-29 | 2006-02-28 | Hynix Semiconductor Inc | Multi-port memory device |
KR100582821B1 (ko) * | 2003-08-29 | 2006-05-23 | 주식회사 하이닉스반도체 | 멀티-포트 메모리 소자 |
US7421559B1 (en) | 2003-12-18 | 2008-09-02 | Cypress Semiconductor Corporation | Apparatus and method for a synchronous multi-port memory |
KR101153712B1 (ko) | 2005-09-27 | 2012-07-03 | 삼성전자주식회사 | 멀티-포트 sdram 엑세스 제어장치와 제어방법 |
KR100655081B1 (ko) | 2005-12-22 | 2006-12-08 | 삼성전자주식회사 | 가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리장치 및 그에 따른 방법 |
US20070150667A1 (en) | 2005-12-23 | 2007-06-28 | Intel Corporation | Multiported memory with ports mapped to bank sets |
JP5188493B2 (ja) * | 2006-03-30 | 2013-04-24 | シリコン イメージ,インコーポレイテッド | 可変のポート速度を有するマルチポート・メモリ・デバイス |
KR100843580B1 (ko) | 2006-05-24 | 2008-07-04 | 엠텍비젼 주식회사 | 접근 권한 레지스터 로직을 갖는 다중 포트 메모리 장치 및그 제어 방법 |
JP2008117109A (ja) * | 2006-11-02 | 2008-05-22 | Renesas Technology Corp | 半導体集積回路装置 |
WO2009089301A1 (en) * | 2008-01-07 | 2009-07-16 | Rambus Inc. | Variable-width memory module and buffer |
JP5599969B2 (ja) * | 2008-03-19 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | マルチポートメモリ、および該マルチポートメモリを備えるコンピュータシステム |
US8161209B2 (en) * | 2008-03-31 | 2012-04-17 | Advanced Micro Devices, Inc. | Peer-to-peer special purpose processor architecture and method |
US8171181B2 (en) | 2008-05-05 | 2012-05-01 | Micron Technology, Inc. | Memory module with configurable input/output ports |
US8407427B2 (en) * | 2008-10-29 | 2013-03-26 | Silicon Image, Inc. | Method and system for improving serial port memory communication latency and reliability |
-
2009
- 2009-08-24 US US12/546,258 patent/US8769213B2/en active Active
-
2010
- 2010-08-17 JP JP2012526841A patent/JP5549897B2/ja active Active
- 2010-08-17 EP EP10814163.1A patent/EP2470999B1/en active Active
- 2010-08-17 CN CN201080037507.4A patent/CN102483724B/zh active Active
- 2010-08-17 WO PCT/US2010/045751 patent/WO2011028409A2/en active Application Filing
- 2010-08-17 KR KR1020127006499A patent/KR101327665B1/ko active IP Right Grant
- 2010-08-24 TW TW103130160A patent/TWI537976B/zh active
- 2010-08-24 TW TW099128319A patent/TWI456584B/zh active
-
2014
- 2014-06-09 US US14/299,237 patent/US8930643B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TWI456584B (zh) | 2014-10-11 |
KR20120055673A (ko) | 2012-05-31 |
CN102483724B (zh) | 2015-08-19 |
WO2011028409A2 (en) | 2011-03-10 |
TWI537976B (zh) | 2016-06-11 |
US8930643B2 (en) | 2015-01-06 |
CN102483724A (zh) | 2012-05-30 |
TW201447912A (zh) | 2014-12-16 |
EP2470999B1 (en) | 2016-11-16 |
KR101327665B1 (ko) | 2013-11-12 |
US20110047311A1 (en) | 2011-02-24 |
US20140289482A1 (en) | 2014-09-25 |
TW201120907A (en) | 2011-06-16 |
JP2013506890A (ja) | 2013-02-28 |
EP2470999A4 (en) | 2013-01-23 |
US8769213B2 (en) | 2014-07-01 |
EP2470999A2 (en) | 2012-07-04 |
WO2011028409A3 (en) | 2011-06-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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