JP5540061B2 - Circuit board and manufacturing method thereof - Google Patents
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Description
本発明は、一般に、回路基板およびその製造方法に関し、特に、キャビティーを有する回路基板およびその製造方法に関する。 The present invention generally relates to a circuit board and a manufacturing method thereof, and more particularly to a circuit board having a cavity and a manufacturing method thereof.
今日の市場は、電気製品に、小型で、薄く、軽量で、携帯性が良く設計されていることを要求する。したがって、そのような電気製品の中においては、電子部品と回路基板の組み立て品の厚さも薄くなければならない。 Today's market demands that electrical products be designed to be small, thin, lightweight, and portable. Therefore, in such an electrical product, the thickness of the assembly of the electronic component and the circuit board must also be thin.
従来は、電子部品(例えばチップのパッケージ品)と回路基板の組み立て品の厚さは、回路基板にキャビティーを形成し電子部品をキャビティーの中に配置することで薄くしていた。図1は、従来の回路基板の断面図である。図1を参照すると、回路基板100は、コア層110、並びに、それぞれコア層110の上と下に配置される、回路構造120および130を有する。コア層110は、コア誘電体層112、並びに、それぞれコア誘電体層112の上と下に配置される2つの回路層114および116を有する。キャビティーR1は、回路構造120およびコア誘電体層112を貫通し、回路層116を露出させる。
Conventionally, the thickness of an electronic component (for example, a chip package product) and a circuit board assembly has been reduced by forming a cavity in the circuit board and placing the electronic component in the cavity. FIG. 1 is a cross-sectional view of a conventional circuit board. Referring to FIG. 1, a
回路基板100の従来の製造工程では、コア層110の両側に追加する層を積み上げて、回路構造120および回路構造130を形成するとともに、回路構造120の一部およびコア誘電体層112の一部を除去して、回路層116を露出させる。このようにして、回路層116は回路構造130の誘電体層132の中に埋設される。
In the conventional manufacturing process of the
したがって、本発明は2つの積み重ねられたコア層を有する回路基板を対象とする。 Accordingly, the present invention is directed to a circuit board having two stacked core layers.
本発明は、さらに、2つの積み重ねられたコア層を有する回路基板の製造方法を対象とする。 The present invention is further directed to a method of manufacturing a circuit board having two stacked core layers.
本発明は、キャビティーを有する回路基板を提供する。回路基板は、第1のコア層、第2のコア層および中央誘電体層を含む。第1のコア層はコア誘電体層およびコア回路層を含み、コア回路層はコア誘電体層の上に配置される。第2のコア層は第1のコア層の上に配置される。中央誘電体層は、第1のコア層と第2のコア層の間に配置される。キャビティーは、第2のコア層および中央誘電体層を貫通し、コア回路層の一部を露出させる。 The present invention provides a circuit board having a cavity. The circuit board includes a first core layer, a second core layer, and a central dielectric layer. The first core layer includes a core dielectric layer and a core circuit layer, and the core circuit layer is disposed on the core dielectric layer. The second core layer is disposed on the first core layer. The central dielectric layer is disposed between the first core layer and the second core layer. The cavity penetrates the second core layer and the central dielectric layer and exposes a portion of the core circuit layer.
本発明の実施例によると、コア回路層はコア誘電体層の表面から突出している。 According to an embodiment of the present invention, the core circuit layer protrudes from the surface of the core dielectric layer.
本発明の実施例によると、回路基板は、さらに、第1の回路構造および第2の回路構造を含む。第1の回路構造は第1のコア層の中央誘電体層とは反対側に配置され、第2の回路構造は第2のコア層の中央誘電体層とは反対側に配置され、キャビティーは第2の回路構造を貫通する。 According to an embodiment of the present invention, the circuit board further includes a first circuit structure and a second circuit structure. The first circuit structure is disposed on the opposite side of the first core layer from the central dielectric layer, and the second circuit structure is disposed on the opposite side of the second core layer from the central dielectric layer, and the cavity Penetrates the second circuit structure.
本発明の実施例によると、第1の回路構造は第1の誘電体層および第1の回路層を含み、第1の誘電体層は第1のコア層の上に配置され、第1の回路層は第1の誘電体層の上に配置される。 According to an embodiment of the present invention, the first circuit structure includes a first dielectric layer and a first circuit layer, the first dielectric layer being disposed on the first core layer, The circuit layer is disposed on the first dielectric layer.
本発明の実施例によると、第2の回路構造は第2の誘電体層および第2の回路層を含み、第2の誘電体層は第2のコア層の上に配置され、第2の回路層は第2の誘電体層の上に配置される。 According to an embodiment of the present invention, the second circuit structure includes a second dielectric layer and a second circuit layer, the second dielectric layer being disposed on the second core layer, The circuit layer is disposed on the second dielectric layer.
本発明の実施例によると、コア回路層はレーザーレジストパターンを有し、レーザーレジストパターンはコア誘電体層の、キャビティーによって露出させられた一部の周囲に位置する。 According to an embodiment of the present invention, the core circuit layer has a laser resist pattern, and the laser resist pattern is located around a portion of the core dielectric layer exposed by the cavity.
本発明の実施例によると、中央誘電体層はレーザーレジストパターンの一部を覆い、キャビティーはレーザーレジストパターンのその他の部分を露出させる。 According to an embodiment of the present invention, the central dielectric layer covers part of the laser resist pattern and the cavity exposes other parts of the laser resist pattern.
本発明の実施例によると、中央誘電体層とコア誘電体層の間に隙間が存在し、当該隙間はコア誘電体層の、キャビティーによって露出させられた一部の周囲に位置する。 According to an embodiment of the present invention, a gap exists between the central dielectric layer and the core dielectric layer, and the gap is located around a part of the core dielectric layer exposed by the cavity.
本発明は、回路基板の製造方法を提供する。最初に、第1のコア層、第2のコア材料層および中央誘電体材料層が提供される。第1のコア層はコア誘電体層およびコア回路層を含む。コア回路層はコア誘電体層の上に配置され、当該コア回路層は非埋設の回路層である。第2のコア材料層は第1のコア層の上に配置され、中央誘電体材料層は第1のコア層と第2のコア材料層の間に配置される。
次に、第1のコア層、第2のコア材料層および中央誘電体材料層をプレスし、合成回路構造を形成する。当該合成回路構造は事前除去領域を有し、少なくともコア回路層の一部は当該事前除去領域内に位置する。続いて、事前除去領域の周囲に位置する中央誘電体材料層の一部および事前除去領域の周囲に位置する第2のコア材料層の一部が除去される。
その後、事前除去領域内に位置する中央誘電体材料層の一部および事前除去領域内に位置する第2のコア材料層の一部が除去され、中央誘電体層および第2のコア層を形成する。
The present invention provides a circuit board manufacturing method. Initially, a first core layer, a second core material layer, and a central dielectric material layer are provided. The first core layer includes a core dielectric layer and a core circuit layer. The core circuit layer is disposed on the core dielectric layer, and the core circuit layer is a non-embedded circuit layer. The second core material layer is disposed on the first core layer, and the central dielectric material layer is disposed between the first core layer and the second core material layer.
Next, the first core layer, the second core material layer, and the central dielectric material layer are pressed to form a composite circuit structure. The composite circuit structure has a pre-removed region, and at least a part of the core circuit layer is located in the pre-removed region. Subsequently, a portion of the central dielectric material layer located around the pre-removed region and a portion of the second core material layer located around the pre-removed region are removed.
Thereafter, a portion of the central dielectric material layer located within the pre-removed region and a portion of the second core material layer located within the pre-removed region are removed to form the central dielectric layer and the second core layer To do.
本発明の実施例によると、第1のコア層、第2のコア材料層および中央誘電体材料層をプレスするステップは、さらに以下の工程を含む。最初に、第1の誘電体材料層および第1の導電層が第1のコア層の上にプレスされ、このとき、第1の誘電体材料層は第1のコア層と第1の導電層の間に位置している。第2の誘電体材料層および第2の導電層は第2のコア層の上にプレスされ、このとき、第2の誘電体材料層は第2のコア層と第2の導電層の間に位置する。次に、第1の導電層および第2の導電層はパターニングされ、第1の回路層および第2の回路層を形成する。 According to an embodiment of the present invention, the step of pressing the first core layer, the second core material layer, and the central dielectric material layer further includes the following steps. Initially, a first dielectric material layer and a first conductive layer are pressed over the first core layer, wherein the first dielectric material layer is the first core layer and the first conductive layer. Located between. The second dielectric material layer and the second conductive layer are pressed onto the second core layer, wherein the second dielectric material layer is interposed between the second core layer and the second conductive layer. To position. Next, the first conductive layer and the second conductive layer are patterned to form a first circuit layer and a second circuit layer.
本発明の実施例によると、製造方法は、中央誘電体材料層および事前除去領域の周囲に位置する第2のコア材料層の一部を除去しつつ、事前除去領域の周囲に位置する第2の誘電体材料層の一部を除去するステップ、並びに、中央誘電体材料層および事前除去領域内に位置する第2のコア材料層の一部を除去しつつ、事前除去領域内に位置する第2の誘電体材料層の一部を除去して、第2の誘電体層を形成するステップを、さらに含む。 According to an embodiment of the present invention, the manufacturing method removes a portion of the central dielectric material layer and the second core material layer located around the pre-removed region, while the second material located around the pre-removed region. Removing a portion of the dielectric material layer of the first dielectric material layer, and removing the central dielectric material layer and a portion of the second core material layer located in the pre-removed region, while removing the second dielectric material layer in the pre-removed region The method further includes removing a portion of the two dielectric material layers to form a second dielectric layer.
本発明の実施例によると、中央誘電体材料層の、事前除去領域の周囲に位置する部分および第2のコア材料層の、事前除去領域の周囲に位置する部分を除去する技術は、レーザーエッチングの技術を含む。 According to an embodiment of the present invention, the technique of removing a portion of the central dielectric material layer located around the pre-removed region and a portion of the second core material layer located around the pre-removed region is laser etching. Including technology.
本発明の実施例によると、コア回路層はレーザーレジストパターンを有し、レーザーレジストパターンは事前除去領域の周囲に位置する。 According to an embodiment of the present invention, the core circuit layer has a laser resist pattern, and the laser resist pattern is located around the pre-removed area.
本発明の実施例によると、製造方法は、レーザーレジストパターンを除去するために、さらにエッチング工程または機械的な工程を実行するステップを含む。 According to an embodiment of the present invention, the manufacturing method further includes performing an etching process or a mechanical process to remove the laser resist pattern.
本発明の実施例によると、中央誘電体材料層の、事前除去領域内に位置する部分および第2のコア材料層の、事前除去領域内に位置する部分を除去する技術には、リフトオフの技術が含まれる。 According to an embodiment of the present invention, a technique for removing a portion of the central dielectric material layer located in the pre-removed region and a portion of the second core material layer located in the pre-removed region includes a lift-off technique. Is included.
本発明の実施例によると、第1のコア層は、さらに保護層を含み、当該保護層はコア回路層の、事前除去層内に位置する部分を覆う。 According to an embodiment of the present invention, the first core layer further includes a protective layer, which covers the portion of the core circuit layer located within the pre-removal layer.
本発明の実施例によると、製造方法は、中央誘電体材料層の、事前除去領域内に位置する部分および第2のコア材料層の、事前除去領域内に位置する部分を除去するステップの後に保護層を除去するステップを、さらに含む。 According to an embodiment of the present invention, the manufacturing method includes after removing the portion of the central dielectric material layer located in the pre-removed region and the portion of the second core material layer located in the pre-removed region. The method further includes removing the protective layer.
本発明はキャビティーを有する回路基板を提供する。回路基板は多層コア構造を含む。多層コア構造は、ともに交互に積み重ねられた複数のコア層および複数の中央誘電体層を含む。キャビティーはコア層の一部および少なくとも多層コア構造の中央誘電体層の一部を貫通する。コア層のうちの一つはキャビティーの底に位置し、キャビティーは当該キャビティーの底に位置するコア層のコア回路層を露出させる。 The present invention provides a circuit board having a cavity. The circuit board includes a multilayer core structure. The multilayer core structure includes a plurality of core layers and a plurality of central dielectric layers that are alternately stacked together. The cavity extends through a portion of the core layer and at least a portion of the central dielectric layer of the multilayer core structure. One of the core layers is located at the bottom of the cavity, and the cavity exposes the core circuit layer of the core layer located at the bottom of the cavity.
本発明の実施例によると、回路基板は、さらに、第1の回路構造および第2の回路構造を含む。第1の回路構造は多層コア構造の第1の面に配置される。第2の回路構造は多層コア構造の第2の面に配置される。第1の面は第2の面の反対側であり、キャビティーは第2の回路構造を貫通する。 According to an embodiment of the present invention, the circuit board further includes a first circuit structure and a second circuit structure. The first circuit structure is disposed on the first surface of the multilayer core structure. The second circuit structure is disposed on the second surface of the multilayer core structure. The first side is the opposite side of the second side and the cavity penetrates the second circuit structure.
本発明の実施例によると、第1の回路構造は第1の誘電体層および第1の回路層を含む。第1の誘電体層は多層コア構造の第1の面に配置される。第1の回路層は第1の誘電体層の上に配置される。 According to an embodiment of the present invention, the first circuit structure includes a first dielectric layer and a first circuit layer. The first dielectric layer is disposed on the first surface of the multilayer core structure. The first circuit layer is disposed on the first dielectric layer.
本発明の実施例によると、第2の回路構造は第2の誘電体層および第2の回路層を含む。第2の誘電体層は多層コア構造の第2の面に配置される。第2の回路層は第2の誘電体層の上に配置される。 According to an embodiment of the present invention, the second circuit structure includes a second dielectric layer and a second circuit layer. The second dielectric layer is disposed on the second surface of the multilayer core structure. The second circuit layer is disposed on the second dielectric layer.
上記のように、本発明で提供される回路基板は、ともに交互に積み重ねられた複数のコア層および複数の中央誘電体層を有する。したがって、キャビティーが誘電体層の半分以上を貫通したときに、キャビティーは、いくつかのコア層および少なくともいくつかの中央誘電体層を貫通し、キャビティーの底に位置するコア層のコア回路層を露出させる。 As described above, the circuit board provided in the present invention has a plurality of core layers and a plurality of central dielectric layers that are alternately stacked together. Thus, when the cavity penetrates more than half of the dielectric layer, the cavity penetrates several core layers and at least some central dielectric layers, and the core of the core layer located at the bottom of the cavity Expose the circuit layer.
添付図面は、本発明のさらなる理解を提供するために含まれており、この明細書に含まれ、この明細書の一部を構成する。図面は本発明の実施例を説明し、明細書とともに、本発明の本質を説明することに役立つ。 The accompanying drawings are included to provide a further understanding of the invention, and are included in and constitute a part of this specification. The drawings illustrate embodiments of the invention and, together with the description, serve to explain the nature of the invention.
ここで、本発明の好適な実施例を詳細に参照し、その例を添付の図面に示す。同一又は類似の部分を参照するために、可能な限り、同じ参照番号を図面と明細書に対して用いる。 Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Wherever possible, the same reference numbers are used in the drawings and the description to refer to the same or like parts.
図2Aは、本発明の一実施例における回路基板の断面図である。図2Bは、図2Aの回路基板の他の実施例を示す。図2Aを参照すると、本実施例の回路基板200はキャビティーRを有する。回路基板200は、第1のコア層210、第2のコア層220、中央誘電体層230、第1の回路構造240、および第2の回路構造250を含む。
FIG. 2A is a cross-sectional view of a circuit board in one embodiment of the present invention. FIG. 2B shows another embodiment of the circuit board of FIG. 2A. Referring to FIG. 2A, the
第1のコア層210は、コア誘電体層212並びに2つのコア回路層214および216を含む。コア回路層214および216は、それぞれ、コア誘電体層212の上面212aおよび下面212bに配置され、お互いに電気的に接続される。コア回路層214および216は、それぞれ、コア誘電体層212の表面212aおよび212bから突出している。
The
第2のコア層220は、第1のコア層210の上に配置される。第2のコア層220は、コア誘電体層222並びに2つのコア回路層224および226を含む。コア回路層224および226は、それぞれ、コア誘電体層222の上面222aおよび下面222bに配置され、お互いに電気的に接続される。中央誘電体層230は、第1のコア層210と第2のコア層220の間に配置される。
The
第1の回路構造240は、第1のコア層210の中央誘電体層230と反対側の面218の上に配置される。本実施例では、第1の回路構造240は、ともに積み重ねられた2つの誘電体層242および246、並びに、2つの回路層244および248を含む。誘電体層242は第1のコア層210の上に配置され、回路層244は誘電体層242上で誘電体層242と246の間に配置され、回路層248は誘電体層246の回路層244と反対側の面の上に配置される。しかしながら、本実施例では、第1の回路構造240の回路層および誘電体層の数は制限されない。つまり、1つまたは複数の回路層および誘電体層があり得る。
The
第2の回路構造250は、第2のコア層220の中央誘電体層230と反対側の面228に配置される。本実施例では、第2の回路構造250は、ともに積み重ねられた2つの誘電体層252および256、並びに、2つの回路層254および258を含む。誘電体層252は第2のコア層220の上に配置され、回路層254は誘電体層252上で誘電体層252と256の間に配置され、回路層258は誘電体層256の回路層254と反対側の面の上に配置される。しかしながら、本実施例では、第2の回路構造250の回路層および誘電体層の数は制限されない。つまり、1つまたは複数の回路層および誘電体層があり得る。
The
回路基板200のキャビティーRは、第2のコア層220、中央誘電体層230、および第2の回路構造250を貫通し、コア回路層214の一部を露出させる。本実施例においては、キャビティーRが貫通する誘電体層の数(中央誘電体層230、コア誘電体層222、並びに、誘電体層242および246を含む)は、キャビティーRが貫通しない誘電体層の数(コア誘電体層212並びに誘電体層242および246を含む)より多いことに注意しなければならない。つまり、キャビティーRは、(回路基板200の)誘電体層の半分以上を貫通する。しかしながら、他の実施例では、キャビティーRが誘電体層の半分以下を貫通してもよい。本実施例では、回路基板200はともに積み重ねられた第1のコア層210および第2のコア層220を有するため、キャビティーRは、誘電体層の半分以上を貫通するときに、第2のコア層220を貫通し第1のコア層210のコア回路層214を露出させる。
The cavity R of the
本実施例では、コア層の数が制限されないことに注意しなければならない。つまり、3層以上コア層がある場合もある。キャビティーは、コア層の一部および中央誘電体層の少なくとも一部を貫通し、1つのコア層はキャビティーの底に位置し、キャビティーは、当該キャビティーの底に位置するコア層の回路層を露出させる場合がある。例えば、図2Bに示されるように、本実施例の回路基板200aは、多層コア構造Mを含む。
多層コア構造Mは、第1のコア層210、第2のコア層220、第3のコア層270、第1のコア層210と第2のコア層220の間に配置される中央誘電体層230、および、第2のコア層220と第3のコア層270の間に配置される中央誘電体層280を有する。キャビティーRは、第2のコア層220、第3のコア層270、中央誘電体層230、および中央誘電体層280を貫通し、キャビティーRの底に位置する第1のコア層210のコア回路層214を露出させる。本実施例では、多層コア構造Mの中のキャビティーRが貫通するコア層の数および貫通しないコア層の数は制限されないことに注意しなければならない。つまり、キャビティーRは第3のコア層270のみを貫通してもよい。
It should be noted that in this embodiment, the number of core layers is not limited. That is, there may be three or more core layers. The cavity penetrates a part of the core layer and at least a part of the central dielectric layer, and one core layer is located at the bottom of the cavity, and the cavity is formed of the core layer located at the bottom of the cavity. The circuit layer may be exposed. For example, as shown in FIG. 2B, the
The multi-layer core structure M includes a
再び図2Aを参照すると、本実施例では、コア回路層214はキャビティーRによって露出させられるコア誘電体層212の周囲に位置するレーザーレジストパターン214aを有する。中央誘電体層230は、レーザーレジストパターン214aの一部を覆い、キャビティーRはレーザーレジストパターン214aの他の部分を露出させる。さらに、本実施例では、ソルダーレジスト層260が、第1の回路構造240、第2の回路構造250、および第1のコア層210のそれぞれについて形成され、回路層248、回路層258、およびコア回路層214の一部を覆って保護する。
Referring again to FIG. 2A, in this example, the
以下に、本実施例における回路基板200の製造方法を詳細に記述する。
Below, the manufacturing method of the
図3A〜3Eは、本発明の一実施例における、回路基板の製造工程を示す断面図である。図3Fは、図3Eに示す回路基板の他の実施例である。図3Gは、図3Eに示す回路基板の他の実施例である。 3A to 3E are cross-sectional views illustrating a circuit board manufacturing process according to an embodiment of the present invention. FIG. 3F is another example of the circuit board shown in FIG. 3E. FIG. 3G is another example of the circuit board shown in FIG. 3E.
最初に、図3Aを参照すると、第1のコア層210、第2のコア材料層220a、中央誘電体材料層230a、誘電体層242、導電層244a、誘電体材料層252a、および導電層254aが設けられている。
First, referring to FIG. 3A, a
第1のコア層210は、図2Aの第1のコア層210と同じ構造を有する。第2のコア材料層220aは、第1のコア層210の上に配置される。中央誘電体材料層230aは、第1のコア層210と第2のコア材料層220aの間に配置される。誘電体層242は、第1のコア層210の中央誘電体材料層230aと反対側の面に配置され、第1のコア層210と導電層244aの間に配置される。誘電体材料層252aは、第2のコア材料層220aの中央誘電体材料層230aと反対側の面に配置され、導電層254aと第2のコア材料層220aの間に配置される。
The
次に、図3Bを参照すると、第1のコア層210、第2のコア材料層220a、中央誘電体材料層230a、誘電体層242、導電層244a、誘電体材料層252a、および導電層254aが、ともにプレスされ、合成回路構造Cを形成する。合成回路構造Cは、事前除去領域Pを有し、コア回路層214の一部は事前除去領域P内に位置する。
続いて、導電層244および導電層254aがそれぞれパターニングされ、回路層244および回路層254を形成し、複数の導電チャネルV1およびV2が、回路層244および回路層254が、それぞれ、第1のコア層210および第2のコア材料層220aに電気的に接続されるように形成される。
Next, referring to FIG. 3B, the
Subsequently, the
その後、図3Cを参照すると、誘電体層242、回路層244、誘電体材料層252a、および回路層254を形成する技術と同じ技術で、誘電体層246aおよび回路層248が、誘電体層242の上に選択的に形成され、誘電体材料層256aおよび回路層258が、誘電体材料層252aの上に形成される。
Thereafter, referring to FIG. 3C, the dielectric layer 246a and the
続いて、図3Dを参照すると、事前除去領域Pの周囲に位置する、中央誘電体材料層230a、第2のコア材料層220a、並びに、誘電体材料層252aおよび256aは、前述の材料層230a、220a、252a、および256を貫通する隙間Gを形成するために、レーザーエッチング工程で除去される。本実施例では、コア誘電体層212がレーザーエッチング工程によってダメージを受けないよう保護するために、コア回路層214が、事前除去領域Pの表面に位置するレーザーレジストパターン214aを有することができる。
さらに、第1のコア層210は保護層Aを有することができる。その後の除去工程においてコア回路層214を保護するために、保護層Aは、事前除去領域P内に位置するコア回路層214の一部を覆う。また、事前除去領域P内に位置する中央誘電体材料層230aが容易に除去できるように、保護層Aは、剥離層とすることができる。
Subsequently, referring to FIG. 3D, the central
Further, the
続いて、図3Eを参照すると、中央誘電体層230、第2のコア層220、並びに、誘電体層252および256、およびキャビティーRを形成するために、事前除去領域P内に位置する、中央誘電体材料層230a、第2のコア材料層220a、並びに、誘電体材料層252aおよび256aは、リフトオフ技術により除去される。誘電体層252および256、並びに、回路層254および258は、第2の回路構造250を形成し、キャビティーRは、第2の回路構造250、第2のコア層220、および中道誘電体層230を貫通する。続いて、保護層Aが除去される。
他の実施例では、事前除去領域P内に位置する、保護層A、並びに、中央誘電体材料層230a、第2のコア材料層220a、および誘電体材料層252aと256aは、すべてともに除去することができる。次いで、本実施例では、回路層248および258、並びに、コア回路層214の一部を覆い保護するために、ソルダーレジスト層260が、それぞれ、第1の回路構造240、第2の回路構造250、および第1のコア層210の上に形成される。
Subsequently, referring to FIG. 3E, the
In another embodiment, the protective layer A, the central
他の実施例では、図3Fを参照すると、ソルダーレジスト層260を形成する前に、キャビティーRによって露出させられるレーザーレジストパターン214aの一部が、機械的な工程により除去される。
In another embodiment, referring to FIG. 3F, before forming the solder resist
さらに他の実施例では、図3Gを参照すると、ソルダーレジスト層260を形成する前に、レーザーレジストパターン214aがエッチング工程により除去される。この点については、隙間Gは、中央誘電体層230とコア誘電体層212の間に存在し、当該隙間Gは、コア誘電体層212の、キャビティーRによって露出させられる部分の周囲に位置する。
In yet another embodiment, referring to FIG. 3G, before forming the solder resist
要約すれば、本発明により提供される回路基板は、ともに交互に積み重ねられる複数のコア層および複数の中央誘電体層を有する。したがって、キャビティーが誘電体層の半分以上を貫通するときは、キャビティーはコア層の一部および少なくとも中央誘電体層の一部を貫通し、当該キャビティーの底に位置するコア層のコア回路層を露出させる。 In summary, the circuit board provided by the present invention has a plurality of core layers and a plurality of central dielectric layers that are alternately stacked together. Thus, when the cavity penetrates more than half of the dielectric layer, the cavity penetrates part of the core layer and at least part of the central dielectric layer, and the core of the core layer located at the bottom of the cavity. Expose the circuit layer.
本発明の範囲や精神から外れずに、様々な改良や変形が本発明の構造に対しされ得ることは、当業者にとっては明らかである。上述を考慮すると、本発明は、以下の請求項やそれと同等のものの範囲に含まれる、この発明の改良や変形に及ぶことを意図している。 It will be apparent to those skilled in the art that various modifications and variations can be made to the structure of the present invention without departing from the scope or spirit of the invention. In view of the above, the present invention is intended to cover improvements and modifications of the invention which fall within the scope of the following claims and their equivalents.
Claims (6)
コア誘電体層およびコア回路層を備え、前記コア回路層が前記コア誘電体層の上に配置される第1のコア層と、
前記第1のコア層の上に配置される第2のコア材料層と、
前記第1のコア層と前記第2のコア材料層との間に配置される中央誘電体材料層と、
を供給するステップと、
前記第1のコア層、前記第2のコア材料層、および前記中央誘電体材料層をプレスして、事前除去領域を有し、少なくとも前記コア回路層の一部が前記事前除去領域内に位置する合成回路構造を形成するステップと、
前記中央誘電体材料層の、前記事前除去領域の周囲に位置する部分および前記事前除去領域の周囲に位置する前記第2コア材料層を除去するステップと、
前記中央誘電体材料層の、前記事前除去領域内に位置する部分および前記第2のコア材料層の、前記事前除去領域内に位置する部分を除去し、中央誘電体層および第2のコア層を形成するステップと、
を含み、
前記第1のコア層、前記第2のコア材料層および前記中央誘電体材料層をプレスするステップが、
第1の導電層および、前記第1のコア層と前記第1の導電層との間に位置する第1の誘電体材料層を、前記第1のコア層の上にプレスするステップと、
第2の導電層および、前記第2のコア層と前記第2の導電層の間に位置する第2の誘電体材料層を、前記第2のコア層の上にプレスするステップと、
前記第1の導電層および前記第2の導電層をパターニングして、第1の回路層および第2の回路層を形成するステップと、
をさらに含み、
前記コア回路層がレーザーレジストパターンを有し、前記レーザーレジストパターンが前記事前除去領域の周囲に位置し、前記コア回路層の一部を露出させ、
前記中央誘電体材料層の、前記事前除去領域の周囲に位置する部分および前記第2のコア材料層の、前記事前除去領域の周囲に位置する部分を除去する技術にレーザーエッチングの技術を含むこと、を特徴とする、回路基板を製造する方法。 A method of manufacturing a circuit board, comprising:
A first core layer comprising a core dielectric layer and a core circuit layer, wherein the core circuit layer is disposed on the core dielectric layer;
A second core material layer disposed on the first core layer;
A central dielectric material layer disposed between the first core layer and the second core material layer;
Supplying a step;
The first core layer, the second core material layer, and the central dielectric material layer are pressed to have a pre-removed region, and at least a part of the core circuit layer is in the pre-removed region. Forming a located composite circuit structure; and
Removing a portion of the central dielectric material layer located around the pre-removed region and the second core material layer located around the pre-removed region;
Removing a portion of the central dielectric material layer located within the pre-removed region and a portion of the second core material layer located within the pre-removed region; Forming a core layer;
Including
Pressing the first core layer, the second core material layer, and the central dielectric material layer;
Pressing a first conductive layer and a first dielectric material layer located between the first core layer and the first conductive layer on the first core layer;
Pressing a second conductive layer and a second dielectric material layer located between the second core layer and the second conductive layer onto the second core layer;
Patterning the first conductive layer and the second conductive layer to form a first circuit layer and a second circuit layer;
Further including
The core circuit layer has a laser resist pattern, the laser resist pattern is located around the pre-removed region, exposing a part of the core circuit layer ;
Laser etching technology is used to remove a portion of the central dielectric material layer located around the pre-removed region and a portion of the second core material layer located around the pre-removed region. A method of manufacturing a circuit board , comprising :
前記中央誘電体材料層の、前記事前除去領域内に位置する部分および前記第2のコア材料層の、前記事前除去領域内に位置する部分を除去する際に、前記第2の誘電体材料層の、前記事前除去領域内に位置する部分を除去して、第2の誘電体層を形成するステップと、
をさらに含む、請求項1に記載の製造方法。 In removing the portion of the central dielectric material layer located around the pre-removed region and the portion of the second core material layer located around the pre-removed region, the second Removing a portion of the dielectric material layer located around the pre-removed region;
In removing the portion of the central dielectric material layer located in the pre-removed region and the portion of the second core material layer located in the pre-removed region, the second dielectric Removing a portion of the material layer located within the pre-removed region to form a second dielectric layer;
The manufacturing method according to claim 1, further comprising:
をさらに含む、請求項1に記載の製造方法。 Performing an etching process or a mechanical process to remove the laser resist pattern;
Further comprising, process of claim 1.
を特徴とする、請求項1に記載の製造方法。 A lift-off technique is included as a technique for removing a portion of the central dielectric material layer located in the pre-removed region and a portion of the second core material layer located in the pre-removed region. ,
The manufacturing method of Claim 1 characterized by these.
を特徴とする、請求項1に記載の製造方法。 The first core layer further includes a protective layer covering a portion of the core circuit layer located in the pre-removal region;
The manufacturing method of Claim 1 characterized by these.
をさらに含む、請求項5に記載の製造方法。 The protective layer when or after removing the portion of the central dielectric material layer located in the pre-removed region and the portion of the second core material layer located in the pre-removed region Removing steps,
The manufacturing method according to claim 5 , further comprising:
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