JP5527353B2 - Gate drive circuit - Google Patents
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Description
本発明は、スイッチング特性を改善したゲート駆動回路に係り、特にパワースイッチング素子のスイッチング特性の改善に適したゲート駆動回路に関するものである。 The present invention relates to a gate driving circuit having improved switching characteristics, and more particularly to a gate driving circuit suitable for improving switching characteristics of a power switching element.
インバータなどのブリッジ回路は複数のパワー半導体素子を備えることが一般的である。パワー半導体素子としては、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴなどの電圧駆動型パワー半導体素子が多く用いられている。電圧駆動型パワー半導体素子のゲート電圧の制御を行う回路はゲート駆動回路とよばれる。ゲート駆動回路によりパワー半導体素子のスイッチングを行う。 A bridge circuit such as an inverter generally includes a plurality of power semiconductor elements. As the power semiconductor element, for example, a voltage-driven power semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor) or a MOSFET is often used. A circuit that controls the gate voltage of the voltage-driven power semiconductor element is called a gate drive circuit. The power semiconductor element is switched by the gate drive circuit.
特許文献１には前述のゲート駆動回路の一例が提案されている。特許文献１に開示のゲート駆動回路は、ゲートのオン動作を行うオン側回路とオフ動作を行うオフ側回路とにそれぞれ遅延回路を備える。そして、パワー半導体素子をオンすべきときには、まず抵抗を介して緩やかにゲート電圧を上昇させる。次いで前述の遅延回路により遅れてゲートに印加される電圧により、ゲート電圧を定常状態の電圧まで上げる。一方パワー半導体素子をオフすべきときは、まず抵抗を介して緩やかにゲート電圧を低下させる。次いで前述の遅延回路により遅れてゲート電圧を接地電位まで低下させる。
特許文献１のゲート駆動回路の構成によれば、パワー半導体素子のオン動作時にパワー半導体素子のゲート電圧を時間的に二段階に分けて上昇させる。またオフ動作時にもパワー半導体素子のゲート電圧を時間的に二段階に分けて低下させる。このように緩やかにゲート電圧を変化させることは放射ノイズの低下に有効である。また、オン／オフ時間を抑制できるからスイッチング損失の低下にも有効である。
According to the configuration of the gate drive circuit of
特許文献１に開示のゲート駆動回路では放射ノイズとスイッチング損失の低減ができる。しかしながら、特許文献１に開示のゲート駆動回路で制御されるパワー半導体素子は、アーム短絡により素子が劣化することが考えられる。すなわち、アーム短絡時におけるパワー半導体素子のゲート電圧が高いために、パワー半導体素子に大きな電流が流れ、素子の劣化が起こるという問題があった。そこで前述の劣化が起こらないように十分な短絡耐量をもたせるためには、素子のゲート電圧を低く推移させれば良いが、それでは定常損失が増大してしまう。このように特許文献１に開示のゲート駆動回路では、短絡耐量が不十分であるという問題があった。また、短絡耐量を十分得ようとすると定常損失が増加する問題があった。
The gate drive circuit disclosed in
本発明は、上述のような課題を解決するためになされたもので、パワー半導体素子のスイッチング特性を任意に決定でき、十分な短絡耐量と、定常損失の抑制ができるゲート駆動回路を提供することを目的とする。 The present invention has been made to solve the above-described problems, and provides a gate drive circuit capable of arbitrarily determining the switching characteristics of a power semiconductor element, capable of sufficiently withstanding short-circuit resistance and suppressing steady loss. With the goal.
本願の発明に係るゲート駆動回路は、パワースイッチング素子のゲートのオン動作を行うオン動作回路を備え、該オン動作回路は、ゲート駆動信号を受けてから一定時間経過後に電源と該ゲートを接続する第一オン回路と、該ゲート駆動信号を受ける上限リミット部と、ベースに該上限リミット部の出力が印加されコレクタが該電源に接続されエミッタが該ゲートに接続されたバイポーラトランジスタと、を有する第二オン回路と、を備え、該上限リミット部は、該ゲート駆動信号が第一オン電圧より大きい場合はその値を減じて第一オン電圧を出力することを特徴とする。 A gate drive circuit according to the invention of the present application includes an on-operation circuit that performs an on-operation of a gate of a power switching element, and the on-operation circuit connects a power source and the gate after a lapse of a certain time after receiving a gate drive signal. A first ON circuit; an upper limit unit that receives the gate drive signal; and a bipolar transistor having an output of the upper limit unit applied to a base, a collector connected to the power supply, and an emitter connected to the gate. A second ON circuit, and the upper limit unit outputs a first ON voltage by reducing the value when the gate drive signal is larger than the first ON voltage .
本願の発明に係る他のゲート駆動回路は、パワースイッチング素子のゲートのオフ動作を行うオフ動作回路を備え、該オフ動作回路は、ゲート駆動信号を受けてから一定時間経過後に該ゲートと接地端子を接続する第一オフ回路と、該ゲート駆動信号を受ける下限リミット部と、ベースに該下限リミット部の出力が印加されコレクタが該接地端子に接続されエミッタが該ゲートに接続されたバイポーラトランジスタと、を有する第二オフ回路と、を備え、該下限リミット部は、該ゲート駆動信号が所定値より大きい場合はその値を減じて第一オフ電圧を出力し、該第一オフ電圧は該パワースイッチング素子の閾値電圧より高く定常状態のゲート電圧よりは低い値であることを特徴とする。 Another gate drive circuit according to the invention of the present application includes an off operation circuit that performs an off operation of the gate of the power switching element, and the off operation circuit includes a gate and a ground terminal after a predetermined time has elapsed after receiving the gate drive signal. A first off circuit that connects the gate, a lower limit unit that receives the gate drive signal, a bipolar transistor that has an output of the lower limit unit applied to a base, a collector connected to the ground terminal, and an emitter connected to the gate , and a second off-circuit having a lower limit limiting portion, when the gate drive signal is larger than a predetermined value and outputs a first turn-off voltage by subtracting the value, the first turn-off voltage is the power It is characterized by being higher than the threshold voltage of the switching element and lower than the steady state gate voltage.
本発明によりパワースイッチング素子のスイッチング特性を任意に決定でき、十分な短絡耐量と、定常損失の抑制が可能となる。 According to the present invention, the switching characteristics of the power switching element can be arbitrarily determined, and sufficient short-circuit resistance and steady loss can be suppressed.
実施の形態1
本実施形態はパワースイッチング素子のスイッチング特性を、そのオン特性に関して最適化できるゲート駆動回路に関する。図１は本実施形態のゲート駆動回路の構成を説明する回路図である。本実施形態のゲート駆動回路１０はパワースイッチング素子３２のゲートを駆動するための回路である。パワースイッチング素子３２としては、電圧駆動型のバイポーラトランジスタ、ＭＯＳＦＥＴなどであれば特に限定されないが、本実施形態ではＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が用いられている。本実施形態のパワースイッチング素子３２はアームの一部を構成するものである。
The present embodiment relates to a gate drive circuit that can optimize the switching characteristics of a power switching element with respect to its on characteristics. FIG. 1 is a circuit diagram illustrating the configuration of the gate drive circuit of this embodiment. The
ゲート駆動回路１０はオン側回路３８を備える。オン側回路３８はパワースイッチング素子３２のオン動作を行うために形成される。オン側回路３８は第一オン側電源回路５０と第二オン側電源回路５２を備える。第一オン側電源回路５０と第二オン側電源回路５２は図２で示す構成である。まず第一オン側電源回路５０について図１を用いて説明する。第一オン側電源回路５０は第一オン電源１８を備える。第一オン電源１８は第一オン電圧ＶＤを生成する電源である。この電圧ＶＤは、パワースイッチング素子３２がアーム短絡したときにもその短絡電流を抑制できる値に設定されている。すなわち、電圧ＶＤは、電圧ＶＤがパワースイッチング素子３２のゲートに印加されているときにアーム短絡が起こったとしても、パワースイッチング素子３２に特性変動などの悪影響を与えない又は悪影響を許容範囲内に抑制できる値である。また、電圧ＶＤは上の要件を満たしながらも、パワースイッチング素子３２の閾値電圧よりも高い電圧である。
The
そして第一オン電源１８は第一オンスイッチ１４と接続されている。この第一オンスイッチ１４はゲート駆動信号送信部１２から発せられるゲート駆動信号に基づきスイッチングを行う。第一オンスイッチ１４は例えば、バイポーラトランジスタやＭＯＳＦＥＴで構成される。
The first on
前述の第一オンスイッチ１４にはダイオード２０が接続されている。ダイオード２０の意義は主に、第一オン電源１８に逆方向電流が流れることを防止することである。さらに、ダイオード２０には第一オン抵抗２２が接続されている。第一オン抵抗２２はスイッチング速度を調整するために配置されている。第一オン抵抗２２の抵抗値はＲ１である。そして、第一オン抵抗２２にはパワースイッチング素子３２のゲートが接続される。
A
よって、本実施形態の第一オン側電源回路５０は以下の構成を備える。すなわち、第一オン電源１８−第一オンスイッチ１４−ダイオード２０−第一オン抵抗２２−パワースイッチング素子３２のゲートの順で接続される構成を備える。そして上述の各接続を行う配線を第一オン配線４０と称する。
Therefore, the first on-side
一方、第二オン側電源回路５２はオン側回路３８の一部であり、第一オン側電源回路５０とは重複しない領域に形成される。そして、パワースイッチング素子３２のゲートに電圧を供給する点においては第一オン側電源回路５０と同様である。以下、第二オン側電源回路５２の構成について図１を用いて説明する。
On the other hand, the second on-
第二オン側電源回路５２は第二オン電源３０を備える。第二オン電源３０は第二オン電圧ＶＣを生成する。ここで、ＶＣの値は、パワースイッチング素子３２のオン状態であって、かつ定常状態であるときにゲートに印加すべき値とする。ここで、ＶＣは、第一オン電源１８の生成する電圧であるＶＤよりも高い値である。
The second on-
このような第二オン電源３０は第二オンスイッチ２８と接続されている。この第二オンスイッチ２８は第一オンスイッチ１４と同様にバイポーラトランジスタでもＭＯＳＦＥＴでも良い。第二オンスイッチ２８のオン、オフを切り替えるのはゲート駆動信号送信部１２から送信されるゲート駆動信号である。そして、このゲート駆動信号送信部１２と第二オンスイッチ２８との間にはオン側遅延回路６２が配置されている。オン側遅延回路６２は前述のゲート駆動信号を遅延させて出力する回路である。よって、ゲート駆動信号送信部１２から送信された信号はすぐには第二オンスイッチ２８には伝送されず、一定時間遅延されて第二オンスイッチ２８に伝送される。
Such a second
図１において、オン側遅延回路６２はボックスで示されているが、その詳細は図５に示されている。本実施形態のオン側遅延回路６２は図５のように構成されている。ここで、図５のＩＮＰＵＴとはゲート駆動信号送信部１２から送信されるゲート駆動信号のことである。一方ＯＵＴＰＵＴとは第二オンスイッチ２８に伝送される信号を表す。ところで、ゲート駆動信号としては、ＨかＬの二通りの値を取り得る。よって、図５の構成にしておくことで、ゲート駆動信号がＬからＨになるときのＯＵＴＰＵＴはＲとＣで構成される１次遅れフィルタにより遅延する。また、ゲート駆動信号がＨからＬになるときはＲをダイオードＤでバイパスするため遅延は起こらない。
In FIG. 1, the on-side delay circuit 62 is shown by a box, and details thereof are shown in FIG. The on-side delay circuit 62 of this embodiment is configured as shown in FIG. Here, INPUT in FIG. 5 is a gate drive signal transmitted from the gate
このような構成のオン側遅延回路６２について、実際のＩＮＰＵＴとＯＵＴＰＵＴの波形が図６に示されている。図６から、オン側遅延回路６２にＩＮＰＵＴがあったとき、一定時間だけ遅延してＯＵＴＰＵＴを出力していることが分かる。図６に記載の遅延の長さは図５のキャパシターの電気容量などに依存するものであり任意に定めることができる。 FIG. 6 shows actual INPUT and OUTPUT waveforms for the ON-side delay circuit 62 having such a configuration. From FIG. 6, it can be seen that when INPUT is present in the on-side delay circuit 62, OUTPUT is output after being delayed by a predetermined time. The length of the delay described in FIG. 6 depends on the capacitance of the capacitor in FIG. 5 and can be arbitrarily determined.
このような構成であるオン側遅延回路６２により制御される第二オンスイッチ２８には、第二オン抵抗２６が接続されている。第二オン抵抗２６の抵抗値はＲ２である。第二オン抵抗２６はスイッチング速度を調整するために配置されている。そして第二オン抵抗２６にはパワースイッチング素子３２のゲートが接続される。
The second on-
よって、本実施形態の第二オン側電源回路５２は、第二オン電源３０−オン側遅延回路６２により制御される第二オンスイッチ２８−第二オン抵抗２６−パワースイッチング素子３２のゲートの順で接続される構成を備える。そして上述の各接続を行う配線を第二オン配線６０と称する。
Therefore, the second on-side
ここまでで、本実施形態のゲート駆動回路１０のオン側回路３８について説明した。次いで本実施形態のゲート駆動回路１０が備えるオフ側回路について説明する。オフ側回路はパワースイッチング素子３２のオフ動作を行うための回路である。本実施形態のオフ側回路はオフ側スイッチ１６を備える。オフ側スイッチ１６は、ゲート駆動信号送信部１２から送信される信号によりスイッチングを行うスイッチである。オフ側スイッチ１６の一端は接地端子と接続されている。そしてオフ側スイッチ１６の他端はオフ抵抗２４と接続されている。オフ抵抗２４の抵抗値はＲ３である。オフ抵抗２４はパワースイッチング素子３２のオフ動作を緩やかに行うために配置されるものである。そして、オフ抵抗２４はパワースイッチング素子３２のゲートと接続されている。本実施形態のオフ側回路は上述の構成を備える。
Up to this point, the on-
本実施形態のパワースイッチング素子３２のコレクタ−エミッタ間は電源３６により電圧供給を受ける。そして、パワースイッチング素子３２は負荷３４のオン、オフを制御する。
The
図３は本実施形態のゲート駆動回路１０の動作について説明するタイミングチャートである。図３において区間１はパワースイッチング素子３２のオン動作中の区間である。区間２は定常状態の区間である。区間３はオフ動作中の区間である。まず、区間１ではゲート駆動信号送信部１２からパワースイッチング素子３２のゲートをオンすべき信号（以後、Ｈ信号と称する）が伝送される。Ｈ信号により第一オンスイッチ１４はオンとなる。このとき、第二オンスイッチ２８とオフ側スイッチ１６とはオフである。よって、前述した第一オン側電源回路５０のみがオンとなる。これにより区間１ではパワースイッチング素子３２のゲートにはＶＤの電圧が印加される。ここで、第一オン側電源回路５０には第一オン抵抗２２が配置されているため、パワースイッチング素子３２のゲートに印加される電圧は緩やかにＶＤまで到達する。
FIG. 3 is a timing chart for explaining the operation of the
次いで区間２について説明する。第二オンスイッチ２８は区間２において、オン側遅延回路６２により遅延されたＨ信号を受け取る。区間２では、第二オンスイッチ２８がオン状態となる。そして、パワースイッチング素子３２のゲートにはＶＣが印加される。すなわち、オン側遅延回路６２がどの程度Ｈ信号を遅延させるかによって区間２のスタートするタイミングが決まる。換言すれば、オン側遅延回路６２がどの程度Ｈ信号を遅延させるかによって区間１の長さが決まる。本実施形態では区間１の長さが「アーム短絡を検出しそれをストップできる時間」と一致するように、オン側遅延回路６２のキャパシターの電気容量などを定めている。前述の「アーム短絡を検出しそれをストップできる時間」とは、より具体的には数μ秒程度であることが一般的である。
Next,
また、区間２のように、第一オンスイッチ１４と第二オンスイッチ２８とが同時にオン状態であるときは、第二オン電源３０−第二オンスイッチ２８−第二オン抵抗２６−第一オン抵抗２２−第一オンスイッチ１４−第一オン電源１８の経路で電流が流れ、第一オン電源１８や第一オンスイッチ１４にダメージを与えることが考えられる。このようなことを防止するためにダイオード２０が配置されており、前述の経路で電流が流れることを防止している。
Further, when the first on
次いで、区間３について説明する。区間３では、パワースイッチング素子３２のオフ動作が行われる。ゲート駆動信号送信部１２から伝送される信号がＨ信号からＬ信号へ変移すると区間３がスタートする。Ｌ信号とはパワースイッチング素子３２をオフとすべき信号である。前述のＬ信号が発せられると、第一オンスイッチ１４と第二オンスイッチ２８はオフとなる。また、オフ側スイッチ１６はオン状態となる。よって区間３においては、前述のオフ側回路がオン状態になる。オフ側スイッチ１６は接地端子に接続されているから、パワースイッチング素子３２のゲートへ印加される電圧は徐々に引き下げられパワースイッチング素子３２のオフ動作が終了する。
Next,
ここで、本実施形態の特徴を理解するために、比較例について説明する。比較例については図７−図１０を用いて説明する。図７には比較例１のゲート駆動回路が示されている。比較例１のゲート駆動回路は図７中の破線に囲まれた部分である。このような構成とするとオン動作時には、図７中のＱ２がオンとなり電圧ＶＤをＩＧＢＴであるＱ１のゲートに印加する。一方オフ動作時には図７中のＱ３がオンとなりＱ１のゲート電圧を引き下げる。これによりＱ１はオフ状態となる。この場合オン動作とオフ動作の速度はゲート抵抗Ｒｇに依存して決まる。 Here, in order to understand the features of the present embodiment, a comparative example will be described. A comparative example will be described with reference to FIGS. FIG. 7 shows a gate drive circuit of Comparative Example 1. The gate drive circuit of Comparative Example 1 is a portion surrounded by a broken line in FIG. With such a configuration, at the time of the on operation, Q2 in FIG. 7 is turned on and the voltage VD is applied to the gate of Q1, which is an IGBT. On the other hand, Q3 in FIG. 7 is turned on during the off operation, and the gate voltage of Q1 is lowered. As a result, Q1 is turned off. In this case, the speed of the on operation and the off operation is determined depending on the gate resistance Rg.
図８は比較例１のオン動作時（ターンオン時）の波形を表す。図８の横軸は時間である。比較例１のＶＣＥ（ＳＡＴ）は２Ｖ程度であるところ、ターンオン後においてもＶＣＥが１０Ｖ程度を推移しており損失が大きいことが分かる。なお、ターンオン後のＶＣＥの値は図８の破線で囲む領域に示されている。このようにスイッチング速度、すなわちｄＶ／ｄｔ（又はｄＩ／ｄｔ）を遅くするとＶＣＥが低下しづらいため損失が大きい。しかしながらスイッチング速度を上昇させると、放射ノイズが増大する。このように損失と放射ノイズとはトレードオフの関係であり、両者を理想的な値に保つことは困難であった。これを第一のトレードオフと称する。 FIG. 8 shows a waveform at the time of ON operation (turn-on time) of Comparative Example 1. The horizontal axis in FIG. 8 is time. The VCE (SAT) of Comparative Example 1 is about 2V, and it can be seen that the loss is large because the VCE remains at about 10V even after turn-on. Note that the value of VCE after turn-on is shown in a region surrounded by a broken line in FIG. As described above, when the switching speed, that is, dV / dt (or dI / dt) is decreased, the VCE is difficult to decrease, and thus the loss is large. However, increasing the switching speed increases radiated noise. Thus, loss and radiation noise are in a trade-off relationship, and it has been difficult to keep both at ideal values. This is called the first trade-off.
図９は比較例２のゲート駆動回路を説明する図である。図９において破線で囲まれた領域が比較例２のゲート駆動回路である。比較例２は特許文献１に記載の発明の引用である。比較例２の比較例１との相違点はＩＧＢＴのオン動作時に用いられる回路に遅延回路６１が組み込まれている点である。比較例２の構成でＩＧＢＴのオン動作を行うときは、まずスイッチＱ２がオンする。スイッチＱ２とＩＧＢＴのゲートまでの配線には抵抗Ｒ１が配置されている。スイッチＱ２がオンとなりＩＧＢＴのゲートに電圧印加を行うと抵抗Ｒ１の効果により、前述の電圧印加は緩やかに行われる。その後、遅延回路６１によってスイッチＱ４が遅れてオン状態になる。スイッチＱ４は電源Ｖ１とＩＧＢＴのゲートとを抵抗素子を介さずに接続している。ゆえにスイッチＱ４がオン状態となるとＩＧＢＴのゲート電圧は速やかにＶＣまで到達する。
FIG. 9 is a diagram for explaining a gate drive circuit according to a second comparative example. In FIG. 9, a region surrounded by a broken line is the gate drive circuit of Comparative Example 2. Comparative Example 2 is a citation of the invention described in
比較例２は遅延回路６１を用いてＩＧＢＴのオン動作を二段階に分けて行う。このようにする目的は、前述の第一のトレードオフを解決することである。すなわち、トランジスターＱ２をオン状態としてＩＧＢＴのゲート電圧を緩やかに立ち上げることで放射ノイズを抑制する。次いで遅延回路６１により遅延してＩＧＢＴのゲート電圧をＶＣまで上昇させることで、ＶＣＥを低下させ損失を抑制する。よって比較例２は第一のトレードオフに起因する問題を解決している。
In Comparative Example 2, the IGBT is turned on in two stages using the
しかしながら、比較例２の構成によるＩＧＢＴのスイッチングでは、スイッチング時のアーム短絡などに対して十分な短絡耐量をもたないことが考えられる。以後比較例２の課題について説明する。 However, it is conceivable that the switching of the IGBT having the configuration of the comparative example 2 does not have a sufficient short-circuit tolerance with respect to an arm short circuit at the time of switching. Hereinafter, the problem of the comparative example 2 will be described.
一般にインバータなどでは、パワースイッチング素子を直列接続してアームを構成し、そのアームを並列接続してＨブリッジや３相インバータなどを構成する。一例としてＨブリッジを図１０に示す。図１０のＨブリッジ１０はＩＧＢＴであるＱ１、Ｑ２、Ｑ３、Ｑ４を備える。Ｑ１、Ｑ２、Ｑ３、Ｑ４それぞれに、並列にダイオードＤ１、Ｄ２、Ｄ３、Ｄ４が形成される。Ｑ１、Ｑ２、Ｑ３、Ｑ４はそれぞれＤｒｉｖｅｒＡ、ＤｒｉｖｅｒＢ、ＤｒｉｖｅｒＣ、ＤｒｉｖｅｒＤによってオン、オフの動作が制御される。
In general, in an inverter or the like, power switching elements are connected in series to form an arm, and the arms are connected in parallel to form an H bridge, a three-phase inverter, or the like. An H bridge is shown in FIG. 10 as an example. The
図１０のＨブリッジで、Ｑ１、Ｑ２、Ｑ３＝ＯＦＦ、Ｑ４＝ＯＮでＬＯＡＤ（負荷）が誘導性負荷でＤ２とＱ４を経由して電流が流れている状態を考える。この状態ではＱ２のコレクタ−エミッタ間にＤ２の順方向電圧降下分の電圧が印加されている。次に、Ｑ１がオンするとＱ１とＱ４を経由してＬＯＡＤに電流が流れ始める。このときＤ２に流れる電流は減少する。そしてＱ２のコレクタ−エミッタ間とＤ２には電源Ｖ２の電圧が印加されるようになる。Ｑ２については、コレクタ−エミッタ間電圧が急激に増加すると、コレクタ−ゲート間の帰還容量を介してゲート−エミッタ間の入力容量が充電され、ゲート電圧が増加する。ゲート電圧が増加し、Ｑ２の閾値電圧を超えるとＱ２がオンしＱ１とＱ２がともにオンのアーム短絡状態となる。 In the H bridge of FIG. 10, a state is considered in which Q1, Q2, Q3 = OFF, Q4 = ON and LOAD (load) is an inductive load and a current flows through D2 and Q4. In this state, a voltage corresponding to the forward voltage drop of D2 is applied between the collector and emitter of Q2. Next, when Q1 is turned on, a current starts to flow through LOAD via Q1 and Q4. At this time, the current flowing through D2 decreases. The voltage of the power source V2 is applied between the collector and emitter of Q2 and D2. As for Q2, when the collector-emitter voltage rapidly increases, the gate-emitter input capacitance is charged via the collector-gate feedback capacitance, and the gate voltage increases. When the gate voltage increases and exceeds the threshold voltage of Q2, Q2 is turned on and both the Q1 and Q2 are turned on, resulting in an arm short circuit state.
アーム短絡が発生するとアームに過大な電流が流れることになるため、この場合Ｑ１、Ｑ２にダメージを与えることが考えられる。また、これはアーム短絡の一例であり、誤動作などの他のモードによるアーム短絡も考えられる。 If an arm short circuit occurs, an excessive current flows through the arm. In this case, it is conceivable to damage Q1 and Q2. This is an example of an arm short circuit, and an arm short circuit due to another mode such as a malfunction may be considered.
ここで、図９におけるパワースイッチング素子（ＩＧＢＴ）Ｑ１が、図１０のようなＨブリッジの一部として用いられてアーム短絡が発生したときの短絡耐量について考える。図９のＱ２を経由するルートでＱ１のゲート電圧が供給されている間は、Ｑ１に供給される電圧は、一定の値を維持せず、緩やかに上昇する。このときにアーム短絡が起こると、Ｑ１に大きい電流が流れＱ１がダメージを受けることが考えられる。これを回避するために図９のＲ１として抵抗値の高いものを使用すると、アーム短絡時にＱ１に大電流が流れることを回避できるが、ＶＣＥの立ち下がりが遅くなりスイッチング損失が増加する。又は駆動回路電源Ｖ１の電圧ＶＣを下げることによりアーム短絡時の電流を低減することが可能だが定常損失が増加する。ゆえに短絡耐量の確保と定常損失の低減とはトレードオフの関係にあり、両者を理想的な状態とすることは困難であった。これを第二のトレードオフと称する。比較例２では第二のトレードオフの問題を解決できないという問題があった。 Here, the short-circuit tolerance when the power switching element (IGBT) Q1 in FIG. 9 is used as a part of the H-bridge as shown in FIG. While the gate voltage of Q1 is being supplied via the route via Q2 in FIG. 9, the voltage supplied to Q1 does not maintain a constant value but rises slowly. If an arm short circuit occurs at this time, it is considered that a large current flows through Q1 and Q1 is damaged. In order to avoid this, if a resistor having a high resistance value is used as R1 in FIG. 9, it is possible to avoid a large current flowing through Q1 when the arm is short-circuited, but the fall of VCE is delayed and the switching loss is increased. Alternatively, it is possible to reduce the current when the arm is short-circuited by lowering the voltage VC of the drive circuit power supply V1, but the steady loss increases. Therefore, there is a trade-off relationship between securing the short-circuit withstand capability and reducing the steady loss, and it has been difficult to make them ideal. This is called the second trade-off. Comparative Example 2 has a problem that the second trade-off problem cannot be solved.
本実施形態の構成によれば、前述の問題を解決できる。本実施形態ではオン動作を行うべき第一オン側電源回路５０が、第一オン側電源回路５０専用の電源である第一オン電源１８を備える。パワースイッチング素子３２のオン動作時にゲートに印加される電圧は第一オン電源１８から供給される。よって、図３の区間１において印加される電圧はＶＤ以下に保たれる。ＶＤはアーム短絡が起こってもパワースイッチング素子３２に特性変動などの悪影響を与えない又は悪影響を許容範囲内に抑制できる値であり、安全にアーム短絡を検出、ストップできるものである。
According to the configuration of the present embodiment, the above-described problem can be solved. In the present embodiment, the first on-side
また、区間１に続いて、パワースイッチング素子を定常状態とする区間２へと移行すべく第二オン側電源回路５２が設けられているため、パワースイッチング素子は速やかに定常状態へ移行する。よって、図８の破線で囲む領域のように、ＶＣＥが高い値を保つ事に起因する損失を抑制できる。ゆえに本実施形態の構成によればスイッチングの損失を低減することができる。
In addition, since the second on-side
ここまでの記載をまとめると、本実施形態の構成によれば、区間１で表されるオン動作時において十分な短絡耐量を有し、区間２では確実に定常状態に到達するため損失を低減できる。本実施形態のゲート駆動回路１０によって制御されるパワースイッチング素子は、該パワースイッチング素子がアームの一部を構成する場合でも短絡耐量が高い。ここで、図４に本実施形態の構成におけるパワースイッチング素子のオン動作時における短絡電流と、比較例１の構成における同短絡耐量とを比較したグラフを示す。このグラフは、意図的にアーム短絡を行い短絡電流を測定したデータを用いている。図４から、本実施形態の構成により短絡電流が抑制されていることが分かる。
To summarize the description so far, according to the configuration of the present embodiment, it has a sufficient short-circuit withstand capability at the time of the ON operation represented by the
本実施形態においては、第一オン側電源回路５０は、第一オン電源１８−第一オンスイッチ１４−ダイオード２０−第一オン抵抗２２―パワースイッチング素子３２のゲートの順で接続される構成としたが本発明はこれに限定されない。すなわち、第一オン電源１８とパワースイッチング素子のゲートとの間に第一オンスイッチ１４、ダイオード２０、第一オン抵抗２２が配置されている限り本発明の効果は得られるから、これらの接続の順序は任意である。
In the present embodiment, the first ON-side
本実施形態においては、オン側遅延回路６２の構成を図５に示す通りとしたが本発明はこれに限定されない。ゲート駆動信号を所定時間だけ遅延して第二オンスイッチ２８に伝送できる限りにおいては本発明の効果を得られるからオン側遅延回路の構成は他の構成であっても良い。
In the present embodiment, the configuration of the on-side delay circuit 62 is as shown in FIG. 5, but the present invention is not limited to this. Since the effect of the present invention can be obtained as long as the gate drive signal can be delayed by a predetermined time and transmitted to the second on
本実施形態においては、ダイオード２０を配置したが本発明はこれに限定されない。すなわちダイオード２０がなくても本発明の効果は得られるからダイオード２０がない構成であっても良い。
In the present embodiment, the
実施の形態２
本実施形態はパワースイッチング素子のスイッチング特性を、そのオフ特性に関して最適化できるゲート駆動回路に関する。図１１は本実施形態の構成を説明する図である。本実施形態のゲート駆動回路１００はオフ側回路１０２を備える。オフ側回路１０２はパワースイッチング素子３２のオフ動作を行う。一方ゲート駆動回路１００のオフ側回路１０２以外の部分にはオン側回路が形成されており、パワースイッチング素子のオン動作を行う。なお、パワースイッチング素子３２のオン状態における定常状態では、オン側スイッチ１３２がオンとなり、パワースイッチング素子３２のゲートに電圧ＶＣが印加される。
The present embodiment relates to a gate drive circuit that can optimize the switching characteristics of a power switching element with respect to its off characteristics. FIG. 11 is a diagram illustrating the configuration of the present embodiment. The
図１２は図１１で説明したオフ側回路１０２について説明する図である。図１２に示す通り、オフ側回路１０２は第一オフ側電源回路１０４と第二オフ側回路１０６とを備える。まず第一オフ側電源回路１０４の構成について図１１で説明する。第一オフ側電源回路１０４は第一オフ電源１０８を備える。第一オフ電源１０８はＶ４の電圧をパワースイッチング素子３２のゲートへ供給するための電源である。ここで、電圧Ｖ４はパワースイッチング素子３２の閾値電圧よりわずかに高い程度の値であり、定常状態のゲート電圧よりは低い値である。さらに、Ｖ４はアーム短絡が起こった際にパワースイッチング素子３２に特性変動などの悪影響を与えない又は悪影響を許容範囲内に抑制できる値である。
FIG. 12 is a diagram illustrating the off-
第一オフ電源１０８の一端は接地端子と接続される。第一オフ電源１０８の他端は第一オフスイッチ１１０と接続される。第一オフスイッチ１１０はゲート駆動信号送信部１２から伝送される信号によりスイッチングを行う。第一オフスイッチ１１０としてはバイポーラトランジスタやＭＯＳＦＥＴなどが用いられる。
One end of the first
第一オフスイッチ１１０にはダイオード１１２が接続されている。ダイオード１１２には第一オフ抵抗１１４が接続されている。第一オフ抵抗１１４の抵抗値はＲ３である。ここで、抵抗値Ｒ３は後述の抵抗値Ｒ４より小さい値である。また、抵抗値Ｒ３は、パワースイッチング素子３２がＶＣを印加されている定常状態からＶ４を印加してオフ動作を開始するスピードを決める。本実施形態では抵抗Ｒ３はパワースイッチング素子３２のゲートに印加する電圧を迅速にＶ４まで立ち下げるように十分低い値となっている。より具体的には、パワースイッチング素子３２のゲートに印加される電圧がＶＣからＶ４にまで引き下げられる間に、アーム短絡が起こることがない又は現実的にアーム短絡が起こらない程度まで低い抵抗値となっている。
A
第一オフ抵抗１１４にはパワースイッチング素子３２のゲートが接続される。本実施形態の第一オフ側電源回路１０４は上述の通り、第一オフ電源１０８−第一オフスイッチ１１０−ダイオード１１２−第一オフ抵抗１１４の順で接続されている。この接続は第一オフ配線１１６により行われている。
The gate of the
次いで、第二オフ側回路１０６について説明する。第二オフ側回路１０６は第二オフ配線１２４に形成されている。第二オフ側回路１０６は第二オフスイッチ１１８を備える。第二オフスイッチ１１８は前述の第一オフスイッチ１１０と同様の構成である。また、第二オフスイッチ１１８はオフ側遅延回路１２２により遅延されたゲート駆動信号によりスイッチングを行う。ゲート駆動信号はゲート駆動信号送信部１２から伝送される。また、オフ側遅延回路１２２は図５の構成であり、遅延時間については任意に定めることができる。
Next, the second off-
前述の第二オフスイッチ１１８はその一端が接地端子と接続され他端が第二オフ抵抗１２０と接続されている。第二オフ抵抗１２０の抵抗値はＲ４である。Ｒ４の抵抗値は、パワースイッチング素子３２のゲート電圧を接地電位まで下げるために要する時間を定める。本実施形態の第二オフ抵抗１２０の抵抗値Ｒ４はＲ３より高い値である。
The aforementioned second off
本実施形態のオフ側回路１０２の構成は上述の通りである。一方オン側回路はオン側スイッチ１３２を備える。オン側スイッチ１３２はゲート駆動信号送信部１２から伝送されるゲート駆動信号によりスイッチングをおこなう。オン側スイッチ１３２がオン状態となるとオン側電源１３０によって電圧ＶＣがパワースイッチング素子３２のゲートへ印加される。また、オン側スイッチ１３２と接続されるオン側抵抗１３４はオン動作時のスイッチングのスピードを決める。
The configuration of the off-
図１３は本実施形態のゲート駆動回路１００によるパワースイッチング素子３２のスイッチング動作について説明する図である。区間１はパワースイッチング素子のオン動作を行いその後定常状態で動作する区間である。区間１はゲート駆動信号がＯＮ（Ｈ）となりオン側スイッチ１３２のみがオンとなる。そして、パワースイッチング素子３２のゲートに印加される電圧はＶＣまで引き上げられ、パワースイッチング素子は定常状態となる。
FIG. 13 is a diagram for explaining the switching operation of the
区間２はオフ動作の開始を行う区間である。区間２ではゲート駆動信号がＯＦＦ（Ｌ）となる。これにより第一オフスイッチ１１０のみがオンとなる。よってパワースイッチング素子３２のゲートにはＶ４が印加されるようになる。ここで、区間２が開始されてから前述のゲートにＶ４が印加されるまでに要する時間は第一オフ抵抗１１４に依存する。そして前述の通り第一オフ抵抗１１４の抵抗値Ｒ４は、電圧ＶＣからＶ４への立ち下げを、アーム短絡が起こることがない又は現実的にアーム短絡が起こらない程度の短い時間で行う抵抗値となっている。このように区間２においては、抵抗値Ｒ３が低い値であるから、パワースイッチング素子３２のゲート電圧は迅速にＶ４にまで引き下げられる。
区間３はオフ動作を終了する区間である。区間３ではオフ側遅延回路１２２により遅れて第二オフスイッチ１１８がオンとなる。放電抵抗である第二オフ抵抗１２０の抵抗値Ｒ４はＲ３より高いため、区間３では区間２と比較して緩やかにオフ動作（ゲートの電圧降下）が行われる。区間３では負荷電流の変化率（ｄＩ／ｄｔ）が小さくなるため、寄生インダクタンスによるサージ電圧を低減できる。本実施形態のスイッチング動作は上述の通りである。
A
ここで、本発明の特徴を理解するために比較例３について説明する。比較例３は図１４に示されている。図１４は特許文献１の引用である。図１４の破線で囲む領域は比較例３のゲート駆動回路である。比較例３の構成によると、パワースイッチング素子Ｑ１のターンオフ時にまずスイッチＱ３をオンとする。スイッチＱ３とパワースイッチング素子Ｑ１との間には抵抗Ｒ３が配置されているから、パワースイッチング素子Ｑ１の電圧は緩やかに減少させられる。しかしながらこの電圧の減少はオフ動作を完了するために比較的長い時間を要するため、損失の観点から好ましくない。そこで比較例３では、遅延回路２００により遅れてスイッチＱ４をオンさせる。スイッチＱ４はパワースイッチング素子のゲートとの間に抵抗を備えていない。よってスイッチＱ４のオンとともにパワースイッチング素子のゲート電圧は速やかに接地電位となる。なお、図１５にも図１４の構成と類似のゲート駆動回路を示す。図１５に表されるゲート駆動回路については図１４で表されるゲート駆動回路の変形であり、図１４とほぼ同様のアイデアであるから説明を省略する。
Here, Comparative Example 3 will be described in order to understand the characteristics of the present invention. Comparative Example 3 is shown in FIG. FIG. 14 is a citation of
比較例３のようにターンオフを行うと、スイッチＱ３をオンとし緩やかに電圧を低下させ、次いでスイッチＱ４をオンとしオフ動作を終了するから、スイッチング速度と放射ノイズとのトレードオフである第一のトレードオフを解決できる。しかしながらスイッチＱ３のみがオンとなる時間においては、パワースイッチング素子のゲート電圧が緩やかに低下させられるため、短絡耐量が確保されていない。さらに、放射ノイズ抑制のために抵抗Ｒ３が高い値に設定されているため、パワースイッチング素子のゲート電圧低下に時間がかかるという問題もあった。ここで、抵抗Ｒ３を小さい値とすると、パワースイッチング素子は定常状態からオフ状態へ急激に変移することになるから放射ノイズが増大する。このように、パワースイッチング素子のオフ動作を行う際、放射ノイズ低減とオフ動作の迅速化とはトレードオフの関係にあったため両者を理想的なものとすることは困難であった。これを第三のトレードオフと称する。 When the turn-off is performed as in Comparative Example 3, the switch Q3 is turned on and the voltage is gradually reduced, and then the switch Q4 is turned on and the off operation is terminated. Therefore, the first tradeoff between the switching speed and the radiation noise is achieved. The trade-off can be solved. However, during the time when only the switch Q3 is turned on, the gate voltage of the power switching element is gradually lowered, so that the short-circuit tolerance is not ensured. Furthermore, since the resistance R3 is set to a high value in order to suppress radiation noise, there is a problem that it takes time to lower the gate voltage of the power switching element. Here, if the resistance R3 is set to a small value, the power switching element is suddenly changed from the steady state to the off state, so that radiation noise increases. As described above, when the power switching element is turned off, there is a trade-off between the reduction of radiation noise and the speeding up of the off operation, and it has been difficult to make them ideal. This is called the third trade-off.
本実施形態の構成によれば、比較例３の抱える問題を解決できる。すなわち、パワースイッチング素子３２のゲート電圧はオフ動作の開始後すぐにＶ４まで引き下げられる。Ｖ４はパワースイッチング素子３２の閾値電圧よりわずかに高い程度の値であり、かつアーム短絡が起こった際にパワースイッチング素子３２に特性変動などの悪影響を与えない又は悪影響を許容範囲内に抑制できる値である。よってパワースイッチング素子のオフ動作中の短絡耐量を高めることができる。また、ゲート電圧を定常状態から電圧Ｖ４まで速やかに引き下げるため、比較例３と比べてオフ動作に要する時間を短縮できる。これにより、損失を低減できる。そしてゲート電圧がＶ４まで引き下げられると第二オフ側回路１０６がオンとなって緩やかにオフ動作を終了する。よって、前述の第三のトレードオフを解決し、放射ノイズ低減とオフ動作の迅速化ができる。
According to the configuration of the present embodiment, the problem of Comparative Example 3 can be solved. That is, the gate voltage of the
本実施形態のダイオード１１２と第一オフ抵抗１１４とは接続を入れ替えても本発明の効果を得られる。また、ダイオード１１２は実施の形態１のダイオード２０と同じ働きをする。そしてダイオード１１２は必須の構成ではない。ダイオード１１２が無くても本発明の効果であるオフ特性の向上が可能である。
Even if the connection between the
本実施形態においては、オフ側遅延回路１２２の構成を図５に示す通りとしたが本発明はこれに限定されない。ゲート駆動信号を所定時間だけ遅延して伝送できる限りにおいては本発明の効果を得られるからオフ側遅延回路の構成は他の構成であっても良い。
In the present embodiment, the configuration of the off-
実施の形態３
本実施形態は第一オン電圧を、簡易かつ低コストな方法で変更できるゲート駆動回路に関する。本実施形態のゲート駆動回路は図１で表されるゲート駆動回路と以下の点を除き同様の構成である。すなわち本実施形態の第一オン電圧は、第一オン電源１８ではなく図１６に示すオン側電圧可変回路３００により供給される。従って図１の第一オン電源１８を図１６のオン側電圧可変回路３００に置き換えた構成が本実施形態の構成である。オン側電圧可変回路３００のＯＵＴＰＵＴが第一オン配線４０に接続される。オン側電圧可変回路３００は第一オン電圧としてＶｏｕｔを供給する。なお、本実施形態の構成及び動作は第一オン電圧に関する部分以外は実施の形態１と同様である。
The present embodiment relates to a gate drive circuit that can change the first on-voltage by a simple and low-cost method. The gate drive circuit of this embodiment has the same configuration as the gate drive circuit shown in FIG. 1 except for the following points. That is, the first on-voltage in this embodiment is supplied by the on-side
図１６を用いてオン側電圧可変回路３００の構成を説明する。まずオン側電圧可変回路３００は電源ＶＣＣを備える。電源ＶＣＣはスイッチＱ６のコレクタと接続される。また、電源ＶＣＣは抵抗Ｒを介してツェナーダイオードＤ１〜Ｄ６と接続される。ツェナーダイオードＤ１〜Ｄ６はこの順に直列に接続される。ツェナーダイオードＤ６には接地端子が接続される。ツェナーダイオードＤ１〜Ｄ６はスイッチＱ６のベース電圧を供給する。また、スイッチＱ６のエミッタはＯＵＴＰＵＴと接続されている。
The configuration of the on-side
さらに、ツェナーダイオードＤ１の両端には端子３０２と端子３０４が接続されている。端子３０２と端子３０４はザッピングの手法でＤ１に一定の電流を流してＤ１のアノード・カソード間をショート状態とするために配置される。ツェナーダイオードＤ２〜Ｄ６についても同様に端子が接続されている。
Further, a terminal 302 and a terminal 304 are connected to both ends of the Zener diode D1.
このように構成されたオン側電圧可変回路３００のＯＵＴＰＵＴであるＶｏｕｔは、以下の数式１で表される。
Vout, which is the OUTPUT of the ON-side
「数式１」
Ｖｏｕｔ＝ＶＺ１＋ＶＺ２＋ＶＺ３＋ＶＺ４＋ＶＺ５＋ＶＺ６−ＶＢＥ
"
Vout = VZ1 + VZ2 + VZ3 + VZ4 + VZ5 + VZ6-VBE
数式１においてＶＺ１はツェナーダイオードＤ１のツェナー電圧である。ＶＺ２〜ＶＺ６についても同様である。また、ＶＢＥはスイッチＱ６のベース・エミッタ間電圧である。前述のザッピングの方法を用いてツェナーダイオードＤ１のアノード・カソード間をショート状態とすると、ツェナーダイオードＤ１は抵抗Ｒ１となる。この状態は図１７に示されている。図１７のようにツェナーダイオードＤ１を抵抗化したときのＯＵＴＰＵＴであるＶｏｕｔは以下の数式２で表される。
In
「数式２」
Ｖｏｕｔ＝ＶＺ２＋ＶＺ３＋ＶＺ４＋ＶＺ５＋ＶＺ６−ＶＢＥ
"
Vout = VZ2 + VZ3 + VZ4 + VZ5 + VZ6-VBE
数式２のように、ツェナーダイオードＤ１を抵抗化するとツェナーダイオードＤ１のツェナー電圧分だけ出力電圧Ｖｏｕｔが減少する。このように、任意の数のツェナーダイオードを抵抗化することでＶｏｕｔの値を段階的に変化させることができる。よって本実施形態の第一オン電圧の値は、ゲート駆動回路製造後であっても変更できる。
As shown in
一般に、パワースイッチング素子のゲートに電圧を印加する際の電圧の時間変化、すなわちターンオン速度（ｄＶ／ｄｔ）は前述のゲートの近傍に設けられたゲート抵抗によって制御する。そして、ターンオン速度は、パワースイッチング素子の閾値などによって当初の値から変更する必要の生じることがある。そして、そのような場合にはゲート抵抗を取り替えるか、複数の抵抗を並列接続しておきそれらを切り替えることで対応していた。このようなゲート抵抗の取り替え、切り替えは手作業によるためコスト面で不利である。また、ゲート抵抗を切り替える方法は、電力容量の大きなゲート抵抗と切り替え回路を複数準備する必要があり、実装面積の拡大を招きコスト面で不利である。 In general, the time change of the voltage when applying a voltage to the gate of the power switching element, that is, the turn-on speed (dV / dt) is controlled by the gate resistance provided in the vicinity of the gate. The turn-on speed may need to be changed from the initial value depending on the threshold value of the power switching element. In such a case, the gate resistor is replaced, or a plurality of resistors are connected in parallel and switched. Such replacement and switching of the gate resistance is a manual operation, which is disadvantageous in terms of cost. Also, the method of switching the gate resistance requires preparation of a plurality of gate resistors and switching circuits having a large power capacity, which leads to an increase in mounting area and is disadvantageous in terms of cost.
また、実施形態１の構成において、第一オン電圧はパワースイッチング素子の閾値電圧より高くかつ、短絡耐量が高い値としなければならない。ところが、パワースイッチング素子の閾値は製造されたパワースイッチング素子毎に一定のばらつきが生じる。このようなばらつきに対応するためには製造されたパワースイッチング素子毎に個別に第一オン電圧を定めることが望ましい。 In the configuration of the first embodiment, the first on-voltage must be higher than the threshold voltage of the power switching element and have a high short-circuit tolerance. However, the threshold value of the power switching element has a certain variation for each manufactured power switching element. In order to cope with such variations, it is desirable to individually determine the first on-voltage for each manufactured power switching element.
本実施形態の構成によれば、簡易かつ低コストな方法で第一オン電圧を変更できる。本実施形態の第一オン電圧であるＶｏｕｔはオン側電圧可変回路３００により容易に変更できる。従って、パワースイッチング素子の出来に合わせて、パワースイッチング素子毎に個別に第一オン電圧を設定できるから、製品の特性向上と歩留まり向上などが可能である。また、第一オン電圧を所望の値にできるから短絡耐量の向上も可能である。
According to the configuration of the present embodiment, the first on-voltage can be changed by a simple and low-cost method. The first on-voltage Vout of this embodiment can be easily changed by the on-side
本実施形態ではオン側電圧可変回路３００を図１のゲート駆動回路に搭載したが、本発明はこれに限定されない。すなわち、前述したターンオン速度（ｄＶ／ｄｔ）をゲート抵抗によって制御する構成のゲート駆動回路においても、ゲート電圧供給源としてオン側電圧可変回路３００を用いることでターンオン速度を変更できる。これによりコスト面で不利となるゲート抵抗の取り替え、切り替えを回避して所望のターンオン速度を得ることができる。
In the present embodiment, the on-side
図１８は本実施形態の構成によって、第一オン電圧ＶＤを１１．５Ｖ、１２．５Ｖ、１３．５Ｖと変化させた時の特性の変化をまとめた図表である。図１８におけるｔｃとはパワースイッチング素子の電流が定常状態の１０％にまで立ち上がってから、飽和電圧ＶＣＥが最大値の１０％にまで落ちるまでに要する時間である。よってｔｃは損失を表すパラメータである。同じく図１８におけるｔｒはパワースイッチング素子のＩＣＥ（コレクタ−エミッタ間電流）が定常状態の１０％から９０％に増加するまでに要する時間である。同じく図１８におけるｔｒｒは逆回復電流を表す。 FIG. 18 is a chart summarizing changes in characteristics when the first on-voltage VD is changed to 11.5 V, 12.5 V, and 13.5 V according to the configuration of the present embodiment. Tc in FIG. 18 is the time required for the saturation voltage VCE to drop to 10% of the maximum value after the current of the power switching element rises to 10% of the steady state. Therefore, tc is a parameter representing loss. Similarly, tr in FIG. 18 is the time required for the ICE (collector-emitter current) of the power switching element to increase from 10% in the steady state to 90%. Similarly, trr in FIG. 18 represents a reverse recovery current.
図１８を用いて説明した通り、第一オン電圧ＶＤを変化させると、パワースイッチング素子の損失、リカバリー電流、放射ノイズなどに関する諸特性を変動させることができる。よって本実施形態のオン側電圧可変回路３００を調節することで、所望の特性のパワースイッチング素子を製造できる。
As described with reference to FIG. 18, when the first on-voltage VD is changed, various characteristics relating to loss of the power switching element, recovery current, radiation noise, and the like can be changed. Therefore, a power switching element having desired characteristics can be manufactured by adjusting the on-side
本実施形態のオン側電圧可変回路３００は６のツェナーダイオードを備えるが本発明はこれに限定されない。すなわちツェナーダイオードの数は任意である。また、ＶＣＣ電源は他の電源と共用であっても良い。また、スイッチＱ６はＶｏｕｔをツェナーダイオードの出力電圧に応じて定めるものであれば本発明の効果を得られるから他のスイッチであっても良い。
Although the on-side
本実施形態においてはオン側電圧可変回路３００を第一オン電圧の生成のために用いたが本発明はこれに限定されない。例えば実施の形態１における第二オン電圧ＶＣの生成のためにオン側電圧可変回路３００を用いた場合はパワースイッチング素子の定常状態の損失を最適化できる等の効果が得られる。よって、オン側電圧可変回路３００の適用は第一オン電圧の生成に限定されない。
In the present embodiment, the on-side
実施の形態４
本実施形態は第一オフ電圧を、簡易かつ低コストな方法で変更できるゲート駆動回路に関する。本実施形態のゲート駆動回路は図１１で表されるゲート駆動回路と以下の点を除き同様の構成である。すなわち本実施形態の第一オフ電圧は、第一オフ電源１０８ではなく図１９に示すオフ側電圧可変回路４００により供給される。従って図１１の第一オフ電源１０８を図１９のオフ側電圧可変回路４００に置き換えた構成が本実施形態の構成である。オフ側電圧可変回路４００のＯＵＴＰＵＴが第一オフ配線１１６に接続される。オフ側電圧可変回路４００は第一オフ電圧Ｖ４としてＶｏｕｔを供給する。なお、本実施形態の構成及び動作は第一オフ電圧に関する部分以外は実施の形態２と同様である。
The present embodiment relates to a gate drive circuit capable of changing the first off voltage by a simple and low-cost method. The gate drive circuit of this embodiment has the same configuration as the gate drive circuit shown in FIG. 11 except for the following points. That is, the first off voltage of the present embodiment is supplied not by the first
本実施形態のオフ側電圧可変回路４００の構成はオン側電圧可変回路３００と類似するため相違点についてのみ説明する。オフ側電圧可変回路４００はスイッチＱ７を備える。スイッチＱ７のコレクタは電源ＶＣＣと接続される。また、スイッチＱ７のベースはツェナーダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６と接続される。各ツェナーダイオードの両端には端子が接続される。例えばツェナーダイオードＤ１の両端には端子４０２と端子４０４が接続されている。このようにして各ツェナーダイオードを実施形態３で説明した通り抵抗化することができる。これによりＶｏｕｔの値を段階的に変化させることができる。よって本実施形態の第一オフ電圧Ｖ４の値は、ゲート駆動回路製造後であっても変更できる。
Since the configuration of the off-side
スイッチＱ７のエミッタと接続されたＯＵＴＰＵＴは、第一オフ電圧であるＶｏｕｔを第一オフ電源回路に供給する。このとき、Ｖｏｕｔの値はツェナーダイオードの数によって決まり、その値は図１９の構成であれば数式１で表現されるし、図２０のようにツェナーダイオードＤ１が抵抗化されていれば数式２で表現できる。
OUTPUT connected to the emitter of the switch Q7 supplies the first off voltage Vout to the first off power supply circuit. At this time, the value of Vout is determined by the number of Zener diodes. The value is expressed by
アームを形成するパワースイッチング素子では、上アーム下アームが同時に通電するアーム短絡を防止するためのオフ期間であるデットタイムを設定することが一般的である。デットタイムを長く確保すると動作上の安全性は高まるが、例えばインバータの効率低下を招くなどの不都合がある。よってデットタイムは、アーム短絡を防止できる限りにおいては短い方が好ましい。しかしながらパワースイッチング素子は、製造ばらつきや温度特性の製品間での乖離などによって、オフ特性のばらつきを持つことが一般的である。ここでオフ特性のばらつきとは、パワースイッチング素子のゲート閾値電圧のばらつきによる遅れ時間のばらつきなどのことを指す。そして、前述したオフ特性のばらつきを考慮してデットタイムを長めに設定するため、動作効率が悪いという問題があった。 In a power switching element that forms an arm, it is common to set a dead time that is an off period for preventing an arm short circuit in which an upper arm and a lower arm are energized simultaneously. Ensuring a long dead time increases operational safety, but has disadvantages such as a reduction in inverter efficiency. Therefore, it is preferable that the dead time is short as long as arm short circuit can be prevented. However, a power switching element generally has a variation in off characteristics due to manufacturing variations and temperature characteristic differences between products. Here, the variation in off characteristics refers to variations in delay time due to variations in the gate threshold voltage of the power switching element. In addition, since the dead time is set longer in consideration of the above-described variation in off characteristics, there is a problem that the operation efficiency is poor.
本実施形態の構成によれば、オフ側電圧可変回路４００の供給する第一オフ電圧を、製造されたパワースイッチング素子毎に最適な値に設定できる。これによりオフ側遅延回路１２２の遅れ時間を均一化できる。また、オフ特性のばらつきを均一化できるからデットタイムを短く設定できる。
According to the configuration of the present embodiment, the first off voltage supplied from the off-side
本実施形態のオフ側電圧可変回路４００は６のツェナーダイオードを備えるが本発明はこれに限定されない。すなわちツェナーダイオードの数は任意である。また、ＶＣＣ電源は他の電源と共用であっても良い。また、スイッチＱ７はＶｏｕｔをツェナーダイオードの出力電圧に応じて定めるものであれば本発明の効果を得られるから他のスイッチであっても良い。
Although the off-side
実施の形態５
本実施形態はパワースイッチング素子の温度に応じてオン動作時のスイッチング速度を変化させるゲート駆動回路に関する。本実施形態のゲート駆動回路は図１で表されるゲート駆動回路と以下の点を除き同様の構成である。すなわち本実施形態の第一オン電圧を供給するのはスイッチング遅延回路５００である。従って本実施形態は図１の第一オン電源１８をスイッチング遅延回路５００で置き換えた構成である。スイッチング遅延回路５００は第一オン電圧として、その出力であるＶｄｅｌａｙを第一オン側電源回路に供給する。なお、本実施形態の構成及び動作は第一オン電圧に関する部分以外は実施の形態１と同様である。
Embodiment 5
The present embodiment relates to a gate drive circuit that changes a switching speed during an on-operation according to the temperature of a power switching element. The gate drive circuit of this embodiment has the same configuration as the gate drive circuit shown in FIG. 1 except for the following points. That is, the switching
図２１は本実施形態の第一オン電圧を供給すべきスイッチング遅延回路５００の構成を説明する図である。スイッチング遅延回路５００は可変電圧源５０２を備える。本実施形態の可変電圧源５０２は図１６に示すオン側電圧可変回路３００が採用されている。これにより、パワースイッチング素子の製造後においても第一オン電圧を任意の値に変更できる。
FIG. 21 is a diagram illustrating the configuration of the switching
スイッチング遅延回路５００はさらに、スイッチング素子の温度を測定する温度センサ５０４を備える。温度センサ５０４には温度電圧変換機５０６が接続される。温度電圧変換機５０６は、温度センサ５０４からの温度の情報に応じて所定の電圧を生成する部分である。温度電圧変換機５０６は、パワースイッチング素子の温度が高いほどスイッチング速度（ターンオン速度）を減じる出力を行う。すなわち、温度電圧変換機５０６は、パワースイッチング素子の温度が高いほど出力電圧を下げる。そして温度電圧変換機５０６の出力側と前述の可変電圧源５０２の出力側とは加算回路５０８へ入力されるように接続される。また、加算回路５０８の出力側は電力増幅部５１０と接続される。そして、電力増幅部５１０の出力が第一オン電圧として第一オン側電源回路に供給されるように、電力増幅部５１０の出力側が第一オン配線４０の接地端子側に接続される。
The switching
ここで、スイッチング遅延回路５００を配置する意義について図１０を用いて説明する。図１０に示すＨブリッジ回路では、スイッチＱ４がオン状態であるとき矢印で示すフリーホイール電流が流れる。フリーホイール電流とは負荷に蓄えられたエネルギが放出されることに起因する電流である。ここでは、フリーホイール電流はＤ２−ＬＯＡＤ−Ｑ４の経路で流れる。このときにスイッチＱ１がオンすると、電流経路は電源Ｖ２−Ｑ１−ＬＯＡＤ−Ｑ４となる。そして、Ｄ２に流れる順方向電流は徐々に減衰し０になった後、逆回復電流と呼ばれる電流がカソードからアノードに流れる。この逆回復電流は電源Ｖ２−Ｑ１−Ｄ２の経路で流れる。
Here, the significance of disposing the switching
前述したダイオードの逆回復電流は素子温度に依存しており、素子温度が増加すると逆回復電流の最大値が増加する傾向がある。また、逆回復電流は変化率（ｄI／ｄｔ）が大きく、逆回復電流が流れる経路の寄生インダクタンスの起電力がノイズ源となる問題がある。一般に素子温度が高くなり、逆回復電流の最大値が増加すると変化率も大きくなり、発生するノイズも大きくなる。 The reverse recovery current of the diode described above depends on the element temperature, and the maximum value of the reverse recovery current tends to increase as the element temperature increases. Further, the reverse recovery current has a large rate of change (dI / dt), and there is a problem that the electromotive force of the parasitic inductance in the path through which the reverse recovery current flows becomes a noise source. In general, as the element temperature increases and the maximum value of the reverse recovery current increases, the rate of change increases and the noise generated increases.
本実施形態の構成によれば、スイッチング遅延回路５００が備える温度電圧変換機５０６が、パワースイッチング素子の温度が高いほどスイッチング速度（ターンオン速度）を減じる出力を行う。ターンオン時のスイッチング速度を遅くすると、ダイオードの逆回復電流の変化率（ｄI／ｄｔ）が小さくなる。よってターンオン時に発生するノイズを低減することが可能となる。また、本実施形態のスイッチング遅延回路５００は可変電圧源５０２を備えるから製造されたパワースイッチング素子毎に第一オン電圧を定めることができる。可変電圧源５０２によって、スイッチング特性を最適化し、その上で素子温度に対応して逆回復電流の変化率を抑制できる。
According to the configuration of the present embodiment, the temperature-
本実施形態では可変電圧源５０２として、図１６に示すオン側電圧可変回路３００を用いたが本発明はこれに限定されるものではない。すなわち、本発明は素子温度に応じてスイッチング速度を最適化することに特徴があるから、可変電圧源５０２は定電圧源であっても本発明の効果は得られるし、加算回路５０８や電力増幅部５１０も他の構成であっても良い。
In this embodiment, the on-side
実施の形態６
本実施形態はパワースイッチング素子の温度に応じてオフ時のスイッチング速度を変化させるゲート駆動回路に関する。本実施形態のゲート駆動回路は図１１で表されるゲート駆動回路と以下の点を除き同様の構成である。すなわち本実施形態の第一オフ電圧を供給するのは図２１のスイッチング遅延回路５００である。従って本実施形態は図１１の第一オフ電源１０８をスイッチング遅延回路５００で置き換えた構成である。スイッチング遅延回路５００は第一オフ電圧として、その出力であるＶｄｅｌａｙを第一オフ側電源回路に供給する。なお、本実施形態の構成及び動作は第一オフ電圧に関する部分以外は実施の形態２と同様である。
Embodiment 6
The present embodiment relates to a gate drive circuit that changes a switching speed at the time of OFF according to the temperature of a power switching element. The gate drive circuit of this embodiment has the same configuration as the gate drive circuit shown in FIG. 11 except for the following points. That is, it is the switching
図２１で表されるスイッチング遅延回路５００の構成は実施の形態５で説明したものと同様である。実施の形態４の構成では、素子温度の変化によって遅れ時間が変化してしまう問題があった。このためデットタイムを長く設定する必要があった。本実施形態の構成によれば、可変電圧源５０２を備えるから実施の形態４に記載の効果を得られる。また、前述した通り素子のオフ動作時の遅れ時間は素子温度に依存する。本実施形態の構成によれば、スイッチング遅延回路５００から供給される第一オフ電圧は温度に応じて変更可能である。よって素子温度の変化に起因する遅れ時間の補正、製品間差の是正が可能である。
The configuration of the switching
実施の形態７
本実施形態はパワースイッチング素子のスイッチング特性を、そのオン特性及びオフ特性に関して最適化できるゲート駆動回路に関する。本実施形態の構成は図２２に示す通りである。本実施形態のゲート駆動回路５５０はオン側回路３８とオフ側回路１０２を備える。オン側回路３８については実施の形態１で説明したオン側回路３８と構成・動作ともに同一である。また、オフ側回路１０２については実施の形態２で説明したオフ側回路１０２と構成・動作ともに同一である。
Embodiment 7
The present embodiment relates to a gate drive circuit capable of optimizing the switching characteristics of a power switching element with respect to its on characteristics and off characteristics. The configuration of this embodiment is as shown in FIG. The
本実施形態の構成によれば、パワースイッチング素子３２のオン動作時において十分な短絡耐量を有し、かつ損失を低減できる。これは実施の形態１の効果である。また、そのオフ動作時においても短絡耐量を高め、かつオフ動作に要する時間を短縮して損失を抑制できる。これは実施の形態２の効果である。よって本実施形態の構成によりパワースイッチング素子３２のオン動作時とオフ動作時のスイッチング特性の最適化ができる。
According to the configuration of the present embodiment, the
実施の形態８
本実施形態はパワースイッチング素子のオン特性及びオフ特性を、少ない電源で最適化できるゲート駆動回路に関する。本実施形態は図２３を用いて説明する。本実施形態のゲート駆動回路５５２はオン側回路５５４とオフ側回路５５６を備える。オン側回路５５４ではパワースイッチング素子３２のオン動作が行われる。一方オフ側回路５５６ではパワースイッチング素子３２のオフ動作が行われる。
Embodiment 8
The present embodiment relates to a gate drive circuit capable of optimizing on and off characteristics of a power switching element with a small number of power supplies. This embodiment will be described with reference to FIG. The
本実施形態の構成は、第一オン電圧と第一オフ電圧が同一の電源から供給される点を除き図２２で表されるゲート駆動回路と同様である。すなわち、図２２において第一オン電圧ＶＤを供給すべき第一オン電源と第一オフ電圧Ｖ４を供給すべき第一オフ電源は、本実施形態においては共通電源５５８に集約されている。共通電源５５８は、第一オン電圧および第一オフ電圧として電圧Ｖ３を供給する。これは、第一オン電源を第一オフ電源としても用いると言っても良いし、第一オフ電源を第一オン電源として用いると言い換えることもできる。
The configuration of this embodiment is the same as that of the gate drive circuit shown in FIG. 22 except that the first on-voltage and the first off-voltage are supplied from the same power source. That is, in FIG. 22, the first on power source to which the first on voltage VD is to be supplied and the first off power source to which the first off voltage V4 is to be supplied are integrated into the
実施の形態７においては第一オン電源と第一オフ電源とを別個に備える構成であるが、前述した本発明の構成とすることで１の電源を省略できる。よって素子のゲート駆動回路の簡素化および小型化が可能である。 In the seventh embodiment, the first on power source and the first off power source are separately provided. However, the power source of one can be omitted by adopting the configuration of the present invention described above. Therefore, the gate drive circuit of the element can be simplified and downsized.
本実施形態の共通電源Ｖ３は定電圧源としたが本発明はこれに限定されない。すなわち、本実施形態の電圧Ｖ３を図１６のオン側電圧可変回路３００で供給することとしても本発明の効果を失わない。また、このように変更可能な電源を用いることで製造されたパワースイッチング素子毎にスイッチング特性の最適化ができる。
Although the common power source V3 of this embodiment is a constant voltage source, the present invention is not limited to this. That is, the effect of the present invention is not lost even when the voltage V3 of this embodiment is supplied by the on-side
本実施形態の共通電源Ｖ３は定電圧源としたが本発明はこれに限定されない。すなわち、本実施形態の電圧Ｖ３を図２１に示されるスイッチング遅延回路５００を用いて供給しても本発明の効果は得られる。またこのように温度に依存してスイッチング速度を変化させることで逆回復電流の変化率を低減できるから、ノイズ低減に有効である。
Although the common power source V3 of this embodiment is a constant voltage source, the present invention is not limited to this. That is, the effect of the present invention can be obtained even when the voltage V3 of this embodiment is supplied using the switching
実施の形態９
本実施形態は簡素な回路によってパワースイッチング素子のオン特性について最適化できるゲート駆動回路に関する。本実施形態の構成は図２４に示される。本実施形態のゲート駆動回路６００はパワースイッチング素子３２のオン動作を行うオン動作回路を備える。オン動作回路は第一オン回路６０２と第二オン回路６０４を備える。第一オン回路６０２は実施の形態１で説明した第二オン側電源回路５２と同様の構成である。
Embodiment 9
The present embodiment relates to a gate drive circuit that can optimize the on-characteristics of a power switching element with a simple circuit. The configuration of this embodiment is shown in FIG. The
一方、第二オン回路６０４は上限リミット部６０６を備える。上限リミット部６０６はゲート駆動信号送信部１２から伝送されるゲート駆動信号を受ける。そして、ゲート駆動信号が所定値よりも大きい場合はその値を減じてバイポーラトランジスタＱ２のベースへ伝送する。バイポーラトランジスタＱ２はＮＰＮ型である。バイポーラトランジスタＱ２はコレクタ側を電源Ｖ１と接続される。また、バイポーラトランジスタＱ２のエミッタ側は抵抗Ｒ１に接続される。抵抗Ｒ１はパワースイッチング素子３２のゲートと接続されている。このように本実施形態の第二オン回路６０４は上限リミット部６０６−バイポーラトランジスタＱ２−抵抗Ｒ１を備える構成である。
On the other hand, the
ここで、上限リミット部６０６の構成について詳細に説明する。本実施形態の上限リミット部６０６の構成は図２５に示される。図２５のＩＮＰＵＴとはゲート駆動信号を受信する端子である。端子であるＩＮＰＵＴはゲート駆動信号送信部１２と配線により接続される。一方ＯＵＴＰＵＴはバイポーラトランジスタＱ２のベースと接続される端子である。そしてＩＮＰＵＴとＯＵＴＰＵＴとを接続する配線上には抵抗Ｒが配置される。また、前述の配線上にはその配線と分岐してダイオードＤが配置される。前述の抵抗ＲはダイオードＤを保護するものである。ダイオードＤには第一所定値の電圧が印加されている。ここで第一所定値とは、実施形態１における第一オン電圧ＶＤと等しい電圧値である。
Here, the configuration of the
そして、上限リミット部６０６はＩＮＰＵＴで受けた値が第一所定値より大きい場合には、第一所定値をＯＵＴＰＵＴから出力する。このような機能を備える上限リミット部の構成はクランプ回路と呼ばれている。
Then,
さらに本実施形態のゲート駆動回路６００には以下の構成のオフ動作回路が備わる。オフ動作回路はＰＮＰ型バイポーラトランジスタＱ３を備える。Ｑ３のベースはゲート駆動信号送信部１２から伝送されるゲート駆動信号が印加される。Ｑ３のコレクタ側は接地電位と接続される。Ｑ３のエミッタ側は抵抗Ｒ３と接続される。抵抗Ｒ３はパワースイッチング素子３２のゲートと接続されている。このように本実施形態のオフ動作回路はバイポーラトランジスタＱ３−抵抗Ｒ３を備える構成である。
Furthermore, the
本実施形態のオン動作回路とオフ動作回路は上述した構成である。ここまでで説明した通りゲート駆動回路６００は、ＮＰＮ型バイポーラトランジスタＱ２とＰＮＰバイポーラトランジスタＱ３で構成されるエミッタフォロワ型で構成される部分を備える。
The on operation circuit and the off operation circuit of the present embodiment have the above-described configuration. As described above, the
本実施形態の構成によれば、実施形態１の構成が備える第一オン電源１８を備えることなしに、上限リミット部６０６の効果によりスイッチであるバイポーラトランジスタＱ２のベースに第一所定値以下の電圧を印加できる。よって実施の形態１と比較して簡素な構成でパワースイッチング素子の短絡耐量の向上と損失の低減を達成できる。また実施の形態１におけるダイオード２０も後述する理由により不要であるから素子の簡素化が可能である。
According to the configuration of the present embodiment, a voltage equal to or lower than the first predetermined value is applied to the base of the bipolar transistor Q2 that is a switch due to the effect of the
本実施形態のバイポーラトランジスタＱ２はＮＰＮ型であるから、実施形態１におけるダイオード２０と同様にスイッチＳ３とＱ２が共にオンである際にＱ２に逆電圧が印加されることを防止できる。
Since the bipolar transistor Q2 of the present embodiment is an NPN type, it is possible to prevent a reverse voltage from being applied to Q2 when both the switches S3 and Q2 are turned on, like the
本実施形態においては、上限リミット部６０６は図２５の構成としたが本発明はこれに限定されない。すなわち上限リミット部は、第一所定位置以下の電圧をＯＵＴＰＵＴに伝送できる限りにおいてどのような構成であっても良い。一例として、上限リミット部の他の構成を図２６に示す。このような構成とすると、ＯＵＴＰＵＴで伝送されるべき電圧をツェナーダイオードＤ８のツェナー電圧以下に保つことが出来るから本発明の効果を得られる。
In the present embodiment, the
本実施形態においては、第一所定値を固定としたが本発明はこれに限定されない。すなわちこのような固定された第一所定値の電源に替わって第一所定値を可変とできる回路（第一所定値可変回路）を備えても本発明の効果を失わない。例えば、製造されたパワースイッチング素子の閾値電圧のばらつきなどに対応するために、図１６に示されるオン側電圧可変回路３００によって第一所定値を供給しても本発明の効果を失わない。
In the present embodiment, the first predetermined value is fixed, but the present invention is not limited to this. In other words, the effect of the present invention is not lost even if a circuit (first predetermined value variable circuit) that can change the first predetermined value is provided in place of the fixed first predetermined value power source. For example, even if the first predetermined value is supplied by the on-side
本実施形態の第一所定値を、図２１に示すスイッチング遅延回路５００を用いて供給しても本発明の効果を失わない。このような構成とすれば、パワースイッチング素子の温度に応じてオン動作時のスイッチング速度を変化させることができる。
Even if the first predetermined value of this embodiment is supplied using the switching
実施の形態１０
本実施形態は簡素な回路によってパワースイッチング素子のオフ特性について最適化できるゲート駆動回路に関する。本実施形態の構成は図２７に示される。本実施形態のゲート駆動回路７００はパワースイッチング素子３２のオフ動作を行うオフ動作回路を備える。オフ動作回路は第一オフ回路７０２と第二オフ回路７０４を備える。第一オフ回路７０２は実施の形態２で説明した第二オフ側回路１０６と同様の構成である。
The present embodiment relates to a gate drive circuit that can optimize the off characteristics of a power switching element with a simple circuit. The configuration of this embodiment is shown in FIG. The
一方、第二オフ回路７０４は下限リミット部７０６を備える。下限リミット部７０６はゲート駆動信号送信部１２から伝送されるゲート駆動信号を受ける。そして、ゲート駆動信号が所定値よりも大きい場合はその値を減じてバイポーラトランジスタＱ３のベースへ伝送する。バイポーラトランジスタＱ３はＰＮＰ型である。バイポーラトランジスタＱ３はコレクタ側を接地端子と接続される。また、バイポーラトランジスタＱ３のエミッタ側は抵抗Ｒ３に接続される。抵抗Ｒ３はパワースイッチング素子３２のゲートと接続されている。このように本実施形態の第二オフ回路７０４は下限リミット部７０６−バイポーラトランジスタＱ３−抵抗Ｒ３を備える構成である。
On the other hand, the second off
ここで、下限リミット部７０６の構成について詳細に説明する。本実施形態の下限リミット部７０６の構成は図２８に示される。このような構成はクランプ回路と呼ばれている。図２８のＩＮＰＵＴとはゲート駆動信号を受信する端子である。端子であるＩＮＰＵＴはゲート駆動信号送信部１２と配線により接続される。一方ＯＵＴＰＵＴはバイポーラトランジスタＱ３のベースと接続される端子である。そしてＩＮＰＵＴとＯＵＴＰＵＴとを接続する配線上には抵抗Ｒが配置される。また、前述の配線上にはその配線と分岐してダイオードＤが配置される。前述の抵抗ＲはダイオードＤを保護するものである。ダイオードＤには第二所定値の電圧が印加されている。ここで第二所定値とは、ＯＵＴＰＵＴの電圧を実施形態２における第一オフ電圧Ｖ４と等しくできる値とする。
Here, the configuration of the
さらに本実施形態のゲート駆動回路７００には以下の構成のオン動作回路が備わる。オン動作回路はＮＰＮ型バイポーラトランジスタＱ２を備える。Ｑ２のベースにはゲート駆動信号送信部１２から伝送されるゲート駆動信号が印加される。Ｑ２のコレクタ側は電源Ｖ１と接続される。Ｑ２のエミッタ側は抵抗Ｒ１と接続される。抵抗Ｒ１はパワースイッチング素子３２のゲートと接続されている。このように本実施形態のオン動作回路はバイポーラトランジスタＱ２−抵抗Ｒ１を備える構成である。
Furthermore, the
本実施形態のオン動作回路とオフ動作回路は上述した構成である。ここまでで説明した通りゲート駆動回路７００は、ＮＰＮ型バイポーラトランジスタＱ２とＰＮＰバイポーラトランジスタＱ３で構成されるエミッタフォロワ型で構成される部分を備える。
The on operation circuit and the off operation circuit of the present embodiment have the above-described configuration. As described so far, the
本実施形態の構成によれば、実施形態２の構成が備える第一オフ電源１０８を備えることなしに、下限リミット部７０６の効果によりバイポーラトランジスタＱ３のベースに第一オフ電圧相当の電圧を印加できる。よって実施の形態２と比較して簡素な構成で実施の形態２と同様の効果を得ることができる。また実施の形態２におけるダイオード１１２も不要であるから素子の簡素化が可能である。
According to the configuration of the present embodiment, a voltage corresponding to the first off voltage can be applied to the base of the bipolar transistor Q3 by the effect of the
さらに本実施形態のバイポーラトランジスタＱ３はＰＮＰ型であるから、実施形態２におけるダイオード１１２と同様にスイッチＳ３とＱ３が共にオンである際にＱ３に逆電圧が印加されることを防止できる。
Furthermore, since the bipolar transistor Q3 of this embodiment is a PNP type, it is possible to prevent a reverse voltage from being applied to Q3 when both the switches S3 and Q3 are on, as with the
本実施形態においては、下限リミット部７０６は図２８の構成としたが本発明はこれに限定されない。すなわち下限リミット部７０６は、第一オフ電圧相当の電圧をＯＵＴＰＵＴに伝送できる限りにおいてどのような構成であっても良い。一例として、下限リミット部の他の構成を図２９に示す。このような構成とすると、ＯＵＴＰＵＴで伝送されるべき電圧は駆動回路電源の電圧からＤ８のツェナー電圧を引いた値となる。
In the present embodiment, the
本実施形態においては、第二所定値を固定としたが本発明はこれに限定されない。すなわちこのような固定された第二所定値の電源に替わって第二所定値を可変とできる回路（第二所定値可変回路）を備えても本発明の効果を失わない。例えば、製造されたパワースイッチング素子の閾値電圧のばらつきなどに対応するために、図１６に示されるオン側電圧可変回路３００によって第二所定値を供給しても本発明の効果を失わない。
In the present embodiment, the second predetermined value is fixed, but the present invention is not limited to this. That is, the effect of the present invention is not lost even if a circuit (second predetermined value variable circuit) that can change the second predetermined value in place of the fixed second predetermined value power source is provided. For example, even if the second predetermined value is supplied by the on-side
本実施形態の第二所定値を、図２１に示すスイッチング遅延回路５００を用いて供給しても本発明の効果を失わない。このような構成とすれば、パワースイッチング素子の温度に応じてオフ動作時のスイッチング特性を最適化できる。
Even if the second predetermined value of this embodiment is supplied using the switching
実施の形態１１
本実施形態は簡素な回路によってパワースイッチング素子のオン特性およびオフ特性について最適化できるゲート駆動回路に関する。本実施形態の構成は図３０に示される。本実施形態のゲート駆動回路８００はパワースイッチング素子３２のオン動作を行うオン動作回路８０２を備える。オン動作回路は実施の形態９で説明したオン動作回路と同様の構成である。
Embodiment 11
The present embodiment relates to a gate drive circuit that can optimize the on-characteristics and off-characteristics of a power switching element with a simple circuit. The configuration of this embodiment is shown in FIG. The
また、本実施形態のゲート駆動回路８００はオフ動作回路８０４を備える。オフ動作回路８０４は実施の形態１０で説明したオフ動作回路と同様の構成である。
The
本実施形態の構成によればオン動作時には、実施の形態９に記載の効果を得ることができる。すなわち、上限リミッタ６０６が第一オン電圧を所望の値以下とするから 第一オン電源とダイオードを備えることなしに短絡耐量の確保等ができる。また、オフ動作時には実施の形態１０に記載の効果を得ることが出来る。すなわち、下限リミッタ７０６が第一オフ電圧を実施の形態２における第一オフ電圧と同等の値とする。よってオフ動作時においても短絡耐量の確保等ができる。
According to the configuration of the present embodiment, the effects described in the ninth embodiment can be obtained during the on-operation. That is, since the
本実施形態の下限リミッタ６０６および上限リミッタ７０６ともに、様々な変形をとり得ることは実施の形態９、１０で記載した通りである。
As described in the ninth and tenth embodiments, the
３２ パワースイッチング素子、 ３８ オン側回路、 １８ 第一オン電源、 ４０ 第一オン配線、 １４ 第一オンスイッチ、 ５０ 第一オン側電源回路、 ３０ 第二オン電源、 ２８ 第二オンスイッチ、 ６０ 第二オン配線、 ６２ オン側遅延回路、 ５２ 第二オン側電源回路、 １０２ オフ側回路、 １０８ 第一オフ電源、 １１６ 第一オフ配線、 １１０ 第一オフスイッチ、 １０４ 第一オフ側電源回路、 １２４ 第二オフ配線、 １１８ 第二オフスイッチ、 １２２ オフ側遅延回路、 １０６ 第二オフ側回路、 １１４ 第一オフ抵抗、 １２０ 第二オフ抵抗、 ３００ オン側電圧可変回路、 ４００ オフ側電圧可変回路、 ６０６ 上限リミット部、 ７０６ 下限リミット部 32 power switching element, 38 on-side circuit, 18 first on power source, 40 first on wiring, 14 first on switch, 50 first on side power circuit, 30 second on power source, 28 second on switch, 60 first Two-on wiring, 62 On-side delay circuit, 52 Second on-side power circuit, 102 Off-side circuit, 108 First off-power supply, 116 First off-wiring, 110 First off switch, 104 First off-side power circuit, 124 Second off wiring, 118 second off switch, 122 off side delay circuit, 106 second off side circuit, 114 first off resistance, 120 second off resistance, 300 on side voltage variable circuit, 400 off side voltage variable circuit, 606 Upper limit part, 706 Lower limit part
Claims (8)
前記オン動作回路は、
ゲート駆動信号を受けてから一定時間経過後に電源と前記ゲートを接続する第一オン回路と、
前記ゲート駆動信号を受ける上限リミット部と、ベースに前記上限リミット部の出力が印加されコレクタが前記電源に接続されエミッタが前記ゲートに接続されたバイポーラトランジスタと、を有する第二オン回路と、を備え、
前記上限リミット部は、前記ゲート駆動信号が第一オン電圧より大きい場合はその値を減じて前記第一オン電圧を出力することを特徴とするゲート駆動回路。 With an on-operation circuit that turns on the gate of the power switching element,
The on operation circuit includes:
A first on-circuit for connecting the power source and the gate after a lapse of a certain time after receiving the gate drive signal;
A second ON circuit having an upper limit unit that receives the gate drive signal, and a bipolar transistor that has a base connected to an output of the upper limit unit, a collector connected to the power source, and an emitter connected to the gate. Prepared,
When the gate drive signal is larger than a first on-voltage, the upper limit unit subtracts the value and outputs the first on-voltage .
前記パワースイッチング素子の素子温度の情報を受け取り、前記素子温度が高いほど前記パワースイッチング素子のターンオンのスイッチング速度を遅くするスイッチング遅延手段を備えることを特徴とする請求項１に記載のゲート駆動回路。 The upper limit part is
2. The gate drive circuit according to claim 1, further comprising a switching delay unit that receives information on an element temperature of the power switching element and slows down a switching speed of the power switching element as the element temperature increases.
前記オフ動作回路は、
ゲート駆動信号を受けてから一定時間経過後に接地端子と前記ゲートとを接続する第一オフ回路と、
前記ゲート駆動信号を受ける下限リミット部と、ベースに前記下限リミット部の出力が印加されコレクタが前記接地端子に接続されエミッタが前記ゲートに接続されたバイポーラトランジスタと、を有する第二オフ回路と、を備え、
前記下限リミット部は、前記ゲート駆動信号が第一オフ電圧より大きい場合はその値を減じて前記第一オフ電圧を出力し、
前記第一オフ電圧は前記パワースイッチング素子の閾値電圧より高く定常状態のゲート電圧よりは低い値であることを特徴とするゲート駆動回路。 Provided with an off operation circuit for performing an off operation of the gate of the power switching element,
The off operation circuit includes:
A first off circuit that connects the ground terminal and the gate after a lapse of a certain time after receiving the gate drive signal;
A second off circuit comprising: a lower limit unit that receives the gate drive signal; and a bipolar transistor in which an output of the lower limit unit is applied to a base, a collector is connected to the ground terminal, and an emitter is connected to the gate; With
When the gate drive signal is larger than the first off voltage, the lower limit unit decreases the value and outputs the first off voltage,
The gate driving circuit according to claim 1, wherein the first off voltage is higher than a threshold voltage of the power switching element and lower than a gate voltage in a steady state.
前記パワースイッチング素子の素子温度の情報を受け取り、前記素子温度が高いほど前記パワースイッチング素子のターンオフのスイッチング速度を遅くするスイッチング遅延手段を備えることを特徴とする請求項５に記載のゲート駆動回路。 The lower limit part is
6. The gate drive circuit according to claim 5, further comprising switching delay means for receiving information on an element temperature of the power switching element and slowing down a switching speed of turn-off of the power switching element as the element temperature is higher.
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